KR19990062796A - 불휘발성 반도체 기억장치 및 그 기입전압의 인가방법 - Google Patents

불휘발성 반도체 기억장치 및 그 기입전압의 인가방법 Download PDF

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히로유키 모리야
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유타카 하야시
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이데이 노부유끼
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Abstract

불휘발성 반도체 메모리 장치는 역 바이어스가 드레인 영역과 채널 형성영역 및 소스 영역과 채널 형성영역 사이에 인가될 때 채널 형성 영역의 표면에 평행하는 방향으로 연재하기 위해 드레인 영역에서 소스 영역으로 연재하는 공핍층을 형성하고 채널 형성 영역에 중첩되어 덮히는 채널 길이를 단축하는 것에 의해, 채널과 채널 형성영역, 드레인영역과 채널 형성영역, 및 소스 영역과 채널 형성 영역 사이의 단독의 내압의 최소 출력값보다 좀더 큰 기입 금지 전압을 공급할 수 있도록 하는 것이다.

Description

불휘발성 반도체 기억장치 및 그 기입전압의 인가방법
본 발명은 이른바 게이트절연막 중에 매설된 플로팅게이트나 게이트절연막 중에 이산화(離散化)된 도전체입자, 반도체입자, 캐리어(carrier)포획준위(捕獲準位) 등으로 이루어지는 전하축적기구에의 전하의 축적량에 의해 정보를 판별하는 불휘발성 반도체 기억장치 및 그 기입전압의 인가방법에 관한 것이다.
게이트절연막 중에 매설된 플로팅게이트나 게이트절연막 중에 이산화된 도전체입자, 반도체입자 캐리어포획준위 등으로 이루어지는 전하축적기구에의 전하의 축적량에 의해 정보를 판별하는 불휘발성 반도체 기억장치로서는 근년에 개발이 활발하게 행해지고 있는 플래시(flash)EEPROM(플래시메모리) 등이 있다.
플래시메모리는 이른바 NOR형과 같이, 기입 시는 채널핫(hot)일렉트론(CHE)을 플로팅게이트에 주입하고, 소거 시는 파울러노르드하임(FN: Fowler-Nordheim) 터널링에 의해, 플로팅게이트에서 전자를 뽑아 낸다고 하는, CHE/FN터널주입방식이 주류를 이루고 있었다.
이 CHE/FN터널주입방식에 있어서의 기입동작은 1에서부터 수 바이트 단위로 행해진다.
그러나, CHE/FN터널주입방식은 기입에 요하는 채널전류가 크기 때문에 승압회로가 커지는 등의 문제가 있다.
이 때문에, CHE/FN터널주입방식이 아니고, 기입 및 소거 모두 FN터널방식에 의한 플래시메모리가 제안되어 있다.
이 FN/FN터널주입방식의 플래시메모리의 기입은 바이트당의 기입시간을 CHE기입의 플래시메모리와 동일 레벨로 하는 등을 위해, 통상 전(全) 비트 병렬적, 즉 워드선 1개 단위로 행해진다.
그리고, FN터널링으로 데이터의 기입을 행하는 플래시메모리로서는, 이른바 NAND형이나 AND형, DINOR형 등이 있다.
도 5는 게이트절연막 중에 매설된 플로팅게이트를 전하축적기구(전하축적층)로서 가지는 불휘발성 반도체 기억장치의 단면구조를 나타낸 도면이다.
도 5에 나타낸 바와 같이, 이 불휘발성 반도체 기억장치는 실리콘기판(1)의 표면영역에 형성된 웰(9)에 소정의 간격을 두고 드레인영역(2) 및 소스영역(3)이 형성되어 있다.
그리고, 드레인영역(2)과 소스영역(3)에 끼워진 반도체영역으로서, 드레인영역(2)과 소스영역(3)에 끼워지도록 표면영역에 채널이 형성되는 채널형성영역(4) 상에 절연막(5)을 통해 전기적으로 절연된 전하축적층으로서의 플로팅게이트(6)가 형성되고, 층간 절연막(7)을 통해 플로팅게이트(6)의 전위를 제어하기 위한 컨트롤게이트(제어게이트)(8)가 형성되어 있다.
그리고, 여기에서는, 절연막(5)과 층간 절연막(7)을 총칭하여 게이트절연막이라고 부르고, 전하축적기구로서의 플로팅게이트가 게이트절연막 중에 매설되어 있다고 일반적으로 표현한다.
도 5에서 플로팅게이트(6)의 사이드월에 일반적으로 갖춰진 사이드월 절연체는 도시되지 않고 도면에서 단순화되어 본발명에서의 설명이 이루어질 것이다.
이와 같이, 플로팅게이트(6) 및 컨트롤게이트(8)를 가지고, 플로팅게이트에 있어서의 전하의 축적량에 의해 셀의 정보를 판별하는 불휘발성 반도체 기억장치의 FN터널방식에 의한 기입 시의 동작의 수법의 하나는 다음과 같다.
즉, 실리콘기판(1) 및 채널형성영역(4)을 포함하는 웰(9)을 0V, 메모리셀의 드레인영역(2) 및 소스영역(3)의 전위를 0V로 하고, 컨트롤게이트(8)에 포지티브의 고전압을 인가함에 따라 채널(4a)로부터 플로팅게이트에 전자를 주입함으로써 기입을 행한다.
기입셀의 컨트롤게이트(8)와 동일 워드선에 연결되어 있는 메모리셀에서, 채널(4a)로부터 플로팅게이트(6)에 전자를 주입하고 싶지 않은 비선택 메모리셀에서는, 메모리셀의 드레인 및 소스전위를 포지티브의 전압으로 설정할 필요가 있다.
이는 채널과 플로팅게이트간의 전위차를 적게 함으로써 채널과 플로팅게이트간의 전계(電界)를 약하게 하고, 결과로서 채널로부터 플로팅게이트로의 전자의 주입량을 감소시키는 것을 겨냥한 것이다.
그리고, 도 5에 나타낸 바와 같이, 기입 시에는 컨트롤게이트(8)에 고전압이 인가되므로, 채널형성영역(4)에는 채널(4a)이 형성되어 있다.
또, 비선택 메모리셀에서는 드레인영역(2), 소스영역(3)에는 금지(inhibit)전압 VM이 인가되어 있고, 각각 웰(9)내 및 채널형성영역(4)내에 공핍층(9a)이 형성되어 있다. 채널형성영역내로 연장되는 공핍층(9a)은 소스영역 및 드레인영역과 채널형성영역과의 접합부로부터 연장되는 공핍층과 채널로부터 연장되는 공핍층으로 이루어 지고, 전자는 오로지, 예를 들면 게이트에 플랫밴드(flat band)전압이 인가되어 있을 때에도 소스영역 및 드레인영역과 채널형성영역간의 전위차에 의해 형성된다.
채널길이가 소스 및 드레인영역과 채널형성영역과의 접합부로부터 연장되는 공핍층 폭의 합보다 긴 때에는, 채널(4a)과 채널형성영역(4)과의 사이의 공핍층에는 표면에 수직방향의 전계가 형성된다. 이 때문에, 채널과 채널형성영역간의 이른자 계단접합에 가까운 항복전압이 금지전압의 한계를 부여한다.
그런데, 전술한 기입동작에 있어서는, 기입을 금지해야 할 셀의 드레인영역(2), 소스영역(3)에 인가되는 금지전압 VM은 통상 6V∼10V로 되는 일이 많지만, 여기에서 비선택 메모리셀의 채널전위와, 채널-채널형성영역간의 내압이 문제로 된다.
다음에 이 문제에 대하여 고찰한다.
근년의 소자의 미세화에 따라 메모리셀의 게이트길이가 축소되는 경우, 게이트길이의 축소에 따라, 이른바 펀치스루(punch through)의 발생을 방지하는 등의 관점에서 채널형성영역(4)의 불순물농도를 짙게 하여 행할 필요가 있지만, 이에 수반하여, 기입동작 시에 형성된 채널과 채널형성영역간의 내압이 작아지는 경향이 있다.
따라서, 게이트길이의 축소에 따라, 소스영역 및 드레인영역에 인가하는 금지전압이 채널과 채널형성영역간의 내압이 저하하기 때문에 여유가 없어져 버린다.
상기한 것을 도 5를 참조하여 더욱 상술한다.
전술한 바와 같이, 기입 시에는 컨트롤게이트에 고전압이 인가되므로, 채널형성영역(4)의 표면에는 채널(4a)이 형성되어 있다.
또, 드레인영역(2), 소스영역(3)에 금지전압이 인가되어 채널의 전위도 상승하고 있어, 각각 공핍층(9a)이 형성되어 있다. 채널길이가 소스영역 및 드레인영역과 채널형성영역과의 접합부로부터 연장되는 공핍층 폭의 합보다 긴 때에는, 채널과 채널형성영역과의 사이에 상기 계단접합에 가까운 항복전압을 나타내는 공핍층이 형성되어 있다.
따라서, 브레익다운(breakdown)전압은, 드레인영역(2) 및 소스영역(3)과 채널형성영역과의 사이의 내압과, 채널과 채널형성영역과의 사이의 내압 양쪽을 고찰할 필요가 있다.
메모리셀의 채널길이의 축소에 따라, 펀치스루를 억제하기 위해 채널형성영역의 불순물농도를 짙게 하지 않으면 안되므로, 기입동작 시에 형성된 채널과 채널형성영역간의 내압이 떨어지게 된다.
드레인과 소스 사이의 펀치스루를 방지하기 위해, 채널 형성영역의 불순물 농도는 웰의 다른 부분의 불순물 농도보다 짙게 설계되고, 이 결과 소스 및 드레인영역과 채널형성영역 사이의 내압은 웰의 다른 부분 사이의 소스 및 드레인영역과 채널형성영역 사이의 내압보다 낮다.
한편, 드레인영역(2) 및 소스영역(3)의 불순물농도를 떨어뜨림으로써, 특히, 서로 대면하는 부분에서, 이른바 ＂소스 드레인 확장＂인 드레인영역 및 소스영역과 채널형성영역 및 웰과의 사이의 내압은 향상시킬 수 있다.
따라서, 메모리셀의 채널길이가 짧아져, 채널형성영역의 불순물농도를 짙게 하여 가면, 내압은 드레인영역(2) 및 소스영역(3)과 채널형성영역과의 사이의 접합내압보다, 오히려 채널과 채널형성영역과의 사이의 내압으로 결정되어 버린다.
도 6은 플로팅게이트(FG)의 전압과 드레인ㆍ소스영역 및 채널과 채널형성영역과 웰 사이의 합성의 내압(합성접합내압)과의 관계의 일예를 나타낸 도면이다. 여기에서 사용한 시료의 채널길이 Lg는 1.9㎛이다.
도 6에 있어서, 횡축은 플로팅게이트와 소스ㆍ드레인영역간에 인가되는 전압, 횡축은 소스영역, 드레인영역, 채널과 채널형성영역과 /또는 웰간의 각각의 내압의 합성접합내압을 각각 표시하고 있다.
이 예에서는, 플로팅게이트의 전압이 약 2V 이상에서 채널이 형성된다.
도 6으로부터 알 수 있는 바와 같이, 채널이 형성될 때까지는, 합성접합내압은 드레인영역 및 소스영역과 채널형성영역과 /또는 웰간의 사이의 내압이지만, 플로팅게이트의 전압이 약 2V 이상에서 채널이 형성되면, 형성된 채널과 채널형성영역과의 사이의 내압 쪽이 낮아져, 합성접합내압이 저하하기 때문에, 채널에 인가하는 금지전압에 대하여 여유가 작아진다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 그 목적은 채널ㆍ채널형성영역간의 단독의 내압 이상의 금지전압을 드레인영역, 소스영역과 채널형성영역과 /또는 웰간의 채널에 인가할 수 있는 불휘발성 반도체 기억장치 및 그 기입전압의 인가방법을 제공하는 것에 있다.
도 1은 본 발명에 관한 불휘발성 반도체 기억장치의 일실시형태를 나타낸 단면도.
도 2는 도1에 나타낸 구조를 가지는 불휘발성 반도체 기억장치를 메모리셀로서 사용하여 구성한 NAND형 플래시메모리어레이의 구성예를 나타낸 회로도.
도 3은 드레인-소스영역 및 채널과 채널형성영역과의 사이의 합성의 접합내압을 채널길이를 파라미터로 하여 나타낸 도면.
도 4는 드레인-소스영역 및 채널과 채널형성영역과의 사이의 합성의 접합내압을 채널길이를 파라미터로 한 다른 예를 나타낸 도면.
도 5는 플로팅게이트를 전하축적층으로서 가지는 불휘발성 반도체 기억장치의 단면구조를 나타낸 도면.
도 6은 플로팅게이트의 전압과 드레인-소스영역 및 채널과 채널형성영역과의 사이의 합성접합내압의 관계를 나타낸 도면.
도면의 주요부분에 대한 부호의 설명
10: 불휘발성 반도체 기억장치, 11: 실리콘기판, 12: 드레인영역, 13: 소스영역, 14: 채널형성영역, 14a: 채널, 15: 절연막, 16: 플로팅게이트, 17: 층간 절연막, 18: 컨트롤게이트, 19: 웰, 19a, 19b: 공핍층(空乏層), M11∼M116, M21∼216: 메모리트랜지스터, ST11, ST12, ST21, ST22: 선택트랜지스터, WL1∼WL16: 워드선, DSG1, SSG1: 선택게이트선, BL1, BL2: 비트선.
상기 목적을 달성하기 위해, 본 발명은 기판과 상기 기판에 배설된 반도체로 이루어지고, 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간하여 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적기구와, 상기 전하축적기구 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 불휘발성 반도체 기억장치로서, 상기 소스영역 및 드레인영역과 채널형성영역간에, 소스영역 및 드레인영역과 채널형성영역과의 사이의 합성의 접합항복전압(합성접합내압)보다도 낮은 역바이어스를 인가했을 때에 소스영역과 채널형성영역과의 접합부 및 드레인영역과 채널형성영역과의 접합부로부터 연장되는 공핍층이 채널형성영역에서 중첩하도록 형성되어 있다.
이와 같이 함으로써, 채널과 채널형성영역간의 공핍증간의 수직방향의 전계는 완화되어, 상기 계단접합내압에 가까운 낮은 내압이 회피된다.
이 효과를 포함한 소스영역 및 드레인영역과 채널형성영역 사이의 내압을 본 발명에서는 「합성의 접합항복전압」또는 「합성접합내압」이라고 부른다.
또, 본 발명은 기판과 상기 기판에 배설된 반도체로 이루어지고, 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간하여 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적기구와, 상기 전하축적기구 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 메모리셀을 복수 구비하고, 최소한 일부 메모리셀의 상기 제어게이트가 동일한 워드선에 접속된 불휘발성 반도체 기억장치로서, 기입동작 시에, 상기 제어게이트가 선택된 워드선에 접속되는 비기입 메모리셀의 드레인영역과 채널형성영역과의 접합부 및 소스영역과 채널형성영역과의 접합부로부터 연장되는 공핍증이 채널형성영역에서 중첩되는 것 보다도 높고, 또한 소스영역 및 드레인영역과 채널과 채널형성영역과 /또는 웰과의 사이의 합성의 접합항복전압보다도 낮은 전압을 당해 드레인영역 및 소스영역에 인가하는 수단을 가진다.
그리고, 채널형성영역은 기판이 반도체인 때는 반도체기판 그것의 표면영역이라도 되고, 반도체기판 표면에 형성된 웰의 표면영역에 형성되어도 되고, SOI(Silicon-on-Insulator)기판의 실리콘층이라도 된다.
또, 본 발명에서는 상기 채널형성영역의 평균 불순물농도는, 채널형성영역의 유전율(誘電率)을 εse, 독출 시의 드레인ㆍ소스전압을 VREAD, 드레인ㆍ채널형성영역간의 접합의 내장전압을 Vbi, 전자의 전하소량(電荷素量)을 q, 실효(實效)채널길이를 Leff로 했을 때, 2εse(VREAD+Vbi)/qLeff 2이상인 것이 독출 시의 펀치스루를 작게 억제하기 위해 바람직하다.
또, 본 발명에서는 기입금지전압을 VM으로 했을 때, 상기 채널형성영역의 평균 불순물농도는 8εse(VM+Vbi)/qLeff 2이하인 것이 상기 공핍층이 채널형성영역내에서 중첩되기 위해서는 바람직하다.
또, 본 발명에서는 채널과 채널형성영역간의 단독의 내압이 전술한 기입금지전압인 10V보다 작아지는 상기 채널형성영역의 불순물농도, 즉 1.5×1017㎝-3이상의채널형성영역 농도에 바람직하게 적용된다. 또, 드레인영역 및 소스영역의 불순물농도가 2×1020㎝-3보다도 낮은 것이 드레인영역 및 소스영역과 웰 또는 채널형성영역과의 사이의 단독의 내압이 10V 이상이 되기 위해 바람직하다.
또, 본 발명에서는 채널길이가 0.5㎛ 이하로 설정되어 있는 것이 바람직하다.
또, 본 발명은 기판과 상기 기판에 배설된 반도체로 이루어지고 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간하여 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적기구와, 상기 전하축적기구 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 메모리셀을 복수 구비하고, 최소한 일부 메모리셀의 상기 제어게이트가 동일한 워드선에 접속된 불휘발성 반도체 기억장치의 기입전압의 인가방법으로서, 기입동작 시에, 상기 제어게이트가 선택된 워드선에 접속되는 비기입 메모리셀의 드레인영역과 채널형성영역과의 접합부 및 소스영역과 채널형성영역과의 접합부로부터 연장되는 공핍증이 채널형성영역에서 중첩되는 것 보다도 높고, 또한 소스영역 및 드레인영역과 채널과 채널형성영역과 /또는 웰의 합성의 접합항복전압보다도 낮은 전압을 당해 드레인영역 및 소스영역에 인가한다.
본 발명에 의하면, 소스영역 및 드레인영역과 채널형성영역에 역(逆)바이어스를 인가했을 때에, 드레인영역 및 소스영역과 채널형성영역과의 접합부로부터 연장되는 드레인영역과 소스영역의 공핍층이 채널형성영역에서 중첩되도록 형성되어 있으므로, 상기 공핍층이 채널형성영역을 덮도록 형성된다.
이로써, 채널과 채널형성영역간의 수직전계가 완화되므로, 드레인영역, 소스영역 및 채널과 채널형성영역과 /또는 웰간의 합성접합내압이 향상된다.
따라서, 예를 들면 메모리셀의 금지전압의 절대치가 채널형성영역의 불순물농도 Nb로 주어지는 채널과 채널형성영역간의 단독의 항복전압의 절대치보다 클 때, 드레인영역과 소스영역으로부터 연장되는 공핍층이 채널형성영역의 표면에 평행하는 방향으로 연재(延在)하여 중첩됨으로써 채널형성영역의 불순물농도 Nb로 주어지는 항복전압 이상의 금지전압을 드레인영역, 소스영역 및 채널에 인가할 수 있다.
표면에 평행하는 방향으로 소스와 드레인 영역으로부터 전계의 구성요소가 상기 방향에 대해 반대 방향이고 각각 상쇄되기 때문에, 드레인 영역과 소스 영역으로부터 연재하여 중첩해서 덮도록 공핍층이 형성되는 부분에서 채널 형성영역에서의 전계를 감소한다.
그러므로, 드레인영역 및 소스영역과 채널형성영역과의 사이의 합성접합내압이 금지전압 이하로 저하되지 않는 범위에서, 채널형성영역의 불순물농도 Nb를 Ncrit 이상으로 할 수 있다.
도 1은 본 발명에 관한 플로팅게이트를 전하축적기구로서 가지는 불휘발성 반도체 기억장치의 일실시형태를 나타낸 단면도이다.
도 1에 나타낸 바와 같이, 이 불휘발성 반도체 기억장치(10)는 실리콘기판(11)의 표면영역에 소정의 간격을 두고 드레인영역(12) 및 소스영역(13)이 형성되어 있다.
드레인영역(12)과 소스영역(13)에 끼워진 반도체영역으로서, 드레인영역(12)과 소스영역(13)에 끼워지도록 채널이 형성되는 채널형성영역(14) 상에 예를 들면 SiO2로 이루어지는 절연막(15)을 통해 전기적으로 절연된 전하축적기구(전하축적층)로서의 플로팅게이트(16)가 형성되어 있다.
그리고, 층간 절연막(17)을 통해 플로팅게이트(16)의 전위를 제어하기 위한 컨트롤게이트(제어게이트)(18)가 형성되어 있다.
그리고, 플로팅게이트(16) 및 컨트롤게이트(18)는 예를 들면 폴리실리콘에 의해 형성되고, 층간 절연막(17)은 산화막-질화막-산화막의 적층체인 ONO막에 의해 형성된다.
그리고, 본 실시예에서는 절연막(15)과 층간 절연막(17)에 의해 게이트절연막이 구성되고, 전하축적기구로서의 플로팅게이트가 게이트절연막 중에 매설되어 있는 구조를 가진다.
여기에서, 게이트절연막은 절연막(15)과 층간 절연막(17)으로 이루어져 있는 것으로 정의한다.
본 실시예에 관한 불휘발성 반도체 기억장치(10)는 소스영역(13) 및 드레인영역(12)과 채널형성영역(14)에, 소스영역 및 드레인영역과 채널형성영역과의 사이의 합성의 접합항복전압보다도 낮은 역바이어스를 인가했을 때에 드레인영역(12) 및 소스영역(13)과 채널형성영역(14)과의 접합부로부터 연장되는 공핍층(19a)이 채널형성영역에서 중첩되도록 형성되어 있다. 또, 컨트롤게이트에 높은 전압이 인가되는 경우에는 채널이 채널형성영역 표면에 야기된다. 그 때, 공핍층(19b)이 채널형성영역과 채널과의 사이에 나타나는 경우가 있다.
또, 채널길이, 채널형성영역(14)의 불순물농도, 및 드레인영역(12) 및 소스영역(13)의 불순물농도는 후술하는 이유에 따라, 다음과 같이 설정된다.
즉, 구체적인 채널길이는 예를 들면 0.5㎛ 또는 그것보다도 짧게 형성된다.
또, 채널형성영역(14)의 불순물농도는 1.5×1017㎝-3보다도 높고, 또한 드레인영역(12) 및 소스영역(13)의 불순물농도가 2×1020㎝-3보다도 낮게 설정된다.
그리고, 실효채널길이가 Leff인때, 펀치스루를 억제하기 위해서는 채널형성영역(14)의 평균 불순물농도 Nch는 채널형성영역의 유전율을 εse, 독출 시의 드레인ㆍ소스전압을 VREAD, 드레인ㆍ채널형성영역간의 접합의 내장전압(built-in voltage)을 Vbi, 전자의 전하소량을 q로 했을 때, 2εse(VREAD+Vbi)/qLeff 2이상인 것이 바람직하다.
도 2는 도 1에 나타낸 구조를 가지는 불휘발성 반도체 기억장치(10)를 메모리셀(메모리트랜지스터)로서 사용하여 구성한 NAND형 플래시메모리어레이의 구성예를 나타낸 회로도이다.
도 2에 나타낸 바와 같이, 메모리어레이(20)는 메모리스트링(string) STRG1, STRG2,…가 매트릭스(matrix)형으로 배치되어 있다.
메모리스트링 STRG1은 직렬로 접속된 16개의 메모리트랜지스터 M11∼M116 및 그 양단에 직렬로 접속된 2개의 선택트랜지스터 ST11, ST12에 의해 구성되어 있다.
마찬가지로, 메모리스트링 STRG2는 직렬로 접속된 16개의 메모리트랜지스터 M21∼M216 및 그 양단에 직렬로 접속된 2개의 선택트랜지스터 ST21, ST22에 의해 구성되어 있다.
메모리스트링 STRG1의 메모리트랜지스터 M11의 드레인에 접속된 선택트랜지스터 ST11이 비트선 BL1에 접속되고, 메모리스트링 STRG2의 메모리트랜지스터 M21의 드레인에 접속된 선택트랜지스터 ST21가 비트선 BL2에 접속되어 있다.
또, 각 메모리스트링 STRG1, STRG2의 메모리트랜지스터 M116, M216이 접속된 선택트랜지스터 ST12, ST22가 공통의 소스선 SL에 접속되어 있다.
또, 동일 행에 배치된 메모리트랜지스터 STRG1, STRG2의 메모리트랜지스터의게이트전극이 공통의 워드선 WL1∼WL16에 접속되고, 선택트랜지스터 ST11, ST21의 게이트전극이 공통의 선택게이트선 DSG1에 접속되고, 선택트랜지스터 ST12, ST22의 게이트전극이 공통의 선택게이트선 SSG1에 접속되어 있다.
이와 같은 구성에 있어서, 기입동작 시에는 도시하지 않은 디코더에 의해 컨트롤게이트가 선택된 워드선에 접속되는 비기입 메모리셀의 드레인영역(12) 및 소스영역(13)과 채널형성영역(14)과의 접합부로부터 연장되는 공핍층이 채널형성영역에서 중첩되는 것보다도 높게, 또한 소스영역(12) 및 드레인영역(13)과 채널과 채널형성영역과의 합성의 접합항복전압보다도 낮은 전압이 드레인영역(12) 및 소스영역(13)에 인가된다.
이와 같은 구성에 있어서, 메모리스트링 STRG1의 메모리트랜지스터 M13에의 데이터의 기입은 다음과 같이 행해진다.
기입 시에는, 도시하지 않은 디코더에 의해 선택된 워드선 WL3에 기입전압 Vpp(예를 들면 20V)가 비선택의 워드선 WL1∼WL2, WL4∼WL16에 패스전압(중간전압) Vpass(예를 들면 10V)가 인가된다. 선택게이트선 DSG1에 전원전압 VCC(예를 들면 3.3V), 선택게이트선 SSG1에 접지전압 GND(0V)가 공급된다.
또, 기입을 행해야 할 메모리트랜지스터 M13을 가지는 메모리스트링 STRG1이 접속된 비트선 BL1에 접지전압 GND(0V), 기입을 금지해야 할 메모리트랜지스터 M23을 가지는 메모리스트링 STRG2가 접속된 비트선 BL2에 전원전압 VCC가 인가된다.
이로써, 메모리스트링 STRG2의 선택트랜지스터 ST21이 컷오프상태로 되고, 기입을 금지해야 할 메모리트랜지스터 M23이 접속된 메모리스트링 STRG2의 채널은 플로팅상태로 된다.
그 결과, 이들 채널의 전위는 주로 비선택 워드선에 인가되는 패스전압 Vpass와의 커패시터커플링에 의해 부스트되고, 기입금지전압 VM까지 상승하여, 메모리스트링 STRG2의 메모리트랜지스터 M23에의 데이터기입이 금지된다.
한편, 기입을 해야 할 메모리트랜지스터가 접속된 메모리스트링 STRG1의 채널의 전위는 접지전압 GND(0V)에 설정되고, 선택워드선 WL3에 인가된 기입전압 예를 들면 20V와의 전위차에 의해, 메모리트랜지스터 M13에의 데이터 기입이 이루어지고, 스레시홀드치전압이 포지티브방향으로 시프트하여, 예를 들면 소거상태의 -3V로부터 2V 정도로 된다.
다음에, 전술한 기입 시에 기입을 금지해야 할 메모리트랜지스터의 행동에 대하여 고찰한다.
메모리트랜지스터에 있어서는, 드레인(12) 및 소스영역(13)에 예를 들면 셀프부스트(self boost)효과를 사용하여 인가되는 금지전압 VM에 의해 채널형성영역내 및 웰내에 공핍층(19a)이 형성된다.
구체적으로는, 도 1에 나타낸 바와 같이, 드레인(12) 및 소스(13)의 공핍층이 채널형성영역(14)의 양측으로부터 채널형성영역의 표면에 평행하는 방향으로 연재하여 중첩해서 덮도록 형성되어 있다.
전술한 바와 같이, 메모리셀의 채널길이가 짧아짐에 따라, 펀치스루를 억제하기 위해 웰(19)내의 채널형성영역(14)의 불순물농도는 짙게 하여 갈 필요가 있으므로, 채널과 채널형성영역(14)간의 단독의 항복전압은 작아져 간다.
한편, 적어도 서로 대면하는 부분에서 드레인영역과 소스영역의 불순물농도를 낮게 함으로써 드레인ㆍ소스영역과 채널형성영역 내지 웰간의 내압을 올리는 것은 가능하다. 따라서, 메모리셀의 단(短)채널화에 따라 채널형성영역의 불순물농도를 높게 하면, 드레인영역 및 소스영역과 채널형성영역(14) 또는 웰(19)과의 사이의 접합내압보다도, 채널(14a)과 채널형성영역(14)과의 사이의 내압 쪽이 낮아 질 수 있다.
도 1에 나타낸 본 실시형태에 관한 불휘발성 반도체 기억장치(메모리트랜지스터)에서는, 드레인영역과 소스영역으로부터의 공핍층(19a)이 채널형성영역(14)의 표면에 평행하는 방향으로 연재하여 중첩해서 채널형성영역(14)를 덮기 때문에, 채널(14a)과 채널형성영역(14)간의 수직전계가 완화되므로, 합성접합내압이 향상된다.
채널형성영역을 짧게 해 가면, 최종적으로는 합성접합내압은 드레인영역 및 소스영역과 웰간의 접합내압으로 결정되게 된다.
도 3은 드레인ㆍ소스영역 및 채널과 채널형성영역과의 사이의 합성의 접합내압을 채널길이를 파라미터로 하여 나타낸 도면이다.
도 3에 있어서, 횡축은 플로팅게이트에 인가되는 전압, 종축은 소스영역, 드레인영역, 채널과 채널형성영역의 합성접합내압을 각각 표시하고 있다.
그리고, 도 3의 특성을 얻은 시료는 채널길이 Lg가 1.9㎛, 1.1㎛, 0.9㎛, 0.7㎛, 0.5㎛이고, 채널형성영역의 불순물농도가 약 1.5×1017㎝-3, 드레인영역 및 소스영역의 불순물농도가 약 2×1019㎝-3의 것을 사용했다.
도 3에 나타낸 바와 같이, 플로팅게이트(16)의 전위가 셀트랜지스터의 스레시홀드치(도 3에서는 약 2V)보다 크게 되어 채널(14a)이 형성되면, 채널길이가 0.7㎛보다 긴 경우에는 내압의 저하가 보인다.
이 경향은 채널길이가 길수록 현저하다.
이것은 채널이 형성될 때까지는 합성접합내압은 드레인영역(12) 및 소스영역(13)과 채널형성영역(14)과 또는 웰(19)과 /또는 플로팅게이트(16)의 사이의 접합내압으로 결정되고 있었지만, 채널(14a)이 형성되면 채널과 채널형성영역(14)과의 사이의 내압으로 결정되는 것을 나타내고 있다. 단독접합내압은 플로팅게이트와 스스간, 드레인영역간의 전계에 따라 역시변경된다.
그러나, 채널길이가 0.5㎛로 되면, 채널형성에 의한 내압의 저하는 작다. 또, 전술한 이유에 의해 채널길이가 0.5㎛보다 짧게 되어도 채널형성에 의한 내압의 저하가 작은 것은 명백하다.
이것은 드레인영역(12)과 소스영역(13)으로부터의 공핍층(19a)이 채널형성영역(14)의 표면에 평행하는 방향으로 연재하여 중첩해서 덮음으로써, 채널과 채널형성영역(14)과의 사이의 수직전계가 완화된 것을 나타내고 있다.
이와 같이, 채널형성영역(14)의 불순물농도가 짙고, 본래 내압이 채널과 채널형성영역과의 사이의 내압으로 결정되는 경우에는, 이 내압 이상의 금지전압을 드레인영역, 소스영역 및 채널에 인가할 수는 없지만, 도 1과 같이 채널길이를 짧게 하여 드레인영역, 소스영역, 채널형성영역에 역바이어스를 인가했을 때에 드레인영역(12)과 소스영역(13)으로부터의 공핍층(19a)이 채널형성영역(14)의 표면에 평행방향으로 연재하여 중첩하도록 함으로써, 채널과 채널형성영역(14)과의 사이의 단독의 내압 이상의 금지전압을 드레인영역(12), 소스영역(13) 및 채널에 인가할 수 있다.
그리고, 이 때 인가할 수 있는 금지전압은 최대 드레인영역(12) 및 소스영역(13)과 웰(19)과 또는 플로팅게이트(16)와의 사이의 접합내압까지이다.
바꿔 말하면, 메모리셀의 금지전압 VM에 견디기 위해 필요한 채널과 채널형성영역(14) 단독의 항복전압이 채널형성영역의 불순물농도에 대응할 때, 본 발명의 효과를 받아들이지 않을 때 펀지 스루를 방지하기 위해 채널과 채널형성영역간의 단독의 내압이 금지 전압(VM)일 때 임계값(Ncrit)보다 높은 메모리 셀의 채널형성영역의 불순물 농도(Nb)를 채택할 수 있다.
그러나, 도 1에 나타낸 본 실시형태에 관한 불휘발성 반도체 기억장치(10)와 같이, 채널길이를 짧게 하여 드레인영역, 소스영역과 채널형성영역간에 역바이어스를 인가했을 때에 드레인영역(12)과 소스영역(13)으로부터의 공핍층(19a)이 채널형성영역(14)의 표면에 평행방향으로 연재하여 중첩되도록 함으로써, 채널형성영역의 불순물농도 Nb로 주어지는 항복전압 이상의 금지전압을 드레인영역(12), 소스영역(13) 및 채널과 채널형성영역간에 인가할 수 있다.
또, 채널길이를 짧게 했을 때에 드레인영역(12) 및 소스영역(13)과 채널형성영역(14) 사이의 접합내압이 금지전압 이하로 저하되지 않는 범위에서, 채널형성영역(14)의 불순물농도 Nb를 Ncrit 이상으로 하는 것도 가능하다.
다만, 이 Nb는 드레인영역 및 소스영역으로부터의 공핍층(19a)이 채널형성영역내에서 중첩되기 위해서는, 채널형성영역의 표면에 따른 방향의 평균치가 8εse(VM+Vbi)/qLeff 2이하인 것이 필요하다.
이로써, 더욱 채널길이가 짧은 트랜지스터를 형성할 수 있다.
또, 다른 예로서, 메모리셀의 채널형성영역의 불순물농도가 1.5×1017㎝-3, 드레인 및 소스의 불순물농도가 2×1020㎝-3인 결과를 도 4에 나타냈다.
도 4에 있어서, 횡축은 플로팅게이트에 인가되는 전압, 종축은 소스영역, 드레인영역, 채널과 채널형성영역, 웰과 /또는 플로팅게이트간의 합성접합내압을 각각 표시하고 있다.
도 4에서, 채널형성영역(14)의 불순물농도가 1.5×1017㎝-3보다도 높고, 드레인영역(12) 및 소스영역(13)의 불순물농도가 2×1020㎝-3보다도 낮은 경우에, 채널(14a)과 채널형성영역(14)과의 사이의 내압보다도 드레인영역(12) 및 소스영역(13)과 채널형성영역(14) 내지는 웰(19)과 /또는 플로팅게이트와의 접합내압 쪽이 높아져, 본 발명에 의한 방법이 효과가 있는 것을 알 수 있다.
실험 결과에 의해 나타난것처럼, 채널 형성 영역을 위한 1.5×1017㎝-3의 불순물 농도는 0.6㎛ 이하의 게이트채널을 위해 효율적이다(Lg=0.5와 0.7㎛의 실험포인트 사이에서). 좀더 짧은 채널 소자(device)를 위해, 좀더 짙은 불순물 농드가 채널 형성 영역에 적용될 수 있다.
이상 설명한 바와 같이, 본 실시형태에 의하면 메모리셀의 금지전압에 필요한 채널과 채널형성영역간의 단독의 항복전압이 채널형성영역(14)의 불순물농도 Nb에 대응할 때, 도 1에 나타낸 바와 같이, 채널길이를 짧게 하여 드레인영역, 소스영역과 채널형성영역간에 역바이어스를 인가했을 때에 드레인영역(12)과 소스영역(13)으로부터의 공핍층(19a)이 채널형성영역(14)의 표면과 평행방향으로 연재하여 중첩되도록 함으로써, 채널형성영역의 불순물농도 Nb로 주어지는 항복전압 이상의 금지전압을 드레인영역(12), 소스영역(13) 및 채널과 채널형성영역내에 인가할 수 있다.
이와 같이, 금지전압을 크게 할 수 있으므로, 비기입 셀의 기입디스터브 특성의 동작여유를 크게 취할 수 있다고 하는 각별한 효과를 가지고 있다.
또, 드레인영역, 소스영역가 채널형성영역간에 역바이어스를 인가했을 때에 드레인영역(12)과 소스영역(13)으로부터의 공핍층(19a)이 채널형성영역(14)의 표면과 평행방향으로 연재하여 중첩되도록 구성한 경우, 드레인영역(12) 및 소스영역(13)과 채널형성영역(14)과의 사이의 합성접합내압이 금지전압 이하로 저하되지 않는 범위에서, 채널형성영역(14)의 불순물농도 Nb를 Ncrit 이상으로 하는 것도 가능하고, 이로써, 더욱 채널길이가 짧은 트랜지스터를 형성할 수 있다고 하는 이점이 있다.
그리고, 본 실시형태에 있어서는 일예로서, NAND형의 셀어레이 구성에 대하여 설명했지만, 그 밖의 형의 셀어레이 배치등이라도 비기입셀의 드레인영역, 소스영역, 제어게이트에 전압을 인가하는 동작을 가지는 경우에는, 본 발명은 유효하다.
또, 채널형성영역으로서 반도체기판의 주면(主面)에 형성한 웰을 일예로 하여 설명해 왔지만, 이것에 대해서도 예를 들면 반도체기판의 주면에 형성한 에피택셜층을 채널형성영역으로 해도 된다.
또, 기판으로서 기판 상에 기판으로부터 절연된 상태에서 반도체층을 형성한 SOI기판을 사용해도 동일한 효과를 얻을 수 있다.
또, 본 실시형태에서는 전하축적층이 플로팅게이트형의 불휘발성 반도체 기억장치를 예로 설명했지만, 예를 들면 게이트절연막 중에 이산화된 전하축적기구를 가지는 예를 들면 MONOS형의 불휘발성 반도체 기억장치에 본 발명을 적용할 수 있는 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면 채널형성영역의 불순물농도로 주어지는 항복전압 이상의 기입금지전압을 드레인영역, 소스영역 및 채널과 채널형성영역간에 인가할 수 있고, 나아가서는 비기입 셀의 기입디스터브 특성의 동작여유를 크게 할 수 있는 이점이 있다.
또, 드레인영역, 소스영역과 채널형성영역간에 역바이어스를 인가했을 때에 채널형성영역의 표면에서 평행하는 방향으로 연재하여 중첩되도록 하여 드레인영역과 소스영역으로부터 공핍층이 형성될 때, 드레인영역 및 소스영역과 채널형성영역과의 사이의 합성접합내압이 기입금지전압 이하로 저하되지 않는 범위에서, 채널형성영역의 불순물농도를 높게 할 수도 있고, 이로써 채널길이를 더욱 짧게 할 수 있다.
본 발명은 예시 목적을 위해 선택된 특별한 실시예를 참조로 하여 설명되었지만, 본 발명의 개념과 초점을 벗어나지 않는 범위안에서 당업자에 의해 다양하게 변형될 수 있음은 당연하다.

Claims (20)

  1. 반도체로 이루어지고, 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간(離間)되어 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적수단과, 상기 전하축적수단 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 불휘발성 반도체 기억장치로서,
    상기 소스영역 및 드레인영역과 채널형성영역간에, 소스영역 및 드레인영역과 채널형성영역과의 사이의 합성의 접합항복전압(接合降伏電壓)보다도 낮은 역바이어스를 인가했을 때에 소스영역과 채널형성영역과의 접합부 및 드레인영역과 채널형성영역과의 접합부로부터 뻗는 공핍층(空乏層)이 채널형성영역에서 중첩되도록 형성되어 있는
    불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 채널형성영역의 평균 불순물농도는 채널형성영역의 유전율(誘電率)을 εse, 독출(讀出) 시의 드레인ㆍ소스전압을 VREAD, 드레인ㆍ채널형성영역간의 접합의 내장전압을 Vbi, 전자(電子)의 전하소량(電荷素量)을 q, 실효(實效)채널길이를 Leff로 했을 때, 2εse(VREAD+Vbi)/qLeff 2이상인 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 기입금지전압을 VM으로 했을 때, 상기 채널형성영역의 평균 불순물농도는 8εse(VM+Vbi)/qLeff 2이하인 불휘발성 반도체 기억장치.
  4. 제1항에 있어서, 상기 채널형성영역의 불순물농도가 1.5×1017㎝-3보다도 높고, 또한 드레인 및 소스의 불순물농도가 2×1020㎝-3보다도 낮은 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 채널길이가 0.5㎛ 이하로 설정되어 있는 불휘발성 반도체 기억장치.
  6. 제1항에 있어서, 상기 채널형성영역이 에피택셜(epitaxial)층으로 형성되어 있는 불휘발성 반도체 기억장치.
  7. 제1항에 있어서, 상기 채널형성영역이 기판의 위에 절연하여 배설된 반도체층(SOI)으로 구성되어 있는 불휘발성 반도체 기억장치.
  8. 제1항에 있어서, 상기 전하축적수단은 상기 채널형성영역 상에 절연막을 통해 형성된 플로팅게이트에 의해 구성되어 있는 불휘발성 반도체 기억장치.
  9. 제1항에 있어서, 상기 전하축적수단이 상기 채널형성영역 표면에 형성된 절연막 중에 이산(離散)하여 존재하는 불휘발성 반도체 기억장치.
  10. 반도체로 이루어지고, 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간되어 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적수단과, 상기 전하축적수단 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 메모리셀을 복수 구비하고, 최소한 일부 메모리셀의 상기 제어게이트가 동일한 워드선에 접속된 불휘발성 반도체 기억장치로서,
    기입동작 시에, 상기 제어게이트가 선택된 워드선에 접속되는 비기입 메모리셀의 드레인영역과 채널형성영역과의 접합부 및 소스영역과 채널형성영역과의 접합부로부터 뻗는 공핍층이 채널형성영역에서 중첩되는 것 보다도 높고, 또한 소스영역 및 드레인영역과 채널형성영역과의 사이의 합성의 접합항복전압보다도 낮은 전압을 당해 드레인영역 및 소스영역에 인가하는 수단
    을 가지는 불휘발성 반도체 기억장치.
  11. 제10항에 있어서, 상기 채널형성영역의 평균 불순물농도는 채널형성영역의 유전율을 εse, 독출 시의 드레인ㆍ소스전압을 VREAD, 드레인ㆍ채널형성영역간의 접합의 내장전압을 Vbi, 전자의 전하소량을 q, 실효채널길이를 Leff로 했을 때, 2εse(VREAD+Vbi)/qLeff 2이상인 불휘발성 반도체 기억장치.
  12. 제10항에 있어서, 기입금지전압을 VM으로 했을 때, 상기 채널형성영역의 평균 불순물농도는 8εse(VM+Vbi)/qLeff 2이하인 불휘발성 반도체 기억장치.
  13. 제10항에 있어서, 상기 메모리셀의 채널형성영역의 불순물농도가 1.5×1017㎝-3보다도 높고, 또한 드레인 및 소스의 불순물농도가 2×1020㎝-3보다도 낮은 불휘발성 반도체 기억장치.
  14. 제13항에 있어서, 채널길이가 0.5㎛ 이하로 설정되어 있는 불휘발성 반도체 기억장치.
  15. 제10항에 있어서, 상기 채널형성영역이 에피택셜층으로 형성되어 있는 불휘발성 반도체 기억장치.
  16. 제10항에 있어서, 상기 채널형성영역이 기판의 위에 절연되어 배설된 반도체층(SOI)으로 구성되어 있는 불휘발성 반도체 기억장치.
  17. 제10항에 있어서, 상기 전하축적기구는 상기 채널형성영역 상에 절연막을 통해 형성된 플로팅게이트에 의해 구성되어 있는 불휘발성 반도체 기억장치.
  18. 제10항에 있어서, 상기 전하축적기구가 상기 채널형성영역 표면에 형성된 절연막 중에 이산하여 존재하는 불휘발성 반도체 기억장치.
  19. 반도체로 이루어지고, 표면에 채널이 형성되는 채널형성영역과, 채널형성영역에 접하고 이간되어 배설된 소스영역 및 드레인영역과, 상기 채널형성영역 상에 형성된 게이트절연막과, 이 게이트절연막 중에 매설된 전하축적수단과, 상기 전하축적기구 상에 상기 게이트절연막을 통해 배치된 제어게이트를 가지는 메모리셀을 복수 구비하고, 최소한 일부 메모리셀의 상기 제어게이트가 동일한 워드선에 접속된 불휘발성 반도체 기억장치의 기입전압의 인가방법으로서,
    기입동작 시에, 상기 제어게이트가 선택된 워드선에 접속되는 비기입 메모리셀의 드레인영역과 채널형성영역과의 접합부 및 소스영역과 채널형성영역과의 접합부로부터 뻗는 공핍층이 채널형성영역에서 중첩되는 것 보다도 높고, 또한 소스영역 및 드레인영역과 채널형성영역과의 합성의 접합항복전압보다도 낮은 전압을 당해 드레인영역 및 소스영역에 인가하는
    불휘발성 반도체 기억장치의 기입전압의 인가방법.
  20. 제19항에 있어서, 상기 채널형성영역의 불순물농도가 1.5×1017㎝-3보다도 높고, 또한 서로 대면하는 영역에서 드레인영역 및 소스영역의 불순물농도가 2×1020㎝-3보다도 낮은 불휘발성 반도체 기억장치의 기입전압의 인가방법.
KR1019980053029A 1997-12-05 1998-12-04 불휘발성 반도체 기억장치 및 그 기입전압의 인가방법 KR19990062796A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035151B2 (en) 2008-03-17 2011-10-11 Samsung Electronics Co., Ltd. Semiconductor device capable of suppressing short channel effect and method of fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7738291B2 (en) 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
DE69325443T2 (de) * 1993-03-18 2000-01-27 St Microelectronics Srl Verfahren zur Vorspannung einer nichtflüchtigen Flash-EEPROM-Speicheranordnung
JP3426643B2 (ja) * 1993-04-30 2003-07-14 ローム株式会社 不揮発性記憶装置の駆動方法
EP0933821B1 (en) * 1994-03-03 2003-04-23 Rohm Corporation Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
JPH0831957A (ja) * 1994-07-19 1996-02-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035151B2 (en) 2008-03-17 2011-10-11 Samsung Electronics Co., Ltd. Semiconductor device capable of suppressing short channel effect and method of fabricating the same
US8319268B2 (en) 2008-03-17 2012-11-27 Samsung Electronics Co., Ltd. Semiconductor device capable of suppressing short channel effect

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