JP2000003970A - 不揮発性半導体記憶装置およびその書き込み電圧の印加方法 - Google Patents
不揮発性半導体記憶装置およびその書き込み電圧の印加方法Info
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Abstract
上の書込禁止電圧をドレイン領域、ソース領域およびチ
ャネルとチャネル形成領域間に印加できる不揮発性半導
体記憶装置を提供する。 【解決手段】チャネル長を短くしてドレイン領域、ソー
ス領域とチャネル形成領域間に逆バイアスを印加した時
に、ドレイン領域12とソース領域13の空乏層19a
がチャネル形成領域14の表面に平行方向に延在してチ
ャネル形成領域で重畳する。
Description
縁膜中に埋設されたフローティングゲートやゲート絶縁
膜中に離散化された導電体粒、半導体粒、キャリア捕獲
準位などからなる電荷蓄積機構への電荷の蓄積量により
情報を判別する不揮発性半導体記憶装置およびその書き
込み電圧の印加方法に関するものである。
ングゲートやゲート絶縁膜中に離散化された導電体粒、
半導体粒、キャリア捕獲準位などからなる電荷蓄積機構
への電荷の蓄積量により情報を判別する不揮発性半導体
記憶装置としては、近年、開発が盛んに行われているフ
ラッシュEEPROM(フラッシュメモリ)等がある。
ように、書き込みのときはチャネルホットエレクトロン
(CHE)をフローティングゲートに注入し、消去のと
きはファウラノルドハイム(FN:Fowler-Nordheim)トンネ
リングにより、フローティングゲートから電子を引き抜
くという、CHE/FNトンネル注入方式が主流をなし
ていた。このCHE/FNトンネル注入方式における書
き込み動作は、1から数バイト単位で行われる。しか
し、CHE/FNトンネル注入方式は、書き込みに要す
るチャネル電流が大きいため昇圧回路が大きくなるなど
の問題がある。
ではなく、書き込みおよび消去共にFNトンネル方式に
よるフラッシュメモリが提案されている。このFN/F
Nトンネル注入方式のフラッシュメモリの書き込みは、
バイト当たりの書き込み時間をCHE書き込みのフラッ
シュメモリと同レベルとする等のため、通常、全ビット
並列的、すなわちワード線1本単位で行われる。そし
て、FNトンネリングでデータの書き込みを行うフラッ
シュメモリとしては、いわゆるNAND型やAND型、
DINOR型等がある。
ーティングゲートを電荷蓄積機構(電荷蓄積層)として
有する不揮発性半導体記憶装置の断面構造を示す図であ
る。図5に示すように、この不揮発性半導体記憶装置
は、半導体基板1の表面領域に形成されたウェル9に所
定の間隔をあけてドレイン領域2およびソース領域3が
形成されている。そして、ドレイン領域2とソース領域
3に挟まれた半導体領域であって、ドレイン領域2とソ
ース領域3に挟まれるように表面領域にチャネルが形成
されるチャネル形成領域4上に絶縁膜5を介して電気的
に絶縁された電荷蓄積層としてのフローティングゲート
6が形成され、層間絶縁膜7を介してフローティングゲ
ート6の電位を制御するためのコントロールゲート(制
御ゲート)8が形成されている。なお、ここでは、絶縁
膜5と層間絶縁膜7とを総称してゲート絶縁膜と呼び、
電荷蓄積機構としてのフローティングゲートがゲート絶
縁膜中に埋設されていると一般的に表現する。また、図
5においては、通常フローティングゲート6の側壁に設
けられるサイドウォールは図示されていないが、以降、
図面および説明において同様に簡単化されて採用されて
いるものとする。
びコントロールゲート8を有し、フローティングゲート
における電荷の蓄積量によりセルの情報を判別する不揮
発性半導体記憶装置のFNトンネル方式による書き込み
時の動作の手法の1つは以下の通りである。
成領域4を含むウェル9を0V、メモリセルのドレイン
領域2およびソース領域3の電位を0Vにして、コント
ロールゲート8に正の高電圧を印加することによってチ
ャネル4aからフローティングゲートへ電子を注入する
ことで書き込みを行う。書き込みセルのコントロールゲ
ート8と同じワード線に繋がっているメモリセルで、チ
ャネル4aからフローティングゲート6へ電子を注入し
たく無い非選択メモリセルでは、メモリセルのドレイン
およびソース電位を正の電圧に設定する必要がある。
間の電位差を少なくすることによってチャネルとフロー
ティングゲート間の電界を弱め、結果としてチャネルか
らフローティングゲートへの電子の注入量を減少させる
ことを狙ったものである。
コントロールゲート8に高電圧が印加されるので、チャ
ネル形成領域4にはチャネル4aが形成されている。ま
た、非選択メモリセルではドレイン領域2、ソース領域
3には禁止(inhibit)電圧VM が印加されてお
り、それぞれウェル9内およびチャネル形成領域4内に
空乏層9aが形成されている。チャネル形成領域内に延
びる空乏層9aは、ソース領域およびドレイン領域とチ
ャネル形成領域との接合部から延びる空乏層とチャネル
から延びる空乏層とからなり、前者は専ら、たとえばゲ
ートにフラットバンド電圧が印加されている時にもソー
ス領域およびドレイン領域とチャネル形成領域間の電位
差により形成される。チャネル長がソースおよびドレイ
ン領域とチャネル形成領域との接合部から延びる空乏層
幅の和より長い時には、チャネル4aとチャネル形成領
域4との間の空乏層には表面に垂直方向の電界が形成さ
れる。このために、チャネルとチャネル形成領域間のい
わゆる階段接合に近い降伏電圧が禁止電圧の限界を与え
る。
き込み動作においては、書き込みを禁止すべきセルのド
レイン領域2、ソース領域3に印加される禁止電圧VM
は通常6V〜10Vになることが多いが、ここで非書き
込みセルのチャネル電位と、チャネル−チャネル形成領
域間の耐圧が問題になる。以下にこの問題について考察
する。
ゲート長が縮小される場合、ゲート長の縮小に伴って、
いわゆるパンチスルーの発生を防止する等の観点からチ
ャネル形成領域4の不純物濃度を濃くして行く必要があ
るが、これに伴い、書き込み動作時に形成されたチャネ
ルとチャネル形成領域間の耐圧が小さくなる傾向があ
る。したがって、ゲート長の縮小に伴って、ソース領域
およびドレイン領域に印加する禁止電圧が、チャネルと
チャネル形成領域間の耐圧が低下するため余裕が無くな
ってしまう。上記のことを図5を参考にさらに詳述す
る。
ールゲートに高電圧が印加されるので、チャネル形成領
域4の表面にはチャネル4aが形成されている。またド
レイン領域2、ソース領域3には禁止電圧が印加されチ
ャネルの電位も上昇しており、それぞれ空乏層9aが形
成されている。チャネル長がソース領域およびドレイン
領域とチャネル形成領域との接合部から延びる空乏層幅
の和より長い時には、チャネルとチャネル形成領域との
間に上記階段接合に近い降伏電圧を示す空乏層が形成さ
れている。
イン領域2およびソース領域3とチャネル形成領域との
間の耐圧と、チャネルとチャネル形成領域との間の耐圧
の両方を考える必要がある。メモリセルのチャネル長の
縮小に伴って、パンチスルーを抑えるためにチャネル形
成領域の不純物濃度を濃くしなければならないことか
ら、書き込み動作時に形成されたチャネルとチャネル形
成領域間の耐圧が下がってくる。ドレイン領域2および
ソース領域3のパンチスルーを抑えるために、チャネル
形成領域の不純物濃度がウェルの他の部分の不純物濃度
より濃くなるように設定される。その結果、ドレイン領
域2およびソース領域3のチャネル形成領域に対する耐
圧がウェルの他の部分に対する耐圧より下がる。
3、特に互いに対向する部分いわゆる「拡張ソースドレ
イン」の不純物濃度を下げることによって、ドレイン領
域およびソース領域とチャネル形成領域およびウェルと
の間の耐圧は向上させることができる。よって、メモリ
セルのチャネル長が短くなって、チャネル形成領域の不
純物濃度を濃くして行くと、耐圧は、ドレイン領域2お
よびソース領域3とチャネル形成領域との間の接合耐圧
より、むしろチャネルとチャネル形成領域との間の耐圧
で決まってしまう。
G.)の電圧とドレイン・ソース領域およびチャネルと
チャネル形成領域との間の合成の耐圧(合成接合耐圧)
との関係の一例を示す図である。ここで用いた試料のチ
ャネル長Lgは1.9μmである。図6において、横軸
はフローティングゲートとソース・ドレイン領域間に印
加される電圧、縦軸はソース領域、ドレイン領域、チャ
ネルにチャネル形成領域および/またはウェルに対する
個々の耐圧の合成接合耐圧をそれぞれ表している。
が約2V以上でチャネルが形成される。図6からわかる
ように、チャネルが形成されるまでは、合成接合耐圧は
ドレイン領域およびソース領域とチャネル形成領域との
間の耐圧であるが、フローテイングゲートの電圧が約2
V以上でチャネルが形成されると、チャネルとチャネル
形成領域との間の耐圧の方が低くなり、合成接合耐圧が
低下するため、チャネルに印加する禁止電圧に対して余
裕が小さくなる。
のであり、その目的は、チャネル・チャネル形成領域間
の単独の耐圧以上の禁止電圧をドレイン領域、ソース領
域およびチャネルに印加できる不揮発性半導体記憶装置
およびその書き込み電圧の印加方法を提供することにあ
る。
め、本発明は、基板と、前記基板に設けられた、半導体
からなり、表面にチャネルが形成されるチャネル形成領
域と、チャネル形成領域に接して離間して設けられたソ
ース領域およびドレイン領域と、前記チャネル形成領域
上に形成されたゲート絶縁膜と、該ゲート絶縁膜中に埋
設された電荷蓄積機構と、前記電荷蓄積機構上に前記ゲ
ート絶縁膜を介して配置された制御ゲートとを有する不
揮発性半導体記憶装置であって、前記ソース領域および
ドレイン領域とチャネル形成領域間に、ソース領域、ド
レイン領域、およびチャネルのチャネル形成領域および
/またはウェルに対する合成の接合降伏電圧よりも低い
逆バイアスを印加したときにソース領域とチャネル形成
領域との接合部およびドレイン領域とチャネル形成領域
との接合部から延びる空乏層がチャネル形成領域におい
て重畳するように形成されている。このようにすること
により、チャネルとチャネル形成領域間の空乏層間の垂
直方向の電界は緩和され、前記段階接合耐圧に近い低い
耐圧が回避される。この効果を含んだソース領域および
ドレイン領域とチャネル形成領域の間の耐圧を本発明で
は「合成の接合降伏電圧」と呼ぶ。
られた、半導体からなり、表面にチャネルが形成される
チャネル形成領域と、チャネル形成領域に接して離間し
て設けられたソース領域およびドレイン領域と、前記チ
ャネル形成領域上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜中に埋設された電荷蓄積機構と、前記電荷蓄積
機構上に前記ゲート絶縁層を介して配置された制御ゲー
トとを有するメモリセルを複数備え、少なくとも一部の
メモリセルの前記制御ゲートが同一のワード線に接続さ
れた不揮発性半導体記憶装置であって、書き込み動作時
に、前記制御ゲートが選択されたワード線に接続される
非書き込みメモリセルのドレイン領域とチャネル形成領
域との接合部およびソース領域とチャネル形成領域との
接合部から延びる空乏層がチャネル形成領域において重
畳するよりも高く、かつソース領域およびドレイン領域
とチャネル形成領域との間の合成の接合降伏電圧よりも
低い電圧を当該ドレイン領域およびソース領域に印加す
る手段を有する。なお、チャネル形成領域は、基板が半
導体のときは半導体基板そのものの表面領域でもよい
し、半導体基板表面に形成されたウェルの表面領域に形
成されてもよいし、SOI(Silicon-on-Insulator)基板
のシリコン層でもよい。
の平均不純物濃度は、チャネル形成領域の誘電率を
εse、読み出し時のドレイン・ソース電圧をVREAD、ド
レイン・チャネル形成領域間の接合の組み込み電圧をV
bi、電子の電荷素量をq、実効チャネル長をLeff とし
たとき、2εse(VREAD+Vbi)/qLeff 2 以上であ
ることが、読み出し時のパンチスルーを小さく抑えるた
めに望ましい。
M としたとき、前記チャネル形成領域の平均不純物濃度
は8εse(VM +Vbi)/qLeff 2 以下であること
が、上記空乏層がチャネル形成領域内において重畳する
ためには望ましい。
成領域間の単独の耐圧が前述の書き込み禁止電圧である
10Vより小さくなる前記チャネル形成領域の不純物濃
度、すなわち1. 5×1017cm-3以上のチャネル形成
領域濃度に好ましく適用される。また、ドレイン領域お
よびソース領域の不純物濃度が2×1020cm-3よりも
低いことが、ドレイン領域およびソース領域とウェルな
いしはチャネル形成領域との間の単独の耐圧が10V以
上となるために望ましい。
m以下に設定されていることが望ましい。
られた、半導体からなり、表面にチャネルが形成される
チャネル形成領域と、チャネル形成領域に接して離間し
て設けられたソース領域およびドレイン領域と、前記チ
ャネル形成領域上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜中に埋設された電荷蓄積機構と、前記電荷蓄積
機構上に前記ゲート絶縁層を介して配置された制御ゲー
トとを有するメモリセルを複数備え、少なくとも一部の
メモリセルの前記制御ゲートが同一のワード線に接続さ
れた不揮発性半導体記憶装置の書き込み電圧の印加方法
であって、書き込み動作時に、前記制御ゲートが選択さ
れたワード線に接続される非書き込みメモリセルのドレ
イン領域とチャネル形成領域の接合部およびソース領域
とチャネル形成領域との接合部から延びる空乏層がチャ
ネル形成領域において重畳するよりも高く、かつソース
領域、ドレイン領域、およびチャネルのチャネル形成領
域および/またはウェルに対する接合降伏電圧よりも低
い電圧を当該ドレイン領域およびソース領域に印加す
る。
ン領域とチャネル形成領域に逆バイアスを印加した時
に、ドレイン領域およびソース領域とチャネル形成領域
との接合部から延びるドレイン領域とソース領域の空乏
層がチャネル形成領域において重畳するように形成され
ている。これにより、チャネルとチャネル形成領域間の
垂直電界が緩和されるので、ドレイン領域、ソース領域
およびチャネルのチャネル形成領域および/またはウェ
ルに対する合成接合耐圧が向上する。したがって、たと
えばメモリセルの禁止電圧の絶対値が、チャネル形成領
域の不純物濃度Nbで与えられるチャネルとチャネル形
成領域間の単独の降伏電圧の絶対値より大きいとき、ド
レイン領域とソース領域から延びる空乏層がチャネル形
成領域の表面に平行な方向に延在して重畳することによ
ってチャネル形成領域の不純物濃度Nbで与えられる単
独の降伏電圧以上の禁止電圧をドレイン領域、ソース領
域およびチャネルに印加することができる。
る空乏層が、空乏層が重畳する部分のチャネル形成領域
における電界を減少させる。その理由は、ドレイン領域
とソース領域からの表面に平行な方向の電界の成分は、
逆向きで、互いにキャンセルしあうからである。したが
って、ドレイン領域およびソース領域のチャネル形成領
域に対する合成接合耐圧が禁止電圧以下に低下しない範
囲で、チャネル形成領域の不純物濃度NbをNcrit以上
にすることができる。これにより、さらにチャネル長の
短い不揮発性半導体記憶装置を形成することができる。
ングゲートを電荷蓄積機構として有する不揮発性半導体
記憶装置の一実施形態を示す断面図である。
憶装置10は、シリコン基板11の表面領域に所定の間
隔をあけてドレイン領域12およびソース領域13が形
成されている。ドレイン領域12とソース領域13に挟
まれた半導体領域であって、その表面にドレイン領域1
2とソース領域13に挟まれるようにチャネルが形成さ
れるチャネル形成領域14上にたとえばSiO2 からな
る絶縁膜15を介して電気的に絶縁された電荷蓄積機構
(電荷蓄積層)としてのフローティングゲート16が形
成されている。そして、層間絶縁膜17を介して、フロ
ーティングゲート16の電位を制御するためのコントロ
ールゲート(制御ゲート)18が形成されている。な
お、フローティングゲート16およびコントロールゲー
ト18はたとえばポリシリコンにより形成され、層間絶
縁膜17は酸化膜−窒化膜−酸化膜の積層体であるON
O膜により形成される。そして、本実施形態では、絶縁
膜15と層間絶縁膜17とによりゲート絶縁膜が構成さ
れ、電荷蓄積機構としてのフローティングゲートがゲー
ト絶縁膜中に埋設されている構造を有する。ここでは、
絶縁膜15と層間絶縁膜17を総称してゲート絶縁膜と
定義する。
10は、ソース領域13およびドレイン領域12とチャ
ネル形成領域14間に、ソース領域およびドレイン領域
とチャネル形成領域との間の合成の接合降伏電圧よりも
低い逆バイアスを印加した時にドレイン領域12および
ソース領域13とチャネル形成領域14との接合部から
延びる空乏層19aがチャネル形成領域において重畳す
るように形成されている。また、ゲートに高い電圧が印
加される場合にはチャネルがチャネル形成領域表面に誘
起される。その時、空乏層19bがチャネル形成領域と
チャネルとの間に現れる場合がある。また、チャネル
長、チャネル形成領域14の不純物濃度、およびドレイ
ン領域12およびソース領域13の不純物濃度は後記す
る理由に基づき、次のように設定される。すなわち、具
体的なチャネル長は、たとえば0. 5μmあるいはそれ
よりも短く形成される。また、チャネル形成領域14の
不純物濃度は、1. 5×1017cm-3よりも高く、かつ
ドレイン領域12およびソース領域13の不純物濃度が
2×1020cm-3よりも低く設定される。
ンチスルーを抑制するためには、チャネル形成領域14
の平均不純物濃度Nchは、チャネル形成領域の誘電率
をεse、読み出し時のドレイン・ソース電圧をVREAD、
ドレイン・チャネル形成領域間の接合の組み込み電圧
(ビルトイン電圧)をVbi、電子の電荷素量をqとした
とき、2εse(VREAD+Vbi)/qLeff 2 以上である
ことが望ましい。
半導体記憶装置10をメモリセル(メモリトランジス
タ)として用いて構成したNAND型フラッシュメモリ
アレイの構成例を示す回路図である。
メモリストリングSTRG1,STRG2,・・がマト
リクス状に配置されている。メモリストリングSTRG
1は、直列に接続された16個のメモリトランジスタM
11〜M116およびその両端に直列に接続された2個
の選択トランジスタST11,ST12により構成され
ている。同様に、メモリストリングSTRG2は、直列
に接続された16個のメモリトランジスタM21〜M2
16およびその両端に直列に接続された2個の選択トラ
ンジスタST21,ST22により構成されている。
ンジスタM11のドレインに接続された選択トランジス
タST11がビット線BL1に接続され、メモリトラン
ジスタSTRG2のメモリトランジスタM21のドレイ
ンに接続された選択トランジスタST21がビット線B
L2に接続されている。また、各メモリストリングST
RG1,STRG2のメモリトランジスタM116,M
216が接続された選択トランジスタST12、ST2
2が共通のソース線SLに接続されている。
グSTRG1,STRG2のメモリトランジスタのゲー
ト電極が共通のワード線WL1〜WL16に接続され、
選択トランジスタST11、ST21のゲート電極が共
通の選択ゲート線DSG1に接続され、選択トランジス
タST12、ST22のゲート電極が共通の選択ゲート
線SSG1に接続されている。
には、図示しないデコーダによりコントロールゲートが
選択されたワード線に接続される非書き込みメモリセル
のドレイン領域12およびソース領域13とチャネル形
成領域14との接合部から延びる空乏層がチャネル形成
領域において重畳するよりも高く、かつソース領域12
およびドレイン領域13とチャネル形成領域との合成の
接合降伏電圧よりも低い電圧がドレイン領域12および
ソース領域13に印加される。
グSTRG1のメモリトランジスタM13へのデータの
書き込みは以下のように行われる。
り選択されたワード線WL3に書き込み電圧Vpp(た
とえば20V)が、非選択のワード線WL1〜WL2,
WL4〜WL16にパス電圧(中間電圧)Vpass
(たとえば10V)が印加される。選択ゲート線DSG
1に電源電圧VCC(たとえば3.3V)、選択ゲート線
SSG1に接地電圧GND(0V)が供給される。ま
た、書き込みを行うべきメモリトランジスタM13を有
するメモリストリングSTRG1が接続されたビット線
BL1に接地電圧GND(0V)、書き込みを禁止すべ
きメモリトランジスタM23を有するメモリストリング
STRG2が接続されたビット線BL2に電源電圧VCC
が印加される。
の選択トランジスタST21がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタM23が接続
されたメモリストリングSTRG2のチャネルはフロー
ティング状態となる。その結果、これらのチャネルの電
位は、主として非選択ワード線に印加されるパス電圧V
passとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧VMまで上昇し、メモリストリン
グSTRG2のメモリトランジスタM23へのデータ書
き込みが禁止される。一方、書き込みをすべきメモリト
ランジスタが接続されたメモリストリングSTRG1の
チャネルの電位は接地電圧GND(0V)に設定され、
選択ワード線WL3に印加された書き込み電圧たとえば
20Vとの電位差により、メモリトランジスタM13へ
のデータの書き込みがなされ、しきい値電圧が正方向に
シフトして、たとえば消去状態の−3Vから2V程度に
なる。
止すべきメモリトランジスタの振る舞いについて考察す
る。
領域12およびソース領域13に例えばセルフブースト
効果を用いて印加される禁止電圧VM によってチャネル
形成領域内およびウェル内に空乏層19aが形成され
る。具体的には、図1に示すように、ドレイン12およ
びソース13の空乏層がチャネル形成領域14の両側か
らチャネル形成領域の表面に平行な方向に延在して重畳
して覆うように形成されている。
が短くなるにつれて、パンチスルーを抑えるためにウェ
ル19内のチャネル形成領域14の不純物濃度は濃くし
て行く必要があることから、チャネルとチャネル形成領
域14間の単独の降伏電圧は小さくなって行く。一方、
少なくとも互いに対向する部分におけるドレイン領域お
よびソース領域の不純物濃度を低くすることでドレイン
・ソース領域とチャネル形成領域ないしウェル間の耐圧
を上げることは可能である。したがって、メモリセルの
短チャネル化に伴ってチャネル形成領域の不純物濃度を
高くすると、ドレイン領域およびソース領域とチャネル
形成領域14ないしウェル19との間の接合耐圧より
も、チャネル14aとチャネル形成領域14との間の耐
圧の方が低くなり得る。
体記憶装置(メモリトランジスタ)では、ドレイン領域
とソース領域からの空乏層19aがチャネル形成領域1
4の表面に平行な方向に延在してチャネル形成領域14
において重畳することから、チャネル14aとチャネル
形成領域14間の垂直電界が緩和されるので、合成接合
耐圧が向上する。チャネル形成領域を短くしていけば、
最終的には合成接合耐圧はドレイン領域およびソース領
域とウェル間の接合耐圧で決まるようになる。
ネルとチャネル形成領域との間の合成の接合耐圧をチャ
ネル長をパラメータにして示す図である。図3におい
て、横軸はフローティングゲートに印加される電圧、縦
軸はソース領域、ドレイン領域、チャネルとチャネル形
成領域の合成接合耐圧をそれぞれ表している。なお、図
3の特性を得た試料は、チャネル長Lgが1.9μm,
1.1μm,0.9μm,0.7μm,0.5μmで、
チャネル形成領域の不純物濃度が約1. 5×1017cm
-3、ドレイン領域およびソース領域の不純物濃度が約2
×1019cm-3のものを用いた。
16の電位がセルトランジスタのしきい値(図3では約
2V)より大きくなってチャネル14aが形成される
と、チャネル長が0. 7μmより長い場合には耐圧の低
下が見られる。この傾向はチャネル長が長い程顕著であ
る。
接合耐圧は、ドレイン領域12およびソース領域13の
チャネル形成領域14および/またはウェル19および
またはフローティングゲート16に対する接合耐圧で決
まっていたが、チャネル14aが形成されるとチャネル
とチャネル形成領域14との間の耐圧で決まることを示
している。ここで、個々の接合耐圧もフローティングゲ
ート16とドレイン領域12およびソース領域13間の
電界により限定されることに注意すべきである。しか
し、チャネル長が0. 5μmになると、チャネル形成に
よる耐圧の低下は小さい。また、上述の理由によりチャ
ネル長が0. 5μmより短くなってもチャネル形成によ
る耐圧の低下が小さいことは明らかである。これは、ド
レイン領域12とソース領域13からの空乏層19aが
チャネル形成領域14の表面に平行な方向に延在して重
畳し、チャネルからチャネル形成領域への電界が緩和さ
れることによって、チャネルとチャネル形成領域14と
の間の垂直電界が緩和されたことを示している。
物濃度が濃く、本来耐圧がチャネルとチャネル形成領域
との間の耐圧で決まる場合には、この耐圧以上の禁止電
圧をドレイン領域、ソース領域およびチャネルに印加す
ることはできないが、図1のようにチャネル長を短くし
てドレイン領域、ソース領域に逆バイアスを印加した時
にドレイン領域12とソース領域13からの空乏層19
aがチャネル形成領域14を表面に平行方向に延在して
重畳するようにすることによって、チャネルとチャネル
形成領域14との間の単独の耐圧以上の禁止電圧を、ド
レイン領域12、ソース領域13およびチャネルに印加
することができる。なお、このとき印加できる禁止電圧
は最大ドレイン領域12およびソース領域13のウェル
19および/またはフローティングゲート16に対する
接合耐圧までである。
に耐えるために必要なチャネルとチャネル形成領域14
単独の降伏電圧が、チャネル形成領域の不純物濃度Nb
に対応するとき、本発明の効果をとり入れないときの、
パンチスルーを抑制するために採用できるメモリセルの
チャネル形成領域の不純物濃度Nbは、チャネルとチャ
ネル形成領域14単独の降伏電圧が禁止電圧VM である
ときのクリティカル値Ncrit以下である。
発性半導体記憶装置10のように、チャネル長を短くし
てドレイン領域、ソース領域とチャネル形成領域間に逆
バイアスを印加した時にドレイン領域12とソース領域
13からの空乏層19aがチャネル形成領域14の表面
に平行方向に延在して重畳するようにすることによっ
て、チャネル形成領域の不純物濃度Ncritで与えられる
単独の降伏電圧以上の禁止電圧をドレイン領域12、ソ
ース領域13およびチャネルとチャネル形成領域間に印
加することができる。また、チャネル長を短くしたとき
に、ドレイン領域12およびソース領域13とチャネル
形成領域14の間の接合耐圧が禁止電圧以下に低下しな
い範囲で、チャネル形成領域14の不純物濃度NbをN
crit以上にすることも可能である。ただし、このNbは
ドレイン領域およびソース領域からの空乏層19aがチ
ャネル形成領域内で重畳するためには、その表面に沿っ
た方向の平均値が8εse(VM +Vbi)/qLeff 2 以
下であることが必要である。これによって、さらにチャ
ネル長の短いトランジスタを形成することができる。
ル形成領域の不純物濃度が1. 5×1017cm-3、ドレ
インおよびソースの不純物濃度が2×1020cm-3の結
果を図4に示す。図4において、横軸はフローティング
ゲートに印加される電圧、縦軸はソース領域、ドレイン
領域、チャネルのチャネル形成領域および/またはウェ
ルおよび/またはフローティングゲートに対する合成接
合耐圧をそれぞれ表している。
濃度が1. 5×1017cm-3で、ドレイン領域12およ
びソース領域13の不純物濃度が2×1020cm-3以下
の場合に、チャネル14aとチャネル形成領域14との
間の耐圧よりもドレイン領域12およびソース領域13
のチャネル形成領域14および/またはウェル19およ
び/またはフローティングゲートに対する接合耐圧の方
が高くなり、本発明による方法が効果が有ることがわか
る。実験結果により、チャネル形成領域14の不純物濃
度1. 5×1017cm-3は、0.6μm(Lg=0.5
μmと0.7 μmの実験の位置の間)より短いゲート長
に効果的である。そして、チャネル長が短い程、チャネ
ル形成領域14の不純物濃度として高い不純物濃度を適
用できる。
ば、メモリセルの禁止電圧が、チャネル形成領域の不純
物濃度Nbで与えられるチャネルとチャネル形成領域間
の単独の降伏電圧より大きい時、図1に示すように、チ
ャネル長を短くしてドレイン領域、ソース領域とチャネ
ル形成領域間に逆バイアスを印加した時にドレイン領域
12とソース領域13からの空乏層19aがチャネル形
成領域14の表面と平行方向に延在して重畳するように
することによって、チャネル形成領域の不純物濃度Nb
で与えられる単独の降伏電圧以上の禁止電圧をドレイン
領域12、ソース領域13およびチャネルとチャネル形
成領域内に印加することができる。このように、禁止電
圧を大きくできることから、非書き込みセルの書き込み
ディスターブ特性の動作余裕を大きくとることができる
という格別な効果を有している。
ル形成領域間に逆バイアスを印加した時にドレイン領域
12とソース領域13からの空乏層19aがチャネル形
成領域14の表面と平行方向に延在して重畳するように
構成した場合、ドレイン領域12およびソース領域13
とチャネル形成領域14との間の合成接合耐圧が禁止電
圧以下に低下しない範囲で、チャネル形成領域14の不
純物濃度NbをNcrit以上にすることも可能であり、こ
れにより、さらにチャネル長の短いトランジスタを形成
することができるという利点がある。
て、NAND型のセルアレイ構成について説明したが、
その他の型のセルアレイの配置等であっても、非書き込
みセルのドレイン領域、ソース領域、制御ゲートに電圧
を印加する動作を有する場合には、本発明は有効であ
る。
板の主面に形成したウェルを一例として説明して来た
が、これについてもたとえば半導体基板の主面に形成し
たエピタキシャル層をチャネル形成領域としても良い。
また、基板として、基板上へ支持基板から絶縁された状
態で半導体層を形成したSOI基板を用いても同様の効
果を得ることができる。
ーティングゲート型の不揮発性半導体記憶装置を例に説
明したが、たとえばゲート絶縁膜中に離散化された電荷
蓄積機構を有するたとえばMONOS型の不揮発性半導
体記憶装置に本発明が適用できることはいうまでもな
い。
チャネル形成領域の不純物濃度で与えられる単独の降伏
電圧以上の書き込み禁止電圧をドレイン領域、ソース領
域およびチャネルとチャネル形成領域間に印加すること
ができ、ひいては、非書き込みセルの書き込みディスタ
ーブ特性の動作余裕が大きくできる利点がある。
ル形成領域間に逆バイアスを印加した時にドレイン領域
とソース領域からの空乏層がチャネル形成領域の表面と
平行方向に延在して重畳するようにした場合、ドレイン
領域およびソース領域とチャネル形成領域との間の合成
接合耐圧が書き込み禁止電圧以下に低下しない範囲で、
チャネル形成領域の不純物濃度を高くすることもでき、
これにより、チャネル長をさらに短くすることができ
る。
形態を示す断面図である。
置をメモリセルとして用いて構成したNAND型フラッ
シュメモリアレイの構成例を示す回路図である。
ル形成領域に対する合成の接合耐圧をチャネル長をパラ
メータにして示す図である。
ル形成領域に対する合成の接合耐圧をチャネル長をパラ
メータにした他の例を示す図である。
る不揮発性半導体記憶装置の断面構造を示す図である。
ル形成領域に対する合成接合耐圧のフローティングゲー
ト電圧依存性を示す図である。
12…ドレイン領域、13…ソース領域、14…チャネ
ル形成領域、14a…チャネル、15…絶縁膜、16…
フローティングゲート、17…層間絶縁膜、18…コン
トロールゲート、19…ウェル、19a,19b…空乏
層、M11〜M116,M21〜M216…メモリトラ
ンジスタ、ST11,ST12,ST21,ST22…
選択トランジスタ、WL1〜WL16…ワード線、DS
G1,SSG1…選択ゲート線、BL1,BL2…ビッ
ト線。
Claims (20)
- 【請求項1】 半導体からなり、表面にチャネルが形成
されるチャネル形成領域と、チャネル形成領域に接して
離間して設けられたソース領域およびドレイン領域と、
前記チャネル形成領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜中に埋設された電荷蓄積機構と、前記電
荷蓄積機構上に前記ゲート絶縁膜を介して配置された制
御ゲートとを有する不揮発性半導体記憶装置であって、 前記ソース領域およびドレイン領域とチャネル形成領域
間に、ソース領域およびドレイン領域とチャネル形成領
域との間の合成の接合降伏電圧よりも低い逆バイアスを
印加したときにソース領域とチャネル形成領域との接合
部およびドレイン領域とチャネル形成領域との接合部か
ら延びる空乏層がチャネル形成領域において重畳するよ
うに形成されている不揮発性半導体記憶装置。 - 【請求項2】 前記チャネル形成領域の平均不純物濃度
は、チャネル形成領域の誘電率をεse、読み出し時のド
レイン・ソース電圧をVREAD、ドレイン・チャネル形成
領域間の接合の組み込み電圧をVbi、電子の電荷素量を
q、実効チャネル長をLeff としたとき、2εse(V
READ+Vbi)/qLeff 2 以上である請求項1記載の不
揮発性半導体記憶装置。 - 【請求項3】 書き込み禁止電圧をVM としたとき、前
記チャネル形成領域の平均不純物濃度は8εse(VM +
Vbi)/qLeff 2 以下である請求項1記載の不揮発性
半導体記憶装置。 - 【請求項4】 前記チャネル形成領域の不純物濃度が
1. 5×1017cm-3よりも高く、かつ少なくとも互い
に対向する部分におけるドレイン領域およびソース領域
の不純物濃度が2×1020cm-3よりも低い請求項1記
載の不揮発性半導体記憶装置。 - 【請求項5】 チャネル長が0. 5μm以下に設定され
ている請求項4記載の不揮発性半導体記憶装置。 - 【請求項6】 前記チャネル形成領域がエピタキシャル
層にて形成されている請求項1記載の不揮発性半導体記
憶装置。 - 【請求項7】 前記チャネル形成領域が基板の上に絶縁
して設けられた半導体層(SOI)から構成されている
請求項1記載の不揮発性半導体記憶装置。 - 【請求項8】 前記電荷蓄積機構は、前記チャネル形成
領域上に絶縁膜を介して形成されたフローティングゲー
トにより構成されている請求項1記載の不揮発性半導体
記憶装置。 - 【請求項9】 前記電荷蓄積機構が、前記チャネル形成
領域表面に形成された絶縁膜中に離散して存在する請求
項1記載の不揮発性半導体記憶装置。 - 【請求項10】 半導体からなり、表面にチャネルが形
成されるチャネル形成領域と、チャネル形成領域に接し
て離間して設けられたソース領域およびドレイン領域
と、前記チャネル形成領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜中に埋設された電荷蓄積機構と、前
記電荷蓄積機構上に前記ゲート絶縁膜を介して配置され
た制御ゲートとを有するメモリセルを複数備え、少なく
とも一部のメモリセルの前記制御ゲートが同一のワード
線に接続された不揮発性半導体記憶装置であって、 書き込み動作時に、前記制御ゲートが選択されたワード
線に接続される非書き込みメモリセルのドレイン領域と
チャネル形成領域との接合部およびソース領域とチャネ
ル形成領域との接合部から延びる空乏層がチャネル形成
領域において重畳するよりも高く、かつソース領域およ
びドレイン領域とチャネル形成領域との間の合成の接合
降伏電圧よりも低い電圧を当該ドレイン領域およびソー
ス領域に印加する手段を有する不揮発性半導体記憶装
置。 - 【請求項11】 前記チャネル形成領域の平均不純物濃
度は、チャネル形成領域の誘電率をεse、読み出し時の
ドレイン・ソース電圧をVREAD、ドレイン・チャネル形
成領域間の接合の組み込み電圧をVbi、電子の電荷素量
をq、実効チャネル長をLeff としたとき、2εse(V
READ+Vbi)/qLeff 2 以上である請求項10記載の
不揮発性半導体記憶装置。 - 【請求項12】 書き込み禁止電圧をVM としたとき、
前記チャネル形成領域の平均不純物濃度は8εse(VM
+Vbi)/qLeff 2 以下である請求項10記載の不揮
発性半導体記憶装置。 - 【請求項13】 前記メモリセルのチャネル形成領域の
不純物濃度が1. 5×1017cm-3よりも高く、かつド
レインおよびソースの不純物濃度が2×1020cm-3よ
りも低い請求項10記載の不揮発性半導体記憶装置。 - 【請求項14】 チャネル長が0. 5μm以下に設定さ
れている請求項13記載の不揮発性半導体記憶装置。 - 【請求項15】 前記チャネル形成領域がエピタキシャ
ル層にて形成されている請求項10記載の不揮発性半導
体記憶装置。 - 【請求項16】 前記チャネル形成領域が基板の上に絶
縁して設けられた半導体層(SOI)から構成されてい
る請求項10記載の不揮発性半導体記憶装置。 - 【請求項17】 前記電荷蓄積機構は、前記チャネル形
成領域上に絶縁膜を介して形成されたフローティングゲ
ートにより構成されている請求項10記載の不揮発性半
導体記憶装置。 - 【請求項18】 前記電荷蓄積機構が、前記チャネル形
成領域表面に形成された絶縁膜中に離散して存在する請
求項10記載の不揮発性半導体記憶装置。 - 【請求項19】 半導体からなり、表面にチャネルが形
成されるチャネル形成領域と、チャネル形成領域に接し
て離間して設けられたソース領域およびドレイン領域
と、前記チャネル形成領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜中に埋設された電荷蓄積機構と、前
記電荷蓄積機構上に前記ゲート絶縁膜を介して配置され
た制御ゲートとを有するメモリセルを複数備え、少なく
とも一部のメモリセルの前記制御ゲートが同一のワード
線に接続された不揮発性半導体記憶装置の書き込み電圧
の印加方法であって、 書き込み動作時に、前記制御ゲートが選択されたワード
線に接続される非書き込みメモリセルのドレイン領域と
チャネル形成領域の接合部およびソース領域とチャネル
形成領域との接合部から延びる空乏層がチャネル形成領
域において重畳するよりも高く、かつソース領域および
ドレイン領域とチャネル形成領域との合成の接合降伏電
圧よりも低い電圧を当該ドレイン領域およびソース領域
に印加する不揮発性半導体記憶装置の書き込み電圧の印
加方法。 - 【請求項20】 前記メモリセルのチャネル形成領域の
不純物濃度が1. 5×1017cm-3よりも高く、かつ少
なくとも互いに対向する部分におけるドレイン領域およ
びソース領域の不純物濃度が2×1020cm-3よりも低
い請求項19記載の不揮発性半導体記憶装置の書き込み
電圧の印加方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34544598A JP2000003970A (ja) | 1997-12-05 | 1998-12-04 | 不揮発性半導体記憶装置およびその書き込み電圧の印加方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33619297 | 1997-12-05 | ||
JP9-336192 | 1998-04-15 | ||
JP10481198 | 1998-04-15 | ||
JP10-104811 | 1998-04-15 | ||
JP34544598A JP2000003970A (ja) | 1997-12-05 | 1998-12-04 | 不揮発性半導体記憶装置およびその書き込み電圧の印加方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000003970A true JP2000003970A (ja) | 2000-01-07 |
Family
ID=27310327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34544598A Pending JP2000003970A (ja) | 1997-12-05 | 1998-12-04 | 不揮発性半導体記憶装置およびその書き込み電圧の印加方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000003970A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326289A (ja) * | 2000-03-08 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
JP2002299474A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体装置および集積回路カード |
KR100578645B1 (ko) * | 2000-07-31 | 2006-05-11 | 매그나칩 반도체 유한회사 | 반도체소자의 제조 방법 |
JP2011018939A (ja) * | 2000-03-09 | 2011-01-27 | Spansion Llc | Nandフラッシュ・メモリを製造するための単一トンネル・ゲート酸化方法 |
KR20130056568A (ko) * | 2011-11-22 | 2013-05-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
-
1998
- 1998-12-04 JP JP34544598A patent/JP2000003970A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326289A (ja) * | 2000-03-08 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
JP2011018939A (ja) * | 2000-03-09 | 2011-01-27 | Spansion Llc | Nandフラッシュ・メモリを製造するための単一トンネル・ゲート酸化方法 |
KR100578645B1 (ko) * | 2000-07-31 | 2006-05-11 | 매그나칩 반도체 유한회사 | 반도체소자의 제조 방법 |
JP2002299474A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体装置および集積回路カード |
KR20130056568A (ko) * | 2011-11-22 | 2013-05-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
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