KR100316706B1 - 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법 - Google Patents

벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법 Download PDF

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Abstract

낸드형 플래쉬 메모리소자의 프로그램 방법이 개시되어 있다. 이 방법은 제1 도전형의 벌크 영역에 2차원적으로 배열된 복수의 스트링 및 복수의 스트링 상에 서로 평행하게 배치된 복수의 비트라인을 갖는 낸드형 플래쉬 메모리소자의 프로그램 방법에 있어서, 제1 도전형의 벌크 영역에 역 바이어스에 해당하는 벌크 바이어스를 인가하고, 복수의 비트라인중 적어도 하나의 비트라인을 선택하고, 선택된 비트라인에 병렬 연결된 복수의 스트링중에 적어도 하나의 스트링을 선택하고, 선택된 스트링을 구성하는 복수의 셀중에 적어도 하나의 셀을 프로그램시킨다.

Description

벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법{Method for programming nand-type flash memory device using bulk bias}
본 발명은 비휘발성 메모리소자의 프로그램 방법에 관한 것으로, 특히 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법에 관한 것이다.
반도체 기억소자 중에 비휘발성 메모리소자는 전원이 공급되지 않을지라도 메모리 셀 내에 저장된 정보가 소멸되지 않는 특징이 있다. 이에 따라, 비휘발성 메모리소자는 컴퓨터 또는 메모리 카드 등에 널리 사용되고 있다.
비휘발성 메모리소자 중에 낸드형 플래쉬 메모리소자는 노어형 플래쉬 메모리소자에 비하여 집적도를 증가시키기가 용이하므로 고집적 플래쉬 메모리소자에 널리 채택되고 있다.
도 1은 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 평면도이고, 도 2는 도 1의 셀 어레이 영역에 대한 등가회로도이다.
도 1 및 도 2를 참조하면, 활성영역(1)이 서로 평행하게 배치되고, 상기 각 활성영역(1)을 가로지르는 스트링 선택라인(string selection line; SSL), 복수의 워드라인(WL1, WL2, ,,, WLn) 및 접지 선택라인(ground selection line; GSL)이 서로 평행하게 배치된다. 상기 스트링 선택라인(SSL)과 인접한 활성영역(1)에는 활성영역을 노출시키는 콘택(CT)이 위치하고, 상기 각 활성영역(1) 상부에 상기 콘택(CT)을 통하여 활성영역(1)과 전기적으로 연결되는 비트라인(BL1, BL2)이 지난다. 또한, 상기 접지 선택라인(GSL)과 인접한 활성영역들(1)은 상기 접지선택라인(GSL)과 평행한 방향으로 연장되어 공통 소오스 라인(common source line; CSL) 역할을 한다. 상기 스트링 선택라인(SSL)과 상기 각 활성영역(1)이 교차하는 부분에 스트링 선택 트랜지스터로 구성된 스트링 선택 트랜지스터부(SST1, SST2)가 형성되고, 상기 각 워드라인(WL1, WL2, ,,, WLn)과 상기 각 활성영역(1)이 교차하는 부분에 복수의 셀 트랜지스터로 구성된 셀 트랜지스터부(CT1, CT2)가 형성된다. 또한, 접지 선택라인(GSL)과 활성영역(1)이 교차하는 부분에 접지 선택 트랜지스터로 구성된 접지 선택 트랜지스터부(GST1, GST2)가 형성된다.
상기 각 셀 트랜지스터는 활성영역(1) 상에 차례로 적층된 터널산화막, 부유게이트(floating gate; FG), 폴리층간절연막(inter-poly dielectric layer) 및 제어게이트 전극 역할을 하는 워드라인으로 구성된다. 여기서, 각 셀 트랜지스터의 부유게이트(FG)는 서로 격리되도록 형성된다. 도 1에 도시된 바와 같이 하나의 활성영역(1) 상에 직렬로 배치된 스트링 선택 트랜지스터, 복수의 셀 트랜지스터 및 접지 선택 트랜지스터는 하나의 스트링을 구성한다. 또한, 상기 각 셀 트랜지스터, 각 스트링 선택 트랜지스터 및 각 접지 선택 트랜지스터는 모두 NMOS 트랜지스터로 형성되고, P웰 영역과 같은 하나의 벌크영역에 형성된다.
도 3은 도 1 및 도 2에 도시된 일반적인 낸드형 플래쉬 메모리소자를 구성하는 복수의 메모리 셀중 셀(A)를 프로그램시키는 방법을 설명하기 위한 전압 파형도들이다.
도 3을 참조하면, 프로그램시키고자 하는 셀(A)을 포함하는 제1 스트링과 직렬 연결된 제1 비트라인(BL1)에 프리차지 시간(Tpc)동안 전원전압(Vcc)을 인가함과동시에, 상기 선택된 셀(A)의 제어게이트 전극에 해당하는 제2 워드라인(WL2)에 프리차지 시간(Tpc) 및 프로그램 시간(Tpgm) 동안 패스전압(Vpass) 및 프로그램 전압(Vpgm)을 연속적으로 인가한다. 이와 아울러서, 상기 스트링 선택라인(SSL) 및 상기 제1 스트링과 이웃한 제2 스트링과 직렬 연결된 제2 비트라인(BL2)에 프리차지 시간(Tpc) 및 프로그램 시간(Tpgm) 동안 전원전압(Vcc)을 인가하고, 비선택된 워드라인들(WLns), 즉 제1 워드라인(WL1)과 제3 워드라인(WL3) 내지 n번째 워드라인(WLn)에 프리차지 시간(Tpc) 및 프로그램 시간(Tpgm)동안 패스전압(Vpass)을 인가한다. 또한, 상기 접지 선택라인(GSL), 상기 공통 소오스라인(CSL) 및 상기 벌크영역에는 0 볼트를 인가한다.
상기한 바와 같이 선택된 셀(A)를 프로그램시키기 위하여 각 제어라인에 소정의 전압을 인가하면, 프리차지 시간(Tpc)동안 선택된 셀(A)의 채널 및 비선택된 셀들의 채널영역은 전원전압(Vcc)에 가까운 전압으로 프리차지된다. 그러나, 선택된 셀(A)의 채널영역에 프리차지된 전하들은 프로그램 시간(Tpgm)동안 접지전위로 떨어진 제1 비트라인(BL1)을 통하여 방전됨으로써 선택된 셀(A)의 채널영역에 0 볼트가 유기된다(induced). 이에 따라, 선택된 셀(A)는 제2 워드라인(WL2)에 인가된 프로그램 전압(Vpgm) 및 0 볼트로 유기된 채널전압에 의해 프로그램된다.
한편, 제2 스트링을 구성하는 메모리 셀들의 채널영역에 프리차지된 전하들은 상기 프로그램 시간(Tpgm)동안 제2 비트라인(BL2) 및 공통 소오스라인(CSL)과 전기적으로 격리되어 플로팅된다. 따라서, 선택된 셀(A)와 함께 제2 워드라인(WL2)을 공유하는 비선택된 셀(B)의 채널영역에 제2 워드라인(WL2)에 인가된 프로그램전압(Vpgm)에 의해 상승된 전압이 유기된다(induced). 이에 따라, 상기 비선택된 셀(B)는 프로그램되지 않는다. 이때, 상기 비선택된 셀(B)의 채널영역에 유기되는 전압(Vch)은 도 1의 PP'에 따른 단면도를 보여주는 도 4 및 도 4의 비선택된 셀(B)의 등가회로도를 보여주는 도 5로부터 다음과 같은 수학식 1로 표현할 수 있다. 여기서, 도 4의 벌크 영역(10)에 인가되는 벌크 전압(Vb)는 0 볼트이다.
여기서, Ctot은 서로 직렬 연결된 폴리실리콘 층간절연막 커패시턴스(Cipo) 및 터널산화막 커패시턴스(Ctox)의 전체 커패시턴스이고, Cch은 채널영역에 형성된 공핍층 커패시턴스(depletion capacitance)이다. 상기 폴리실리콘 층간절연막 커패시턴스(Cipo)는 도 4의 부유게이트(FG) 및 제2 워드라인(WL2) 사이에 개재된 폴리실리콘 층간절연막(inter-polysilicon dielectric layer; IPO)에 의한 커패시턴스를 나타내고, 상기 터널산화막 커패시턴스(Ctox)는 도 4의 부유게이트(FG) 및 벌크 영역(10) 사이에 개재된 터널산화막(Tox)에 의한 커패시턴스를 나타낸다.
한편 도 4를 다시 참조하면, 선택된 셀(A)과 비선택된 셀(B) 사이에 소자분리막 역할을 하는 필드산화막(Fox)이 존재한다. 따라서, 선택된 셀(A) 및 비선택된 셀(B) 사이에 기생 필드 트랜지스터가 형성된다. 상기 기생 필드 트랜지스터는 선택된 셀(A)을 프로그램시킬 때 비선택된 셀(B)의 채널전압(Vch)이 높을수록 턴온될 확률이 높다. 게다가, 상기 필드산화막(Fox)의 두께 및 폭이 감소할수록 기생 필드 트랜지스터는 더욱 턴온되기가 쉽다. 이에 따라, 기생 필드 트랜지스터가 턴온되면, 비선택된 셀(B)의 채널 영역으로부터 선택된 셀(A)의 채널영역으로 원하지 않는 누설전류(IL)가 벌크영역(10)의 표면을 통하여 흐르므로 비선택된 셀(B)의 채널전압(Vch)이 낮아진다. 결과적으로, 비선택된 셀(B)이 프로그램되는 현상이 발생한다.
상술한 바와 같이 종래의 기술에 따르면, 선택된 셀과 비선택된 셀 사이의 기생 필드 트랜지스터가 턴온되기가 쉬우므로 비선택된 셀이 프로그램되는 현상이 발생할 수 있다. 특히, 고집적 낸드형 플래쉬 메모리소자를 구현하기 위하여 필드산화막의 폭 및 두께를 감소시키는 경우에 비선택된 셀이 프로그램되는 현상은 더욱 심하게 발생할 수 있다.
본 발명의 목적은 필드산화막의 두께 및 폭이 감소할지라도 비선택된 셀이 프로그램되는 현상을 억제시킬 수 있는 낸드형 플래쉬 메모리소자의 프로그램 방법을 제공하는 데 있다.
도 1은 종래기술 및 본 발명에 모두 적용되는 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 나타내는 평면도이다.
도 2는 도 1의 평면도에 대한 등가회로도이다.
도 3은 종래기술에 따른 낸드형 플래쉬 메모리소자의 프로그램 방법을 설명하기 위한 전압 파형도들(voltage waveforms)이다.
도 4는 종래기술의 문제점을 설명하기 위하여 도 1의 절단선 PP'에 따라 도시한 단면도이다.
도 5는 종래기술 및 본 발명에 따른 프로그램 방법에 있어서 부스팅 효과를 설명하기 위한 등가회로도이다.
도 6은 본 발명에 따른 낸드형 플래쉬 메모리소자의 프로그램 방법을 설명하기 위한 전압 파형도들이다.
도 7은 본 발명의 효과를 설명하기 위하여 도 1의 절단선 PP'에 따라 도시한 단면도이다.
도 8은 본 발명의 효과를 설명하기 위하여 기생 필드 트랜지스터의 벌크 바이어스(bulk bias) 특성을 도시한 그래프이다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형의 벌크 영역에 2차원적으로 배열된 복수의 스트링 및 상기 복수의 스트링 상에 서로 평행하게 배치된 복수의 비트라인을 갖는 낸드형 플래쉬 메모리소자의 프로그램 방법에 있어서, 상기 제1 도전형의 벌크 영역에 역 바이어스에 해당하는 벌크 바이어스를 인가하는 단계와, 상기 복수의 비트라인중 적어도 하나의 비트라인을 선택하는 단계와, 상기 선택된 비트라인에 병렬 연결된 복수의 스트링중에 적어도 하나의 스트링을 선택하는단계와, 상기 선택된 스트링을 구성하는 복수의 셀중에 적어도 하나의 셀을 프로그램시키는 단계를 포함한다.
여기서, 상기 제1 도전형의 벌크 영역은 p형 반도체기판 또는 p형 웰인 것이 바람직하다. 또한, 상기 각 스트링은 차례로 직렬 연결된 스트링 선택 트랜지스터부, 셀 트랜지스터부 및 접지 선택 트랜지스터부로 구성된다. 상기 스트링 선택 트랜지스터부 및 상기 접지 선택 트랜지스터부는 각각 적어도 하나의 NMOS 트랜지스터로 구성되고, 상기 셀 트랜지스터부는 직렬 연결된 복수의 셀 트랜지스터로 구성된다. 상기 각 셀 트랜지스터는 제1 도전형의 벌크 영역 상에 차례로 적층된 터널산화막, 부유게이트, 폴리실리콘 층간절연막, 및 제어게이트 전극으로 구성된 게이트 구조를 갖는다. 하나의 셀 트랜지스터는 하나의 셀에 해당한다. 상기 각 스트링의 접지 선택 트랜지스터부를 구성하는 NMOS 트랜지스터 즉, 접지 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 연결되고, 상기 스트링 선택 트랜지스터부를 구성하는 NMOS 트랜지스터, 즉 스트링 선택 트랜지스터의 드레인 영역은 하나의 비트라인과 연결된다. 또한, 상기 각 셀 트랜지스터의 제어게이트 전극은 하나의 워드라인과 연결되고, 상기 제1 도전형의 벌크 영역은 벌크 라인과 연결된다. 상기 스트링 선택 트랜지스터부는 적어도 하나의 스트링 선택라인에 의해 제어되고, 상기 접지 선택 트랜지스터부는 적어도 하나의 접지 선택라인에 의해 제어된다. 좀 더 구체적으로 설명하면, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택라인과 연결되고, 상기 접지 선택 트랜지스터의 게이트 전극은 접지 선택라인과 연결된다.
상기 복수의 비트라인중 적어도 하나의 비트라인을 선택하는 단계는 프로그램시키고자 하는 적어도 하나의 선택된 셀이 포함된 스트링과 연결된 비트라인에 접지전압을 인가하거나 소정의 시간, 예컨대 프리차지 시간동안 전원전압을 갖는 펄스 전압을 인가함으로써 이루어진다. 이때, 상기 복수의 비트라인중 비선택된 비트라인들에 프로그램 방해전압(program inhibition voltage; Vpi), 바람직하게는 전원전압(Vcc)을 인가한다.
또한, 상기 적어도 하나의 스트링을 선택하는 단계는 상기 선택된 셀을 포함하는 스트링의 스트링 선택 트랜지스터부를 턴온시키고 상기 선택된 셀을 포함하는 스트링의 접지 선택 트랜지스터부를 턴오프시킴으로써 이루어진다. 이때, 상기 턴오프된 접지 선택 트랜지스터부와 연결된 공통 소오스 라인에 접지 전압을 인가한다. 상기 스트링 선택 트랜지스터부가 NMOS 트랜지스터로 형성된 하나의 스트링 선택 트랜지스터로 구성되는 경우에는, 상기 스트링 선택 트랜지스터의 게이트 전극과 연결된 스트링 선택라인에 전원전압을 인가함으로써 상기 스트링 선택 트랜지스터부를 턴온시킬 수 있다. 또한, 상기 접지 선택 트랜지스터부가 NMOS 트랜지스터로 형성된 하나의 접지 선택 트랜지스터로 구성되는 경우에는, 상기 접지 선택 트랜지스터의 게이트 전극과 연결된 접지 선택라인에 접지전압을 인가함으로써 상기 접지 선택 트랜지스터부를 턴오프시킬 수 있다.
또한, 상기 적어도 하나의 셀을 선택하여 프로그램시키는 단계는 상기 선택된 스트링을 구성하는 셀 트랜지스터부를 제어하는 복수의 워드라인중에 상기 프로그램시키고자 하는 셀의 제어게이트 전극과 연결된 워드라인을 선택하여 프로그램전압(Vpgm), 예컨대 18볼트 내지 20볼트 정도의 높은 전압을 인가한다. 이때, 상기 선택된 워드라인을 제외한 비선택된 워드라인에는 상기 프로그램 방해전압(Vpi)보다는 높고 상기 프로그램 전압(Vpgm)보다는 낮은 전압, 예컨대 10볼트 내지 12볼트 정도의 패스전압(Vpass)을 인가하는 것이 바람직하다.
한편, 상기 제1 도전형의 벌크 영역, 즉 p형 반도체기판 또는 p형 웰에 인가하는 벌크 바이어스는 -1볼트 내지 -2볼트인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2 및 도 6을 참조하면, 셀(A)을 프로그램시키고자 하는 경우에 상기 셀(A)을 포함하는 제1 스트링과 연결된 제1 비트라인(BL1)에 접지전압을 인가하거나 소정의 시간, 즉 프리차지 시간(Tpc)동안에만 전원전압(Vcc)을 갖는 펄스 전압을 인가함으로써, 제1 비트라인(BL1)을 선택한다. 이때, 상기 선택된 제1 비트라인(BL1) 이외의 비선택된 비트라인, 예컨대 제2 비트라인(BL2)에는 상기 프리차지 시간(Tpc) 및 프로그램 시간(Tpgm) 동안 프로그램 방해전압(Vpi), 바람직하게는 전원전압(Vcc)을 인가한다. 또한, 상기 선택된 셀(A)을 포함하는 제1 스트링과 연결된 스트링 선택라인(SSL) 및 접지 선택라인(GSL)에 각각 전원전압(Vcc) 및 접지전압을 인가함으로써, 제1 스트링을 선택한다. 이때, 상기 제1 스트링과 연결된 공통 소오스 라인(CSL)에 접지전압을 인가한다.
또한, 상기 셀(A)을 제어하는 워드라인, 즉 제2 워드라인(WL2)에 프리차지 시간(Tpc) 및 프로그램 시간(Tpgm) 동안 각각 패스전압(Vpass ) 및 프로그램전압(Vpgm)을 순차적으로 인가함으로써, 상기 셀(A)을 선택적으로 프로그램시킨다. 이때, 상기 제2 워드라인(WL2)을 제외한 비선택된 워드라인들(WLns; WL1, WL3, ,,, WLn)에는 전원전압(Vcc)보다는 높고 프로그램 전압(Vpgm)보다는 낮은 전압, 바람직하게는 10볼트 내지 12볼트의 패스전압(Vpass)을 인가하고, 상기 제1 및 제2 스트링이 형성되는 벌크 영역에는 -1볼트 내지 -2볼트 정도의 벌크 바이어스(Vb)를 인가한다. 여기서, 상기 제2 워드라인(WL2)에 인가되는 전압은 접지전압으로부터 프로그램 전압(Vpgm)으로 직접 상승되는 전압일 수도 있다.
상기한 바와 같이 각 제어라인(control line)에 소정의 전압을 인가하면, 프리차지 시간동안 선택된 셀(A)의 채널 영역이 프리차지되어 제1 비트라인(BL1)에 인가된 전압, 즉 전원전압에 가까운 전압으로 상승한다. 이어서, 상기 제1 비트라인(BL1)에 인가된 전원전압이 접지전압으로 떨어지면(fall down), 상기 셀(A)의 채널영역에 프리차지된 전하들은 상기 접지전압을 갖는 제1 비트라인(BL1)을 통하여 방전되므로 상기 셀(A)의 채널영역은 접지전압으로 떨어진다. 이에 따라, 상기 제2 워드라인(WL2)에 인가된 프로그램 전압(Vpgm) 및 상기 셀(A)의 채널영역에 유기된 접지전압의 차이에 기인하는 전계에 의해 상기 셀(A)의 뷰유게이트에 전자가 주입됨으로써 셀(A)가 프로그램 시간(Tpgm)동안 선택적으로 프로그램된다. 이때, 상기 제2 워드라인(WL2)을 제외한 비선택된 워드라인들(WLns)에 상기 프로그램 전압(Vpgm)보다 낮으나 상기 셀 트랜지스터들을 충분히 턴온시킬 수 있는 전압, 즉 패스전압(Vpass)이 인가된다. 따라서, 상기 제1 스트링을 구성하는 복수의 셀들중 셀(A)를 제외한 나머지 셀들은 프로그램되지 않는다.
한편, 상기 제2 스트링을 구성하는 복수의 셀들중 상기 제2 워드라인(WL2)을 공유하는 비선택된 셀(B)의 채널영역 역시 프리차지 시간(Tpc)동안 제2 비트라인(BL2)에 인가된 프로그램 방해전압(Vpi), 즉 전원전압(Vcc)에 가까운 전압으로 프리차지된다. 그러나, 상기 제2 워드라인(WL2)에 프로그램 전압(Vpgm)이 인가되면, 상기 셀(B)의 채널영역은 도 5 및 수학식 1로부터 설명된 바와 같이 프로그램시간 동안 상기 프리차지된 전압보다 높은 전압으로 자기상승된다(self-boosted). 이때, 상기 제2 스트링을 구성하는 모든 셀들의 채널영역은 상기 자기상승된 전압을 유지함은 물론, 상기 자기상승된 전압은 제2 비트라인(BL2)을 통하여 방전되지 않는다. 이는, 상기 제2 비트라인(BL2)의 전압과 상기 스트링 선택라인(SSL)의 전압이 동일하므로 상기 제2 스트링을 구성하는 스트링 선택 트랜지스터가 턴오프되기 때문이다. 이에 따라, 상기 비선택된 셀(B)는 물론, 상기 제2 스트링을 구성하는 모든 셀들이 프로그램되지 않는다. 이와 아울러서, 도 6 및 도 7에 도시된 바와 같이 본 발명은 프리차지 시간 및 프로그램 시간동안 상기 제1 및 제2 스트링이 형성되는 벌크 영역(10)에 역 바이어스(reverse bias)에 해당하는 벌크 바이어스(Vb)를 제공한다. 이에 따라, 셀(A) 및 셀(B) 사이에 형성된 필드산화막(Fox)의 폭 및 두께가 감소할지라도, 상기 비선택된 셀(B)의 채널영역 전압(Vch2)과 선택된 셀(A)의 채널영역 전압(Vch1) 차이 및 상기 제2 워드라인(WL2)에 인가되는 프로그램 전압(Vpgm)에 기인하여 상기 필드산화막(Fox) 아래의 벌크 영역을 통하여 흐르는 누설전류를 현저히 감소시킬 수 있다. 이는, 도 8에 도시된 필드 트랜지스터의 벌크 바이어스 특성으로부터 알 수 있다.
도 8은 필드 트랜지스터의 벌크 바이어스에 대한 문턱전압 특성을 시뮬레이션한 결과를 보여주는 그래프로서, 가로축은 필드산화막(Fox)의 두께를 나타내고, 세로축은 문턱전압을 나타낸다. 여기서, 문턱전압의 변화는 필드산화막의 두께 및 벌크 바이어스에 대해서만 고려하였고, 필드산화막의 폭에 대해서는 고려하지 않았다. 또한, 필드산화막 아래의 벌크 영역의 도전형은 p형이었고, 벌크 영역의 농도는 1×1018/㎤ 이었다.
도 8을 참조하면, 벌크 바이어스(Vb)가 0볼트이고 선택된 워드라인, 즉 제2 워드라인(WL2)에 인가하는 프로그램 전압(Vpgm)이 20볼트인 경우에, 선택된 셀(A)와 비선택된 셀(B) 사이에 형성되는 필드산화막(Fox)의 두께는 적어도 1200Å보다 두꺼워야 한다. 이에 반하여, 벌크 바이어스(Vb)가 -1볼트이고 프로그램 전압이 20볼트인 경우에는, 선택된 셀(A)와 비선택된 셀(B) 사이에 형성되는 필드산화막(Fox)을 1000Å 정도로 얇게 형성하여도 기생필드 트랜지스터가 턴온되지 않음을 알 수 있다. 이로부터, 벌크 영역에 0볼트 보다 낮은 벌크 바이어스(Vb)를 인가하는 경우에, 비선택된 셀(B)의 채널영역으로부터 선택된 셀(A)의 채널영역으로 누설전류가 흐르는 현상을 현저히 억제시킬 수 있음을 알 수 있다. 다시 말해서, 벌크 영역에 역 바이어스에 해당하는 벌크 바이어스를 인가하면, 필드산화막의 두께 및 폭을 감소시킬 수 있다. 이에 따라, 고집적 낸드형 플래쉬 메모리소자의 프로그램 특성을 개선시킬 수 있다.
한편, 일반적인 모스 트랜지스터의 문턱전압은 다음과 같은 수학식 2로 표현할 수 있다.
여기서, Na는 벌크 영역의 도우핑 농도이고, ε는 벌크 영역의 유전률(permittivity)이고, Cox는 게이트 산화막의 커패시턴스이고, Φf는 벌크 영역의 평형 정전 포텐샬(equilibrium electrostatic potential)이고, Vb는 벌크 바이어스이다.
상기 수학식 2로부터 문턱전압은 게이트 산화막의 두께에 비례함을 알 수 있다. 다시 말해서, 게이트 산화막의 두께가 두꺼울수록 벌크 바이어스에 대한 문턱전압의 변화량이 크다. 이에 따라, -1볼트 내지 -2볼트 정도의 벌크 바이어스를 벌크 영역에 인가하는 경우에, 필드 트랜지스터의 문턱전압은 약 10볼트 이상 증가하는데 반하여 일반적인 스트링을 구성하는 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 셀 트랜지스터의 문턱전압은 약 1볼트 정도 증가한다. 결과적으로, 프로그램 동작시 벌크 영역에 벌크 바이어스를 인가하는 경우에, 선택된 스트링을 구성하는 스트링 선택 트랜지스터 및 비선택된 셀 트랜지스터의 턴온동작은 상기 벌크 바이어스에 의해 방해받지 않는 반면, 프로그램 효율은 증대된다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 프로그램 동작시 벌크 영역에 역 바이어스를 인가함으로써 비선택된 셀이 프로그램 되는 현상을 현저히 억제시킬 수 있다. 이에 따라, 필드산화막의 두께 및 폭을 감소시켜야 하는 고집적 낸드형 플래쉬 메모리소자의 프로그램 특성을 더욱 개선시킬 수 있다. 또한, 벌크 영역에 역 바이어스를 인가하면, 필드산화막 아래의 벌크 농도를 낮게 조절하여도 소자분리 특성을 개선시킬 수 있다. 이에 따라, 셀 트랜지스터의 소오스/드레인 영역의 접합누설전류를 감소시킬 수 있다. 결과적으로, 비선택된 셀의 채널영역에 유기되는 자기상승된 전압이 낮아지는 현상을 억제시키어 비선택된 셀이 프로그램되는 현상을 더욱 방지할 수 있다.

Claims (9)

  1. 제1 도전형의 벌크 영역 상에 서로 평행하게 배치된 복수의 비트라인 및 상기 제1 도전형의 벌크 영역에 2차원적으로 배열되고 상기 각 비트라인에 병렬 연결된 복수의 스트링을 갖되, 상기 각 스트링은 순차적으로 직렬 연결된 스트링 선택 트랜지스터부, 셀 트랜지스터부 및 접지 선택 트랜지스터부로 구성되고, 상기 스트링 선택 트랜지스터부는 적어도 하나의 스트링 선택라인에 의해 제어되고, 상기 셀 트랜지스터부는 복수의 워드라인에 의해 제어되고, 상기 접지 선택 트랜지스터부는 적어도 하나의 접지 선택라인에 의해 제어되고, 상기 접지 선택 트랜지스터부는 공통 소오스 라인과 연결된 낸드형 플래쉬 메모리소자의 프로그램 방법에 있어서,
    상기 제1 도전형의 벌크 영역에 역 바이어스(reverse bias)에 해당하는 벌크 바이어스를 인가하는 단계;
    상기 복수의 비트라인중 적어도 하나의 비트라인에 프리차지 시간 및 프로그램 시간동안 각각 전원전압 및 접지전압을 순차적으로 인가하고 상기 적어도 하나의 비트라인을 제외한 비선택된 비트라인에 프로그램 방해전압(program inhibition voltage)을 인가하여 상기 복수의 비트라인중 적어도 하나의 비트라인을 선택하는 단계;
    상기 선택된 비트라인에 병렬 연결된 복수의 스트링중 적어도 하나의 스트링을 선택하는 단계; 및
    상기 선택된 스트링의 셀 트랜지스터부를 구성하는 복수의 셀중 적어도 하나의 셀을 제어하는 선택된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 워드라인을 제외한 비선택된 워드라인에 패스전압(Vpass)을 인가하여, 상기 선택된 스트링의 셀 트랜지스터부를 구성하는 복수의 셀중 적어도 하나의 셀을 선택하여 프로그램시키는 단계를 포함하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  2. 제1항에 있어서, 상기 제1 도전형은 p형인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  3. 제1항 또는 제4항에 있어서, 상기 프로그램 방해전압은 전원전압인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  4. 제1항에 있어서, 상기 적어도 하나의 스트링을 선택하는 단계는
    상기 선택된 비트라인에 병렬 연결된 복수의 스트링중 적어도 하나의 스트링을 구성하는 스트링 선택 트랜지스터부 및 접지 선택 트랜지스터부를 각각 턴온 및 턴오프시키는 단계; 및
    상기 턴온된 접지 선택 트랜지스터부와 연결된 공통 소오스 라인에 접지전압을 인가하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  5. 제6항에 있어서, 상기 스트링 선택 트랜지스터부 및 상기 접지 선택 트랜지스터부는 각각 하나의 NMOS 트랜지스터로 구성된 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  6. 제7항에 있어서, 상기 스트링 선택 트랜지스터부 및 상기 접지 선택 트랜지스터부를 각각 턴온 및 턴오프시키는 단계는
    상기 스트링 선택 트랜지스터부를 제어하는 스트링 선택라인 및 상기 접지 선택 트랜지스터부를 제어하는 접지 선택라인에 각각 전원전압 및 접지전압을 인가하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  7. 제1항에 있어서, 상기 프로그램 전압은 18볼트 내지 20볼트인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  8. 제1항에 있어서, 상기 패스전압은 10볼트 내지 12볼트인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
  9. 제1항에 있어서, 상기 벌크 바이어스는 -1볼트 내지 -2볼트인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 프로그램 방법.
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