KR100572331B1

KR100572331B1 - 불휘발성 메모리 장치 및 그것을 위한 프로그램 방법

Info

Publication number: KR100572331B1
Application number: KR1020040085469A
Authority: KR
Inventors: 조지호; 김명재
Original assignee: 삼성전자주식회사
Priority date: 2004-10-25
Filing date: 2004-10-25
Publication date: 2006-04-18
Also published as: US20060087886A1; US7274598B2

Abstract

여기에 개시된 불휘발성 메모리 장치 및 프로그램 방법은, 벌크에 인가될 음의 전압이 소정의 레벨로 충분히 떨어진 것을 확인한 후(또는 벌크에 음의 전압이 충분히 확보될만한 소정의 시간이 경과한 후), 비트라인과 워드라인에 고전압이 순차적으로 인가되도록 프로그램 전압의 인가 타이밍을 제어한다. 그 결과, 프로그램시 비 선택된 셀로 누설 전류가 흐르는 것이 방지되어, 프로그램의 신뢰도가 향상된다.

Description

불휘발성 메모리 장치 및 그것을 위한 프로그램 방법{Non-volatile memory and program method thereof}

도 1은 일반적인 플래시 메모리 셀의 단면도;

도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 블록도;

도 3은 도 2에 도시된 고전압 발생부의 상세 블록도;

도 4는 도 1에 도시된 반도체 메모리 장치에 인가되는 프로그램 전압들의 파형을 보여주는 도면;

도 5는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도;

도 6은 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치의 블록도;

도 7은 도 6에 도시된 반도체 메모리 장치에 인가되는 프로그램 전압들의 파형을 보여주는 도면; 그리고

도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.

*도면의 주요 부분에 대한 부호의 설명*

100, 200 : 불휘발성 메모리 장치 110 : 메모리 셀 어레이

170, 270 : 고전압 발생부 180 : 워드라인 드라이버

190, 290 : 프로그램 제어부

본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

전기적으로 프로그램 및 소거, 독출 동작이 가능한 불휘발성 반도체 메모리 장치들 중에 특히, 노어형 플래시 메모리 장치(NOR flash memory device)는 프로그램 및 독출 동작시 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.

도 1은 플래시 메모리 셀(10)의 단면도이다.

플래시 메모리 셀(10)은 P 형 반도체 기판(2)위에 채널 영역을 사이에 두고 N⁺불순물로 형성된 소오스(3) 및 드레인(4)을 포함한다. 소오스(3) 및 드레인(4) 영역과 상기 채널 영역 상부에는 100Å 이하의 얇은 절연막(7)과 플로팅 게이트(floating gate)(6)가 형성된다. 플로팅 게이트(6) 상부에는 절연막(9)과 제어 게이트(control gate)(8)가 형성된다. 이 같은 구성을 가지는 플래시 메모리 셀(10)의 소오스(3), 드레인(4), 플로팅 게이트(6), 제어 게이트(8), 및 반도체 기판(2) 에는 프로그램 및 소거, 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들(Vs, Vg, Vd, Vb)이 접속된다.

일반적으로, 플래시 메모리 장치는 드레인 영역(4)과 인접한 채널영역에서 발생된 플로팅 게이트(6)로의 채널 핫 일렉트론 인젝션(channel hot electron injection ; CHE)에 의해서 프로그램된다. 상기 채널 핫 일렉트론 인젝션(CHE)은 소오스 영역(3)과 상기 P형 반도체 기판(2)을 접지 시키고, 제어 게이트 전극(Vg)에 높은 고전압(10V)을 인가하고, 그리고 상기 드레인 영역에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압(5V∼6V)을 인가함으로써 이루어진다. 이와 같은 전압 인가로 인해 플래시 메모리 셀이 프로그램되면, 음의 전하(negative charge)가 플로팅 게이트(6)에 충분히 축적된다. 그리고, 상기 플로팅 게이트에 축적된 음의 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 문턱 전압(threshold voltage)을 높이는 역할을 수행한다.

플래시 메모리 셀을 프로그램하는 데 있어서, 신뢰성 문제를 결정하는 주요한 문제는 바로 드레인 턴-온 문제(drain turn-on problem)라 할 수 있다.

앞에서 설명한 바와 같이, 채널 핫 일렉트론 인젝션(CHE) 방식으로 하나의 셀을 프로그램하기 위해서는, 선택된 셀의 워드 라인(즉, 게이트)에 약 10V의 고전압을 인가하고, 선택된 셀의 비트라인(즉, 드레인)에 약 5V의 전압을 인가하게 된다. 이 때, 선택된 셀과 동일한 비트라인에 연결되어 있는 비 선택 셀들에서는, 워드 라인이 접지 되어 있음에도 불구하고 드레인과 플로팅 게이트 사이의 용량성 정합률(coupling rate : 약 0.1)로 인해 플로팅 게이트에 0.7V 내지 0.8V의 전압이 인가될 수 있다. 그 결과, 적지 않은 양의 서브-드레솔드 누설 전류(subthreshold leakage current)가 흐르게 된다. 이 같은 문제를 드레인 턴-온 문제라 한다.

프로그램시 선택되지 않은 셀에 흐르게 되는 서브-드레솔드 누설 전류는, 비트라인에 공통으로 연결된 셀의 개수가 증가할수록 더욱 커지게 된다. 드레인 턴 온 문제가 지나치게 클 경우에는, 비트라인을 따라 무시할 수 없는 양의 전압 강하가 발생하게 된다. 이는 선택된 셀의 드레인에 인가되는 프로그램 전압을 떨어뜨려, 결국 프로그램 신뢰도를 심각하게 낮추는 결과를 초래한다.

본 발명이 이루고자 하는 기술적 과제는, 드레인 턴 온 문제를 방지할 수 있는 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.

본 발명이 이루고자 하는 기술적 과제는, 높은 프로그램 신뢰도를 가지는 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치의 프로그램 방법은, 적어도 하나 이상의 메모리 셀들을 프로그램하는데 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 단계; 그리고 상기 제 1 프로그램 전압의 레벨에 따라 상기 제 2 및 제 3 프로그램 전압이 상기 메모리 셀들로 인가되는 시점을 제어하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제어 단계는 상기 메모리 셀들의 벌크 영역으로 제 1 프로그램 전압을 인가하는 단계; 상기 제 1 프로그램 전압이 소정의 레 벨에 도달하면, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 단계; 그리고 상기 제 2 프로그램 전압이 인가된 후, 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달하면, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.

상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치의 프로그램 방법은, 적어도 하나 이상의 메모리 셀들을 프로그램하는데 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 단계; 그리고 소정의 시간 차를 두고 상기 제 1 내지 제 3 프로그램 전압을 상기 메모리 셀들로 순차적으로 인가하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 프로그램 전압 인가 단계는, 상기 메모리 셀들의 벌크 영역으로 제 1 프로그램 전압을 인가하는 단계; 일정 시간이 경과한 후 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 단계; 그리고 일정 시간이 경과한 후 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 프로그램 전압은 소정의 음의 전압인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 2 프로그램 전압은 소정의 양의 전압으로, 상기 제 2 프로그램 전압은 상기 제 1 프로그램 전압이 안정된 레벨로 제공되기에 충분한 시간이 경과한 후에 인가되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 3 프로그램 전압은 상기 제 2 프로그램 전압 보다 높은 레벨을 갖는 양의 전압으로, 상기 제 3 프로그램 전압은 단계적으로 상승하는 스테핑 전압인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 3 프로그램 전압이 인가된 시점부터 실제 프로그램 동작이 수행되는 것을 특징으로 한다.

상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치는, 복수 개의 메모리 셀들이 포함된 메모리 셀 어레이; 상기 메모리 셀 어레이의 프로그램에 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 고전압 발생부; 그리고 상기 제 1 프로그램 전압의 레벨에 응답해서, 상기 제 2 및 제 3 프로그램 전압을 상기 메모리 셀 어레이로 인가하는 시점을 제어하는 프로그램 제어부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 고전압 발생부는, 프로그램 커맨드에 응답해서 상기 제 1 내지 제 3 프로그램 전압들을 발생하는 펌핑회로; 그리고 상기 제 1 내지 제 3 프로그램 전압들의 전압 레벨을 검출하는 레벨 검출부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 프로그램 전압은 소정의 음의 전압으로, 상기 메모리 셀 어레이의 벌크 영역으로 인가인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 프로그램 제어부는, 상기 레벨 검출 결과, 상기 제 1 프로그램 전압이 소정의 레벨에 도달한 것으로 판단되면, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 제 1 제어부; 그리고 상기 레벨 검출 결과, 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달한 것으로 판단되면, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 제 2 제어부를 포함하는 것을 특징으로 한다.

상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치는, 복수 개의 메모리 셀들이 포함된 메모리 셀 어레이; 상기 메모리 셀 어레이의 프로그램에 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 고전압 발생부; 그리고 소정의 시간 차를 두고 상기 제 1 내지 제 3 프로그램 전압을 상기 메모리 셀 어레이로 순차적으로 인가하는 프로그램 제어부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 프로그램 제어부는, 상기 제 1 프로그램 전압이 인가되고 일정 시간이 경과한 후, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 제 1 제어부; 그리고 상기 제 2 프로그램 전압이 인가되고 일정 시간이 경과한 후, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 제 2 제어부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 제어부는 상기 제 2 프로그램 전압의 인가 시점을 소정 시간 지연하는 지연회로를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 2 제어부는, 상기 레벨 검출 결과 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달하고, 상기 제 2 프로그램 전압 이 인가되고 일정 시간이 경과한 경우, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 2 제어부는 상기 제 3 프로그램 전압의 인가 시점을 소정 시간 지연하는 지연회로를 포함하는 것을 특징으로 한다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 신규한 불휘발성 메모리 장치 및 프로그램 방법은, 벌크에 인가될 음의 전압이 소정의 레벨로 충분히 떨어진 것을 확인한 후(또는 벌크에 음의 전압이 충분히 확보될만한 소정의 시간이 경과한 후), 비트라인과 워드라인에 고전압이 순차적으로 인가되도록 프로그램 전압의 인가 타이밍을 제어한다. 그 결과, 프로그램시 비 선택된 셀로 누설 전류가 흐르는 것이 방지되어, 프로그램 신뢰도가 향상된다.

도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치(100)의 블록도이고, 도 3은 도 2에 도시된 고전압 발생부(170)의 상세 블록도이다. 그리고, 도 4는 도 1에 도시된 반도체 메모리 장치(100)에 인가되는 프로그램 전압들(V_B, V_BL, V_WL)의 파형을 보여주는 도면이다. 도 2에서는 불휘발성 메모리 장치에 구비된 복수 개의 어레이 블록들 중 하나의 어레이 블록과, 이와 관련된 주변 회로들(특히, 프로그램에 관련된 주변회로들)만을 도시하였다.

먼저 도 2를 참조하면, 본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 입출력 버퍼(Input/Output buffer ; 120), 기입 드라이버(write driver ; 130), 열 선택부(140), 행 선택부(150), 고전압 발생부(high voltage generating unit ; 170), 워드라인 드라이버(word line driver ; 180), 및 프로그램 제어부(program control unit ; 190)를 포함한다.

메모리 셀 어레이(110)는 도 1에 도시된 단면 구조를 갖는 셀들로 구성된다. 입출력 버퍼(120)는 메모리 셀 어레이(110)에 기입될 데이터와, 메모리 셀 어레이(110)로부터 감지된 데이터를 저장한다. 기입 드라이버(130)는 입출력 버퍼(120)로부터 입력된 데이터를 이용하여 메모리 셀에 대한 프로그램 동작을 수행한다. 열 선택부(140)는 외부로부터 인가된 어드레스(Y_Add)에 응답해서 기입 드라이버(130)에 의해 프로그램될 셀의 비트라인(미도시 됨)을 선택한다.

고전압 발생부(170)는 프로그램에 사용될 복수 개의 프로그램 전압들(V_B, V_BL, V_WL)을 발생하고, 그것의 레벨을 검출한다. 고전압 발생부(170)에 대한 상세 구성은 다음과 같다.

도 3을 참조하면, 고전압 발생부(170)는, 펌핑회로(171)와 레벨 검출부(173)를 포함한다. 펌핑회로(171)는, 벌크 전압(V_B), 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)을 발생하는 제 1 내지 제 3 펌핑회로들(1711, 1712, 1713)을 포함한다. 레벨 검출부(173)는, 제 1 내지 제 3 펌핑회로들(1711, 1712, 1713)로부터 발생된 프로그램 전압들(V_B, V_BL, V_WL)의 레벨을 검출하는 제 1 내지 제 3 레벨 검출기들 (1731, 1732, 1733)을 포함한다.

제 1 내지 제 3 펌핑회로들(1711, 1712, 1713)은 프로그램 커맨드(PGM_CMD)에 응답해서 벌크 전압(V_B), 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)을 각각 발생한다. 여기서, 상기 벌크 전압(V_B), 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)이 발생되기 시작하는 시점은 동일하지만, 프로그램을 위해 상기 전압들이 메모리 셀 어레이(110)에 인가되는 시점은 각각 다르다. 이와 같은 프로그램 전압들(V_B, V_BL, V_WL)의 인가 시점은 도 4에 도시되어 있다.

제 1 내지 제 3 레벨 검출기들(1731, 1732, 1733)은, 제 1 내지 제 3 펌핑회로들(1711, 1712, 1713)로부터 발생된 프로그램 전압들(V_B, V_BL, V_WL)을 받아들여, 상기 프로그램 전압들(V_B, V_BL, V_WL)의 전압 레벨을 검출한다. 제 1 내지 제 3 레벨 검출기들(1731, 1732, 1733)은 상기 프로그램 전압(V_B, V_BL, V_WL)이 소정의 전압 레벨에 도달하게 되면, 이를 알리는 감지 신호(HVOK_B, HVOK_BL, HVOK_WL)를 각각 발생한다.

제 1 펌핑회로(1711)로부터 발생된 벌크 전압(V_B)은, 전압이 발생됨과 동시에 메모리 셀 어레이(110)의 벌크 영역으로 인가된다. 벌크 전압(V_B)은 -1V의 레벨을 가지는 음의 전압이다. 프로그램시 벌크 영역에 음의 전압을 인가하는 이유는, 프로그램시 비 선택된 메모리 셀에서 발생되는 누설 전류를 방지하기 위함이다. 하 지만, 벌크 전압(V_B)의 레벨이 충분히 확보되지 않은 상태에서 프로그램이 진행되면, 드레인 턴-온 현상으로 인해 누설 전류가 발생할 가능성이 여전히 존재하게 된다. 따라서, 본 발명에서는 벌크 전압(V_B)의 레벨이 충분히 확보되었는지의 여부에 따라 비트라인 전압(V_BL) 및 워드라인 전압(V_WL)이 인가될 수 있도록, 전압이 인가되는 타이밍을 제어한다. 그 결과, 드레인 턴-온 현상이 발생되지 않게 되어, 프로그램의 신뢰도가 높아지게 된다.

제 2 펌핑회로(1712)로부터 발생된 비트라인 전압(V_BL)은, 기입 드라이버(130)를 통해 프로그램 될 메모리 셀의 비트라인으로 인가된다. 비트라인 전압(V_BL)은 5V의 레벨을 가지는 양의 전압이다. 비트라인 전압(V_BL)은, 벌크 전압(V_B)의 레벨이 충분히 확보되었는지의 여부에 따라 인가되는 시점이 결정된다(도 4의 화살표 참조).

제 3 펌핑회로(1713)로부터 발생된 워드라인 전압(V_WL)은, 워드라인 드라이버(180)를 통해 스테핑(stepping)된 후, 프로그램 될 메모리 셀의 워드라인으로 인가된다. 워드라인 전압(V_WL)은 10V의 레벨을 가지는 양의 고전압이다. 워드라인 전압(V_WL)은, 비트라인 전압(V_BL)이 활성화 되었는지 여부와, 프로그램 전압들(V_B, V_BL, V_WL)의 레벨이 충분히 확보되었는지의 여부에 따라 인가되는 시점이 결정된다. 비트라인 전압(V_BL) 및 워드라인 전압(V_WL)에 대한 인가 타이밍의 제어는 다음과 같다.

도 2 및 도 4를 참조하면, 프로그램 제어부(190)는 고전압 발생부(170)로부터 발생된 비트라인 전압(V_BL)과 워드라인 전압(V_WL)이 인가되는 타이밍을 제어한다. 이를 위해 프로그램 제어부(190)는 제 1 제어부(191)와 제 2 제어부(193)를 포함한다. 제 1 제어부(191)는 벌크 전압(V_B)의 전압 레벨에 따라 비트라인 전압(V_BL)의 인가 시점을 제어한다. 그리고, 제 2 제어부(193)는 비트라인 전압(V_BL)의 인가 시점과, 프로그램 전압들(V_B, V_BL, V_WL)의 레벨을 고려하여 워드라인 전압(V _WL)의 인가 시점을 제어한다.

구체적으로, 제 1 제어부(191)는 레벨 검출부(173)로부터 벌크 전압(V_B)이 소정의 레벨에 도달하였음을 알려주는 감지 신호(HVOK_B)가 발생되면, 상기 감지 신호(HVOK_B)에 응답해서 활성화 된 비트라인 인에이블 신호(BLEN)를 발생한다. 기입 드라이버(130)는 상기 활성화된 비트라인 인에이블 신호(BLEN)에 응답해서, 실제 프로그램 될 셀의 비트라인으로 비트라인 전압(V_BL)을 인가한다.

한편, 제 2 제어부(193)는 제 1 제어부(191)로부터 발생된 비트라인 인에이블 신호(BLEN)와, 레벨 검출부(173)로부터 발생된 감지 신호들(HVOK_B, HVOK_BL, HVOK_WL)에 응답해서 프로그램 실행 신호(PGM_EXECUTE)를 발생한다. 제 2 제어부(193)는 비트라인 인에이블 신호(BLEN)가 활성화 되고, 감지 신호들(HVOK_B, HVOK_BL, HVOK_WL)이 모두 활성화 된 경우, 활성화 된 프로그램 실행 신호(PGM_EXECUTE)를 발생한다. 상기 프로그램 실행 신호(PGM_EXECUTE)는, 상기 신호들 (BLEN, HVOK_B, HVOK_BL, HVOK_WL)에 대한 논리 연산에 의해 발생되기 때문에, 비트라인 인에이블 신호(BLEN)가 발생된 후로부터 소정의 시간(△t)(예를 들면, 50ns)이 경과한 후에 발생된다. 제 2 제어부(193)는 프로그램 실행 신호(PGM_EXECUTE)가 발생되는 타이밍을 보다 효과적으로 제어하기 위해 내부에 지연회로를 구비할 수도 있다.

워드라인 드라이버(180)는 프로그램 제어부(190)로부터 발생된 프로그램 실행 신호(PGM_EXECUTE)에 응답해서, 워드라인 전압(V_WL)을 스테핑한다. 그리고 나서, 워드라인 드라이버(180)는 스테핑 전압(Vpw)을 열 선택부(140)로 출력한다. 워드라인 드라이버(180)는 램퍼(ramper) 내지 ISPP(Incremental Step Pulse Programming) 회로 등을 통해 스테핑 전압(Vpw)을 발생할 수 있다. 행 선택부(150)는 외부로부터 인가된 어드레스(X_Add)에 응답해서 프로그램될 셀의 워드라인(미도시 됨)을 선택한다. 행 선택부(150)에 의해 선택된 워드라인에는 워드라인 드라이버(180)로부터 발생된 스테핑 전압(Vpw)이 인가된다. 그 결과, 실질적인 프로그램 동작이 수행되기 시작한다.

메모리 셀들에 대한 프로그램이 수행되고 나면, 프로그램된 셀들에 대한 프로그램 검증(program verify)이 수행된다. 프로그램 검증 동작이 수행되기 시작하면, 메모리 셀 어레이(110)에 제공되던 프로그램 전압들(V_B, V_BL, V_WL)은 모두 초기화된다. 그리고, 초기화된 프로그램 전압들(V_B, V_BL, V_WL)은 재프로그램이 시작될 때 재설정된다.

도 5는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도로서, 도 2에 도시된 불휘발성 메모리 장치(100)에 대한 프로그램 방법을 예로 든 것이다.

도 5를 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, 프로그램 커맨드(PGM_CMD)가 입력되면(1000 단계), 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)을 발생한다(1700 단계). 그리고 나서, 벌크 전압(V _B)이 소정의 레벨(예를 들면, -1V)에 도달하였는지 여부를 판별한다(1750 단계)

1750 단계에서의 판별 결과, 벌크 전압(V_B)이 소정의 레벨에 도달하였으면, 프로그램될 셀의 비트라인으로 비트라인 전압(V_BL)을 인가한다(1900 단계). 비트라인 전압(V_BL)이 인가되고 나면, 상기 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)이 모두 소정의 레벨에 도달하였는지 여부를 판별한다(1950 단계).

1950 단계에서의 판별 결과, 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)이 모두 소정의 레벨에 도달하였으면, 프로그램될 셀의 워드 라인으로 워드라인 전압(V_WL)을 인가한다(1970 단계). 그리고 나서, 실질적인 프로그램 동작을 수행한다(1990 단계). 여기서, 상기 워드라인 전압(V_WL)이 인가되는 시점은 비트라인 전압(V_BL)이 인가되고 나서 일정 시간(△t)이 경과한 후에 인가되며, 워드라 인 전압(V_WL)이 인가되는 시점은 지연 회로 등을 통해 보다 세밀하게 조절될 수 있다.

앞에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 프로그램 커맨드에 응답해서 프로그램에 사용될 전압들(V_B, V_BL, V_WL)을 발생한다. 그리고, 발생된 프로그램 전압들(V_B, V_BL, V_WL)을 그대로 인가하지 않고, 벌크에 인가될 음의 전압(V_B)이 소정의 레벨로 충분히 떨어진 것을 확인한 후, 비트라인 전압(V_BL)과 워드라인 전압(V_WL)을 순차적으로 인가한다. 그 결과, 벌크에 인가되는 전압(V_B)이 소정의 전압 레벨을 충분히 확보할 수 있게 되어, 드레인 턴-온 문제가 발생하지 않게 된다. 따라서, 프로그램시 비 선택된 셀로 누설 전류가 흐르는 것이 방지되고, 프로그램의 신뢰도가 향상된다.

도 6은 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치(200)의 블록도이고, 도 7은 도 1에 도시된 반도체 메모리 장치(200)에 인가되는 프로그램 전압들(V_B, V_BL, V_WL)의 파형을 보여주는 도면이다.

도 6에 도시된 불휘발성 반도체 메모리 장치(200)는, 프로그램 제어부(290)의 구성을 제외하면, 도 1에 도시된 불휘발성 반도체 메모리 장치(100)와 동일한 회로 구성을 갖는다. 따라서, 중복되는 설명을 피하고, 설명을 간단히 하기 위해 동일한 구성 요소에 대한 설명은 생략하기로 한다. 그리고, 도 1과 동일한 기능을 수행하는 구성 요소에 대해서는 도 1과 동일한 참조 번호를 부가하였다.

도 6 및 도 7을 참조하면, 본 발명에 따른 불휘발성 반도체 메모리 장치(200)는, 프로그램에 사용될 전압이 발생된 후 소정의 시간(△t1)(즉, 벌크에 인가되는 전압(V_B)이 안정된 레벨로 제공될 만한 시간)이 경과한 후에 프로그램될 셀의 비트라인으로 비트라인 전압(V_BL)을 인가한다. 그리고 나서, 소정의 시간(△t2)이 경과한 후에 프로그램될 셀의 워드라인으로 워드라인 전압(V_WL)을 인가한다. 이와 같은 프로그램 전압의 인가 타이밍의 제어에 의하면, 벌크에 인가되는 전압(V_B)이 안정된 레벨로 제공될 만한 시간이 충분히 확보되기 때문에, 드레인 턴-온 문제가 방지된다. 그 결과, 프로그램시 비 선택된 셀로 흐르는 누설 전류가 방지되어, 프로그램의 신뢰도가 향상된다.

이와 같은 프로그램의 신뢰도 향상을 위해, 본 발명에 따른 불휘발성 반도체 메모리 장치(200)는 비트라인 전압(V_BL) 및 워드라인 전압(V_WL)의 인가 타이밍을 제어하는 프로그램 제어부(290)를 구비한다.

프로그램 제어부(290)는 제 1 제어부(291)와 제 2 제어부(293)를 포함한다. 제 1 제어부(291)는 벌크에 인가되는 전압(V_B)이 안정된 레벨로 제공될 만한 시간이 경과한 후 비트라인 전압(V_BL)이 인가되도록 비트라인 전압(V_BL)의 인가 시점을 제어한다. 그리고, 제 2 제어부(293)는 비트라인 전압(V_BL)의 인가 시점과, 프로그램 전압들(V_B, V_BL, V_WL)의 레벨을 고려하여 워드라인 전압(V_WL)의 인가 시점을 제어한다.

구체적으로, 제 1 제어부(291)는 펌핑회로(171)로부터 비트라인 전압(V_BL)이 발생되면, 상기 비트라인 전압(V_BL)이 인가된 시점으로부터 소정의 시간(△t1)이 경과한 후에 활성화 된 비트라인 인에이블 신호(BLEN)를 발생한다. 이를 위해 제 1 제어부(291)는 내부에 지연회로(292) 또는 타이밍 제어회로를 구비한다. 제 1 제어부(291)에 의해 지연되는 시간(△t1)은 벌크에 인가되는 전압(V_B)이 안정된 레벨로 제공될 만한 시간이다. 상기 지연 시간(△t1)은 실험에 의해 결정된 값을 근거로 하여 사용한다. 제 1 제어부(291)로부터 발생된 비트라인 인에이블 신호(BLEN)는 기입 드라이버(130)와 제 2 제어부(293)로 입력된다. 기입 드라이버(130)는 입력된 비트라인 인에이블 신호(BLEN)에 응답해서, 실제 프로그램 될 셀의 비트라인으로 비트라인 전압(V_BL)을 인가한다.

그리고, 제 2 제어부(293)는 제 2 제어부(293)는, 상기 감지 신호들(HVOK_B, HVOK_BL, HVOK_WL)이 모두 활성화 되었고, 비트라인 인에이블 신호(BLEN)가 활성화된 후로부터 소정의 시간(△t2)(예를 들면, 50ns)이 경과하였으면 활성화된 프로그램 실행 신호(PGM_EXECUTE)를 발생한다. 이 때, 제 2 제어부(293)는, 감지 신호들(HVOK_B, HVOK_BL, HVOK_WL) 중 어느 하나라도 비활성화 된 것이 있으면, 프로그램 실행 신호(PGM_EXECUTE)를 발생하지 않는다. 제 2 제어부(293)는 프로그램 실행 신호(PGM_EXECUTE)가 발생되는 타이밍을 보다 효과적으로 제어하기 위해 내부에 지연회로(294) 또는 타이밍 제어회로를 구비한다.

도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방 법을 보여주는 흐름도로서, 도 6에 도시된 불휘발성 메모리 장치(200)에 대한 프로그램 방법을 예로 든 것이다.

도 8을 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, 프로그램 커맨드(PGM_CMD)가 입력되면(2000 단계), 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)을 발생한다(2700 단계). 그리고 나서, 일정 시간(△t1)(즉, 벌크에 인가되는 전압(V_B)이 안정된 레벨로 제공될 만한 시간)이 경과하였는지 여부를 판별한다(2750 단계)

2750 단계에서의 판별 결과, 일정 시간(△t1)이 경과 하였으면, 프로그램될 셀의 비트라인으로 비트라인 전압(V_BL)을 인가한다(2900 단계). 비트라인 전압(V_BL)이 인가되고 나면, 상기 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)이 모두 소정의 레벨에 도달하였는지 여부를 판별한다(2950 단계).

2950 단계에서의 판별 결과, 벌크 전압(V_B)과, 비트라인 전압(V_BL), 및 워드라인 전압(V_WL)이 모두 소정의 레벨에 도달하였으면, 비트라인 전압(V_BL)이 인가된 후 일정 시간(△t2)이 경과하였는지 여부를 판별한다(2960 단계). 2960 단계에서의 판별 결과, 비트라인 전압(V_BL)이 인가된 후 일정 시간(△t2)이 경과하였으면 프로그램될 셀의 워드 라인으로 워드라인 전압(V_WL)을 인가한다(2970 단계). 그리고 나서, 실질적인 프로그램 동작을 수행한다(2990 단계).

앞에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치(200)는 프로그램 커맨드에 응답해서 프로그램에 사용될 전압들(V_B, V_BL, V_WL)을 발생한다. 그리고, 발생된 프로그램 전압들(V_B, V_BL, V_WL)을 그대로 인가하지 않고, 벌크에 인가될 음의 전압(V_B)이 소정의 레벨로 충분히 떨어질 정도의 지연 시간을 두고 비트라인 전압(V_BL)과 워드라인 전압(V_WL)을 인가한다. 그 결과, 벌크에 인가되는 전압(V_B)이 소정의 전압 레벨을 충분히 확보할 수 있게 되어, 드레인 턴-온 문제가 발생하지 않게 된다. 따라서, 프로그램시 비 선택된 셀로 누설 전류가 흐르는 것이 방지되고, 프로그램의 신뢰도가 향상된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상과 같은 본 발명에 의하면, 불휘발성 반도체 메모리 장치의 프로그램시 발생될 수 있는 드레인 턴 온 문제가 방지된다. 그 결과, 프로그램 동안 비 선택된 셀로 누설 전류가 흐르지 않게 되어, 프로그램 신뢰도가 향상된다.

Claims

적어도 하나 이상의 메모리 셀들을 프로그램하는데 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 단계; 그리고

상기 제 1 프로그램 전압의 레벨에 따라 상기 제 2 및 제 3 프로그램 전압이 상기 메모리 셀들로 인가되는 시점을 제어하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서, 상기 제어 단계는

상기 메모리 셀들의 벌크 영역으로 제 1 프로그램 전압을 인가하는 단계;

상기 제 1 프로그램 전압이 소정의 레벨에 도달하면, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 단계; 그리고

상기 제 2 프로그램 전압이 인가된 후, 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달하면, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제 1 프로그램 전압은 소정의 음의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제 2 프로그램 전압은 소정의 양의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 4 항에 있어서,

상기 제 3 프로그램 전압은 상기 제 2 프로그램 전압 보다 높은 레벨을 갖는 양의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제 3 프로그램 전압은 단계적으로 상승하는 스테핑 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제 3 프로그램 전압이 인가된 시점부터 실제 프로그램 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
적어도 하나 이상의 메모리 셀들을 프로그램하는데 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 단계; 그리고

소정의 시간 차를 두고 상기 제 1 내지 제 3 프로그램 전압을 상기 메모리 셀들로 순차적으로 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 8 항에 있어서, 상기 프로그램 전압 인가 단계는

상기 메모리 셀들의 벌크 영역으로 제 1 프로그램 전압을 인가하는 단계;

일정 시간이 경과한 후 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 단계; 그리고

일정 시간이 경과한 후 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 8 항에 있어서,

상기 제 1 프로그램 전압은 소정의 음의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 9 항에 있어서,

상기 제 2 프로그램 전압은, 상기 제 1 프로그램 전압이 안정된 레벨로 제공되기에 충분한 시간이 경과한 후에 인가되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 8 항에 있어서,

상기 제 2 프로그램 전압은 소정의 양의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 12 항에 있어서,

상기 제 3 프로그램 전압은 상기 제 2 프로그램 전압 보다 높은 레벨을 갖는 양의 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 8 항에 있어서,

상기 제 3 프로그램 전압은 단계적으로 상승하는 스테핑 전압인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 8 항에 있어서,

상기 제 3 프로그램 전압이 인가된 시점부터 실제 프로그램 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
복수 개의 메모리 셀들이 포함된 메모리 셀 어레이;

상기 메모리 셀 어레이의 프로그램에 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 고전압 발생부; 그리고

상기 제 1 프로그램 전압의 레벨에 응답해서, 상기 제 2 및 제 3 프로그램 전압을 상기 메모리 셀 어레이로 인가하는 시점을 제어하는 프로그램 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서, 상기 고전압 발생부는

프로그램 커맨드에 응답해서 상기 제 1 내지 제 3 프로그램 전압들을 발생하는 펌핑회로; 그리고

상기 제 1 내지 제 3 프로그램 전압들의 전압 레벨을 검출하는 레벨 검출부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 1 프로그램 전압은 상기 메모리 셀 어레이의 벌크 영역으로 인가되는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 1 프로그램 전압은 소정의 음의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 17 항에 있어서, 상기 프로그램 제어부는

상기 레벨 검출 결과, 상기 제 1 프로그램 전압이 소정의 레벨에 도달한 것으로 판단되면, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하 는 제 1 제어부; 그리고

상기 레벨 검출 결과, 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달한 것으로 판단되면, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 제 2 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 20 항에 있어서,

상기 제 2 제어부는 상기 제 3 프로그램 전압의 인가 시점을 소정 시간 지연하는 지연회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 2 프로그램 전압은 소정의 양의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 22 항에 있어서,

상기 제 3 프로그램 전압은 상기 제 2 프로그램 전압 보다 높은 레벨을 갖는 양의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 3 프로그램 전압은 단계적으로 상승하는 스테핑 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 3 프로그램 전압이 인가된 시점부터 실제 프로그램 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치.
복수 개의 메모리 셀들이 포함된 메모리 셀 어레이;

상기 메모리 셀 어레이의 프로그램에 사용될 제 1 내지 제 3 프로그램 전압들을 발생하는 고전압 발생부; 그리고

소정의 시간 차를 두고 상기 제 1 내지 제 3 프로그램 전압을 상기 메모리 셀 어레이로 순차적으로 인가하는 프로그램 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 26 항에 있어서, 상기 고전압 발생부는,

프로그램 커맨드에 응답해서 상기 제 1 내지 제 3 프로그램 전압들을 발생하는 펌핑회로; 그리고

상기 제 1 내지 제 3 프로그램 전압들의 전압 레벨을 검출하는 레벨 검출부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 27 항에 있어서,

상기 펌핑회로는, 상기 메모리 셀 어레이의 벌크 영역으로 상기 제 1 프로그 램 전압을 인가하는 것을 특징으로 하는 플래시 메모리 장치.
제 28 항에 있어서, 상기 프로그램 제어부는

상기 제 1 프로그램 전압이 인가되고 일정 시간이 경과한 후, 프로그램 될 셀의 비트라인으로 상기 제 2 프로그램 전압을 인가하는 제 1 제어부; 그리고

상기 제 2 프로그램 전압이 인가되고 일정 시간이 경과한 후, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 제 2 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 29 항에 있어서,

상기 제 1 제어부는 상기 제 2 프로그램 전압의 인가 시점을 소정 시간 지연하는 지연회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 29 항에 있어서,

상기 제 2 제어부는, 상기 레벨 검출 결과 상기 제 1 내지 제 3 전압들이 모두 소정의 레벨에 도달하고, 상기 제 2 프로그램 전압이 인가되고 일정 시간이 경과한 경우, 상기 프로그램 될 셀의 워드 라인으로 상기 제 3 프로그램 전압을 인가하는 것을 특징으로 하는 플래시 메모리 장치.
제 29 항에 있어서,

상기 제 2 제어부는 상기 제 3 프로그램 전압의 인가 시점을 소정 시간 지연하는 지연회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 26 항에 있어서,

상기 제 1 프로그램 전압은 소정의 음의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 29 항에 있어서,

상기 제 2 프로그램 전압은, 상기 제 1 프로그램 전압이 안정된 레벨로 제공되기에 충분한 시간이 경과한 후에 인가되는 것을 특징으로 하는 플래시 메모리 장치.
제 26 항에 있어서,

상기 제 2 프로그램 전압은 소정의 양의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 35 항에 있어서,

상기 제 3 프로그램 전압은 상기 제 2 프로그램 전압 보다 높은 레벨을 갖는 양의 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 26 항에 있어서,

상기 제 3 프로그램 전압은 단계적으로 상승하는 스테핑 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 26 항에 있어서,

상기 제 3 프로그램 전압이 인가된 시점부터 실제 프로그램 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치.