JP4870409B2 - 不揮発性メモリ装置及びそれのプログラム方法 - Google Patents

Description

本発明は、半導体メモリ装置に関するものであり、より詳しくは、不揮発性メモリ装置に関するものである。

半導体メモリは、一般に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤とした応用及びコンピュータのようなディジタルロジック設計の一番必須的なマイクロ電子素子である。従って、高集積度及び早い速度のための縮小を通じて得られるプロセス向上及び技術開発を含んだ半導体メモリの製造技術の進歩は、他のディジタルロジック系列の性能基準を確立することに役に立つ。

半導体メモリ装置は、広く揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報は、スタティックランダムアクセスメモリの場合、対安定フリップフロップのロジック状態を設定することによって、又はダイナミックランダムアクセスメモリの場合、電源が印加される間データが貯蔵され、読み取られ、電源が遮断されるときデータは消失される。

ＭＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は、電源が遮断されてもデータを貯蔵できる。不揮発性メモリデータ貯蔵状態は使用される製造技術によって永久的であるか、或いは再プログラム可能である。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、そして消費者電子技術産業のような広範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組合が早く、再プログラム可能な不揮発性メモリを要求するシステムで不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でまた使用可能である。それに、応用指向業務のための性能を最適化させるため幾つかの追加的なロジック回路を含む特定メモリ構造が開発されてきている。

不揮発性半導体メモリ装置において、ＭＲＯＭ，ＰＲＯＭ及びＥＰＲＯＭは、システム自体的に消去及び書き取りが不自由で一般使用者が記憶内容を新しくするのが容易ではない。これに反して、ＥＥＰＲＯＭは、電気的に消去及び書き取りが可能なので継続的な更新が必要なシステムプログラミングや補助記憶装置への応用が拡大されている。

不揮発性メモリ装置の一例として、フラッシュメモリ装置は、複数のメモリ領域が一回のプログラム動作に消去又はプログラムされる一種のＥＥＰＲＯＭである。一般的なＥＥＰＲＯＭは、単に一つのメモリ領域が一回で消去又はプログラム可能であり、これはフラッシュメモリ装置を使用するシステムが同時に他のメモリ領域について読み取り、書き取るときより早く、効果的な速度にフラッシュメモリ装置が動作することができることを意味する。フラッシュメモリ及びＥＥＰＲＯＭの全ての形態は、データを貯蔵することに使用される電荷貯蔵手段を取り囲んでいる絶縁膜の摩滅によって特定数の消去動作後に摩滅される。

フラッシュメモリ装置は、シリコンチップに貯蔵された情報を維持することに電源を不要にする方法でシリコンチップ上に情報を貯蔵する。これは、もしチップに供給される電源が遮断されれば、電源の消耗なしで情報が維持されることを意味する。追加にフラッシュメモリ装置は、物理的な衝撃抵抗性及び早い読み取りアクセス時間を提供する。こうした特徴なので、フラッシュメモリ装置は、バッテリーによって電源が供給される装置の貯蔵装置として一般に使用されている。フラッシュメモリ装置は、各貯蔵素子に使用されるロジックゲートの形態によって二つの種類すなわち、ＮＯＲフラッシュメモリ装置とＮＡＮＤフラッシュメモリ装置とより成る。

フラッシュメモリ装置は、セルというトランジスタのアレイに情報を貯蔵し、各セルは、１−ビット情報を貯蔵する。マルチ−レベルセル装置というより新しいフラッシュメモリ装置は、セルのフローティングゲート上に載った電荷量を可変させることによってセル当たり１ビットより多く貯蔵できる。

ＮＯＲフラッシュメモリ装置において、各セルは、二つのゲートを有するという点を除外すれば、標準ＭＯＳＦＥＴトランジスタと類似する。一番目のゲートは、他のＭＯＳトランジスタにあるような制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ；ＣＧ）であるが、二番目のゲートは、絶縁膜によって取り囲んで絶縁されたフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ；ＦＧ）である。フローティングゲートは、制御ゲートと基板（又はバルク）との間にある。フローティングゲートが絶縁膜によって絶縁されているので、フローティングゲートに載った電子は捕獲され、従って情報を貯蔵する。電子がフローティングゲートに置かれているとき、制御ゲートからの電界が電子によって変化され（部分的に相殺され）、これはセルのスレッショルド電圧（Ｖｔ）が変化される。従って、制御ゲートに特定電圧を印加することによってセルが読み取られるとき、セルのスレッショルド電圧に応じて電流が流れるか、或いは流れない。これは、フローティングゲートの電荷量によって制御される。電流の有無が感知されて１又は０に解析され、従って貯蔵されたデータが再生される。セル当たり１−ビットより多く貯蔵するマルチ−レベルセル装置において、フローティングゲートに貯蔵された電子量を決定するために電流の有無よりはむしろ流れる電流量が感知される。

ＮＯＲフラッシュセルは、ソースが接地された状態で制御ゲート上にプログラム電圧を、そしてドレーンに５Ｖ〜６Ｖの高電圧を印加することによってプログラムされる（特定データ値に設定される）。こうしたバイアス条件によれば、ドレーンからソースへ多量のセル電流が流れる。こうしたプログラム方式は、ホット−エレクトロン注入（ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）という。ＮＯＲフラッシュセルを消去するためには、制御ゲートと基板（又はバルク）との間に大きい電圧差が加えられ、これはＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を通じてフローティングゲートから電子が抜ける。ＮＯＲフラッシュメモリ装置の構成要素は、一般にブロック又はセクタという消去セグメントに区分される。ブロック内のメモリセルが全て同時に消去される。ＮＯＲプログラミングは、しかしながら、バイト又はワード単位に遂行できる。

プログラムされたメモリセルのスレッショルド電圧散布（分布）を粗密に、そして正確に制御するために、一般に、増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ；ＩＳＰＰ）方式が使用されてきている。ＩＳＰＰ方式によれば、図１に示されたように、ワードラインに印加されるプログラム電圧Ｖ_ＷＬは、プログラムサイクルのプログラムループが反復されることによって段階的に増加される。各プログラムループは、よく知られたように、プログラミング区間とプログラム検証区間とより成り、プログラム電圧Ｖ_ＷＬは、決められた増加分△Ｖほど増加する。プログラム動作が進行されることによってプログラムされるセルのスレッショルド電圧Ｖｔは、各プログラムループで決められた増加分△Ｖほど増加する。そうした訳合いで、最終的にプログラムされたセルのスレッショルド電圧散布の幅を狭くしようとすれば、プログラム電圧の増加分△Ｖが小さく設定されなければならない。プログラム電圧の増加分が小さければ小さいほど、プログラムサイクルのプログラムループ数は増加する。従って、メモリ装置の性能を制限しないながらも最適のスレッショルド電圧散布を得ることができるようにプログラムループ数が決定される。

ＩＳＰＰ方式を用いた不揮発性メモリ装置の例示的なプログラム方法が米国特許第６，２６６，２７０号明細書に“ＮＯＮ−ＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＡＮＤ ＰＲＯＧＲＡＭＭＩＮＧ ＭＥＴＨＯＤ ＯＦ ＴＨＥ ＳＡＭＥ”という題目に掲載されている。ＩＳＰＰ方式によってプログラム電圧を生成する例示的な回路が米国特許第５，６４２，３０９号明細書に“ＡＵＴＯ−ＰＲＯＧＲＡＭ ＣＩＲＣＵＩＴ ＩＮ Ａ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”という題目にそして韓国特許出願公開第２００２−３９７４４号公報に“ＦＬＡＳＨ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＣＡＰＡＢＬＥ ＯＦ ＰＲＥＶＥＮＴＩＮＧ ＰＲＯＧＲＡＭ ＤＩＳＴＵＲＢ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＴＨＥ ＳＡＭＥ”という題目にそれぞれ掲載されている。

ＩＳＰＰスキームを用いたＮＯＲフラッシュメモリ装置のプログラミング時、前述したように、フラッシュセルの制御ゲートには、１０Ｖのワードライン電圧が印加され、それのドレーンには、５Ｖ〜６Ｖのビットライン電圧が印加され、フラッシュセルのバルク（又は基板）には、０より低い電圧（例えば、−１Ｖ）が印加される。一般に、メモリセルを通じて流れるセル電流（Ｉｃｅｌｌ）は（Ｖ_ＧＳ−Ｖｔ）^２（Ｖｔは、メモリセルのスレッショルド電圧であり、Ｖ_ＧＳはメモリセルのゲート−ソース電圧であること）に比例する。ビットライン電圧は、ビットライン電圧用電荷ポンプ（図示せず）によって生成／維持される。もしメモリセルを通じて流れるセル電流量がビットライン電圧用電荷ポンプの容量を超過すれば、ビットライン電圧が決められた電圧以下に低くなる。ビットライン電圧であるドレーン電圧が低くなることによって図１の点線で表示されたように、フラッシュセルのスレッショルド電圧は、任意のプログラムループ内で所望の電圧ほど増加できない。特に、ＩＳＰＰスキームを用いたプログラミング時、プログラムループの反復によってワードライン電圧とフラッシュセルのスレッショルド電圧との差がますますすきまができるためさらにプログラム特性が低下されて窮極的にプログラムフェイルが発生する。

ビットライン電圧と同様に、バルク電圧はバルク電圧用電荷ポンプ（図示せず）によって生成／維持される。もしメモリセルを通じて流れるセル電流の量がバルク電圧用電荷ポンプの容量を超過すれば、バルク電圧が決められた電圧以上に高くなる。バルク電圧が低くなることによって、図１の点線で表示されたように、フラッシュセルのスレッショルド電圧は、任意のプログラムループ内で所望の電圧ほど増加できない。特に、ＩＳＰＰスキームを用いたプログラミング時、プログラムループの反復に応じてワードライン電圧とフラッシュセルのスレッショルド電圧との差がますますすきまができるためさらにプログラム特性が低下されて窮極的にプログラムフェイルが発生する。

従って、プログラミング時バルク電圧の増加によるそしてビットライン電圧の低下によるプログラムフェイルを防止できる新しい技術が切実に要求されている。
米国特許第６，２６６，２７０号明細書 米国特許第５，６４２，３０９号明細書 韓国特許出願公開第２００２−３９７４４号公報

本発明の技術的課題は、プログラム特性を向上させることができる不揮発性メモリ装置及びそれのプログラム方法を提供するところにある。

本発明の他の技術的課題は、現在のプログラムループのビットライン電圧の変化に応じて次のプログラムループのワードライン電圧の増加を制御する不揮発性メモリ装置及びそれのプログラム方法を提供するところにある。

本発明のさらに他の技術的課題は、プログラミング時ビットライン電圧の低下によるプログラムフェイルを防止できる不揮発性メモリ装置及びそれのプログラム方法を提供するところにある。

本発明のさらに他の技術的課題は、プログラミング時バルク電圧の低下によるプログラムフェイルを防止できる不揮発性メモリ装置及びそれのプログラム方法を提供するところにある。

前述した他の技術的課題を達成するために本発明に従う不揮発性メモリ装置をプログラムする方法は、不揮発性メモリ装置のメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、第１のプログラムループに連結された第１のプログラミング区間中ビットライン電圧が所定の検出電圧より低いか否かを検出する段階と、そしてビットライン電圧の検出結果によって第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間のプログラミング条件を決定する段階と、を含むことを特徴とする。

本発明に従う不揮発性メモリ装置をプログラムする方法は、不揮発性メモリ装置のメモリセルにワードライン電圧、ビットライン電圧及びバルク電圧を印加する段階と、第１のプログラムループに連結された第１のプログラミング区間中バルク電圧が所定の検出電圧より高いか否かを検出する段階と、そしてバルク電圧の検出結果によって第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間のプログラミング条件を決定する段階と、を含むことを特徴とする。

本発明に従う不揮発性メモリ装置は、不揮発性メモリ装置のメモリセルに供給される第１の電圧を発生する第１の電圧発生回路と、メモリセルに供給される第２の電圧を発生する第２の電圧発生回路と、そして第１のプログラムループに連結された第１のプログラミング区間中所定の検出電圧と第２の電圧の関係によって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、第１のプログラミング区間中第２の電圧が所定の検出電圧より低いとき、制御回路は、第２のプログラムループに連結された第２のプログラミング区間での第１の電圧が第１の電圧レベルになるように第１の電圧発生回路を制御することを特徴とする。

本発明に従う不揮発性メモリ装置をプログラムする方法は、プログラミング区間とプログラム検証区間とから構成されて多数のプログラムループを遂行する段階を含み、第１のプログラムループに満足されるプログラム条件に応答して第１のプログラムループの次に来る第２のプログラムループについてのプログラミング条件を決定し、第２のプログラムループについてのプログラミング条件は、第１のプログラムループに使用されるプログラミング条件と同一なことを特徴とする。

本発明に従う不揮発性メモリ装置は、不揮発性メモリ装置のメモリセルに供給される第１の電圧を発生する第１の電圧発生回路と、メモリセルに供給される第２の電圧を発生する第２の電圧発生回路と、そして第１のプログラムループに連結された第１のプログラミング区間中所定の検出電圧と第２の電圧の関係によって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、第１のプログラミング区間中第２の電圧が所定の検出電圧より高いとき、制御回路は、第２のプログラムループに連結された第２のプログラミング区間での第１の電圧が第１の電圧と同一なレベルになるように第１の電圧発生回路を制御することを特徴とする。

前述したように、現プログラムループのビットライン電圧の変化に応じて次のプログラムループのプログラム条件を以前のプログラムループのプログラムループと同一に又は異なって制御することによってビットライン電圧の低下によるプログラムフェイルを防止できる。また、現プログラムループのバルク電圧の変化に応じて次のプログラムループのプログラム条件を以前のプログラムループのプログラムループと同一に又は異なって制御することによってバルク電圧の低下によるプログラムフェイルを防止できる。結果的に、プログラム特性が向上できる。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本発明に従う不揮発性メモリ装置は、ＮＯＲフラッシュメモリ装置である。だが、本発明が他のメモリ装置（例えば、ＭＲＯＭ，ＰＲＯＭ，ＰＲＡＭ，ＮＡＮＤ型フラッシュメモリ装置など）に適用できることは当業者に自明である。不揮発性メモリ装置において、プログラムサイクルは、複数のプログラムループから構成され、各プログラムループは、プログラミング区間とプログラム検証区間とから構成される。よく知られたように、プログラミング区間では、入力されたデータが選択されたメモリセルにプログラムされ、プログラム検証区間では、選択されたメモリセルが正しくプログラムされたか否かが判別される。ＩＳＰＰスキームを用いた不揮発性メモリ装置の場合、プログラムループが反復されることによってワードライン電圧は、決められた値ほど漸次的に増加される。

図２は、本発明の第１の実施形態による不揮発性メモリ装置を概略的に示すブロック図である。図２を参照すれば、本発明に従う不揮発性メモリ装置１００は、行（又はワードライン）ＷＬ０〜ＷＬｍと列（又はビットライン）ＢＬ０〜ＢＬｎのマトリックスで配列されたメモリセルを有するメモリセルアレイ１１０を含む。行選択回路１２０は、行アドレス情報に応じてワードラインＷＬ０〜ＷＬｍのうち一つを選択し、選択されたワードラインをワードライン電圧発生回路２１０からのワードライン電圧ＶＷＬ１で駆動する。列選択回路１３０は、列アドレス情報に応じてビットラインＢＬ０〜ＢＬｎを一定の単位（例えば、ワード単位又はバイト単位）で選択する。感知増幅回路１４０は、選択されたワードライン及びビットラインのメモリセルからデータビットを感知する。感知増幅回路１４０によって読み取られたデータビットは、動作モードに応じて外部に出力されるか、或いはパス／フェイル点検回路１８０に伝達される。例えば、読み取り動作モード時、感知増幅回路１４０によって読み取られたデータビットは外部に出力される。プログラム動作モードのプログラム検証区間中、感知増幅回路１４０によって読み取られたデータビットはパス／フェイル点検回路１８０に出力される。

書き込みドライバ回路１５０は、プログラム動作モード時ビットラインイネーブル信号ＢＬＥＮ１に応答して動作し、プログラムされるデータに応じて選択されたビットラインをビットライン電圧ＶＢＬで駆動する。例えば、プログラムされるデータがプログラムデータである場合、書き込みドライバ回路１５０は、列選択回路１３０によって選択されたビットラインをビットライン電圧ＶＢＬで駆動する。プログラムされるデータがプログラム−禁止データである場合、書き込みドライバ回路１５０は、列選択回路１３０によって選択されたビットラインをビットライン電圧ＶＢＬより低い電圧（例えば、接地電圧）で駆動する。ビットライン電圧発生回路１６０は、制御ロジック１９０の制御に応答してプログラム電圧としてビットライン電圧ＶＢＬを発生する。ステップホールド回路１７０は、ビットラインイネーブル信号ＢＬＥＮ１に応答して動作するように構成され、プログラミング区間中ビットライン電圧ＶＢＬが設定された検出電圧より低いか否かを検出する。ステップホールド回路１７０は、検出結果によってステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１を発生する。例えば、ビットライン電圧ＶＢＬが毎プログラミング区間中設定された検出電圧より高く維持されれば、ステップホールド回路１７０は、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が非活性化される。ビットライン電圧ＶＢＬが毎プログラミング区間中設定された検出電圧より低くなれば、ステップホールド回路１７０は、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が活性化される。

続けて、パス／フェイル点検回路１８０は、プログラム検証区間中感知増幅回路１４０から出力されたデータビットが全てプログラム状態を有するか否かを判別し、判別結果としてパス／フェイル信号ＰＦを出力する。制御ロジック１９０は、動作モードに応じて不揮発性メモリ装置の全般的な動作を制御するように構成される。制御ロジック１９０は、プログラムサイクルの毎プログラム検証区間でビットラインイネーブル信号ＢＬＥＮ１を活性化させる。プログラムサイクルの毎プログラム検証区間中、制御ロジック１９０は、パス／フェイル信号ＰＦに応答してプログラムサイクルの終了を決定する。例えば、パス／フェイル信号ＰＦがプログラムパスを示すとき、制御ロジック１９０は、プログラムサイクルを終了する。パス／フェイル信号ＰＦがプログラムフェイルを示すとき、制御ロジック１９０は、次のプログラムループが実行されるようにプログラムサイクルを制御する。例えば、制御ロジック１９０は、プログラム検証動作が終了されるとき毎にステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１を発生する。

ステップ制御回路２００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１に応答して動作し、プログラムサイクルの間にワードライン電圧ＶＷＬ１が段階的に増加されるようにワードライン電圧発生回路２１０を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が非活性化された状態でステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１が生成されるとき、ステップ制御回路２００は、ワードライン電圧が以前のプログラムループの値より決められた値ほど増加されるようにワードライン電圧発生回路２１０を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が活性化された状態でステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１が生成されるとき、ステップ制御回路２００は、ワードライン電圧が以前のプログラムループの値に維持されるようにワードライン電圧発生回路２１０を制御する。ワードライン電圧発生回路２１０は、ステップ制御回路２００の制御に応答してワードライン電圧ＶＷＬ１を発生する。ＩＳＰＰスキームを用いた例示的なワードライン電圧発生回路２１０は、前述した米国特許第５，６４２，３０９号明細書及び韓国特許出願公開第２００２−３９７４４号公報に掲載されており、この出願のレファレンスに含まれる。

以上の説明から分かるように、Ｎ番目のプログラムループのプログラミング区間でビットライン電圧ＶＢＬが設定された検出電圧より低くなれば、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が活性化される。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が活性化されるとき、ステップ制御回路２００は（Ｎ＋１）番目のプログラムループのプログラミング区間でワードライン電圧が以前のプログラムループと同一に維持されるようにワードライン電圧発生回路２１０を制御する。すなわち、ＩＳＰＰスキームを用いた不揮発性メモリ装置において、Ｎ番目のプログラムループのプログラミング区間でビットライン電圧ＶＢＬが設定された検出電圧より低くなる場合、Ｎ番目及び（Ｎ＋１）番目のプログラムループでは、同一なレベルを有するワードライン電圧が選択されたワードラインに供給される。これは、メモリセルが同一なプログラム条件で２回又はそれより多くプログラムされることを意味する。

この実施形態において、ステップホールド回路１７０、制御ロジック１９０、そしてステップ制御回路２００は、ビットライン電圧ＶＢＬが検出電圧より低いか否かによってワードライン電圧発生回路２１０を制御する制御回路を構成する。

図３は、本発明の好適な実施形態による図２に示されたステップホールド回路を示すブロック図である。

図３を参照すれば、本発明に従うステップホールド回路１７０は、検出器１７１と、パルス発生器１７２と、そしてラッチ１７３と、を含む。検出器１７１は、ビットラインイネーブル信号ＢＬＥＮ１に応答して動作し、ビットライン電圧ＶＢＬが設定された検出電圧より低いか否かを検出する。検出器１７１は、検出結果として検出信号ＤＥＴ１を発生する。検出器１７１がビットラインイネーブル信号ＢＬＥＮ１の活性化区間中動作する。だが、検出器１７１が毎プログラミング区間中動作するように実現できる。パルス発生器１７２は、ビットラインイネーブル信号ＢＬＥＮ１のローハイ遷移に応答して初期化パルス信号ＲＳＴ１を発生する。ラッチ１７３は、ビットラインイネーブル信号ＢＬＥＮ１が入力される入力端子Ｄ、検出信号ＤＥＴ１が入力されるクロック端子ＣＬＫと、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１を出力する出力端子Ｑと、を有する。

回路動作において、ビットラインイネーブル信号ＢＬＥＮ１がローレベルからハイレベルへ遷移するとき、パルス発生器１７２は初期化パルス信号ＲＳＴ１を発生する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１は、初期化パルス信号ＲＳＴ１によってローに初期化される。これと同時に、ビットラインイネーブル信号ＢＬＥＮ１がローレベルからハイレベルへ遷移するとき、検出器１７１はビットライン電圧ＶＢＬが設定された検出電圧より低いか否かを検出する。もしビットライン電圧ＶＢＬが設定された検出電圧より低くなれば、検出信号ＤＥＴ１は、ローレベルからハイレベルへ遷移する。ラッチ１７３は、検出信号ＤＥＴ１のローハイ遷移に応答してビットラインイネーブル信号ＢＬＥＮ１をラッチする。プログラミング区間内でビットラインイネーブル信号ＢＬＥＮ１がハイに維持されるので、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１は、検出信号ＤＥＴ１のローハイ遷移に同期されてハイになる。検出器１７１は、ビットラインイネーブル信号ＢＬＥＮ１の非活性化時初期化され、その結果検出信号ＤＥＴ１は、プログラミング区間が終了されるとき毎にローに初期化される。

図４は、本発明の第１の実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。以下、本発明に従う不揮発性メモリ装置のプログラム動作を参照図面に基づいて詳細に説明する。

プログラム命令が入力されることによって、ビットライン電圧発生回路１６０及びワードライン電圧発生回路２１０は、制御ロジック１９０の制御によってビットライン電圧及びワードライン電圧を生成し始める。ワードライン電圧及びビットライン電圧が生成された後、制御ロジック１９０の制御下で一番目のプログラムループのプログラム動作が遂行される。例えば、制御ロジック１９０は、ワードライン電圧が選択されたワードラインに供給されるように行選択回路１２０を制御し、ビットラインイネーブル信号ＢＬＥＮ１を活性化させる。ビットラインイネーブル信号ＢＬＥＮ１が活性化されることによって、書き込みドライバ回路１５０は、列選択回路１３０によって選択されたビットラインにビットライン電圧ＶＢＬを供給する。こうしたプログラム条件下で選択されたメモリセルがプログラムされ始める。

これと同時に、ステップホールド回路１７０のラッチ１７３は、ビットラインイネーブル信号ＢＬＥＮ１のローハイ遷移時初期化され、その結果ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１はローに初期化される。ビットラインイネーブル信号ＢＬＥＮ１の活性化区間中、検出器１７１は、ビットライン電圧ＶＢＬが設定された検出電圧Ｖｔ以下に低くなったか否かを検出する。図４に示されたように、一番目のプログラミング区間中ビットライン電圧ＶＢＬが検出電圧Ｖｔより高く維持されるので、検出信号ＤＥＴ１はローに維持される。すなわち、一番目のプログラミング区間では、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１がローに維持される。以後、ビットラインイネーブル信号ＢＬＥＮ１がローに非活性化され、ワードライン上の電圧が放電される。すなわち、一番目のプログラミング区間が終了される。

一番目のプログラミング区間が終了された後、一番目のプログラムループのプログラム検証動作が遂行される。プログラム検証区間では、選択されたメモリセルが正しくプログラムされたか否かがよく知られた方式によって感知増幅回路１４０、パス／フェイル点検回路１８０、そして制御ロジック１９０によって判別される。もしパス／フェイル信号ＰＦがプログラムフェイルを示せば、制御ロジック２００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１を発生する。ステップ制御回路２００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１に応答してワードライン電圧発生回路２１０を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が一番目のプログラミング区間でビットライン電圧ＶＢＬが検出電圧より高く維持されたことを示すので、ステップ制御回路２００は、ワードライン電圧ＶＷＬ１が決められた値△Ｖほど増加されるようにワードライン電圧発生回路２１０を制御する。

二番目のプログラムループが開始されれば、前述したような方法でプログラム動作が遂行される。二番目のプログラムループのプログラム動作が遂行される間、前述したように、検出器１７１は、ビットライン電圧ＶＢＬが設定された検出電圧Ｖｔ以下に低くなったか否かを検出する。もしビットライン電圧ＶＢＬが検出電圧Ｖｔ以下に低くなれば、図４に示されたように、検出信号ＤＥＴ１がローレベルからハイレベルへ活性化される。この際、ラッチ１７３の出力信号すなわち、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１は、検出信号ＤＥＴ１のローハイ遷移に同期されてローレベルからハイレベルへ遷移する。こうした条件下で二番目のプログラムループのプログラム動作が終了される。検出信号ＤＥＴ１は、図４に示されたように、ビットラインイネーブル信号ＢＬＥＮ１が非活性化されるときローに非活性化される。

二番目のプログラミング区間が終了された後、二番目のプログラムループのプログラム検証動作が遂行される。プログラム検証区間では、選択されたメモリセルが正しくプログラムされたか否かがよく知られた方式によって感知増幅回路１４０、パス／フェイル点検回路１８０、そして制御ロジック１９０によって判別される。もしパス／フェイル信号ＰＦがプログラムフェイルを示せば、制御ロジック２００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１を発生する。ステップ制御回路２００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ１及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１に応答してワードライン電圧発生回路２１０を制御する。前述したように、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１が二番目のプログラミング区間でビットライン電圧ＶＢＬが検出電圧以下に低くなったことを示すので、ステップ制御回路２００は、ワードライン電圧ＶＷＬ１が決められた値△Ｖの増加なしで以前のプログラミング区間の電圧レベルに維持されるようにワードライン電圧発生回路２１０を制御する。

三番目のプログラムループが開始されれば、前述したような方法でプログラム動作が遂行される。三番目のプログラミング区間のプログラム条件は、二番目のプログラミング区間のプログラム条件と同一である。すなわち、図４に示されたように、三番目のプログラミング区間のワードライン電圧ＶＷＬ１は、決められた値△Ｖの増加なしで二番目のプログラミング区間のワードライン電圧と同一に維持される。この点を除外すれば、三番目のプログラムループのプログラム動作は、前述したように遂行される。但し、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ１は、図４に示されたように、三番目のプログラミング区間でビットラインイネーブル信号ＢＬＥＮ１が活性化されるときローに初期化される。以後選択されたメモリセルが要求されるスレッショルド電圧を有するときまで決められたプログラムループ回数内でプログラムループが反復される。

結論的に、任意のプログラムループのプログラミング区間でビットライン電圧ＶＢＬが設定された検出電圧Ｖｔより低くなったか否かによって次のプログラムループのプログラム条件が決定される。こうしたプログラム方式によれば、ビットライン電圧ＶＢＬの変化に応じて次のプログラムループのプログラム条件を以前のプログラムループのプログラム条件と同一に又は異なって制御することによって、ビットライン電圧ＶＢＬの低下によるプログラムフェイルを防止できる。

一実施形態による図２に示されたステップホールド回路１７０は、書き込みドライバ回路１５０に伝達されるビットライン電圧ＶＢＬを検出するように構成されている。だが、ステップホールド回路１７０の検出地点が多様に変更できることは当業者に自明である。例えば、図５に示されたように、ステップホールド回路１７０は、書き込みドライバ回路１５０から出力されるビットライン電圧ＶＢＬを検出するように構成できる。また、図６に示されたように、ステップホールド回路１７０は、列選択回路１３０によって選択されたビットラインに伝達されるビットライン電圧ＶＢＬを検出するように構成できる。

図７は、本発明の第２の実施形態による不揮発性メモリ装置を概略的に示すブロック図である。図７を参照すれば、本発明に従う不揮発性メモリ装置１０００は、行（又はワードライン）ＷＬ０〜ＷＬｍと列（又はビットライン）ＢＬ０〜ＢＬｎのマトリックスで配列されたメモリセルを有するメモリセルアレイ１１００を含む。行選択回路１２００は、行アドレス情報に応じてワードラインＷＬ０〜ＷＬｍのうち一つを選択し、選択されたワードラインをワードライン電圧発生回路２１００からのワードライン電圧ＶＷＬ２で駆動する。列選択回路１３００は、列アドレス情報に応じてビットラインＢＬ０〜ＢＬｎを一定の単位（例えば、ワード単位又はバイト単位）で選択する。感知増幅回路１４００は、選択されたワードライン及びビットラインのメモリセルからデータビットを感知する。感知増幅回路１４００によって読み込まれたデータビットは、動作モードに応じて外部に出力されるか、或いはパス／フェイル点検回路１８００に伝達される。例えば、読み取り動作モード時、感知増幅回路１４００によって読み込まれたデータビットは外部へ出力される。プログラム動作モードのプログラム検証区間中、感知増幅回路１４００によって読み込まれたデータビットはパス／フェイル点検回路１８００に出力される。

書き込みドライバ回路１５００は、プログラム動作モード時ビットラインイネーブル信号ＢＬＥＮ２に応答して動作し、プログラムされるデータによって選択されたビットラインをビットライン電圧発生回路２２００（図示せず）からのビットライン電圧ＶＢＬで駆動する。例えば、プログラムされるデータがプログラムデータである場合、書き込みドライバ回路１５００は、列選択回路１３００によって選択されたビットラインをビットライン電圧ＶＢＬで駆動する。プログラムされるデータがプログラム−禁止データである場合、書き込みドライバ回路１５００は、列選択回路１３００によって選択されたビットラインをビットライン電圧ＶＢＬより低電圧（例えば、接地電圧）で駆動する。バルク電圧発生回路１６００は、制御ロジック１９００の制御に応答してプログラム電圧としてバルク電圧ＶＢＵＬＫを発生する。ステップホールド回路１７００は、ビットラインイネーブル信号ＢＬＥＮ２に応答して動作するように構成され、プログラミング区間中バルク電圧ＶＢＵＬＫが設定された検出電圧より高くなったか否かを検出する。ステップホールド回路１７００は、検出結果によってステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２を発生する。例えば、バルク電圧ＶＢＵＬＫが毎プログラミング区間中設定された検出電圧より低く維持されれば、ステップホールド回路１７００は、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が非活性化される。バルク電圧ＶＢＵＬＫが毎プログラミング区間中設定された検出電圧より高くなれば、ステップホールド回路１７００は、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が活性化される。

続けて、パス／フェイル点検回路１８００は、プログラム検証区間中感知増幅回路１４００から出力されたデータビットが全てプログラム状態を有するか否かを判別し、判別結果としてパス／フェイル信号ＰＦを出力する。制御ロジック１９００は、動作モードに応じて不揮発性メモリ装置の全般的な動作を制御するように構成される。制御ロジック１９００は、プログラムサイクルの毎プログラミング区間でビットラインイネーブル信号ＢＬＥＮ２を活性化させる。プログラムサイクルの毎プログラム検証区間中、制御ロジック１９００は、パス／フェイル信号ＰＦに応答してプログラムサイクルの終了を決定する。例えば、パス／フェイル信号ＰＦがプログラムパスを示すとき、制御ロジック１９００は、プログラムサイクルを終了する。パス／フェイル信号ＰＦがプログラムフェイルを示すとき、制御ロジック１９００は、次のプログラムループが実行されるようにプログラムサイクルを制御する。例えば、制御ロジック１９００は、プログラム検証動作が終了されるとき毎にステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２を発生する。

ステップ制御回路２０００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２に応答して動作し、プログラムサイクル間ワードライン電圧ＶＷＬ２が段階的に増加されるようにワードライン電圧発生回路２１００を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が非活性化された状態でステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２が生成されるとき、ステップ制御回路２０００は、ワードライン電圧が以前のプログラムループの値より決められた値ほど増加されるようにワードライン電圧発生回路２１００を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が活性化された状態でステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２が生成されるとき、ステップ制御回路２０００は、ワードライン電圧が以前のプログラムループの値に維持されるようにワードライン電圧発生回路２１００を制御する。ワードライン電圧発生回路２１００は、ステップ制御回路２０００の制御に応答してワードライン電圧ＶＷＬ２を発生する。ＩＳＰＰスキームを用いた例示的なワードライン電圧発生回路２１００は、前述した米国特許第５，６４２，３０９号明細書及び韓国特許出願公開第２００２−３９７４４号公報に掲載されており、この出願のレファレンスに含まれる。

以上の説明から分かるように、Ｎ番目のプログラムループのプログラミング区間でバルク電圧ＶＢＵＬＫが設定された検出電圧より高くなれば、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が活性化される。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が活性化されるとき、ステップ制御回路２０００は（Ｎ＋１）番目のプログラムループのプログラミング区間でワードライン電圧が以前のプログラムループと同一に維持されるようにワードライン電圧発生回路２１００を制御する。すなわち、ＩＳＰＰスキームを用いた不揮発性メモリ装置において、Ｎ番目のプログラムループのプログラミング区間でバルク電圧ＶＢＵＬＫが設定された検出電圧より高くなる場合、Ｎ番目及び（Ｎ＋１）番目のプログラムループでは、同一なレベルを有するワードライン電圧が選択されたワードラインに供給される。これは、メモリセルが同一なプログラム条件で２回又はそれより多くプログラムされることを意味する。

この実施形態において、ステップホールド回路１７００、制御ロジック１９００、そしてステップ制御回路２０００は、ビットライン電圧ＶＢＬが検出電圧より低いか否かによってワードライン電圧発生回路２１００を制御する制御回路を構成する。

図８は、本発明の好適な実施形態による図７に示されたステップホールド回路を示すブロック図である。

図８を参照すれば、本発明に従うステップホールド回路１７００は、検出器１７１と、パルス発生器１７２と、そしてラッチ１７３と、を含む。検出器１７１は、ビットラインイネーブル信号ＢＬＥＮ２に応答して動作し、バルク電圧ＶＢＵＬＫが設定された検出電圧より高くなったか否かを検出する。検出器１７１は、検出結果として検出信号ＤＥＴ２を発生する。検出器１７１がビットラインイネーブル信号ＢＬＥＮ２の活性化区間中動作する。だが、検出器１７１が毎プログラミング区間中動作するように実現できる。パルス発生器１７２は、ビットラインイネーブル信号ＢＬＥＮ２のローハイ遷移に応答して初期化パルス信号ＲＳＴ２を発生する。ラッチ１７３は、ビットラインイネーブル信号ＢＬＥＮ２が入力される入力端子Ｄ、検出信号ＤＥＴ２が入力されるクロック端子ＣＬＫ、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２を出力する出力端子Ｑを有する。

回路動作において、ビットラインイネーブル信号ＢＬＥＮ２がローレベルからハイレベルへ遷移するとき、パルス発生器１７２は、初期化パルス信号ＲＳＴ２を発生する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２は、初期化パルス信号ＲＳＴ２によってローに初期化される。これと同時にビットラインイネーブル信号ＢＬＥＮ２がローレベルからハイレベルへ遷移するとき、検出器１７１は、バルク電圧ＶＢＵＬＫが設定された検出電圧より高いか否かを検出する。もしバルク電圧ＶＢＵＬＫが設定された検出電圧より高くなれば、検出信号ＤＥＴ２は、ローレベルからハイレベルへ遷移する。ラッチ１７３は、検出信号ＤＥＴ２のローハイ遷移に応答してビットラインイネーブル信号ＢＬＥＮ２をラッチする。プログラミング区間内でビットラインイネーブル信号ＢＬＥＮ２がハイに維持されるので、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２は、検出信号ＤＥＴ２のローハイ遷移に同期されてハイになる。検出器１７１は、ビットラインイネーブル信号ＢＬＥＮ２の非活性化時初期化され、その結果検出信号ＤＥＴ２はプログラミング区間が終了されるとき毎にローに初期化される。

図９は、本発明の第２の実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。以下、本発明に従う不揮発性メモリ装置のプログラム動作が参照図面に基づいて詳細に説明される。

プログラム命令が入力されることによって、バルク電圧発生回路１６００、ワードライン電圧発生回路２１００、そしてビットライン電圧発生回路２２００は、制御ロジック１９００の制御によってバルク電圧ＶＢＵＬＫ、ワードライン電圧、そしてビットライン電圧ＶＢＬを生成し始める。ワードライン電圧、バルク電圧、ビットライン電圧が生成された後、制御ロジック１９００の制御下で一番目のプログラムループのプログラム動作が遂行される。例えば、制御ロジック１９００は、ワードライン電圧が選択されたワードラインに供給されるように行選択回路１２００を制御し、ビットラインイネーブル信号ＢＬＥＮ２を活性化させる。ビットラインイネーブル信号ＢＬＥＮ２が活性化されることによって、書き込みドライバ回路１５００は、列選択回路１３００によって選択されたビットラインにビットライン電圧ＶＢＬを供給する。また、メモリセルアレイ１１００には、バルク電圧ＶＢＵＬＫが供給される。こうしたプログラム条件下で選択されたメモリセルがプログラムされ始める。

これと同時に、ステップホールド回路１７００のラッチ１７３は、ビットラインイネーブル信号ＢＬＥＮ２のローハイ遷移時初期化され、その結果ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２はローに初期化される。ビットラインイネーブル信号ＢＬＥＮ２の活性化区間中、検出器１７１は、バルク電圧ＶＢＵＬＫが設定された検出電圧Ｖｔ以上に高くなったか否かを検出する。検出電圧Ｖｔは、バルク電圧ＶＢＵＬＫの目標電圧（例えば、−１Ｖ）より高く、接地電圧より低い。図９に示されたように、一番目のプログラミング区間中バルク電圧ＶＢＵＬＫが検出電圧Ｖｔより低く維持されるので、検出信号ＤＥＴ２はローに維持される。すなわち、一番目のプログラミング区間では、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２がローに維持される。以後、ビットラインイネーブル信号ＢＬＥＮ２がローに非活性化され、ワードライン上の電圧が放電される。すなわち、一番目のプログラミング区間が終了される。

一番目のプログラミング区間が終了された後、一番目のプログラムループのプログラム検証動作が遂行される。プログラム検証区間では、選択されたメモリセルが正しくプログラムされたか否かがよく知られた方式によって感知増幅回路１４００、パス／フェイル点検回路１８００、そして制御ロジック１９００によって判別される。もしパス／フェイル信号ＰＦがプログラムフェイルを示せば、制御ロジック２０００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２を発生する。ステップ制御回路２０００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２に応答してワードライン電圧発生回路２１００を制御する。ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が一番目のプログラミング区間でバルク電圧ＶＢＵＬＫが検出電圧より低く維持されたことを示すので、ステップ制御回路２０００は、ワードライン電圧ＶＷＬ２が決められた値△Ｖほど増加されるようにワードライン電圧発生回路２１００を制御する。

二番目のプログラムループが開始されれば、前述したような方法にプログラム動作が遂行される。二番目のプログラムループのプログラム動作が遂行される間、前述したように、検出器１７１は、バルク電圧ＶＢＵＬＫが設定された検出電圧Ｖｔ以上に高くなったか否かを検出する。もしバルク電圧ＶＢＵＬＫが検出電圧Ｖｔ以上に高くなれば、図９に示されたように、検出信号ＤＥＴ２がローレベルからハイレベルへ活性化される。この際、ラッチ１７３の出力信号すなわち、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２は、検出信号ＤＥＴ２のローハイ遷移に同期されてローレベルからハイレベルへ遷移する。こうした条件下で二番目のプログラムループのプログラム動作が終了される。検出信号ＤＥＴ２は、図９に示されたように、ビットラインイネーブル信号ＢＬＥＮ２が非活性化されるときローに非活性化される。

二番目のプログラミング区間が終了された後、二番目のプログラムループのプログラム検証動作が遂行される。プログラム検証区間では、選択されたメモリセルが正しくプログラムされたか否かがよく知られた方式によって感知増幅回路１４００、パス／フェイル点検回路１８００、そして制御ロジック１９００によって判別される。もしパス／フェイル信号ＰＦがプログラムフェイルを示せば、制御ロジック２０００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２を発生する。ステップ制御回路２０００は、ステップ−アップパルス信号ＳＴＥＰ＿ＵＰ２及びステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２に応答してワードライン電圧発生回路２１００を制御する。前述したように、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２が二番目のプログラミング区間でバルク電圧ＶＢＵＬＫが検出電圧以上に高くなったことを示すので、ステップ制御回路２０００は、ワードライン電圧ＶＷＬ２が決められた値△Ｖの増加なしで以前のプログラミング区間の電圧レベルに維持されるようにワードライン電圧発生回路２１００を制御する。

三番目のプログラムループが開始されれば、前述したような方法でプログラム動作が遂行される。三番目のプログラミング区間のプログラム条件は、二番目のプログラミング区間のプログラム条件と同一である。すなわち、図９に示されたように、三番目のプログラミング区間のワードライン電圧ＶＷＬ２は、決められた値△Ｖの増加なしで二番目のプログラミング区間のワードライン電圧と同一に維持される。この点を除外すれば、三番目のプログラムループのプログラム動作は、前述したように遂行される。但し、ステップホールド信号ＳＴＥＰ＿ＨＯＬＤ２は、図９に示されたように、三番目のプログラミング区間でビットラインイネーブル信号ＢＬＥＮ２が活性化されるときローに初期化される。以後選択されたメモリセルが要求されるスレッショルド電圧を有するときまで決められたプログラムループ回数内でプログラムループが反復される。

結論的に、任意のプログラムループのプログラミング区間でバルク電圧ＶＢＵＬＫが設定された検出電圧Ｖｔより高くなったか否かによって次のプログラムループのプログラム条件が決定される。こうしたプログラム方式によれば、バルク電圧ＶＢＵＬＫの変化によって次のプログラムループのプログラム条件を以前のプログラムループのプログラム条件と同一に又は異なって制御することによって、バルク電圧ＶＢＵＬＫの低下によるプログラムフェイルを防止できる。

以上で、本発明に従う回路の構成及び動作を前述した説明及び図面に基づいて示したが、これは例を挙げて説明したことに過ぎなく、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。

プログラミング時ワードライン電圧の変化とスレッショルド電圧の変化とを示す図面である。 本発明の第１の実施形態による不揮発性メモリ装置を概略的に示すブロック図である。 図２に示されたステップホールド回路を示すブロック図である。 本発明の第１の実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。 図２に示されたステップホールド回路の他の実施形態を示すブロック図である。 図２に示されたステップホールド回路の他の実施形態を示すブロック図である。 本発明の第２の実施形態による不揮発性メモリ装置を概略的に示すブロック図である。 図７に示されたステップホールド回路を示すブロック図である。 本発明の第２の実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。

符号の説明

１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ 行選択回路
１３０ 列選択回路
１４０ 感知増幅回路
１５０ 書き込みドライバ回路
１６０ ビットライン電圧発生回路
１７０ ステップホールド回路
１８０ パス／フェイル点検回路
１７１ 検出器
１７２ パルス発生器
１７３ ラッチ
１９０ 制御ロジック
２００ ステップ制御回路
２１０ ワードライン電圧発生回路

Claims (17)

1. 不揮発性メモリ装置をプログラムする方法であって、
   前記不揮発性メモリ装置のメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、
   第１のプログラムループに連結された第１のプログラミング区間中前記ビットライン電圧が所定の検出電圧より低いか否かを検出する段階と、
   前記ビットライン電圧の検出結果によって前記第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間のプログラミング条件を決定する段階と、を含み、
   前記第２のプログラミング区間のプログラミング条件を決定する段階は、
   前記第１のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されれば、前記第１のプログラミング区間に前記メモリセルに印加されたのと同一なワードライン電圧を前記第２のプログラミング区間中前記メモリセルに適用し、
   前記第１のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されなければ、前記第１のプログラミング区間に前記メモリセルに印加されたより所定値だけ増加されたワードライン電圧を前記第２のプログラミング区間中前記メモリセルに適用することを特徴とする不揮発性メモリ装置をプログラムする方法。
2. 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項１に記載の不揮発性メモリ装置をプログラムする方法。
3. ビットラインイネーブル信号が活性化されるときのみ、前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出する段階が行われることを特徴とする請求項１に記載の不揮発性メモリ装置をプログラムする方法。
4. ビットラインイネーブル信号が活性化されるときのみ、前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出する段階が行われることを特徴とする請求項２に記載の不揮発性メモリ装置をプログラムする方法。
5. 不揮発性メモリ装置をプログラムする方法であって、
   前記不揮発性メモリ装置のメモリセルにワードライン電圧、ビットライン電圧及びバルク電圧を印加する段階と、
   第１のプログラムループに連結された第１のプログラミング区間中前記バルク電圧が所定の検出電圧より高いか否かを検出する段階と、
   前記バルク電圧の検出結果によって前記第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間のプログラミング条件を決定する段階と、を含み、
   前記第２のプログラミング区間のプログラミング条件を決定する段階は、
   前記第１のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されれば、前記第１のプログラミング区間に前記メモリセルに印加されたのと同一なワードライン電圧を前記第２のプログラミング区間中前記メモリセルに適用し、そして
   前記第１のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されなければ、前記第１のプログラミング区間に前記メモリセルに印加されたより所定値だけ増加されたワードライン電圧を前記第２のプログラミング区間中前記メモリセルに適用することを特徴とする不揮発性メモリ装置をプログラムする方法。
6. 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項５に記載の不揮発性メモリ装置をプログラムする方法。
7. ビットラインイネーブル信号の活性化に応答して前記バルク電圧が前記所定の検出電圧より高いか否かを検出する段階が行われることを特徴とする請求項５に記載の不揮発性メモリ装置をプログラムする方法。
8. ビットラインイネーブル信号の活性化に応答して前記バルク電圧が前記所定の検出電圧より高いか否かを検出する段階が行われることを特徴とする請求項６に記載の不揮発性メモリ装置をプログラムする方法。
9. 不揮発性メモリ装置のメモリセルに供給されるワードライン電圧を発生する第１の電圧発生回路と、
   前記メモリセルに供給されるビットライン電圧を発生する第２の電圧発生回路と、そして
   第１のプログラムループに連結された第１のプログラミング区間中前記ビットライン電圧が所定の検出電圧より低いか否かによって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、
   前記第１のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低いとき、前記制御回路は、前記第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間での前記ワードライン電圧が前記第１のプログラミング区間に前記メモリセルに印加されたのと同一な電圧レベルになるように前記第１の電圧発生回路を制御し、
   前記第１のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低くないとき、前記制御回路は、前記第２のプログラミング区間での前記ワードライン電圧が前記第１のプログラミング区間に前記メモリセルに印加されたより所定値だけ増加された電圧レベルになるように前記第１の電圧発生回路を制御することを特徴とする不揮発性メモリ装置。
10. 前記制御回路は、
    毎プログラムループでステップ−アップパルス信号を活性化する制御ロジック回路と、
    前記第１のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低い場合、ステップホールド信号を活性化させるステップホールド回路と、
    前記ステップ−アップパルス信号と前記ステップホールド信号に応答して前記第１の電圧発生回路を制御するステップ制御回路と、を含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
11. 不揮発性メモリ装置をプログラムする方法であって、
    プログラミング区間とプログラム検証区間とから構成されて多数のプログラムループを遂行する段階を含み、
    前記多数のプログラムループを遂行する段階は、
    前記第１のプログラムループ中前記不揮発性メモリ装置のメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、
    前記第１のプログラムループ中前記ビットライン電圧が所定の検出電圧より低いか否かを検出する段階と、を含み、
    前記第１のプログラムループ中前記ビットライン電圧が前記所定の検出電圧より低ければ、前記第１のプログラムループ中前記メモリセルに印加されたのと同一なワードライン電圧を前記第１のプログラムループの次に来る第２のプログラムループ中前記メモリセルに適用し、
    前記第１のプログラムループ中前記ビットライン電圧が前記所定の検出電圧より低くなければ、前記第１のプログラムループ中前記メモリセルに印加されたより所定値だけ増加されたワードライン電圧を前記第２のプログラムループ中前記メモリセルに適用することを特徴とする不揮発性メモリ装置をプログラムする方法。
12. 不揮発性メモリ装置をプログラムする方法であって、
    プログラミング区間とプログラム検証区間とから構成されて多数のプログラムループを遂行する段階を含み、
    前記多数のプログラムループを遂行する段階は、
    前記第１のプログラムループ中前記不揮発性メモリ装置のメモリセルにワードライン電圧及びバルク電圧を印加する段階と、
    前記第１のプログラムループ中前記バルク電圧が所定の検出電圧より高いか否かを検出する段階と、を含み、
    前記第１のプログラムループ中前記バルク電圧が前記所定の検出電圧より高ければ、前記第１のプログラムループ中前記メモリセルに印加されたのと同一なワードライン電圧を前記第１のプログラムループの次に来る第２のプログラムループ中前記メモリセルに適用し、
    前記第１のプログラムループ中前記バルク電圧が前記所定の検出電圧より高くなければ、前記第１のプログラムループ中前記メモリセルに印加されたより所定値だけ増加されたワードライン電圧を前記第２のプログラムループ中前記メモリセルに適用することを特徴とする不揮発性メモリ装置をプログラムする方法。
13. 不揮発性メモリ装置のメモリセルに供給されるワードライン電圧を発生する第１の電圧発生回路と、
    前記メモリセルに供給されるバルク電圧を発生する第２の電圧発生回路と、
    第１のプログラムループに連結された第１のプログラミング区間中前記バルク電圧が所定の検出電圧より高いか否かによって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、
    前記第１のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高いとき、前記制御回路は、前記第１のプログラミング区間に前記メモリセルに印加されたのと同一なワードライン電圧を前記第１のプログラムループの次に来る第２のプログラムループに連結された第２のプログラミング区間中前記メモリセルに適用し、
    前記第１のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高くないとき、前記制御回路は、前記第１のプログラミング区間に前記メモリセルに印加されたより所定値だけ増加されたワードライン電圧を前記第２のプログラミング区間中前記メモリセルに適用するように前記第１の電圧発生回路を制御することを特徴とする不揮発性メモリ装置。
14. 前記制御回路は、
    毎プログラムループでステップ−アップパルス信号を活性化する制御ロジック回路と、
    前記第１のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高い場合、ステップホールド信号を活性化させるステップホールド回路と、
    前記ステップ−アップパルス信号と前記ステップホールド信号に応答して前記第１の電圧発生回路を制御するステップ制御回路と、を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
15. 前記ステップ制御回路は、前記第１のプログラムループ中前記ステップホールド信号が活性化されれば、前記第１及び前記第２のプログラミング区間中前記ワードライン電圧が同一に維持されるように前記第１の電圧発生回路を制御することを特徴とする請求項１４に記載の不揮発性メモリ装置。
16. 前記ステップ制御回路は、前記第１のプログラムループ中前記ステップホールド信号が活性化されなければ、前記第１及び前記第２のプログラミング区間中の所定の量ほど前記ワードライン電圧が増加されるように前記第１の電圧発生回路を制御することを特徴とする請求項１４に記載の不揮発性メモリ装置。
17. 前記ステップホールド回路は、前記第１及び前記第２のプログラミング区間中前記制御ロジック回路によって出力される信号に応じて前記バルク電圧のレベルを検出することを特徴とする請求項１４に記載の不揮発性メモリ装置。

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