KR100502661B1 - 반도체메모리장치의 비트라인센싱회로 - Google Patents

반도체메모리장치의 비트라인센싱회로 Download PDF

Info

Publication number
KR100502661B1
KR100502661B1 KR10-2002-0078651A KR20020078651A KR100502661B1 KR 100502661 B1 KR100502661 B1 KR 100502661B1 KR 20020078651 A KR20020078651 A KR 20020078651A KR 100502661 B1 KR100502661 B1 KR 100502661B1
Authority
KR
South Korea
Prior art keywords
input
bit
pair
cell data
bit line
Prior art date
Application number
KR10-2002-0078651A
Other languages
English (en)
Other versions
KR20040051693A (ko
Inventor
이근일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0078651A priority Critical patent/KR100502661B1/ko
Publication of KR20040051693A publication Critical patent/KR20040051693A/ko
Application granted granted Critical
Publication of KR100502661B1 publication Critical patent/KR100502661B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Dram (AREA)

Abstract

본 발명은 반도체메모리장치의 비트라인센싱회로에 관한 것으로, 한 쌍의 비트라인에 실리는 데이터를 증폭하는 센스앰프와, 한 쌍의 비트라인과 한 쌍의 입출력라인을 연결하는 컬럼선택수단과, 액티브동작시에 상기 비트라인에 실리는 데이터의 전압레벨에 응답하여 상기 입출력라인의 전압레벨을 변화시키는 셀데이터판별수단을 구비하여, 비트라인의 센싱을 고속화한다.

Description

반도체메모리장치의 비트라인센싱회로{A Bit-line Sensing circuit of Semiconductor Memory Device}
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 셀(cell)의 데이터(data)가 실리는 비트라인(bit-line)을 정확하게 고속으로 센싱(sensing)하도록 하는 센싱회로에 관한 것이다.
반도체메모리장치의 대표적인 메모리인 디램(DRAM)은, 1개의 트랜지스터(transistor)와 1개의 캐패시터(capacitor) 구조로 이루어진 메모리셀(memory cell)에 데이터를 저장하는 메모리이다. 디램은 초기에는 집적도(density)가 중요하였지만, 현재 256M(M: mega)급의 집적도를 가지는 것이 주류를 이루고 있는 시점에서는 고속동작(high speed)과 저전력(low power)을 구현하는 메모리 개발이 가장 중요한 이슈(issue)라 할 수 있다. 고속동작의 요구에 따라서 클럭(clock)에 동기되어 구동되는 동기식 디램(synchronous DRAM)이 개발되면서 그 동작속도는 매우 크게 증가하였다. 그러나 메모리셀의 데이터 즉, 비트라인(bit-line)에 실리는 데이터를 센싱(sensing)하는 시간을 줄이는 것은 매우 중요한 기술로서, 이는 일반 디램이나 동기식 디램 등 모든 반도체메모리에서 고속동작의 구현을 위해 중요하게 연구 및 개발되고 있는 실정이다. 구체적으로 살피면, 메모리셀의 데이터가 비트라인에 전달되면 이를 센스앰프(sense amplifier)가 고속으로 센싱하여 입출력라인(IO line)에 전달하도록 하여야 하는데, 고속으로 센싱하는 부분에서 많은 연구가 진행되고 있다.
도 1은 종래의 비트라인센싱회로를 나타낸 회로도이다. 종래의 비트라인센싱회로의 구성은, 메모리셀 M1,M2,M3,M4와, 메모리셀 M1,M2,M3,M4의 데이터가 실리는 비트라인 BL, /BL과, 비트라인 BL, /BL에 연결되어 데이터를 증폭하는 피형래치(P-type latch: P1, P2)와 엔형래치(N-type latch: N1, N2)로 이루어진 센스앰프 SA와, 칩의 데이터 입출력단(입력버퍼나 출력버퍼를 나타냄)과 비트라인을 연결하는 입출력라인 IO, /IO과, 비트라인 BL, /BL과 입출력라인 IO, /IO과의 연결을 스위칭하는 컬럼선택트랜지스터 N3, N4로 이루어진다.
도 1의 종래의 비트라인센싱회로의 특징을 살펴보겠다. 메모리셀 M1,M2,M3,M4가 폴디드(folded)구조의 비트라인 BL, /BL에 연결되고, 비트라인 BL, /BL에 실린 데이터는 센스앰프 SA를 통해 증폭된다. 그 후 증폭된 데이터는 컬럼선택신호 column sel.0가 인에이블(enable)되면 엔모스트랜지스터 N3, N4를 통해 입출력라인 IO, /IO으로 전달된다. 이러한 과정은 현재 대부분의 반도체메모리가 채택하고 있는 기본 방식이다.
그러나 이러한 종래의 방법은, 1개의 센스앰프 SA에 연결된 비트라인 BL, /BL에 연결된 메모리셀(M1, M2, M3, M4)의 수가 크게 증가할 경우에는 센싱마진(sensing margin)이 감소하여 오동작을 일으킬 수 있는 문제점이 있다. 그리고 센스앰프 SA에 의하여 증폭된 신호를 입출력라인 IO, /IO에 전달할 때에는, 비트라인 BL, /BL이 충분히 벌어진(즉, 디벨로프(develope)된) 후, 컬럼선택신호 column sel.0를 인에이블하여야 한다. 그래야만 정상적인 데이터가 전달되기 때문에, 비트라인 BL, /BL의 전압차가 비정상적인 조건에서 지연(delay)되어 증가할 경우 정상적인 데이터가 출력되지 않는다. 따라서 비트라인에 메모리셀이 많이 연결된다 하더라도, 메모리셀에 저장된 데이터를 정확하게 고속으로 전달하는 방법이 필요한 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 비트라인에 실린 데이터를 오동작 없이 고속으로 입출력라인으로 전달하는 반도체메모리장치의 비트라인센싱회로를 제공하는데 있다.
본 발명의 다른 목적은 비트라인에 연결된 메모리셀의 수가 많아도 데이터를 고속으로 입출력라인으로 전달하는 반도체메모리장치의 비트라인 센싱회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체메모리장치에 있어서, 한 쌍의 비트라인에 실리는 데이터를 증폭하는 센스앰프와, 한 쌍의 비트라인과 한 쌍의 입출력라인을 연결하는 컬럼선택수단과, 상기 비트라인에 실리는 데이터의 전압레벨에 응답하여 상기 입출력라인의 전압레벨을 변화시키는 셀데이터판별수단을 구비하는 비트라인센싱회로임을 특징으로 한다.
바람직하게 상기 셀데이터판별수단은, 액티브 동작시에 한 쌍의 비트라인 중 제1비트라인의 전압레벨을 감지하고 감지된 레벨에 응답하여 상기 한 쌍의 입출력라인 중 제1입출력라인의 전압레벨을 변화시키는 제1셀데이터판별부와, 액티브 동작시에 상기 한 쌍의 비트라인 중 제2비트라인의 전압레벨을 감지하고 감지된 레벨에 응답하여 상기 한 쌍의 입출력라인 중 제2입출력라인의 전압레벨을 변화시키는 제2셀데이터판별부를 포함하여 구성됨을 특징으로 한다.
바람직하게 상기 셀데이터판별수단은 커런트싱크수단으로 구성됨을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소에 대하여는 동일한 부호를 부여하였다.
도 2는 본 발명에 의한 비트라인센싱회로의 일 실시예를 나타낸 회로도이다. 본 발명에 의한 비트라인센싱회로의 구성은, 메모리셀 M1,M2,M3,M4에 연결된 한 쌍의 비트라인 BL,/BL에 실리는 데이터를 증폭하는 센스앰프 SA와, 한 쌍의 비트라인 BL, /BL과 한 쌍의 입출력라인 IO, /IO을 연결하는 컬럼선택수단 N3 및 N4와, 상기 비트라인 BL, /BL에 실리는 데이터의 전압레벨에 응답하여 상기 입출력라인 IO, /IO의 전압레벨을 변화시키는 셀데이터판별수단(12,14,16)으로 이루어진다.
셀데이터판별수단(12, 14, 16)은, 비트라인 BL에 게이트가 연결되고 채널이 입출력라인 IO에 연결된 제1셀데이터판별부 12와, 비트라인 /BL에 게이트가 연결되고 채널이 입출력라인 /IO에 연결된 제2셀데이터판별부 14와, 컬럼선택신호 R_col sel.0의 입력에 응답하여 센스앰프구동신호 /SAE를 상기 제1 및 제2셀데이터판별부 12, 14로 스위칭하는 스위칭수단 16으로 구성된다. 도 2에 도시된 바와 같이, 제1 및 제2셀데이터판별부 12, 14와 스위칭수단 16은 엔모스(NMOS)트랜지스터로 실시 구성되었으며, 이들은 커런트싱킹(current sinking)소자로 동작한다.
상기 구성에서 제1셀데이터판별부 12는, 액티브(active) 동작시에 비트라인 BL의 전압레벨을 감지하고 감지된 레벨에 응답하여 입출력라인 IO의 전압레벨을 변화시킨다. 제2셀데이터판별부 14는, 액티브 동작시에 비트라인 /BL의 전압레벨을 감지하고 감지된 레벨에 응답하여 입출력라인 /IO의 전압레벨을 변화시킨다.
도 2의 구성에 따른 동작을 살피겠다. 본 발명은 메모리셀의 데이터를 판별하는 방법으로서, 비트라인에 커런트싱킹수단으로 실시된 셀데이터판별수단을 추가구성하여, 비트라인에 "0"데이터가 실릴 경우에는 오프(off)되고, 비트라인에 "1"데이터가 실릴 경우에는 온(on)되도록 동작한다. 즉, 셀데이터판별수단 12, 14의 온/오프 동작에 따라 데이터리드동작을 수행하도록 하는 기술임에 그 요지가 있음을 주목하여야 한다.
그 동작을 상세히 살피면, 메모리셀(M1, M2, M3, M4)을 선택하는 워드라인 WL 중 하나가 인에이블되면, 선택된 메모리셀의 셀캐패시터에 저장된 데이터가 비트라인 BL, /BL과 전하공유(charge sharing)동작을 진행한다. 이때 셀데이터가 "0"일 경우에는 비트라인에 프리차지(precharge)된 전압보다 낮아지고, 셀데이터가 "1"일 경우에는 비트라인에 프리차지된 전압보다 높아지게 된다. 그리고 센스앰프 SA의 구동신호인 SAE에 "하이(H)"를 /SAE에 "로우(L)"를 인가하여, 센스앰프 SA를 인에이블시키면, 비트라인 BL과 /BL의 전위차가 벌어지게 된다.
이때 비트라인 BL과 /BL의 전위는 엔모스트랜지스터로 실시구성된 셀데이터판별수단 12,14의 게이트에 인가되어, 커런트싱킹소자로 동작되는 셀데이터판별수단 12, 14에 Vgs(gate-source간 전압)의 바이어스(bias)가 걸리게 된다. 여기서 셀데이터판별수단 12, 14의 소오스(source)전위는 리드(read)용 컬럼선택신호인 R_col sel.0에 제어되는 스위칭수단 16에 의해 결정되므로, 원하는 컬럼의 데이터만 선택적으로 액세스(access)가 가능하게 된다. 셀데이터판별수단 12, 14에 걸리는 게이트전압은 비트라인 BL, /BL의 레벨이고, 그 소오스의 전압은 센스앰프구동신호 /SAE전압이다. 그래서 BL과 /SAE 또는 /BL과 /SAE의 전압차가 엔모스트랜지스터 12,14의 각 셀문턱전압(Threshold voltage) Vt보다 높게 되면 턴온하게 되고, 낮게 되면 턴오프하게 된다. 즉, 제1 및 제2셀데이터판별수단을 구성하는 2개의 엔모스트랜지스터 12, 14 중에서 액티브동작시에 하나는 턴온하게 되고, 다른 하나는 턴오프하게 된다.
제1 및 제2셀데이터판별수단 12, 14에 의해 입출력라인 IO, /IO의 변화를 살펴보면, 턴온된 셀데이터판별수단에 연결된 입출력라인은 프리차지레벨에서 떨어지게 되고, 턴오프된 셀데이터판별수단에 연결된 입출력라인은 프리차지레벨을 계속적으로 유지하게 된다.
이와 같은 방법을 통해 감지된 셀데이터는 입출력라인 센스앰프(도시되지 않음)을 통해 증폭된 후, 외부로 출력된다.
도 3은 도 2의 비트라인센싱회로의 센싱동작시의 타이밍도이다. 도시된 바와 같이, 본 발명에 의한 커런트싱킹소자로 동작하는 셀데이터판별수단 12, 14를 사용하게 되면, 비트라인의 셀 수를 늘려서 센싱마진이 줄게 되더라도, 셀데이터판별수단의 온/오프동작에 의해 입출력라인 IO, /IO로 셀데이터의 레벨이 전달되기 때문에 셀효율(cell efficiency)을 높일 수 있고, 오동작을 방지한다. 또한 셀데이터가 입출력라인 IO, /IO로 전달되는 시간이 종래기술에 비하여 빠르게 되므로 리드(read)동작시의 액세스시간(access time)을 줄일 수 있게 된다.
도 4는 본 발명에 의한 비트라인센싱회로의 다른 실시예를 나타낸 회로도이다. 도 2에서는 본 발명에 의한 셀데이터판별수단 12, 14를 엔모스트랜지스터로 구성한 실시예인데 비해, 도 4는 셀데이터판별수단은 피모스트랜지스터 22, 24로 실시한 것이다. 그리고 스위칭수단도 피모스트랜지스터 26으로 구성하였다. 이 때에는 셀데이터판별수단 22, 24의 소오스전압으로 센스앰프 구동신호 SAE로 사용하여야 한다. 도 2와 대비시에 회로적인 동작상의 차이점은, 비트라인 BL, /BL 중 "0"데이터 상태의 비트라인에 연결된 셀데이터판별수단은 턴온되고, "1"데이터상태의 비트라인에 연결된 셀데이터판별수단은 턴오프된다. 그리고 턴온된 셀데이터판별수단에 연결된 입출력라인은 프리차지레벨보다 더 높게 변화하게 된다. 입출력라인의 프리차지레벨을 비트라인에 실리는 데이터에 응답하여 높은 쪽으로 변화시키던가 또는 낮은 쪽으로 변화시키는 것에 따라서 도 2 및 도 4와 같은 실시예가 결정될 수 있다.
이처럼 본 발명에 의한 셀데이터판별수단을 사용한 비트라인센싱회로는 입출력라인의 센싱을 고속으로 가져갈 수 있게 한다.
이상에서 설명한 바와 같은 본 발명의 비트라인센싱회로는, 셀데이터의 판별결과로부터 고속으로 입출력라인에 전달할 수 있음에 의해, 비트라인 BL, /BL의 전위차가 작을 경우에도 오동작없이 데이터를 정확하게 전달할 수 있어서 셀효율을 향상시킬 수 있는 효과가 있다. 그리고 센싱마진이 커지므로 수율(yield)도 향상시킬 수 있는 부가적인 효과도 발생한다.
도 1은 종래의 비트라인센싱회로를 보여주는 회로도,
도 2는 본 발명에 의한 비트라인센싱회로의 일 실시예를 나타낸 회로도,
도 3은 도 2의 센싱동작시의 타이밍도,
도 4는 본 발명에 의한 비트라인센싱회로의 다른 실시예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
M1,M2,M3,M4 : 메모리 셀 SA: 센스앰프
12, 22 : 제1셀데이터판별수단
14, 24 : 제2셀데이터판별수단
16, 26 : 스위칭수단

Claims (9)

  1. 삭제
  2. 한 쌍의 비트라인에 실리는 데이터를 증폭하는 센스앰프;
    한 쌍의 비트라인과 한 쌍의 입출력라인을 연결하는 컬럼선택수단;
    액티브 동작시에 한 쌍의 비트라인 중 제1비트라인의 전압레벨을 감지하고 감지된 레벨에 응답하여 상기 한 쌍의 입출력라인 중 제1입출력라인의 전압레벨을 변화시키는 제1셀데이터판별수단;
    액티브 동작시에 상기 한 쌍의 비트라인 중 제2비트라인의 전압레벨을 감지하고 감지된 레벨에 응답하여 상기 한 쌍의 입출력라인 중 제2입출력라인의 전압레벨을 변화시키는 제2셀데이터판별수단
    을 구비하는 반도체메모리장치의 비트라인센싱회로.
  3. 제2항에 있어서,
    상기 제1 및 제2셀데이터판별수단과 센스앰프구동신호를 연결하는 스위칭수단을 더 구비하는 것을 특징으로 하는 반도체메모리장치의 비트라인센싱회로.
  4. 제3항에 있어서,
    상기 제1 및 제2셀데이터판별수단과 상기 스위칭수단이 각각 엔모스트랜지스터로 구성되는 것을 특징으로 하는 반도체메모리장치의 비트라인센싱회로.
  5. 제3항에 있어서,
    상기 제1 및 제2셀데이터판별수단과 상기 스위칭수단이 각각 피모스트랜지스터로 구성되는 것을 특징으로 하는 반도체메모리장치의 비트라인센싱회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
KR10-2002-0078651A 2002-12-11 2002-12-11 반도체메모리장치의 비트라인센싱회로 KR100502661B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0078651A KR100502661B1 (ko) 2002-12-11 2002-12-11 반도체메모리장치의 비트라인센싱회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0078651A KR100502661B1 (ko) 2002-12-11 2002-12-11 반도체메모리장치의 비트라인센싱회로

Publications (2)

Publication Number Publication Date
KR20040051693A KR20040051693A (ko) 2004-06-19
KR100502661B1 true KR100502661B1 (ko) 2005-07-22

Family

ID=37345511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0078651A KR100502661B1 (ko) 2002-12-11 2002-12-11 반도체메모리장치의 비트라인센싱회로

Country Status (1)

Country Link
KR (1) KR100502661B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4870409B2 (ja) 2004-10-26 2012-02-08 三星電子株式会社 不揮発性メモリ装置及びそれのプログラム方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026323A (ko) * 1998-10-20 2000-05-15 윤종용 플래시 메모리 워드 라인을 위한 절전용 전압 제한기 및 플래시메모리 어드레스 억세싱 컨트롤러
KR20000043106A (ko) * 1998-12-28 2000-07-15 윤종용 빠른 감지속도와 높은 전원전압 마진을 갖는 전류 감지증폭기
KR20010064289A (ko) * 1999-12-27 2001-07-09 박종섭 Ｄｒａｍ의 비트라인 센싱 장치
JP2002251897A (ja) * 2001-02-22 2002-09-06 Toshiba Lsi System Support Kk Ｍｒｏｍ回路及びセルデータ確定方法
KR20040000148A (ko) * 2002-06-24 2004-01-03 삼성전자주식회사 안정적인 전류 감지 증폭 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026323A (ko) * 1998-10-20 2000-05-15 윤종용 플래시 메모리 워드 라인을 위한 절전용 전압 제한기 및 플래시메모리 어드레스 억세싱 컨트롤러
KR20000043106A (ko) * 1998-12-28 2000-07-15 윤종용 빠른 감지속도와 높은 전원전압 마진을 갖는 전류 감지증폭기
KR20010064289A (ko) * 1999-12-27 2001-07-09 박종섭 Ｄｒａｍ의 비트라인 센싱 장치
JP2002251897A (ja) * 2001-02-22 2002-09-06 Toshiba Lsi System Support Kk Ｍｒｏｍ回路及びセルデータ確定方法
KR20040000148A (ko) * 2002-06-24 2004-01-03 삼성전자주식회사 안정적인 전류 감지 증폭 회로

Also Published As

Publication number Publication date
KR20040051693A (ko) 2004-06-19

Similar Documents

Publication Publication Date Title
KR100646972B1 (ko) 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법
US6205068B1 (en) Dynamic random access memory device having a divided precharge control scheme
US7738306B2 (en) Method to improve the write speed for memory products
KR100479670B1 (ko) 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀
US7286425B2 (en) System and method for capacitive mis-match bit-line sensing
KR940008296B1 (ko) 고속 센싱동작을 수행하는 센스앰프
US7460390B2 (en) Ferroelectric memory device
US8144537B2 (en) Balanced sense amplifier for single ended bitline memory architecture
US6400594B2 (en) Content addressable memory with potentials of search bit line and/or match line set as intermediate potential between power source potential and ground potential
US7352650B2 (en) External clock synchronization semiconductor memory device and method for controlling same
US8724396B2 (en) Semiconductor memory device
US5341331A (en) Data transmission circuit having common input/output lines
US7616471B2 (en) Ferroelectric memory device
US6345006B1 (en) Memory circuit with local isolation and pre-charge circuits
US7085187B2 (en) Semiconductor storage device
US8054697B2 (en) Semiconductor storage device including a lever shift unit that shifts level of potential of bit line pair
US6198681B1 (en) Sense amplifier for low voltage memory arrays
US6515925B2 (en) Balanced sense amplifier control for open digit line architecture memory devices
US5646892A (en) Data reading circuit
US7663952B2 (en) Capacitor supported precharging of memory digit lines
US5777934A (en) Semiconductor memory device with variable plate voltage generator
KR100502661B1 (ko) 반도체메모리장치의 비트라인센싱회로
KR100831678B1 (ko) 반도체 장치의 센스 앰프
KR960000892B1 (ko) 데이타 전송회로
KR20040023224A (ko) 미소 전압차를 감지하는 감지증폭기 및 감지 증폭 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee