KR100831678B1 - 반도체 장치의 센스 앰프 - Google Patents

반도체 장치의 센스 앰프 Download PDF

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Abstract

본 발명은 각 소스가 공통접속된 제 1 PMOS 및 제 2 PMOS와 각 소스가 공통접속된 제 1 NMOS 및 제 2 NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 컬럼 선택 스위치를 기준으로 비트라인과 드레인이 접속된 제2NMOS를 배치하고, 비트라인과 드레인이 접속된 제2PMOS를 배치하며, 비트라인과 게이트가 접속된 제1PMOS를 배치하고, 비트라인과 게이트가 접속된 제1NMOS를 배치하여 구성함을 특징으로 하는 반도체 장치의 센스 앰프에 관한 것이다.
반도체 메모리, 센스앰프, 비트라인

Description

반도체 장치의 센스 앰프{SENSE AMPLIFIER OF SEMICONDUCTOR DEVICE}
도 1 은 일반적인 반도체 장치의 센스 앰프 회로도이다.
도 2 는 리드 커맨드 입력시 센스 앰프의 동작을 설명하기 위한 회로도이다.
도 3 은 VDD 레벨에 따른 센스 앰프의 동작을 설명하기 위한 도면이다.
도 4 는 종래 기술에 의한 센스 앰프 배치 구조를 나타내는 회로도이다.
도 5 는 본 발명의 일 실시예에 따른 센스 앰프 회로도이다.
도 6 은 본 발명의 다른 실시예에 따른 센스 앰프 회로도이다.
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 센스 앰프에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 소자는 점차로 저가격화, 소형화 및 대용량화되어 가는 추 세에 있다. 특히, 메모리 칩의 크기에 대한 소형화는 대용량화를 실현하기 위한 기술적 기반을 제공한다.
일반적으로 DRAM과 같은 반도체 메모리 소자는 매트릭스 배열구조로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 이루어진 셀 블럭을 포함한다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램 소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력되고, 이때 입력된 로우 어드레스 신호들을 디코딩하여 셀 블럭의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍에 실리게 되면, 센스 앰프의 동작시점을 알리는 신호가 인에이블되어 선택된 센스앰프 구동회로를 구동시키게 된다.
상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍이 큰 전위차로 디벨롭(develop)되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써, 비트라인쌍에 전달되어 있던 데이터는 데이터 버스 라인으로 전달된 후, 소자 외부로 출력된다.
즉, 이러한 동작에서 비트라인쌍은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcore로 프리차지되어 있다가 소자가 동작되면 셀의 데이 터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍의 전위는 각각 코어전압(Vcore)와 접지전압(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터는 컬럼 디코더 출력신호에 의해 데이터 버스라인으로 전달되는 것이다.
한편, 종래에는 센스앰프의 증폭 동작에 의해 미세한 전위차를 유지하고 있던 비트라인쌍 전위는 각각 코어전압과 접지전압으로 변하게 되는데, 그 이후 리드 커맨드가 입력되면 로컬 입출력 라인 전위보다 낮은 비트라인으로의 차지 쉐어링에 의해 비트라인의 전위가 상승하여 데이터 반전 불량 현상이 발생하는 문제점이 있었다. 이를 도 1 내지 도 4를 참조하여 설명하면 다음과 같다.
도 1에 도시한 바와 같이, 비트라인 센스앰프는 액티브 커맨드 입력에 의해 메모리 셀로부터 비트라인으로 전달된 작은 신호를 증폭하는 센싱 래치(10)와, 프리차지 커맨드에 의해 비트라인을 프리차지하는 이퀄라이져 회로부(30)와, 리드/라이트 커맨드 입력시 선택된 비트라인과 로컬 입출력 라인을 연결하는 컬럼 선택 스위치(20)로 구성된다.
도 2에 도시한 바와 같이 이렇게 구성된 비트라인 센스앰프는 예를 들어 셀 데이터가 "0"인 경우 액티브 커맨드 시 센스앰프의 증폭 동작에 의해 비트라인(BLT)은 그라운드로 비트라인(BLB)은 코어전압(VCORE) 레벨로 된다. 그 이후 리드 커맨드가 입력되면 로컬 입출력 라인은 코어전압 레벨로 프리차지 되어 있다가 플로팅(Floating) 상태에 놓인다. 일정 시간 후에 선택된 컬럼 선택 스위치(20)가 턴-온되면 해당하는 비트라인과 로컬 입출력 라인(LIO)간에는 차지 쉐어링이 발생한다.
일반적으로 로컬 입출력 라인(LIO)의 커패시터는 비트라인의 커패시터 대비 몇 배 이상 크다. 따라서, 비트라인과 로컬 입출력 라인(LIO)간의 차지 쉐어링 발생하면 그라운드 상태의 비트라인(BLT) 전위는 상승하지만, 비트라인(BLB)과 로컬 입출력 라인(LIOB)은 코어전압(VCORE) 레벨로 동일하므로 비트라인(BLB)의 전위 변화는 없다.
고(high) 전원전압(VDD) 레벨일수록 컬럼 선택 스위치(20)의 게이트 전압레벨이 높아져 차지 쉐어링은 더욱 잘된다.
그런데, 도 3 에 도시한 바와 같이 비트라인(BLT) 전위 레벨 상승이 심해지면 비트라인(BLT)은 코어전압 레벨로 비트라인(BLB)은 그라운드 레벨로 바뀌어 버리는 데이터 반전 불량이 발생하게 된다. 이러한 불량은 오프 상태의 NMOS(N1)의 게이트 전압 레벨이 증가하여 NMOS(N1)가 턴-온 되고, NMOS(N2)가 턴-오프되며, PMOS(P1) 턴-오프되고, PMOS(P2)가 턴-온 되는 순서로 동작되면서 발생한다.
이러한 데이터 반전 불량은 컬럼 선택 스위치로부터 NMOS(N1)의 게이트 노드까지의 거리가 가까울수록 그리고 두 NMOS(N1,N2) Vth 간의 스큐(Skew)가 클수록(예, Vth(N1) < Vth(N2)) 가속된다. 도 4 는 종래 기술의 비트라인 센스앰프의 트랜지스터 배치도로 컬럼 선택 스위치(YS)를 기준으로 NMOS(N1) 트랜지스터간의 거리가 가깝게 배치되어 이러한 데이터 반전 불량에 취약하다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 로컬 입출력 라인 전위보다 낮은 비트라인으로의 차지 쉐어링에 의해 비트라인의 전위가 상승하여 발생할 수 있는 데이터 반전 불량을 방지하기 위한 반도체 장치의 센스 앰프를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 로컬 입출력 라인으로 전달되는 신호량이 커지게 하여 tRCD(RAS TO CAS DELAY)를 개선하는 반도체 장치의 센스 앰프를 제공하는 것이다.
본 발명은 각 소스가 공통접속된 제1PMOS 및 제2PMOS와 각 소스가 공통접속된 제1NMOS 및 제2NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 컬럼 선택 스위치로부터 순차적으로 비트라인과 드레인이 접속된 제2NMOS를 배치하고, 비트라인과 드레인이 접속된 제2PMOS를 배치하며, 비트라인과 게이트가 접속된 제1PMOS를 배치하고, 비트라인과 게이트가 접속된 제1NMOS를 배치하여, 상기 컬럼 선택 스위치를 기준으로 비트라인과 드레인이 접속된 제2NMOS를 물리적으로 가장 가까이 배치하고, 비트라인과 게이트가 접속된 제1NMOS를 물리적으로 가장 멀리 배치하여 구성한다.
본 발명에서, 상기 컬럼 선택 스위치는 리드 커맨드 활성화 시, 차지 쉐어링에 의해 전위가 상승하는 비트라인과 로컬 입출력 라인을 연결하는 컬럼 선택 스위치인 것을 특징으로 한다.
본 발명에서, 상기 제2NMOS는 리드 커맨드 활성화 시, 로컬 입출력 라인의 전위보다 낮은 비트라인으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인과 드레인이 접속된 제2NMOS의 채널을 통해 차지를 싱크(sink)시키는 것을 특징으로 한다.
본 발명에서, 상기 컬럼 선택 스위치와, 비트라인과 드레인이 접속한 제2NMOS 사이에 비트라인 이퀄라이져 회로를 더 배치하여 구성한다.
그리고, 본 발명은 각 소스가 공통접속된 제1PMOS 및 제2PMOS와 각 소스가 공통접속된 제1NMOS 및 제2NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 컬럼 선택 스위치로부터 비트라인과 게이트가 접속된 제1NMOS를, 비트라인과 드레인이 접속된 제2NMOS보다 물리적으로 더 멀리 배치하여 구성한다.
본 발명에서, 상기 컬럼 선택 스위치는 리드 커맨드 활성화 시, 차지 쉐어링에 의해 전위가 상승하는 비트라인과 로컬 입출력 라인을 연결하는 컬럼 선택 스위치인 것을 특징으로 한다.
본 발명에서, 상기 제2NMOS는 리드 커맨드 활성화 시, 로컬 입출력 라인의 전위보다 낮은 비트라인으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인과 드레인이 접속된 제2NMOS의 채널을 통해 차지를 싱크(sink)시키는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 5 는 본 발명의 일 실시예에 따른 센스 앰프 회로도이다.
도 5 에 도시한 바와 같이, 본 발명은 각 소스가 공통접속된 제1PMOS(P1) 및 제2PMOS(P2)와 각 소스가 공통접속된 제1NMOS(N1) 및 제2NMOS(N2)를 포함하며, 비트라인(BLT)과 상보비트라인(BLB) 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 컬럼 선택 스위치(YS)를 기준으로 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2)를 배치하고, 비트라인(BLT)과 드레인이 접속된 제2PMOS(P2)를 배치하며, 비트라인(BLT)과 게이트가 접속된 제1PMOS(P1)를 배치하고, 비트라인(BLT)과 게이트가 접속된 제1NMOS(N1)를 배치하여 구성한다.
상기 컬럼 선택 스위치(YS)는 리드 커맨드 활성화 시 차지 쉐어링에 의해 전위가 상승하는 비트라인(BLT)과 로컬 입출력 라인(LIOT)을 연결하는 컬럼 선택 스위치(YS)이다.
상기 제2NMOS(N2)는 리드 커맨드 활성화 시 로컬 입출력 라인의 전위보다 낮은 비트라인(BLT)으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2)의 채널을 통해 차지를 싱크(sink)시킨다.
상기 컬럼 선택 스위치(YS)와, 비트라인(BLT)과 드레인이 접속한 제2NMOS(N2) 사이에 비트라인 이퀄라이져 회로(EQ)를 더 배치하여 구성한다.
도 6 은 본 발명의 다른 실시예에 따른 센스 앰프 회로도이다.
도 6 에 도시한 바와 같이, 본 발명은 각 소스가 공통접속된 제1PMOS(P1) 및 제2PMOS(P2)와 각 소스가 공통접속된 제1NMOS(N1) 및 제2NMOS(N2)를 포함하며, 비 트라인(BLT)과 상보비트라인(BLB) 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 컬럼 선택 스위치(YS)로부터 비트라인(BLT)과 게이트가 접속된 제1NMOS(N1)를, 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2)보다 물리적으로 더 멀리 배치하여 구성한다.
상기 컬럼 선택 스위치(YS)는 리드 커맨드 활성화 시 차지 쉐어링에 의해 전위가 상승하는 비트라인(BLT)과 로컬 입출력 라인(LIOT)을 연결하는 컬럼 선택 스위치이다.
상기 제2NMOS(N2)는 리드 커맨드 활성화 시 로컬 입출력 라인(LIOT)의 전위보다 낮은 비트라인(BLT)으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2)의 채널을 통해 차지를 싱크시킨다.
상기 컬럼 선택 스위치(YS)와, 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2) 사이에 비트라인 이퀄라이져 회로(EQ)를 더 배치하여 구성한다.
위와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.
먼저, 비트라인쌍(BLT)(BLB)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcore로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다.
그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BLT)(BLB)의 전위는 각각 코어전압(Vcore)와 접지전압(Vss)으로 변하게 된다.
예를 들어, 셀 데이터가 "0"인 경우 엑티브 신호에 의해 센스 앰프가 동작하면 센스앰프의 제1PMOS(P1)와 제2NMOS(N2)는 턴-온 되고, 제1NMOS(N1)와 제2PMOS(P2)는 턴-오프 된다. 따라서, 비트라인(BLT)는 접지전압으로 변하고, 비트라인(BLB)는 코어전압으로 변한다.
그 이후 리드 커맨드가 입력되면, 컬럼 디코딩 신호에 의해 선택된 컬럼 선택 스위치(YS)가 턴-온되고, 상기 컬럼 선택 스위치의 턴-온으로 로컬 입출력 라인(LIOT) 전위보다 낮은 비트라인(BLT)으로의 차지 쉐어링에 의해 비트라인(BLT)의 전위는 상승한다.
이때, 비트라인(BLB)의 전위는 로컬 입출력 라인(LIOB)과 코어전압 레벨로 동일하므로 변화는 없다.
이렇게 로컬 입출력 라인(LIOT)에서 비트라인(BLT)으로의 차지 쉐어링에 의해 차지가 유입되면 물리적으로 가까운 턴-온 상태의 제2NMOS(N2)의 채널을 통해 즉 소스 노드(CSN)을 통해 차지가 싱크되어 비트라인(BLT)의 전위가 상승하지 않도록 한다.
그리고, 컬럼 선택 스위치(YS)에서 물리적으로 떨어진 제1NMOS(N1)의 게이트 노드 전압 레벨이 감쇄되므로 제1NMOS(N1)은 턴-오프 상태를 안정적으로 유지한다.
위와 같이, 본 발명은 리드 커맨드 활성화 시 차지 쉐어링에 의해 전위가 상승하는 비트라인(BLT)과 로컬 입출력 라인(LIOT)을 연결하는 컬럼 선택 스위치(YS)로부터 비트라인(BLT)과 게이트가 접속된 제1NMOS(N1)를, 비트라인(BLT)과 드레인이 접속된 제2NMOS(N2)보다 물리적으로 더 멀리 배치하여 구성한다.
이러한 트랜지스터의 배치는 비트라인(BLT)으로의 차지 쉐어링에 의해 차지가 유입되면 물리적으로 가까운 턴-온 상태의 제2NMOS(N2)의 채널을 통해 차지를 싱크시켜 비트라인(BLT) 전위가 상승하지 않게 하고, 컬럼 선택 스위치(YS)에서 물리적으로 떨어진 제1NMOS(N1)의 게이트 노드 전압 레벨이 감쇄되어 제1NMOS(N1)은 턴-오프 상태를 안정적으로 유지시킨다.
따라서, 본 발명은 센스 앰프의 트랜지스터 오동작에 의한 데이터 반전 불량을 방지하고, 센스 앰프를 안정적으로 구동시킨다.
상술한 바와 같이, 본 발명은 리드 커맨드 입력 시 로컬 입출력 라인 전위보다 낮은 비트라인으로의 차지 쉐어링에 의해 비트라인의 전위가 상승하여 발생하는 데이터 반전 불량을 방지한다.
또한, 본 발명은 로컬 입출력 라인에 전달되는 신호량이 커지는 효과가 있어 tRCD가 개선된다.

Claims (8)

  1. 각 소스가 공통접속된 제1PMOS 및 제2PMOS와 각 소스가 공통접속된 제1NMOS 및 제2NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서,
    컬럼 선택 스위치로부터 순차적으로 비트라인과 드레인이 접속된 상기 제2NMOS를 배치하고, 비트라인과 드레인이 접속된 상기 제2PMOS를 배치하며, 비트라인과 게이트가 접속된 상기 제1PMOS를 배치하고, 비트라인과 게이트가 접속된 상기 제1NMOS를 배치하여,
    상기 컬럼 선택 스위치를 기준으로 비트라인과 드레인이 접속된 제2NMOS를 물리적으로 가장 가까이 배치하고, 비트라인과 게이트가 접속된 제1NMOS를 물리적으로 가장 멀리 배치하여 구성함을 특징으로 하는 반도체 장치의 센스 앰프.
  2. 제 1 항에 있어서,
    상기 컬럼 선택 스위치는
    리드 커맨드 활성화 시, 차지 쉐어링에 의해 전위가 상승하는 비트라인과 로컬 입출력 라인을 연결하는 컬럼 선택 스위치인 것을 특징으로 하는 반도체 장치의 센스 앰프.
  3. 제 1 항에 있어서,
    상기 제2NMOS는
    리드 커맨드 활성화 시, 로컬 입출력 라인의 전위보다 낮은 비트라인으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인과 드레인이 접속된 제2NMOS의 채널을 통해 차지를 싱크(sink)시키는 것을 특징으로 하는 반도체 장치의 센스 앰프.
  4. 제 1 항에 있어서,
    상기 컬럼 선택 스위치와, 비트라인과 드레인이 접속한 제2NMOS 사이에 비트라인 이퀄라이져 회로를 더 배치하여 구성함을 특징으로 하는 반도체 장치의 센스 앰프.
  5. 각 소스가 공통접속된 제1PMOS 및 제2PMOS와 각 소스가 공통접속된 제1NMOS 및 제2NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서,
    컬럼 선택 스위치로부터 비트라인과 게이트가 접속된 제1NMOS를, 비트라인과 드레인이 접속된 제2NMOS보다 물리적으로 더 멀리 배치하여 구성함을 특징으로 하는 반도체 장치의 센스 앰프.
  6. 제 5 항에 있어서,
    상기 컬럼 선택 스위치는
    리드 커맨드 활성화 시, 차지 쉐어링에 의해 전위가 상승하는 비트라인과 로컬 입출력 라인을 연결하는 컬럼 선택 스위치인 것을 특징으로 하는 반도체 장치의 센스 앰프.
  7. 제 5 항에 있어서,
    상기 제2NMOS는
    리드 커맨드 활성화 시, 로컬 입출력 라인의 전위보다 낮은 비트라인으로의 차지 쉐어링에 의한 차지 유입이 발생하면 비트라인과 드레인이 접속된 제2NMOS의 채널을 통해 차지를 싱크시키는 것을 특징으로 하는 반도체 장치의 센스 앰프.
  8. 제 5 항에 있어서,
    상기 컬럼 선택 스위치와, 비트라인과 드레인이 접속된 제2NMOS 사이에 비트라인 이퀄라이져 회로를 더 배치하여 구성함을 특징으로 하는 반도체 장치의 센스 앰프.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864626B1 (ko) * 2007-04-02 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
US9099191B2 (en) * 2013-06-04 2015-08-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US20230223074A1 (en) * 2022-01-11 2023-07-13 Changxin Memory Technologies, Inc. Readout circuit layout

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869694A (ja) * 1994-08-30 1996-03-12 Nkk Corp センスアンプ
KR100613462B1 (ko) 2005-06-29 2006-08-17 주식회사 하이닉스반도체 반도체 장치의 센스앰프

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8802973A (nl) * 1988-12-02 1990-07-02 Philips Nv Geintegreerde geheugenschakeling.
US5508644A (en) * 1994-09-28 1996-04-16 Motorola, Inc. Sense amplifier for differential voltage detection with low input capacitance
KR100300026B1 (ko) * 1997-11-08 2001-09-03 김영환 블록디코드칼럼선택장치
JPWO2004042821A1 (ja) * 2002-11-08 2006-03-09 株式会社日立製作所 半導体記憶装置
US7133321B2 (en) * 2003-10-09 2006-11-07 Micron Technology, Inc. Sense amplifier circuit
KR100558571B1 (ko) * 2004-03-03 2006-03-13 삼성전자주식회사 반도체 메모리 장치의 전류 센스앰프 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869694A (ja) * 1994-08-30 1996-03-12 Nkk Corp センスアンプ
KR100613462B1 (ko) 2005-06-29 2006-08-17 주식회사 하이닉스반도체 반도체 장치의 센스앰프

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