KR100735009B1 - 소거 시간을 줄일 수 있는 플래시 메모리 장치 - Google Patents

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Abstract

여기에 제공되는 노어 플래시 메모리 장치는 워드라인들 및 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 소거 동작시 상기 워드 라인들을 워드 라인 전압으로 각각 구동하는 행 선택 회로와; 그리고 상기 소거 동작시 상기 워드 라인 전압으로서 소거 전압을 발생하는 소거 전압 발생 회로를 포함하며, 상기 소거 전압 발생 회로는 전원 전압의 변화에 무관하게 일정하게 유지되는 고전압을 공급받고, 상기 소거 동작의 소거 리커버리 구간 동안 상기 워드 라인들로 공급된 상기 소거 전압을 방전하는 방전 회로를 포함한다.

Description

소거 시간을 줄일 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF REDUCING ERASE TIME}
도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 워드 라인 전압 발생 회로를 보여주는 블록도;
도 3은 도 2에 도시된 방전 회로를 보여주는 회로도;
도 4는 도 1에 도시된 행 선택 회로를 보여주는 회로도; 그리고
도 5는 본 발명에 따른 플래시 메모리 장치의 리커버리 시간을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 플래시 메모리 장치 1100 : 메모리 셀 어레이
1200 : 행 선택 회로 1300 : 워드 라인 전압 발생 회로
1400 : 제어 로직 1500 : 벌크 전압 발생 회로
1600 : 열 선택 회로 1700 : 기입 드라이버 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 칩에 공급되는 전원이 차단되더라도 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, 노어 플래시 메모리 장치와 낸드 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
노어 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다. 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입(hot-electron injection)이라 불린다. 노어 플래시 셀을 소거하기 위해서는 제어 게이트와 기판(또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링(Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. 노어 플래시 셀의 소거 동작시, 제어 게이트에는 음의 고전압(예를 들면, -9V)이 인가되고 벌크에는 양의 고전압(예를 들면, 10V)이 인가된다. 노어 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 섹터 내의 메모리 셀들이 모두 동시에 소거된다. 노어 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
노어 플래시 메모리 장치의 소거 절차는, 크게, 프리-프로그램 구간(pre-program interval), 메인 소거 구간(main erase interval), 그리고 포스트-프로그램 구간(post-program interval)으로 구성된다. 프리-프로그램 동작은, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건을 이용하여 수행된다. 이때, 소거될 메모리 셀들이 모두 프리-프로그램된다. 그 다음에, 섹터의 모든 메모리 셀들이 온-셀 상태를 갖도록 메인 소거 동작이 수행된다. 메인 소거 동작이 시작하면, 섹터 내의 모든 메모리 셀들이 동시에 소거된다. 마지막으로, 메인 소거 구간에서 과도하게 소거된 메모리 셀들을 치유하기 위해서, 포스트-프로그램 동작이 수행된다. 포스트-프로그램 동작은 바이어스 조건을 제외하면 프리-프로그램 동작과 동일하게 수행된다.
앞서 언급된 바와 같이, 노어 플래시 메모리 장치의 소거 동작이 여러 구간들로 이루어지기 때문에, 소거 속도는 읽기 속도와 비교하여 볼 때 상대적으로 많이 느리다. 동작 전압이 낮아지는 경우, 모오스 트랜지스터의 게이트 전압 역시 낮아지게 된다. 이는 모오스 트랜지스터의 전류 구동 능력이 저하되게 한다. 전류 구 동 능력이 저하됨에 따라, 소거 동작시 사용되는 전압들을 충/방전하는 데 걸리는 시간이 증가하게 한다. 이는 동작 전압이 낮아짐에 따라 노어 플래시 메모리 장치의 소거 속도가 저하됨을 의미한다.
본 발명의 목적은 소거 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 노어 플래시 메모리 장치는 워드라인들 및 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 소거 동작시 상기 워드 라인들을 워드 라인 전압으로 각각 구동하는 행 선택 회로와; 그리고 상기 소거 동작시 상기 워드 라인 전압으로서 소거 전압을 발생하는 소거 전압 발생 회로를 포함하며, 상기 소거 전압 발생 회로는 전원 전압의 변화에 무관하게 일정하게 유지되는 고전압을 공급받고, 상기 소거 동작의 소거 리커버리 구간 동안 상기 워드 라인들로 공급된 상기 소거 전압을 방전하는 방전 회로를 포함한다.
이 실시예에 있어서, 상기 방전 회로는 상기 고전압을 분배하여 제 1 분배 전압을 출력하는 제 1 전압 분배기와; 상기 소거 리커버리 구간을 나타내는 제어 신호에 의해서 활성화되며, 상기 제 1 분배 전압을 출력하는 제 1 트랜지스터와; 상기 제 1 트랜지스터와 상기 소거 전압 발생 회로의 출력 사이에 연결되며, 상기 제 1 분배 전압을 분배하여 제 2 분배 전압을 출력하는 제 2 전압 분배기와; 그리 고 상기 소거 전압 발생 회로의 출력과 접지 전압 사이에 연결되며, 상기 제 2 분배 전압에 의해서 제어되는 제 2 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터이고 상기 제 2 트랜지스터는 NMOS 트랜지스터이다.
이 실시예에 있어서, 상기 고전압은 상기 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 상기 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트 라인 전압, 또는 상기 전원 전압보다 높고 소거 동작시 벌크로 공급되는 벌크 전압을 포함한다.
본 발명의 다른 특징에 따르면, 노어 플래시 메모리 장치의 소거 전압 발생 회로는 클록 신호에 응답하여 소거 전압을 발생하는 펌프와; 발진 신호를 발생하는 발진기와; 소거 실행 구간 동안 상기 소거 전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 발진 신호를 상기 클록 신호로서 출력하는 레귤레이터와; 전원 전압보다 높고 상기 전원 전압의 변화에 무관하게 일정한 고전압을 분배하여 제 1 분배 전압을 출력하는 제 1 전압 분배기와; 소거 리커버리 구간을 나타내는 제어 신호에 응답하여 상기 제 1 분배 전압을 출력하는 제 1 트랜지스터와; 상기 제 1 스위치와 상기 펌프의 출력 사이에 연결되며, 상기 제 1 분배 전압을 분배하여 제 2 분배 전압을 출력하는 제 2 전압 분배기와; 그리고 상기 펌프의 출력과 접지 전압 사이에 연결되며, 상기 제 2 분배 전압에 의해서 제어되는 제 2 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 고전압은 상기 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 상기 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트 라인 전압, 또는 상기 전원 전압보다 높고 소거 동작시 벌크로 공급되는 벌크 전압을 포함한다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터이고 상기 제 2 트랜지스터는 NMOS 트랜지스터이다.
이 실시예에 있어서, 상기 레귤레이터는 상기 소거 리커버리 구간시 비활성화된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 노어 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 노어 플래시 메모리 장치(1000)는 데이터 정보를 저장하는 메모리 셀 어레이(1100)를 포함한다. 메모리 셀 어레이(1100)는 워드 라인들(WL0∼WLm)(또는 행들)과 비트 라인들(BL0∼BLn)(또는 열들)의 교차 영역들에 각각 배열된 불 휘발성 메모리 셀들(MC)을 포함한다. 각 불 휘발성 메모리 셀(MC)은 1-비트 데이터 또는 2-비트 데이터를 저장한다. 행 선택 회로(1200)는 소거 동작 모드시 워드 라인 전압 발생 회로(1300)로부터 제공되는 소거 전압으로 워드 라인들(WL0∼WLm)을 구동한다. 행 선택 회로(1200)는 프로그램/읽기 동작 모드시 워드 라인들 중 하나를 선택하고 선택된 워드 라인을 워드 라인 전압 발생 회로(1300)로부터 제공되는 프로그램/읽기 전압으로 구동한다. 워드 라인 전압 발생 회로(1300)는 제어 로직(1400)에 의해서 제어되며, 동작 모드에 따라 프로그램/소거/읽기 전압을 발생하도록 구성된다. 제어 로직(1400)은 동작 모드에 따라 노어 플래시 메모리 장치(1000)의 전반적인 동작을 제어한다.
계속해서 도 1을 참조하면, 벌크 전압 발생 회로(1500)는 제어 로직(1400)에 의해서 제어되며, 소거 동작 모드시 메모리 셀 어레이(1100)(또는 섹터)로 벌크 전압을 공급하도록 구성된다. 열 선택 회로(1600)는 각 동작 모드시 입력 어드레스에 따라 비트 라인들(BL0∼BLn)을 정해진 단위로 선택한다. 예를 들면, 프로그램/읽기 동작 모드시, 열 선택 회로(1600)는 입력 어드레스에 따라 비트 라인들(BL0∼BLn)을 정해진 단위로 선택한다. 기입 드라이버 회로(1700)는 프로그램 동작시 외부로부터의 프로그램 데이터에 따라 선택된 비트 라인들을 비트 라인 전압으로 구동한다.
도 2는 도 1에 도시된 워드 라인 전압 발생 회로를 보여주는 블록도이다. 설명에 앞서, 잘 알려진 바와 같이, 소거 동작(즉, 메인 소거 동작)은 소거 실행 구간(erase execution period), 소거 리커버리 구간(erase recovery period)(또는 방전 구간으로 불림), 그리고 소거 검증 구간(erase verify period)으로 구성된다 소거 실행 구간 동안에는 워드 라인들로 소거 전압이 공급된다. 소거 리커버리 구간 동안에는 워드 라인들로 공급된 소거 전압이 방전된다. 소거 검증 구간에는 소거된 메모리 셀들이 요구되는 문턱 전압을 갖는 지의 여부가 판별된다.
본 발명에 따른 워드 라인 전압 발생 회로(1300)는 프로그램 전압 발생 회로, 읽기 전압 발생 회로, 그리고 소거 전압 발생 회로를 포함한다. 도 2에는 단지 소거 전압 발생 회로만이 도시되어 있다.
도 2를 참조하면, 본 발명에 따른 워드 라인 전압 발생 회로(1300)는 소거 동작 모드시 소거 전압(Verase)을 발생하며, 발진기(1310), 레귤레이터(1320), 펌프(1330), 그리고 방전 회로(1340)를 포함한다. 발진기(1310)는 발진 신호(OSC)를 발생하고, 레귤레이터(1320)는 소거 실행 구간 동안 펌프(1330)의 출력 전압(즉, 소거 전압)이 기준 전압보다 높은 지의 여부에 따라 발진 신호(OSC)를 클록 신호(CLK)로서 출력한다. 펌프(1330)는 클록 신호(CLK)에 응답하여 펌핑 동작을 수행하며, 음의 고전압인 소거 전압(Verase)을 발생한다. 소거 리커버리 구간 동안, 레귤레이터(1320)는 발진 신호(OSC)가 클록 신호(CLK)로서 출력되는 것을 차단한다. 이는 펌프(1330)가 동작하지 않음을 의미한다. 방전 회로(1340)는 고전압(VPP)을 공급받고, 제어 신호(nPDIS)에 응답하여 워드 라인에 인가된 소거 전압을 방전시킨 다. 제어 신호(nPDIS)는 소거 실행 구간 다음에 수행되는 소거 리커버리 구간을 나타내는 신호로, 도 1의 제어 로직(1400)으로부터 제공된다. 고전압(VPP)은 전원 전압의 변화(또는 저하)에 관계없이 플래시 메모리 장치 내부에서 생성되는 전압으로, 전원 전압보다 높다. 예를 들면, 고전압(VPP)은 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트 라인 전압, 전원 전압보다 높고 소거 동작시 벌크로 공급되는 벌크 전압, 또는 그와 같은 것을 포함한다.
도 3은 도 2에 도시된 방전 회로를 보여주는 회로도이다. 도 3을 참조하면, 펌프(1330)에 의해서 생성된 소거 전압(Verase)은 소거 실행 구간 동안 행 선택 회로(1200)를 통해 워드 라인(WLi)으로 공급되며, 워드 라인으로 공급된 소거 전압(Verase)은 소거 리커버리 구간 동안 방전 회로(1340)를 통해 접지 전압으로 방전된다. 방전 회로(1340)는 PMOS 트랜지스터(1346), NMOS 트랜지스터(1345), 제 1 전압 분배기(1347), 그리고 제 2 전압 분배기(1348)를 포함한다. 제 1 전압 분배기(1347)는 고전압(VPP)과 접지 전압 사이에 직렬 연결된 제 1 저항기(1341)와 제 2 저항기(1342)로 구성되며, 고전압(VPP)을 분배하여 제 1 분배 전압(Vdiv1)을 출력한다. 고전압(VPP)은 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트 라인 전압, 전원 전압보다 높고 소거 동작시 벌크로 공급되는 벌크 전압, 또는 그와 같은 것을 포함한다. 이러한 전압들은 대응하는 펌프 회로들에 의해서 생성되기 때문에 전원 전압의 변화에 무관하게 일정하게 유지되는 전압들이다. 즉, 전원 전압이 낮아지더라도, 그러한 전압들은 일정하게 유지된다.
계속해서 도 3을 참조하면, PMOS 트랜지스터(1346)는 제 1 전압 분배기(1347)와 제 2 전압 분배기(1347) 사이에 연결되며, 소거 리커버리 구간에서 로우로 활성화되는 제어 신호(nPDIS)에 의해서 제어된다. 제 2 전압 분배기(1348)는 PMOS 트랜지스터(1346)와 소거 전압 라인(1349) 사이에 직렬 연결된 제 3 저항기(1343)와 제 4 저항기(1344)로 구성되며, PMOS 트랜지스터(1346)를 통해 제공되는 제 1 전압 분배기(1347)의 출력 전압(Vdiv1)을 분배하여 제 2 분배 전압(Vdiv2)을 출력한다. NMOS 트랜지스터(1345)는 소거 전압 라인(1349)과 접지 전압 사이에 연결되며, 제 2 전압 분배기(Vdiv2)의 출력 전압(Vdiv2)에 의해서 제어된다.
소거 실행 구간 동안, 소거 전압(Verase)은 행 선택 회로(1200)의 NMOS 트랜지스터(도 4 참조, 제어 신호(nPWLi)에 의해서 제어되는 NMOS 트랜지스터)를 통해 워드 라인으로 공급된다. 행 선택 회로(1200)의 일부가 도 4에 도시되어 있다. 도 4에 도시된 행 선택 회로(1200)는 대한민국특허공개번호 제2004-15901호에 게재되어 있고, 이 출원의 레퍼런스로 포함된다.
회로 동작에 있어서, 소거 동작이 시작되면, 워드 라인 전압 발생 회로(1300)는 소거 전압(Verase)을 생성하고 벌크 전압 발생 회로(1500)는 벌크 전압(Vbulk)을 생성한다. 일단 소거 전압(Verase) 및 벌크 전압(Vbulk)이 대응하는 목표 전압들에 각각 도달하면, 메모리 셀 어레이(1100)의 워드 라인들은 행 선택 회로(1200)를 통해 소거 전압(Verase)으로 구동되고, 메모리 셀 어레이(1100)의 벌크/기판에는 벌크 전압 발생 회로(1500)로부터의 벌크 전압(Vbulk)이 인가된다. 이러 한 바이어스 조건 하에서 메모리 셀들이 소거될 것이다. 소거 실행 구간 동안 제어 신호(nPDIS)가 하이로 비활성화되기 때문에, 방전 회로(1340)의 NMOS 트랜지스터(1345)의 게이트는 저항기(1344)를 통해 소거 전압 라인(1349)에 연결된다. 이는 소거 실행 구간에서 NMOS 트랜지스터(1345)가 턴 오프됨을 의미한다. 소거 실행 구간이 수행된 후, 워드 라인들에 인가된 소거 전압들 및 벌크에 인가된 벌크 전압이 방전된다. 즉, 소거 리커버리 동작이 수행된다.
일단 소거 리커버리 구간에 진입하면, 펌프(1330)의 동작은 레귤레이터(1320)에 의해서 중지된다. 이와 동시에, 제어 신호(nPDIS)가 로우로 활성화된다. 제어 신호(nPDIS)가 로우로 활성화됨에 따라, 제 1 전압 분배기(1347)에 의해서 생성된 전압(Vdiv1)은 PMOS 트랜지스터(1346)를 통해 제 2 전압 분배기(1347)로 공급된다. 제 2 전압 분배기(1347)는 공급된 전압(Vdiv1)을 분배하여 분배 전압(Vdiv2)을 출력한다. 이는 NMOS 트랜지스터(1345)가 약하게 턴 온되게 한다. 턴-온된 트랜지스터(1345)를 통해 소거 전압(Verase)이 방전되기 시작한다. 소거 전압(Verase)이 낮아짐에 따라, NMOS 트랜지스터(1345)의 게이트-소오스 전압이 점차 커진다. 즉, NMOS 트랜지스터(1345)가 충분히 턴 온되며, 그 결과 소거 전압(Verase)이 빠르게 방전된다. 이와 동시에, 벌크 전압(Vbulk)은 벌크 전압 발생 회로(1500)를 통해 방전될 것이다.
방전 회로(1340)의 NMOS 트랜지스터(1345)의 게이트 전압이 전원 전압에 따라 가변되는 경우, 전원 전압이 낮아지면 NMOS 트랜지스터(1345)의 게이트 전압 역시 낮아진다. 이는 전원 전압의 저하에 따라 NMOS 트랜지스터(1345)의 전류 구동 능력이 저하됨을 의미한다. 즉, 전원 전압이 낮아짐에 따라, 소거 리커버리 시간이 증가하게 된다. 하지만, 앞서 설명된 바와 같이, 방전 회로(1340)의 NMOS 트랜지스터(1345)가 전원 전압보다 높고 전원 전압의 저하/변화에 무관하게 일정한 전압에 의해서 제어된다. 이는 방전 회로(1340)의 전류 구동 능력(또는 방전 능력)이 전원 전압의 저하와 관계없이 일정하게 유지됨을 의미한다. 다시 말해서, 전원 전압이 낮아짐에 따라 방전 회로(1340)의 전류 구동 능력(또는 방전 능력)은 낮아지지 않는다. 따라서, 전원 전압이 낮아질 때 생기는 전류 구동 능력의 저하로 인한 소거 시간의 증가(또는 소거 속도의 저하)를 방지할 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치의 경우, 도 5에 도시된 바와 같이, 소거 전압이 -9V이고 전원 전압이 1.4V인 경우, 소거 리커버리 시간은 10㎲보다 짧다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 전원 전압이 낮아질 때 생기는 전류 구동 능력의 저하로 인한 소거 시간의 증가(또는 소거 속도의 저하)를 방지할 수 있다.

Claims (8)

  1. 삭제
  2. 워드라인들 및 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    소거 동작시 사익 워드 라인 전압으로 각각 구동하는 행 선택 회로와;
    상기 소거 동작시 상기 워드 라인 전압으로서 소거 전압을 발생하는 소거 전압 발생회로를 포함하며,
    상기 소거 전압 발생회로는 전원 전압의 변화에 무관하게 일정하게 유지되는 고전압을 공급받고, 상기 소거 동작의 소거 리커버리 구간 동안 상기 워드 라인들로 공급된 상기 소거 전압을 방전하는 방전회로를 포함하되,
    상기 방전 회로는
    상기 고전압을 분배하여 제 1 분배 전압을 출력하는 제 1 전압 분배기와;
    상기 소거 리커버리 구간을 나타내는 제어 신호에 의해서 활성화되며, 상기 제 1 분배 전압을 출력하는 제 1 트랜지스터와;
    상기 제 1 트랜지스터와 상기 소거 전압 발생 회로의 출력 사이에 연결되며, 상기 제 1 분배 전압을 분배하여 제 2 분배 전압을 출력하는 제 2 전압 분배기와; 그리고
    상기 소거 전압 발생 회로의 출력과 접지 전압 사이에 연결되며, 상기 제 2 분배 전압에 의해서 제어되는 제 2 트랜지스터를 포함하되,
    상기 고전압은 상기 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 상기 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트라인 전압, 또는 상기 전원전압보다 높고 소거 동작시 벌크로 공급되는 노어 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고 상기 제 2 트랜지스터는 NMOS 트랜지스터인 노어 플래시 메모리 장치.
  4. 삭제
  5. 노어 플래시 메모리 장치의 소거 전압 발생 회로에 있어서:
    클록 신호에 응답하여 소거 전압을 발생하는 펌프와;
    발진 신호를 발생하는 발진기와;
    소거 실행 구간 동안 상기 소거 전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 발진 신호를 상기 클록 신호로서 출력하는 레귤레이터와;
    전원 전압보다 높고 상기 전원 전압의 변화에 무관하게 일정한 고전압을 분배하여 제 1 분배 전압을 출력하는 제 1 전압 분배기와;
    소거 리커버리 구간을 나타내는 제어 신호에 응답하여 상기 제 1 분배 전압을 출력하는 제 1 트랜지스터와;
    상기 제 1 스위치와 상기 펌프의 출력 사이에 연결되며, 상기 제 1 분배 전압을 분배하여 제 2 분배 전압을 출력하는 제 2 전압 분배기와; 그리고
    상기 펌프의 출력과 접지 전압 사이에 연결되며, 상기 제 2 분배 전압에 의해서 제어되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치의 소거 전압 발생 회로.
  6. 제 5 항에 있어서,
    상기 고전압은 상기 전원 전압보다 높고 읽기 동작시 워드 라인으로 공급되는 읽기 전압, 상기 전원 전압보다 높고 프로그램 동작시 비트 라인으로 공급되는 비트 라인 전압, 또는 상기 전원 전압보다 높고 소거 동작시 벌크로 공급되는 벌크 전압을 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치의 소거 전압 발생 회로.
  7. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 노어 플래시 메모리 장치의 소거 전압 발생 회 로.
  8. 제 5 항에 있어서,
    상기 레귤레이터는 상기 소거 리커버리 구간시 비활성화되는 것을 특징으로 하는 노어 플래시 메모리 장치의 소거 전압 발생 회로.
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