JP2000021186A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去後
に、ビット線コンタクト部とセルＰウエルとの接合の順
方向電流によるラッチアップを防止する。 【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮
遊ゲートおよび制御ゲートを有する不揮発性のメモリセ
ルを少なくとも１つ含むメモリセルユニットと、メモリ
セルユニットが形成されるメモリセルウエルCPWELL、CN
WELLと、メモリセルユニットの一端に接続された第１の
信号線ＢＬi と、メモリセルユニットの他端に接続され
た第２の信号線CELSRCと、メモリセルの記憶データを消
去する際、メモリセルウエルに消去電圧を所定期間印加
して消去動作を行わせた後、第１の信号線および第２の
信号線をフローティング状態にして、メモリセルウエル
の消去電圧を放電させるように制御する制御回路を具備
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、
特にデータ消去制御回路に関するもので、例えばＮＡＮ
Ｄセル型ＥＥＰＲＯＭに使用されるものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして実現されてい
るＮＡＮＤセル型ＥＥＰＲＯＭは、電荷蓄積層としての
浮遊ゲートと制御ゲートが積層されたｎチャネルＦＥＴ
ＭＯＳ構造のメモリセルの複数個を、隣接するセル同士
でソース、ドレインを共有する形で直列接続してＮＡＮ
Ｄセルを構成し、これを１単位としてビット線に接続
し、複数のＮＡＮＤセルを全体として二次元の行列状に
配列したメモリセルアレイを有する。

【０００３】図７（ａ）、（ｂ）は、それぞれ対応して
メモリセルアレイにおける１つのＮＡＮＤセル部分の平
面図と等価回路図を示している。図８（ａ）、（ｂ）
は、それぞれ対応して図７（ａ）中のＡ−Ａ’線、Ｂ−
Ｂ’線に沿う断面図を示している。

【０００４】図７（ａ）、（ｂ）、図８（ａ）、（ｂ）
に示すように、ｐ型シリコン基板１０上のセル形成用の
Ｎ型ウエル（セルＮウエル）１０ａ内のセル形成用のＰ
型ウエル（セルＰウエル）１１内に各メモリセルが形成
されており、上記セルＰウエル１１内の素子分離酸化膜
１２で囲まれた領域にＮＡＮＤセルが形成されている。

【０００５】１つのＮＡＮＤセルに着目すると、本例で
は、８個のメモリセルＭ１〜Ｍ８が直列接続されてい
る。各メモリセルは、セル基板（セルＰウエル１１）上
にゲート絶縁膜１３を介して浮遊ゲート１４i （i=1,2,
…,8）が形成されており、浮遊ゲート１４i 上に浮遊ゲ
ート・制御ゲート間絶縁膜１５を介して制御ゲート１６
i （i=1,2,…,8）が形成されており、セルＰウエル１１
の表層部にソース、ドレインであるｎ+ 型拡散層１９が
形成されており、隣接するセル同士でソース、ドレイン
を共有している。

【０００６】さらに、セルＰウエル１１内には、ＮＡＮ
Ｄセルのドレイン側、ソース側にそれぞれ対応して、メ
モリセルの浮遊ゲート、制御ゲートと同時に形成された
第１の選択ゲート（１４9 、１６9 ）および第２の選択
ゲート（１４10、１６10）が設けられている。

【０００７】なお、前記制御ゲート１６i は、それぞれ
行方向に連続的に配設された制御ゲート線（ワード線）
ＣＧi （i=1,2,…,8）の一部として形成されている。ま
た、前記第１の選択ゲート（１４9 、１６9 ）は、行方
向に連続的に配設された第１の選択ゲート線ＳＧ1 の一
部として形成されており、前記第２の選択ゲート（１４
10、１６10）も、行方向に連続的に配設された第２の選
択ゲート線ＳＧ2 の一部として形成されている。

【０００８】そして、上記のように素子形成後の基板上
はＣＶＤ酸化膜１７により覆われ、この上にビット線１
８が配設されている。図９は、ＮＡＮＤセルがマトリク
ス状に配列されたメモリセルアレイの等価回路を示して
いる。

【０００９】ソース線は例えば６４本のビット線毎につ
き１箇所でコンタクトを介してＡｌ、ポリシリコンなど
の基準電位配線に接続されており、この基準電位配線は
周辺回路（図示せず）に接続される。

【００１０】メモリセルの制御ゲート線ＣＧi および第
１の選択ゲート線ＳＧ1 、第２の選択ゲート線ＳＧ2
は、前述したようにそれぞれ行方向に連続的に配設され
ている。ここで、通常、制御ゲート線ＣＧi の１本に共
通に接続されている同一行のメモリセルの集合を１ペー
ジと呼び、ドレイン側の選択ゲート（第１の選択ゲー
ト）およびソース側の選択ゲート（第２の選択ゲート）
の１組によって挟まれたページの集合を１ＮＡＮＤブロ
ックまたは単に１ブロックと呼ぶ。

【００１１】なお、上記１ページは、例えば２５６バイ
ト分（２５６×８個）のメモリセルから構成され、１ペ
ージ分のメモリセルはほぼ同時に書込み（ページ書込
み）が行われる。

【００１２】つまり、ＥＥＰＲＯＭは、ＤＲＡＭなどと
比べて書込み／消去などの動作が遅いので、高速な書込
み／読み出しを行うためにページ書込み方式やページ読
み出し方式を採用することが多い。

【００１３】ページ書込み方式は、同一行線に接続され
ている複数のメモリセルのそれぞれに同時に複数の列線
から書込みデータを書込む（ページ単位で書込む）方式
である。また、前記ページ読み出し方式は、同一行線に
接続されている複数のメモリセルからそれぞれの記憶デ
ータを同時に複数の列線に読み出してセンス増幅する
（ページ単位で読みだす）方式である。

【００１４】また、前記１ブロックは、例えば２０４８
バイト分（２０４８×８個）のメモリセルから構成さ
れ、１ブロック分のメモリセルはほぼ同時に消去（ブロ
ック消去）される。

【００１５】図１０は、ＮＡＮＤ型ＥＥＰＲＯＭのウエ
ル構成の一例を示す断面図である。メモリセルは、Ｐ基
板１０上のセルＮウエル１０ａ内のセルＰウエル１１に
形成されており、セルＰウエル１１とセルＮウエル１０
ａは同電位に設定される。電源電圧よりも高い電圧が印
加される高電圧ＮチャネルトランジスタはＰ基板１０上
に形成され、低電圧ＮチャネルトランジスタはＰ基板１
０上のＰウエル１０ｂに形成され、低電圧Ｐチャネルト
ランジスタはＰ基板１０上のＮウエル１０ｃに形成され
る。

【００１６】次に、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書
込み動作、データ消去動作、データ読み出し動作の原理
について簡単に説明する。 （１）データ書込み時には、ビット線にはデータに応じ
て０Ｖ（“１”書込み）または電源電圧Ｖcc（“０”書
込み）を印加し、ＮＡＮＤセル一端側のビット線に接続
されている第１の選択ゲートの選択ゲート線ＳＧ1 には
Ｖcc、ＮＡＮＤセル他端側のソース線に接続されている
第２の選択ゲートの選択ゲート線ＳＧ2には０Ｖを印加
する。

【００１７】この時、“１”書込みのセルは、対応する
第１の選択ゲートがオンになり、これを介してビット線
から０Ｖがチャネルに伝達される。これに対して、
“０”書込みのセルは、対応する第１の選択ゲートがオ
フになり、“０”書込みのセルのチャネルはＶcc−Ｖth
sg（Ｖthsgは第１の選択ゲートの閾値電圧）になり、フ
ローティング状態になる。あるいは、書込みを行うセル
よりもビット線側のセルの閾値が正電圧Ｖthcellを持つ
場合には、“０”書込みのセルのチャネルはＶcc−Ｖth
cellになる。

【００１８】その後、選択されたメモリセル（選択セ
ル）に対応する制御ゲート線ＣＧi には昇圧された書込
み電圧Ｖpp（＝２０Ｖ程度）を印加し、選択されなかっ
た他のメモリセル（非選択セル）に対応する制御ゲート
線ＣＧi には中間電位Ｖpass（＝１０Ｖ程度）を印加す
る。

【００１９】その結果、“１”書込みの選択セルは、チ
ャネルの電位が０Ｖなので浮遊ゲート・基板（セルＰウ
エル）間に高電圧がかかり、基板から浮遊ゲートに電子
がトンネル注入されて閾値電圧が正方向に移動する。

【００２０】これに対して、“０”書込みの選択セル
は、チャネルがフローティングであるので、書込み電圧
Ｖppが印加された制御ゲートとの間の容量結合でチャネ
ルは中間電位になり、電子の注入が行われない。

【００２１】なお、非選択セルは、対応する制御ゲート
に中間電位Ｖpassが印加されているので、電子の注入は
行われない。 （２）データ消去時には、ビット線、ソース線をフロー
ティング状態にし、消去を行う選択ブロックの全ての制
御ゲートを０Ｖとし、消去を行わない非選択ブロックの
全ての制御ゲートはフローティング状態にし、セルＰウ
エルおよびセルＮウエルに昇圧された消去電圧Ｖppe
（２０Ｖ程度）を印加する。

【００２２】この時、消去を行う選択ブロックのメモリ
セルは、セルウエル電圧Ｖppe と制御ゲート電圧（０
Ｖ）とによって浮遊ゲートの電子がウエルに放出され、
閾値電圧が負方向に移動することにより、ブロック単位
でほぼ同時に消去される。

【００２３】これに対して、消去を行わない非選択ブロ
ックのメモリセルは、フローティング状態の制御ゲート
がセルＰウエルとの間の容量結合でＶppe に昇圧され、
制御ゲート、セルＰウエルともに消去電圧Ｖppe である
ので消去は行われない。

【００２４】（３）データ読み出し時には、ビット線を
プリチャージした後にフローティング状態にし、選択セ
ルの制御ゲートを０Ｖ、それ以外の非選択セルの制御ゲ
ート、第１、第２の選択ゲートを電源電圧Ｖcc（たとえ
ば３Ｖ）、ソース線を０Ｖにして、選択セルで電流が流
れるか否かを検出することにより行われる。

【００２５】即ち、選択セルの記憶データが“１”（セ
ルの閾値Ｖth＞０）であれば、選択セルはオフになり、
それに連なるビット線はプリチャージ電位を保つが、選
択セルの記憶データが“０”（セルの閾値Ｖth＜０）で
あれば、選択セルはオンし、それに連なるビット線はプ
リチャージ電位からΔＶだけ下がる。

【００２６】これらのビット線電位をセンスアンプで検
出することによって、選択セルのデータが読み出され
る。ところで、従来のデータ消去方法では、消去電圧Ｖ
ppe （２０Ｖ程度）を印加する際に、前述したようにビ
ット線、ソース線、消去を行わない非選択ブロックの制
御ゲートをフローティング状態にしてから、セルＰウエ
ル１１、セルＮウエル１０ａに消去電圧を印加する。

【００２７】その結果、ビット線、ソース線、非選択ブ
ロックの制御ゲートはセルウエルを通じてＶppe あるい
はＶppe から１Ｖ程度低い電圧に昇圧される。一方、デ
ータ消去後は、データ書込み後の書込みリセット、デー
タ読み出し後の読み出しリセットと同様に消去リセット
を行っている。

【００２８】この消去リセットは、ビット線にセンスア
ンプを接続し、ソース線にソース線バイアス回路を接続
し、セルウエルにセルウエルバイアス回路を接続するこ
とによって、ビット線、ソース線、セルウエルから同時
に放電させる。つまり、センスアンプによりビット線を
放電させ、ソース線バイアス回路によりソース線を放電
させ、セルウエルバイアス回路によりセルウエルを放電
させる。

【００２９】この時、ビット線、ソース線、セルウエル
はそれぞれ別々の回路で放電するので、ビット線、ソー
ス線、セルウエルのそれぞれの放電時間が異なる。例え
ばビット線は２μｓで放電するが、セルウエルは３０μ
ｓで放電する。

【００３０】この場合、ビット線の放電がセルウエルの
放電よりも先に完了するので、ビット線がセルウエルよ
りも先に低電圧になり、図８（ａ）中に示すビット線コ
ンタクト部のｎ+ 拡散領域１９とセルＰウエル１１との
接合からなるｐｎダイオードが順バイアスになり、この
ｐｎダイオードに順方向電流が流れ、結果として、ラッ
チアップが生じるという問題がある。

【００３１】図１１は、メモリセルの一部およびその制
御ゲートに接続されているロウデコーダの一部を示す断
面図である。ロウデコーダ内のトランスファゲート用の
ＮＭＯＳトランジスタは、Ｐ基板１０上に形成されてお
り、そのドレインノードＮwl（ｎ+ 拡散領域）はメモリ
セルの制御ゲート１６に接続されている。

【００３２】データ消去時には、選択セルに接続されて
いるロウデコーダ内のトランスファゲート用のＮＭＯＳ
トランジスタは、ゲートＧにＶccが供給されており、ソ
ースＳは周辺回路で接地されており、オン状態になって
選択セルの制御ゲート１６に０Ｖを供給する。

【００３３】データ消去後に消去リセットを行う際、前
記したようにセルウエルバイアス回路によりセルウエル
を放電させる時、消去電圧の放電を急速に行うと、選択
セルの制御ゲート１６もセルウエルとの容量結合により
０Ｖから負方向に引かれる。その結果、前記ドレインノ
ードＮwlが負電圧になり、このドレインノードＮwlとＰ
基板１０間のｐｎダイオードがオンし、このｐｎダイオ
ードに順方向電流が流れ、結果として、ラッチアップが
生じるという問題がある。

【００３４】

【発明が解決しようとする課題】上記したように従来の
ＮＡＮＤセル型ＥＥＰＲＯＭは、データ消去後に消去リ
セットを行う際、ビット線の放電がセルウエルの放電よ
りも先に完了するので、ビット線コンタクト部のｎ+ 拡
散領域とセルＰウエルとの接合からなるｐｎダイオード
に順方向電流が流れ、ラッチアップが生じるという問題
があった。

【００３５】また、データ消去後に消去リセットを行う
際、消去電圧の放電を急速に行うと、ロウデコーダ内の
トランスファゲート用のＮＭＯＳトランジスタのドレイ
ンノードが負電位になり、このノードとＰ基板間のｐｎ
ダイオードに順方向電流が流れ、結果として、ラッチア
ップが生じるという問題があった。

【００３６】本発明は上記の問題点を解決すべくなされ
たもので、データ消去後において、ビット線コンタクト
部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎ
ダイオードに順方向電流が流れることによるラッチアッ
プの発生、さらにはロウデコーダ内のトランスファゲー
ト用のＮＭＯＳトランジスタのドレインノードとＰ基板
間のｐｎダイオードに順方向電流が流れることによるラ
ッチアップの発生を防止し得る不揮発性半導体記憶装置
を提供することを目的とする。

【００３７】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、不揮発性のメモリセルを少なくとも１つ含
むメモリセルユニットと、前記メモリセルユニットが形
成されるメモリセルウエルと、前記メモリセルユニット
の一端に接続された第１の信号線と、前記メモリセルユ
ニットの他端に接続された第２の信号線と、前記メモリ
セルの記憶データを消去する際、前記メモリセルウエル
に消去電圧を所定期間印加して消去動作を行わせた後、
前記第１の信号線および第２の信号線をフローティング
状態にして前記メモリセルウエルの消去電圧を放電させ
るように制御する消去制御手段とを具備することを特徴
とする。

【００３８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図６は、本発明の
第１実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭの構成お
よび動作波形の一例を示している。

【００３９】図１は、第１実施例のＮＡＮＤセル型ＥＥ
ＰＲＯＭのブロック構成を示す。図１中、１はメモリセ
ルアレイ、２はデータ書込み／読み出しを行うためのセ
ンスアンプ兼データラッチ回路である。３はワード線選
択を行うロウデコーダ、４はビット線選択を行うカラム
デコーダ、５はアドレスバッファ、６はＩ/ Ｏセンスア
ンプ、７はデータ入出力バッファである。

【００４０】８は基板電位制御回路、９ａは消去電圧を
発生してメモリセルアレイ１のメモリセルウエルに選択
的に印加する消去用昇圧回路、９ｂは書込み電圧を発生
してロウデコーダ３に供給する書込み用昇圧回路、９ｃ
は読み出し電圧を発生してロウデコーダ３に供給する読
み出し用昇圧回路である。また、図１には示していない
が、後述するようなセルソース線バイアス回路、セルウ
エルバイアス回路なども設けられている。

【００４１】このＮＡＮＤセル型ＥＥＰＲＯＭの構成
は、図７乃至図１１を参照して前述した従来例の構成と
比べて、基本的には同様であり、ＮＡＮＤセルのセルト
ランジスタ数が８から１６に変更されている点と、メモ
リセルの記憶データを消去する際、メモリセルウエルに
消去電圧を所定期間印加して消去動作を行わせた後、ビ
ット線およびセルソース線の電圧を放電させずにメモリ
セルウエルの電圧を放電させるように構成されている点
が異なる。

【００４２】上記ビット線、セルソース線および消去を
行わない非選択ブロックの全ての制御ゲートの電圧を放
電させない方法の一例として、ビット線、セルソース
線、消去を行わない非選択ブロックの全ての制御ゲート
をフローティング状態のままにして（従来のような消去
リセットを行わないで）、セルウエルの消去電圧を放電
させている。

【００４３】次に、本例のＮＡＮＤ型ＥＥＰＲＯＭのデ
ータ消去動作の概要を説明する。 （１）データ消去時には、前述した従来例のデータ消去
時と同様に、ビット線、ソース線をフローティング状態
にし、消去を行う選択ブロック（消去選択ブロック）の
全ての制御ゲートを消去制御ゲート電圧（０Ｖ）に設定
し、消去を行わない非選択ブロック（消去非選択ブロッ
ク）の全ての制御ゲートはフローティング状態にし、昇
圧された消去電圧Ｖppe （２０Ｖ程度）をセルＰウエル
１１およびセルＮウエル１０ａに印加する。

【００４４】これにより、前記ビット線、ソース線およ
び消去非選択ブロックの全ての制御ゲートは、Ｖppe あ
るいはＶppe から１Ｖ程度低い電圧に昇圧される。この
時、消去選択ブロックのメモリセルは、前記Ｖppe が印
加されているセルウエルの電圧と前記０Ｖに設定されて
いる制御ゲートの電圧とによって浮遊ゲートの電子がウ
エルに放出され、セル閾値電圧が負方向に移動すること
により、消去選択ブロック単位でほぼ同時に消去され
る。

【００４５】これに対して、消去非選択ブロックのメモ
リセルは、前記したようにセルＰウエル１１との間の容
量結合によりＶppe あるいはＶppe から１〜２Ｖ程度低
い電圧に昇圧されているフローティング状態の制御ゲー
トとセルＰウエル１１との間に所要の消去電圧が印加さ
れないので消去は行われない。

【００４６】（２）データ消去の終了後、ビット線、ソ
ース線および消去非選択ブロックの制御ゲートをフロー
ティング状態に制御したまま、前述したセルウエルバイ
アス回路のウエル放電回路をオン状態に制御してセルウ
エルから消去電圧Ｖppe を放電させる。

【００４７】この場合、ビット線およびソース線はフロ
ーティング状態であるので、セルウエルよりも先に放電
することはなく、セルウエルよりも低電位になることは
ないので、図８中のビット線コンタクト部（ｎ+ 拡散領
域）１９とセルＰウエル１１との接合からなるｐｎダイ
オードがオンすることがなく、従来例で述べたようなラ
ッチアップ（スナップバック）も生じない。

【００４８】また、前記セルウエルバイアス回路のウエ
ル放電回路を構成するトランジスタは、オン状態の時に
飽和領域で動作するので、定電流が流れる。従って、前
記データ消去後にセルウエルの消去電圧が急速に低下す
ることはない。

【００４９】その結果、図１１を参照して前述したよう
な消去選択ブロックの制御ゲート１６がセルウエルとの
容量結合により負電圧になることはなく、ロウデコーダ
内のトランスファゲート用トランジスタのドレインノー
ドＮｗｌとＰ基板１０との間のｐｎダイオードが導通す
ることもなく、従来例で説明したようなラッチアップが
生じることはない。

【００５０】図２は、図１中のメモリセルアレイ１にお
ける所定数の複数のカラムのビット線ＢＬi （例えば２
本分のビット線ＢＬ0 、ＢＬ1 ）に対応するセンスアン
プ兼データラッチ回路周辺のコア回路の一例を示してい
る。

【００５１】図２において、ＭＣi （i=0,1 ）はメモリ
セルアレイ部のビット線ＢＬi に接続されたＮＡＮＤ型
メモリセル、ＣＧ1 〜ＣＧ16は上記ＮＡＮＤ型メモリセ
ルＭＣi のセルトランジスタの各制御ゲートに接続され
ている制御ゲート線（ワード線）、ＳＧ1CおよびＳＧ2
は選択ゲート線、CELSRCはセルソース線である。

【００５２】ＴＮi0（i=0,1 ）は前記ビット線ＢＬi の
一端側に挿入接続されているトランスファゲート用のト
ランジスタ、ＴＮi1（i=0,1 ）は前記ビット線ＢＬi の
他端側に挿入接続されているトランスファゲート用のト
ランジスタである。そして、前記ビット線ＢＬi は、所
定数の複数カラム毎に各一端側同士、各他端側同士が共
通に接続されている。

【００５３】上記トランスファゲート用のトランジスタ
ＴＮi0、ＴＮi1は、電源電位Ｖccよりも高い電圧を印加
できる高電圧エンハンスメントＮチャネル（ＨＮＥ）型
のトランジスタが用いられており、その閾値電圧は０．
６Ｖ程度である。

【００５４】なお、BLCRL は、前記共通に接続されたビ
ット線ＢＬi の各一端側に印加される制御信号であり、
BLCU0 およびBLCU1 は、前記トランジスタＴＮi0の各ゲ
ートに対応して供給される制御信号であり、BLTR0 およ
びBLTR1 は、前記トランジスタＴＮi1の各ゲートに対応
して供給される制御信号である。

【００５５】また、ＳＡはビット線電位センスノードＢ
Ｎに接続されているセンスアンプ、ＩＯ、／ＩＯは一対
の入出力線、ＣＳ、／ＣＳは前記センスアンプＳＡの一
対の出力ノードと前記一対の入出力線ＩＯ、／ＩＯとの
間に接続され、カラム選択線ＣＳＬによりスイッチ制御
される一対のカラム選択スイッチ用トランジスタであ
る。

【００５６】なお、BLPRE 、BLCD、BLCLAMP 、BLSEN0、
BLSEN1、SAPRST、SAP は前記センスアンプＳＡに供給さ
れる制御信号あるいは制御電圧であり、Ｖccはメモリチ
ップの内部電源電圧である。

【００５７】前記センスアンプＳＡは、プリチャージ制
御信号BLPRE に基づいてビット線電位センスノードＢＮ
を所定期間に充電するためのＮチャネルトランジスタＮ
２と、前記ビット線電位センスノードＢＮに読み出され
たメモリセルデータをラッチするラッチ回路ＬＴと、前
記センスノードＢＮと前記ラッチ回路ＬＴの第２の記憶
ノードＱとの間に挿入され、制御信号BLCDによりゲート
駆動されるトランスファーゲート用のＮＭＯＳトランジ
スタＮ４と、前記ラッチ回路ＬＴの第１の記憶ノード／
Ｑと接地ノードとの間に接続され、ゲートに所定期間印
加される第１のデータラッチ制御信号BLSEN0によりオン
状態に制御されるラッチ回路強制反転制御用のＮＭＯＳ
トランジスタＮ５と、前記ラッチ回路ＬＴの第１の記憶
ノード／Ｑと接地ノードとの間で前記ＮＭＯＳトランジ
スタＮ５に直列に接続され、ゲートが前記センスノード
ＢＮに接続されたセンス用のＮＭＯＳトランジスタＮ７
と、前記ラッチ回路ＬＴの第２の記憶ノードＱと接地ノ
ードとの間で前記ＮＭＯＳトランジスタＮ７に直列に接
続され、ゲートに所定期間印加される第２のデータラッ
チ制御信号（逆読み出しラッチ制御信号）BLSEN1により
オン状態に制御される逆読み出しラッチ制御用のＮＭＯ
ＳトランジスタＮ６と、前記ビット線電位センスコード
ＢＮと前記センス用のＮＭＯＳトランジスタＮ７のゲー
トとの間に接続され、ゲートに制御電圧BLCLAMP が与え
られるビット線電位クランプ用のＮチャネルトランジス
タＮ１と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑ
を制御信号SAPRSTに基づいて所定期間にリセットするＮ
チャネルトランジスタＮ３と、前記センス用のＮＭＯＳ
トランジスタＮ７のゲートと接地ノードとの間に接続さ
れたキャパシタＣ１とを具備する。

【００５８】前記ラッチ回路ＬＴは、２個のＣＭＯＳイ
ンバータ回路の互いの入力ノードと出力ノードが交差接
続された（逆並列接続された）フリップフロップ回路
と、このフリップフロップ回路の電源ノード側に直列に
挿入され、センスアンプ駆動制御信号SAP により活性化
制御されるセンスアンプイネーブル制御用の２個のＰＭ
ＯＳトランジスタからなる。

【００５９】この場合、一方のＣＭＯＳインバータ回路
の入力ノード（第１の記憶ノード／Ｑ）と他方のＣＭＯ
Ｓインバータ回路の入力ノード（第２の記憶ノードＱ）
は、前記一対のカラム選択スイッチ用トランジスタ／Ｃ
Ｓ、ＣＳを介して一対の入出力線／ＩＯ、ＩＯに接続さ
れている。

【００６０】ここで、図１のＥＥＰＲＯＭの読み出し動
作時、消去動作時、書込み動作時における図２の回路の
動作について説明しておく。ＥＥＰＲＯＭの通常の読み
出し時には、まず、センスノードＢＮを電源電位Ｖccに
プリチャージし、特定の制御ゲート線ＣＧi （i=1,2,…
16）を選択し、この特定の制御ゲート線ＣＧi に接続さ
れている複数のセルトランジスタの各データに応じて決
まる各ビット線ＢＬi の電位を前記センスアンプＳＡに
よりセンス増幅する。

【００６１】このセンスアンプＳＡにおいては、まず、
トランジスタＮ３とＮ４を所定期間オンさせてラッチ回
路ＬＴをリセットし、ノードＱを“Ｌ”、ノード／Ｑを
“Ｈ”にする。続いて、トランジスタＮ２でセンスノー
ドＢＮを充電後、ビット線はフローティングになり、次
いでセルトランジスタの閾値状態によって生じるセル電
流Ｉcellでビット線を放電させ、メモリセルのデータに
応じて所定時間後にトランジスタＮ７をオン／オフさせ
る。

【００６２】この場合、ＮＡＮＤセルから“０”データ
がセンスノードＢＮに読み出された時には、セル電流が
流れるのでビット線電位が低下し、トランジスタＮ７は
オフであり、ノード／Ｑはラッチ回路ＬＴのリセット状
態の“Ｈ”のままとなる。

【００６３】逆に、ＮＡＮＤセルから“１”データがセ
ンスノードＢＮに読み出された時には、セル電流は流れ
ないのでビット線電位は“Ｈ”に保たれ、トランジスタ
Ｎ７がオンになり、ラッチ回路ＬＴの記憶データが強制
反転され、ノード／Ｑは“Ｌ”、ノードＱを“Ｈ”にな
る。選択されたカラムに対応するラッチ回路ＬＴのノー
ドＱのデータは入出力線ＩＯ、／ＩＯに読み出される。

【００６４】ＥＥＰＲＯＭの消去時には、センスアンプ
は消去ベリファイ読み出し動作に使用される。この時、
センスアンプは前記通常の読み出し時と同じ順序で動作
し、セルトランジスタが消去されていれば（“０”デー
タの場合）、ノード／Ｑは“Ｈ”、ノードＱは“Ｌ”と
なる。逆に、セルトランジスタが消去できていなければ
（“１”データの場合）、ノード／Ｑは“Ｌ”、ノード
Ｑは“Ｈ”となる。このデータをもとに、同時に動作し
ている全てのセンスアンプＳＡのノードＱが１つでも
“Ｈ”となると消去不完全であるので、再度消去に入る
ための信号を出し再度消去する。

【００６５】ＥＥＰＲＯＭの書込み時には、書込み／非
書込みのデータを入力することにより、選択されたカラ
ムに対応するラッチ回路ＬＴのノードＱに一対の入出力
線／ＩＯ、ＩＯから一対のカラム選択スイッチ用トラン
ジスタ／ＣＳ、ＣＳを介してデータが入力される。

【００６６】もし、“１”データ入力であればノードＱ
には“Ｌ”、“０”データ入力であればノードＱには
“Ｈ”が入る。トランジスタＮ４がオン状態に制御され
ると、上記ノードＱのデータが上記トランジスタＮ４を
通じてセンスノードＢＮに転送される。書込み時には選
択ＮＡＮＤセル内のチャネルは中間電位にブートされて
いるので、ビット線ＢＬに“Ｌ”データが転送された場
合には書き込まれるが、“Ｈ”データが転送された場合
には書込みがされない。

【００６７】なお、ＥＥＰＲＯＭは、高速動作および高
信頼性を得るために、書込み後のセルトランジスタの閾
値分布を狭く制御する必要があり、書込みを行う度に書
き込まれた内容を読み出し（書込みベリファイ読み出
し）、書き込むべき内容と比較し、書き込まれた内容が
不十分であればさらに書込みを続け、書き込まれた内容
が書き込むべき内容と一致したことを確認すれば書込み
を終了する。

【００６８】このような書込みベリファイ読み出しに際
して、ラッチ回路ＬＴのリセット動作を行なわず、書込
みデータをセンスアンプＳＡに残したまま読み出しを行
なう。この読み出し動作は、リセット動作がないこと以
外は前記通常の読み出し時の動作と同じである。

【００６９】従って、書き込まないセルおよび書き込ま
れたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”
になり、書込みが完了していないセルに対応するラッチ
回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱ
のデータをそのまま用いて再度書込み動作を行なうこと
により、書込み未完了のセルのみを書き込むことができ
る。

【００７０】また、通常の読み出し時には選択ワード線
に０Ｖを印加するのに対して、書込みベリファイ読み出
し時には、選択ワード線にベリファイ電圧Ｖref(＞０
Ｖ) を印加する。このため、０ＶからＶref の間の閾値
となるセルトランジスタをさらに再書込みし、書込み閾
値分布の最小値がベリファイ電圧Ｖref 以上となるまで
書き込むことにより、読み出し電圧に対する書込みのば
らつきのマージンをとっている。

【００７１】図３は、図１中のロウデコーダ３およびメ
モリセルアレイの一部を示している。図３において、Ｎ
ＢＬＫ１はＮＡＮＤブロック１のＮＡＮＤセル群、ＢＲ
Ｄ１はＮＡＮＤブロック１のＮＡＮＤセル群を選択制御
するための第１のブロックロウデコーダ、ＣＧ1 〜ＣＧ
16はブロック１のＮＡＮＤセル群の各行の制御ゲート線
（ワード線）、ＳＧ１はブロック１のＮＡＮＤセル群の
ビット線側の選択ゲートのゲート線、ＳＧ２はブロック
１のＮＡＮＤセル群のソース線側の選択ゲートのゲート
線である。

【００７２】ＨＮ1 〜ＨＮ16はそれぞれ前記制御ゲート
線ＣＧ1 〜ＣＧ16に接続されたトランスファゲートであ
り、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上記トランスファゲ
ートＨＮ1 〜ＨＮ16を介して前記制御ゲート線ＣＧ1 〜
ＣＧ16を選択駆動するための駆動信号である。

【００７３】ＨＮ0 は前記ビット線側の選択ゲートのゲ
ート線ＳＧ１に接続されたトランスファゲートであり、
ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲ
ート線ＳＧ１を選択駆動するための駆動信号である。

【００７４】ＨＮ17は前記ソース線側の選択ゲートのゲ
ート線ＳＧ２に接続されたトランスファゲートであり、
ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲ
ート線ＳＧ２を選択駆動するための駆動信号である。

【００７５】上記各トランスファゲートＨＮ0 〜ＨＮ17
は、各ゲートに対応して前記第１のブロックロウデコー
ダＢＲＤ１の出力信号（ブロック１駆動信号BLKDRV1 ）
が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ
17は、ＨＮＥ型のトランジスタが用いられており、その
閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖ
が印加される場合にはオフになる。

【００７６】一方、ＮＢＬＫ２はＮＡＮＤブロック２の
ＮＡＮＤセル群、ＢＲＤ２はＮＡＮＤブロック２のＮＡ
ＮＤセル群を選択制御するための第２のブロックロウデ
コーダ、ＳＧ１はブロック２のＮＡＮＤセル群のビット
線側の選択ゲートのゲート線、ＳＧ３はブロック２のＮ
ＡＮＤセル群のソース線側の選択ゲートのゲート線であ
る。

【００７７】ＨＮ1 〜ＨＮ16はそれぞれブロック２のＮ
ＡＮＤセル群の各行の制御ゲート線に接続されたトラン
スファゲートであり、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上
記トランスファゲートＨＮ1 〜ＨＮ16を介して前記制御
ゲート線を選択駆動するための駆動信号である。

【００７８】ＨＮ0 は前記ビット線側の選択ゲートのゲ
ート線ＳＧ１に接続されたトランスファゲートであり、
ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲ
ート線ＳＧ１を選択駆動するための駆動信号である。

【００７９】ＨＮ17は前記ソース線側の選択ゲートのゲ
ート線ＳＧ３に接続されたトランスファゲートであり、
ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲ
ート線ＳＧ３を選択駆動するための駆動信号である。

【００８０】上記各トランスファゲートＨＮ0 〜ＨＮ17
は、各ゲートに対応して前記第２のブロックロウデコー
ダＢＲＤ２の出力信号（ブロック２駆動信号BLKDRV2 ）
が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ
17は、ＨＮＥ型のトランジスタが用いられており、その
閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖ
が印加される場合にはオフになる。

【００８１】前記第１のブロックロウデコーダＢＲＤ１
は、ブロックアドレス信号をデコードしてブロック選択
信号RDECI1（選択時にＶcc、非選択時にＶss）を出力す
るブロックアドレス選択回路３１１と、上記ブロック選
択信号RDECI1とロウデコード信号OSCRD との論理積をと
るナンド回路３１２と、このナンド回路３１２の出力に
応じて前記ブロック１駆動信号BLKDRV1 を出力するブロ
ック駆動回路３１３とを有する。

【００８２】上記と同様に、前記第２のブロックロウデ
コーダＢＲＤ２は、ブロックアドレス信号をデコードし
てブロック２選択信号RDECI2（選択時にＶcc、非選択時
にＶss）を出力するブロックアドレス選択回路３２１
と、上記ブロック２選択信号RDECI2とロウデコード信号
OSCRD との論理積をとるナンド回路３２２と、このナン
ド回路３２２の出力に応じて前記ブロック２駆動信号BL
KDRV2 を出力するブロック駆動回路３２３とを有する。

【００８３】前記各ブロックロウデコーダＢＲＤ１およ
びＢＲＤ２において、ブロック駆動回路３１３、３２３
は、インバータ回路ＩＶ、ＨＮＥ型のトランジスタＨ
Ｎ、閾値電圧が０Ｖ程度の高電圧イントリンシックＮチ
ャネル（ＨＮＩ）型のトランジスタＨＮＩ、閾値電圧が
−１Ｖ程度の高電圧デプレションＮチャネル（ＨＮＤ）
型のトランジスタＨＮＤ、ＨＮＤ型トランジスタのドレ
イン・ソース同士を短絡接続したＭＯＳキャパシタから
なる。

【００８４】前記トランジスタＨＮＤは、その閾値電圧
が−１Ｖ程度であるので、そのゲート、ドレインをＶcc
にすると、ソースにＶccを転送でき、また、そのゲート
を０Ｖにすると、ソース・ドレインの電圧がＶccの条件
でオフする。

【００８５】また、図３において、ＮＡＮＤブロック１
のビット線側選択ゲートのゲート線ＳＧ１とＮＡＮＤブ
ロック２のビット線側選択ゲートのゲート線ＳＧ１とは
相互に接続されており、このゲート線相互接続ノードと
ＳＧＤＳノードとの間にはＨＮＥ型の２個のトランジス
タＨＮが接続されており、この２個のトランジスタＨＮ
の各ゲートに対応して前記ブロック１選択信号RDECI1お
よびブロック２選択信号RDECI2が印加される。

【００８６】また、前記ＮＡＮＤブロック１のソース線
側選択ゲートのゲート線ＳＧ２とＳＧＤＳノードとの間
にはＨＮＥ型のトランジスタＨＮが接続されており、そ
のゲートに前記ブロック１選択信号RDECI1が印加され
る。

【００８７】さらに、前記ＮＡＮＤブロック２のソース
線側選択ゲートのゲート線ＳＧ３とＳＧＤＳノードとの
間にはＨＮＥ型のトランジスタＨＮが接続されており、
そのゲートに前記ブロック２選択信号RDECI2が印加され
る。

【００８８】図４は、セルウエル（セルＰウエル、セル
Ｎウエル）に選択的にバイアスを印加するためのセルウ
エルバイアス回路の一例を示しており、その出力ノード
はセルＰウエル(CPWELL)とセルＮウエル(CNWELL)を同電
位にバイアスするように、これらのウエルに共通に接続
されている。

【００８９】図４において、ＣＷＢ１は読み出し／書込
み時にセルウエルを接地するためのウエル接地回路であ
る。このウエル接地回路ＣＷＢ１は、セルウエルバイア
ス回路の出力ノードと接地ノードとの間に接続されたＨ
ＮＥ型のトランジスタＴＥからなり、そのゲートに印加
される制御信号CPWELLVSS1により読み出し／書込み時に
はオン状態にスイッチ制御され、データ消去時にはオフ
状態にスイッチ制御される。

【００９０】読み出し／書込み時にセルウエルの電位が
変動すると制御ゲートやビット線に対する容量結合ノイ
ズとなるので、この容量結合ノイズを低減するために、
前記ウエル接地回路ＣＷＢ１を構成するトランジスタＴ
1 のチャネル幅を例えば３０００μｍのように大きく設
定し、そのオン抵抗を低減化している。

【００９１】一方、ＣＷＢ２はデータ消去後にセルウエ
ルの消去電圧を放電するためのセルウエル放電回路であ
る。この場合、このセルウエル放電回路ＣＷＢ２は、セ
ルウエルの消去電圧を定電流で放電させることにより、
セルウエルの電位が急速に低下することがないように構
成されている。

【００９２】即ち、このセルウエル放電回路ＣＷＢ２
は、セルウエルバイアス回路の出力ノードと接地ノード
との間に直列に接続されたＨＮＤ型のトランジスタＴＤ
1 、ＨＮＥ型のトランジスタＨＮ、ＨＮＤ型のトランジ
スタＴＤ2 からなる。

【００９３】そして、前記トランジスタＴＤ1 はゲート
にＶccが印加され、トランジスタＴＤ2 はゲートにＶss
が印加され、トランジスタＨＮはそのゲートに印加され
る制御信号CPWELLVSS2によりデータ消去後にオン状態に
スイッチ制御される。

【００９４】図５は、セルソース線CELSRCに選択的にバ
イアスを印加するためのセルソース線バイアス回路５１
〜５３の一例を示している。このセルソース線バイアス
回路５１〜５３は、セルソース線CELSRCを接地ノードに
選択的に接続するための第１のセルソース線バイアス部
５１と、セルソース線CELSRCをＶccノードに選択的に接
続するための第２のセルソース線バイアス部５２と、セ
ルソース線CELSRCをＶccノードよりも高電位（例えば４
Ｖ）のＶreadノードに選択的に接続するための第３のセ
ルソース線バイアス部５３とからなる。

【００９５】前記第１のセルソース線バイアス部５１
は、セルソース線CELSRCと接地ノードとの間にドレイン
・ソース間が接続されたＨＮＥ型のトランジスタＴ1 か
らなり、そのゲートには制御信号SRCSIG1 が印加され
る。

【００９６】前記第２のセルソース線バイアス部５２
は、Ｖccノードとセルソース線CELSRCとの間に直列に接
続されたＰチャネルトランジスタＴ2 およびＨＮＤ型の
トランジスタＴ3 を有し、上記ＨＮＤ型のトランジスタ
Ｔ3 のゲートには制御信号SRCSIG2 が印加され、前記Ｐ
チャネルトランジスタＴ2 のゲートには制御信号SRCSIG
2 がインバータ回路ＩＶにより反転された信号が印加さ
れる。

【００９７】前記第３のセルソース線バイアス部５３
は、クロック信号CLK および制御信号SRCSIG3 が入力す
るナンド回路ＮＡと、このナンド回路ＮＡの出力信号を
反転するインバータ回路ＩＶと、前記制御信号SRCSIG3
が一端に供給され、ゲートが接地ノードに接続されたＨ
ＮＤ型のトランジスタＴ4 と、このトランジスタＴ4 の
他端にソースが接続され、ゲート・ドレイン同士が接続
されたＨＮＩ型のトランジスタＴ5 と、このトランジス
タＴ5 のゲート・ドレインと前記ナンド回路ＮＡの出力
端との間に接続された昇圧用のキャパシタＣ１と、前記
トランジスタＴ5のゲート・ドレインにソースが接続さ
れ、ゲート・ドレイン同士が接続されたＨＮＩ型のトラ
ンジスタＴ6 と、このトランジスタＴ6 のゲート・ドレ
インと前記インバータ回路ＩＶの出力端との間に接続さ
れた昇圧用のキャパシタＣ２と、Ｖccノードよりも高電
位のＶreadノードと前記トランジスタＴ6 のゲート・ド
レインとの間にドレイン・ソース間が接続され、ゲート
が前記トランジスタＴ4 の他端に接続されたＨＮＥ型の
トランジスタＴ7 と、Ｖreadノードと前記トランジスタ
Ｔ4 の他端との間にドレイン・ソース間が接続され、ゲ
ート・ソース同士が接続されたＨＮＥ型のトランジスタ
Ｔ8 と、Ｖreadノードとセルソース線CELSRCとの間にド
レイン・ソース間が接続され、ゲートが前記トランジス
タＴ4 の他端に接続されたＨＮＥ型のトランジスタＴ9
とからなる。

【００９８】ここで、図５のセルソース線バイアス回路
５１〜５３の動作を説明しておく。データ読み出し時に
は、第１のセルソース線バイアス部５１の制御信号SRCS
IG1の電位をＶccにすると、トランジスタＴ1 がオン状
態に制御されてセルソース線CELSRCが接地ノードに接続
される。

【００９９】データ書込み時にセルソース線CELSRCにＶ
ccノードの電位を印加する場合には、第２のセルソース
線バイアス部５２の制御信号SRCSIG2 の電位をＶccにす
ると、インバータ回路ＩＶの出力によってＰＭＯＳトラ
ンジスタＴ2 がオン状態に制御され、ＶccノードのＶcc
電位がＰＭＯＳトランジスタＴ2 およびＨＮＤ型のトラ
ンジスタＴ3 を介してセルソース線CELSRCに供給され
る。

【０１００】データ書込み時にセルソース線CELSRCにＶ
readノードの電位を印加する場合には、第３のセルソー
ス線バイアス部５３の制御信号SRCSIG3 をＶcc電位にす
る。それにより、ナンド回路ＮＡ、インバータ回路Ｉ
Ｖ、キャパシタＣ１、Ｃ２、トランジスタＴ4 〜Ｔ8 か
らなる昇圧回路がクロック信号CLK に基づいて昇圧し、
トランジスタＴ9 がオン状態に制御され、Ｖreadノード
の電位が前記トランジスタＴ9 を経てセルソース線CELS
RCに供給される。

【０１０１】なお、スタンバイ状態（待機状態）では、
制御信号SRCSIG1 の電位をＶcc、制御信号SRCSIG2 およ
びSRCSIG3 の電位をＶssにし、セルソース線CELSRCを接
地ノードに接続する。

【０１０２】データ消去時には、図６を参照して後述す
るように時刻ECLK0 に制御信号SRCSIG1 〜SRCSIG3 の電
位をそれぞれＶssにすることにより、第１のセルソース
線バイアス部５１のトランジスタＴ1 、第２のセルソー
ス線バイアス部５２のトランジスタＴ2 および第３のセ
ルソース線バイアス部５３のトランジスタＴ9 をそれぞ
れオフ状態に制御し、セルソース線CELSRCをフローティ
ング状態にする。そして、セルウエルとの容量結合によ
りセルソース線CELSRCを消去電圧に昇圧する。

【０１０３】データ消去後のリカバリー（リセット）時
にも、制御信号SRCSIG1 〜SRCSIG3の電位をそれぞれＶs
sに維持し、前記セルウエルとの容量結合によりセルソ
ース線CELSRCの電圧を放電させる。

【０１０４】この後、図６を参照して後述するように時
刻ECLK4 に制御信号SRCSIG1 の電位をＶccにし、セルソ
ース線CELSRCを接地ノードに接続する。図６は、第１実
施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の一例
として、図３中のＮＡＮＤブロック１のＮＡＮＤセル群
ＮＢＬＫ１が消去選択、ＮＡＮＤブロック２のＮＡＮＤ
セル群ＮＢＬＫ２が消去非選択の場合の各部の信号波形
を示している。なお、データ消去動作の制御シーケンス
は、図示しないシーケンシャル制御回路により制御され
る。

【０１０５】次に、図１乃至図６を参照しながら、第１
実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作を詳
細に説明する。消去動作が開始する時刻ECLK0 より前
に、セルＰウエル(CPWELL)、セルＮウエル(CNWELL)、Ｐ
基板（PSUB）はＶssである。また、図３中のＮＡＮＤブ
ロック１のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16および
ＮＡＮＤブロック２のワード線駆動信号ＣＧＮ1 〜ＣＧ
Ｎ16は０Ｖに設定されており、ロウデコード信号OSCRD
はＶss、信号BSTON はＶccである。

【０１０６】消去動作が開始する時刻ECLK0 に、図３中
の消去選択されたＮＡＮＤブロック１では、ブロック選
択信号RDECI1がＶccになり、ブロック駆動回路３１３の
出力信号（ブロック１駆動信号BLKDRV1 ）はＶccにな
り、トランスファゲートＨＮ1〜ＨＮ16はオン状態にな
る。その結果、ＮＡＮＤブロック１の制御ゲート線ＣＧ
1 〜ＣＧ16は０Ｖに接地される。

【０１０７】これに対して、図３中の消去非選択のＮＡ
ＮＤブロック２では、ブロック選択信号RDECI2がＶssに
なり、ブロック駆動回路３２３の出力信号（ブロック２
駆動信号BLKDRV2 ）はＶssになり、トランスファゲート
ＨＮ1 〜ＨＮ16はオフ状態になる。その結果、ＮＡＮＤ
ブロック２の各制御ゲート線はフローティング状態にな
る。

【０１０８】一方、上記時刻ECLK0 に、図３中のビット
線側選択ゲートのゲート線駆動信号ＳＧＤ、セルＰウエ
ル(CPWELL)、セルＮウエル(CNWELL)がＶccになる。これ
により、全ての選択ゲートのゲート（つまり、ＮＡＮＤ
ブロック１およびＮＡＮＤブロック２のゲート線相互接
続ノードＳＧ１、ＮＡＮＤブロック１のソース線側選択
ゲートのゲートノードＳＧ２、ＮＡＮＤブロック２のソ
ース線側選択ゲートのゲートノードＳＧ３）がＶcc−Ｖ
th（Ｖthはトランスファゲートの閾値電圧）になり、フ
ローティング状態になる。

【０１０９】なお、図３中のブロック選択信号RDECI1あ
るいはRDECI2がゲートに入力するトランジスタＨＮは、
消去動作時にはＳＧＤＳノードがＶccになることにより
全てオフ状態になり、前記ノードＳＧ１〜ＳＧ３がフロ
ーティング状態になることを妨げない。そして、読み出
し動作時にはＳＧＤＳノードが０Ｖになることにより非
選択のブロックに対応するノードＳＧ１〜ＳＧ３に接続
されているトランジスタＨＮがオン状態になり、非選択
のブロックの制御ゲート線を接地する役割を有する。

【０１１０】また、時刻ECLK0 に制御信号SRCSIG1 がＶ
ssになることにより、図５中の第１のセルソース線バイ
アス回路５１において、トランジスタＴ1 はオフ状態に
制御され、その結果、セルソース線CELSRCは接地経路か
ら切り離されてフローティング状態になる。

【０１１１】また、時刻ECLK0 に、制御信号BLCU0 、BL
CU1 はＶccであり、図２中のトランジスタＴＮi0はオン
状態である。そして、時刻ECLK0 に、制御信号BLCRL 、
BLTR0 、BLTR1 がＶccになり、図２中の各ビット線ＢＬ
i の電位はＶcc−Ｖthになってフローティング状態にな
る。

【０１１２】また、時刻ECLK0 に、制御信号CPWELLVSS1
およびCPWELLVSS2がＶssに制御されることにより、図４
中のセルウエル接地回路ＣＢＷ１、セルウエル放電回路
ＣＢＷ２はそれぞれオフになる。

【０１１３】次に、時刻ECLK1 に、消去用昇圧回路駆動
信号LIMVERAnがＶssになることにより、図１中の消去用
昇圧回路９ａから消去電圧Ｖppe （例えば２０Ｖ）が出
力し、この消去電圧Ｖppe がセルウエルに印加され、セ
ルウエルが消去電圧Ｖppe に充電される。

【０１１４】この消去用昇圧回路９ａの出力は、図４中
のセルＰウエル(CPWELL)、セルＮウエル(CNWELL)にのみ
接続されているので、このセルウエルを通じて非選択ブ
ロックのセルの制御ゲート、ビット線ＢＬi 、セルソー
ス線CELSRCは昇圧されるが、選択ブロックのセルの制御
ゲート（制御ゲート線ＣＧ1 〜ＣＧ16）は０Ｖのままで
ある。

【０１１５】この場合、前記時刻ECLK0 以後の消去動作
中および消去電圧放電中、プリチャージ制御信号BLPRE
はＶssのままであり、制御信号BLCDおよびBLCLAMP をＶ
ssにすることにより、図２中のトランジスタＮ4 および
Ｎ1 はオフ状態になり、図２中のセンスアンプＳＡはビ
ット線センスノードＢＮから電気的に分離されるので、
上記センスアンプＳＡによるビット線センスノードＢＮ
の放電は行われない。

【０１１６】また、消去動作中および消去電圧放電中、
図５の第１のセルソース線バイアス部５１もオフ状態を
維持するので、第１のセルソース線バイアス部５１によ
るセルソース線CELSRCの放電は行われない。

【０１１７】消去終了後の時刻ECLK3 に、制御信号CPWE
LLVSS2がＶccになり、図４中のセルウエル放電回路ＣＢ
Ｗ２はオン状態になり、このセルウエル放電回路ＣＢＷ
２を通じてセルＰウエル(CPWELL)、セルＮウエル(CNWEL
L)の消去電圧が放電される。

【０１１８】セルＰウエル(CPWELL)、セルＮウエル(CNW
ELL)の消去電圧が放電された後の時刻ECLK4 に、制御信
号CPWELLVSS1がＶccになり、図４中のセルウエル接地回
路ＣＢＷ１はオン状態になる。また、制御信号SRCSIG1
がＶccになり、第１のセルソース線バイアス部５１によ
りセル、ソース線CELSRCも接地される。

【０１１９】なお、図６中、制御信号BLCU0 、BLCU1 、
BLTR0 、BLTR1 をＶssではなくＶccにしているのは、こ
れらの制御信号BLCU0 、BLCU1 、BLTR0 、BLTR1 がゲー
ト電圧に印加される図２中のトランジスタＴＮi0、ＴＮ
i1のドレインのブレークダウン（サーフェス・ブレーク
ダウン）を生じ難くするためである。

【０１２０】しかし、上記サーフェス・ブレークダウン
を考慮しなくてよい場合には、上記制御信号BLTR0 、BL
TR1 をＶssにすれば図２中のトランジスタＴＮi1がオフ
状態になるので、制御信号BLCDおよびBLCLAMP の電位を
任意に設定してもセンスアンプによるビット線ＢＬi の
放電は行われない。

【０１２１】なお、消去選択セルのゲート電圧（図３中
のＮＡＮＤブロック１の制御ゲート線ＣＧ1 〜ＣＧ16）
は、上記実施例では０Ｖであるが、例えば０．５Ｖであ
ってもよい。

【０１２２】この場合、図３中のワード線駆動信号ＣＧ
Ｎ1 〜ＣＧＮ16が０．５Ｖにバイアスされる。その結
果、消去非選択ブロックのトランスファゲート（図３中
のＮＡＮＤブロック２のトランスファゲートＨＮ1 〜Ｈ
Ｎ16）はゲート電圧が０Ｖであるが、ＮＡＮＤブロック
２のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16が０．５Ｖに
なることにより、カットオフ特性が向上し、非選択セル
の制御ゲートからワード線駆動信号ＣＧＮ1 〜ＣＧＮ16
側へのリークを小さくすることができる。

【０１２３】なお、本発明は、上記実施例のメモリセル
アレイを有するメモリに限定されるものではなく、例え
ば本願出願人に係る特願平7-957023号のようなメモリセ
ルの両端にビット線が接続するバーチャル・グランドタ
イプのメモリセルアレイを有するメモリにも適用可能で
ある。

【０１２４】また、本発明は、上記実施例のような２値
メモリセルを用いるメモリに限定されるものではなく、
１つのメモリセルに３値以上のデータを記憶する多値メ
モリセルを用いるメモリにも適用可能である。

【０１２５】

【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、データ消去後において、ビット線コ
ンタクト部のｎ+ 拡散領域とセルＰウエルとの接合から
なるｐｎダイオードに順方向電流が流れることによるラ
ッチアップの発生、ロウデコーダ内のトランスファゲー
ト用のＮＭＯＳトランジスタのドレインノードとＰ基板
間のｐｎダイオードに順方向電流が流れることによるラ
ッチアップの発生を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＮＡＮＤセル型ＥＥ
ＰＲＯＭを示すブロック図。

【図２】図１中のメモリセルアレイにおける一部のビッ
ト線ＢＬに対応するセンスアンプ兼データラッチ回路周
辺のコア回路の一例を示す回路図。

【図３】図１中のロウデコーダおよびメモリセルアレイ
の一部を示す回路図。

【図４】セルウエルバイアス回路の一例を示す回路図。

【図５】セルソース線バイアス回路の一例を示す回路
図。

【図６】第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ
消去動作の一例を説明するために示す信号波形図。

【図７】メモリセルアレイにおける１つのＮＡＮＤセル
部分を示す平面図および等価回路図。

【図８】図７中のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面
図。

【図９】ＮＡＮＤセルがマトリクス状に配列されたメモ
リセルアレイを示す等価回路図。

【図１０】ＮＡＮＤ型ＥＥＰＲＯＭのウエル構成の一例
を示す断面図。

【図１１】メモリセルの一部およびその制御ゲートに接
続されているロウデコーダの一部を示す断面図。

【符号の説明】

ＣＷＢ１…セルウエル接地回路、 ＣＷＢ２…セルウエル放電回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA01 AC01 AD08 AD11 5F001 AA25 AB08 AD03 AD12 AD41 AD44 AD53 AD61 AE02 AE03 AE08 AE30 5F083 EP02 EP23 EP76 ER14 ER19 ER22 GA23 GA30 LA03 LA04 LA05 LA12 LA16

Claims (8)

【特許請求の範囲】
1. 【請求項１】 不揮発性のメモリセルを少なくとも１つ
   含むメモリセルユニットと、 前記メモリセルユニットが形成されるメモリセルウエル
   と、 前記メモリセルユニットの一端に接続された第１の信号
   線と、 前記メモリセルユニットの他端に接続された第２の信号
   線と、 前記メモリセルの記憶データを消去する際、前記メモリ
   セルウエルに消去電圧を所定期間印加して消去動作を行
   わせた後、前記第１の信号線および第２の信号線をフロ
   ーティング状態にして前記メモリセルウエルの電圧を放
   電させるように制御する消去制御手段とを具備すること
   を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 前記消去制御手段は、 前記メモリセルウエルに消去電圧を印加するための消去
   電圧印加回路と、 前記メモリセルウエルの電圧を放電させるメモリセルウ
   エル放電回路とを具備し、 前記第１の信号線および前記第２の信号線をフローティ
   ング状態にして前記メモリセルウエルに前記消去電圧印
   加回路から消去電圧を印加して消去動作を行わせた後、
   前記第１の信号線および前記第２の信号線をフローティ
   ング状態のままにして前記メモリセルウエル放電回路を
   用いて前記メモリセルウエルの消去電圧を放電させるよ
   うに制御することを特徴とする不揮発性半導体記憶装
   置。
3. 【請求項３】 請求項２記載の不揮発性半導体記憶装置
   において、 前記メモリセルウエルはＰ型半導体領域であり、 前記メモリセルは前記メモリセルウエルに形成されたＮ
   型半導体領域からなるドレイン・ソースを有し、 前記消去電圧は正の電圧であることを特徴とする不揮発
   性半導体記憶装置。
4. 【請求項４】 請求項１または２記載の不揮発性半導体
   記憶装置において、 前記消去制御手段は、前記メモリセルのデータ消去動作
   時は、選択されたメモリセルの制御ゲートに消去制御ゲ
   ート電圧を印加し、非選択のメモリセルの制御ゲートを
   フローティング状態にし、消去動作後は、前記非選択の
   メモリセルの制御ゲートをフローティング状態のままに
   して消去電圧を放電させることを特徴とする不揮発性半
   導体記憶装置。
5. 【請求項５】 請求項４記載の不揮発性半導体記憶装置
   において、 前記消去制御ゲート電圧は接地電位であることを特徴と
   する不揮発性半導体記憶装置。
6. 【請求項６】 請求項４または５記載の不揮発性半導体
   記憶装置において、 前記消去制御手段は、前記消去電圧を定電流で放電させ
   ることを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 請求項４に記載の不揮発性半導体記憶装
   置において、 前記メモリセルユニットの第１の信号線側に接続され、
   スイッチ制御される第１の選択トランジスタと、前記メ
   モリセルユニットの第２の信号線側に接続され、スイッ
   チ制御される第２の選択トランジスタとをさらに具備
   し、 前記消去制御手段は、前記メモリセルのデータ消去動作
   時は、選択されたメモリセルユニットに接続されている
   前記第１、第２の選択トランジスタの各ゲートおよび非
   選択のメモリセルユニットに接続する第１、第２の選択
   トランジスタの各ゲートをそれぞれフローティング状態
   にすることにより、選択されたメモリセルユニットのメ
   モリセルにのみ消去動作を行わせ、 消去動作後は、前記選択されたメモリセルユニットに接
   続されている第１、第２の選択トランジスタの各ゲート
   および非選択のメモリセルユニットに接続されている第
   １、第２の選択トランジスタの各ゲートをそれぞれフロ
   ーティング状態のままにして前記メモリセルウエルの消
   去電圧を放電させるように制御することを特徴とする不
   揮発性半導体記憶装置。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   不揮発性半導体記憶装置において、 前記メモリセルユニットは互いに直列接続された複数の
   メモリセルを含み、 前記第１の信号線は選択されたメモリセルユニットとの
   間でデータを授受するためのビット線であり、 前記第２の信号線はソース線であることを特徴とする不
   揮発性半導体記憶装置。