JP2005166248A - ビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置 - Google Patents
ビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置 Download PDFInfo
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Abstract
【解決手段】 本発明はデータ消去動作の時にビットラインに印加された高電圧が電源電圧を使用して動作する低電圧回路に漏洩されることを防止する高電圧回路を含む。前記高電圧回路は前記ビットラインから前記低電圧回路を選択的に電気的に分離するための第1高電圧回路と、前記低電圧回路と前記第1高電圧回路との間に連結されて前記第1高電圧回路から前記低電圧回路に電気的に分離して前記ビットラインから前記低電圧回路に漏洩電流が流れることを防止する第2高電圧回路とを具備する。
【選択図】 図5
Description
前記トランジスタnm1、nm2、nm5は、ドレインD、ソースS、およびゲートGで構成され、高電圧に対し耐性を有するNMOSトランジスタである。ゲートに高電圧Veraseが印加されれば、トランジスタのシャットオフ特性によってソースSはVerae−Vthの電圧レベルを有する。したがって、消去動作の時に前記第1および第2MOSトランジスタnm1、nm2のゲートに高電圧Veraseが印加されれば、トランジスタのシャットオフ特性によって、ノードSOBLK0の電圧レベルVerase−Vthになる。
前記第3高電圧回路251は前記第1および第2MOSトランジスタNM1、NM2の前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧が印加されるゲートを有する第5MOSトランジスタNM5とを具備する。
200,250,300,350 高電圧回路
400 ページバッファ
500 ビットラインドライバ
Claims (30)
- 不揮発性半導体メモリ装置において、
相互隣接に並んで配置される一対のビットラインと、
第1電圧を使用して動作する第1回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第1回路を選択的に電気的に分離するための第2回路と、
前記第1回路と前記第2回路との間に連結され、前記第2電圧が前記ビットラインに供給される時、前記第2回路から前記第1回路を電気的に分離して前記ビットラインから前記第1回路に漏洩電流が流れることを防止する第3回路とを含むことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記ビットラインに連結されるNANDフラッシュメモリセルをさらに含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記第1回路は、ページバッファであることを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記第1回路は、ビットラインドライバ回路であることを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記第1電圧は、電源電圧であることを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記第2回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを含むことを特徴とする請求項6に記載の不揮発性半導体メモリ装置。
- 前記第1および第2MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第3MOSトランジスタとを含むことを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 不揮発性半導体メモリ装置において、
相互隣接して並んで配置される一対のビットラインと、
前記ビットラインに隣接に配置され、第1電圧を使用して動作する第1回路と、
前記ビットラインに隣接に配置され、第1電圧を使用して動作する第2回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第1回路を選択的に電気的に分離するための第3回路と、
前記所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第2回路を選択的に電気的に分離するための第4回路と、
前記第1回路と前記第3回路との間に連結され、そして前記第2電圧が前記ビットラインに供給される時、前記第3回路から前記第1回路を電気的に分離して前記ビットラインから前記第1回路に漏洩電流が流れることを防止する第5回路と、
前記第2回路と前記第4回路との間に連結され、そして前記第2電圧が前記ビットラインに供給される時、前記第4回路から前記第2回路を電気的に分離して前記ビットラインから前記第2回路に漏洩電流が流れることを防止する第6回路とを含むことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作であることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記ビットラインに連結されるNANDフラッシュメモリセルをさらに含むことを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記第1回路は、ページバッファであり、
前記第2回路は、ビットラインドライバ回路であることを特徴とする請求項12に記載の不揮発性半導体メモリ装置。 - 前記ページバッファと前記ビットラインドライバ回路は、前記ビットラインを中心にして各々離隔されて配置されることを特徴とする請求項13に記載の不揮発性半導体メモリ装置。
- 前記第1電圧は、電源電圧であることを特徴とする請求項12に記載の不揮発性半導体メモリ装置。
- 前記第3回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを具備し、
前記第4回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第3および第4MOSトランジスタとを具備することを特徴とする請求項15に記載の半導体メモリ装置。 - 第5回路は、前記第1および第2MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第3MOSトランジスタとを具備し、
第6回路は、前記第3および第4MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第4MOSトランジスタとを具備することを特徴とする請求項16に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、
前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化することを特徴とする請求項16に記載の不揮発性半導体メモリ装置。 - 不揮発性半導体メモリ装置において、
相互隣接に並んで配置される複数のビットラインを有する第1グループのビットラインと、
相互隣接に並んで配置される複数のビットラインを有する第2グループのビットラインと、
第1電圧を使用して動作する第1回路と、
前記第1電圧を使用して動作する第2回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記第1グループのビットラインに供給される時に前記第1グループのビットラインから前記第1回路を選択的に電気的に分離するための第3回路と、
前記所定の動作の間に前記第2電圧が前記第2グループのビットラインに供給される時に前記第2グループのビットラインから前記第2回路を選択的に電気的に分離するための第4回路と、
前記第1回路と前記第3回路との間に連結され、そして前記第2電圧が前記第1グループのビットラインに供給される時、前記第3回路から前記第1回路を電気的に分離する第5回路と、
前記第2回路と前記第4回路との間に連結され、そして前記第2電圧が前記第2グループのビットラインに供給される時に前記第4回路から前記第2回路を電気的に分離する第6回路とを含むことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作であることを特徴とする請求項19に記載の不揮発性半導体メモリ装置。
- 前記第3回路は、前記第1グループのビットラインに各々連結される電流通路と、データ消去動作の間に電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを具備し、
前記第4回路は、前記第2グループのビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第3および第4MOSトランジスタとを具備し、
前記第5回路は、前記第1および第2MOSトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧またはそれより低い低電圧が印加されるゲートを有する第5MOSトランジスタとを具備し、
前記第6回路は、前記第3および第4MOSトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第6MOSトランジスタとを具備することを特徴とする請求項20に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記第1グループのビットライン間の間隔を最小化し、
前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記第2グループのビットライン間の間隔を最小化することを特徴とする請求項21に記載の不揮発性半導体メモリ装置。 - 前記第1乃至第4MOSトランジスタは、できる限り前記第1および第2グループのビットライン間の間隔を減らすように、互いにずらして配置されることを特徴とする請求項21に記載の不揮発性半導体メモリ装置。
- 前記第5および第6MOSトランジスタは、併置されず、相互交差配置されることを特徴とする請求項23に記載の不揮発性半導体メモリ装置。
- 前記第1および第2グループのビットラインに連結されるNANDフラッシュメモリセルをさらに含むことを特徴とする請求項24に記載の不揮発性半導体メモリ装置。
- 前記第1および第2回路は、ページバッファであることを特徴とする請求項25に記載の不揮発性半導体メモリ装置。
- 前記低電圧は、グラウンド電圧であることを特徴とする請求項21に記載の不揮発性半導体メモリ装置。
- a)不揮発性メモリ装置の高電圧領域に第1電圧を印加する段階と、
b)前記第1電圧の印加と同時に、所定の電圧領域にある第2電圧に応答して前記高電圧領域から前記不揮発性メモリ装置の低電圧領域を電気的に分離する段階とを含み、
前記第1電圧は前記所定の電圧領域の上限値より高い電圧であることを特徴とする方法。 - 前記a)段階は、前記不揮発性メモリ装置のメモリセルに貯蔵されたデータを消去する動作の間に、前記不揮発性メモリ装置のビットラインに前記第1電圧を印加する段階を含むことを特徴とする方法。
- 前記所定の電圧領域の上限値は、前記不揮発性メモリ装置の電源電圧より高くないことを特徴とする方法。
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