JP2013102119A - 不揮発性メモリーセル - Google Patents

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Wei Jin Chen
緯仁 陳
Wen Hao Ching
文▲ハオ▼ 景
Wen Juen Zhang
文娟 張
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Abstract

【課題】種々の回路ブロックを単一の集積回路（ＩＣ）に集約するために、不揮発性メモリーブロックをロジック機能ブロックにまとめる。
【解決手段】結合素子と第一のセレクトトランジスターを有している。結合素子は第一の伝導領域において形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターおよび第二のセレクトトランジスターに直列的に接続されており、それらは全て第二の伝導領域に形成されている。結合素子の電極および第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートである。第二の伝導領域は第一の伝導領域と第三の伝導領域の間に形成され、第一の伝導領域、第二の伝導領域、および第三の伝導領域は、ウェルである。
【選択図】図９

Description

本特許出願は、２０１１年１１月７日に出願された米国仮特許出願第６１／５５６２９６号 タイトル「Ｌｏｇｉｃ−Ｂａｓｅｄ ＭＴＰ Ｃｅｌｌ」、これは２０１０年６月１７日に出願された米国特許出願第１２／８１８０９５号 タイトル「Ｌｏｇｉｃ−Ｂａｓｅｄ Ｍｕｌｔｉｐｌｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌ」の部分継続出願であるが、に基づく優先権を主張するものである。本先行出願の開示内容は、本出願において参考として組み入れられている。
本発明は、マルチプルタイムプログラミング（ＭＴＰ）メモリーセルに関する。より詳細には、一般的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスとコンパチブルな、ロジックベースのＭＴＰメモリーセルに関するものである。
種々の回路ブロックが単一の集積回路（ＩＣ）に集約されるにつれて、不揮発性メモリーブロックをロジック機能ブロックにまとめることが切望されるようになった。しかしながら、多くの不揮発性メモリープロセスは、積層ゲート構造を必要としており、その工程は、従来のロジックゲート製造プロセスにおいては利用できない。例えば、ただ一つの多結晶シリコン層を使用し、特別なチャージトラップ型（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ）構造を使用しない、半導体プロセスである。
米国特許第７３８２６５８号（以降、６５８特許）、第７３９１６４７号（以降、６４７特許）、第７２６３００１号（以降、００１特許）、第７４２３９０３号（以降、９０３特許）、第７２０９３９２号（以降、３９２特許）は、メモリーセルを形成するための種々のアーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）について教えてくれる。６５８特許は、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）を一つのｎ型相補型金属酸化膜半導体（ｎ−ＣＭＯＳ）と共有する一つのｐ型アクセストランジスターについて教示する。６４７特許は、一つのｐ型相補型金属酸化膜半導体（ｐ−ＣＭＯＳ）と一つのｎ−ＣＭＯＳを伴う一つのｐ型アクセストランジスターについて教示する。００１特許は、二つのｐ−ＣＭＯＳと浮遊ゲートを共有する一つのｐ型アクセストランジスターについて教示する。９０３特許は、チャネルホットエレクトロン(ＣＨＥ)注入を通じてプログラムをするためのｐ型電界効果トランジスター（Ｐ−ＦＥＴ）と、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ＦＮ）トンネル効果を通じてイレーズを行うためのｎ型電界効果トランジスター（Ｎ−ＦＥＴ）について教示する。３９２特許は、それぞれのトランジスターがそれ自身固有のアクセストランジスターに接続されている、一つのｐ型金属酸化膜半導体電界効果トランジスター（ｐ−ＭＯＳＦＥＴ）と浮遊ゲートを共有する一つのｎ型金属酸化膜半導体電界効果トランジスター（ｎ−ＭＯＳＦＥＴ）について教示する。
図１は、３９２特許に示される不揮発性メモリーセルの模式図を示している。不揮発性メモリーセルは、第一のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスターＴ１と、第二のＰＭＯＳトランジスターＴ２と、第一のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスターＴ３と、第二のＮＭＯＳトランジスターＴ４とを有している。第一のＰＭＯＳトランジスターＴ１と第一のＮＭＯＳトランジスターＴ３は、それぞれが第二のＰＭＯＳトランジスターＴ２と第二のＮＭＯＳトランジスターＴ４のためのアクセストランジスターであり、コントロール電圧ＶＳＧにより制御される。第一のＰＭＯＳトランジスターＴ１と第一のＮＭＯＳトランジスターＴ３の入力端子は、セレクトライン電圧ＶＳＬを受け取り、第二のＰＭＯＳトランジスターＴ２と第二のＮＭＯＳトランジスターＴ４の入力端子は、それぞれに、第一のビットライン電圧ＶＢＬ１と第二のビットライン電圧ＶＢＬ２とを受け取る。第二のＮＭＯＳトランジスターＴ４と第二のＰＭＯＳトランジスターＴ２とは浮遊ゲートを共有している。
米国特許第７３８２６５８号明細書 米国特許第７３９１６４７号明細書 米国特許第７２６３００１号明細書 米国特許第７４２３９０３号明細書 米国特許第７２０９３９２号明細書
種々の回路ブロックが単一の集積回路（ＩＣ）に集約されるにつれて、不揮発性メモリーブロックをロジック機能ブロックにまとめることが切望されるようになった。しかしながら、多くの不揮発性メモリープロセスは、積層ゲート構造を必要としており、その工程は、従来のロジックゲート製造プロセスにおいては利用できない。
一つの実施例は、不揮発性メモリーセルを提供する。不揮発性メモリーセルは、結合素子（ｃｏｕｐｌｉｎｇ ｄｅｖｉｃｅ）と、第一のセレクトトランジスター（ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｅｒ）を有している。結合素子は、第一の伝導領域（ｃｏｎｄｕｃｔｉｖｉｔｙ ｒｅｇｉｏｎ）に形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターと第二のセレクトトランジスターに、直列的に接続されている。第一のセレクトトランジスター、第一の浮遊ゲートトランジスター、および、第二のセレクトトランジスターは、第二の伝導領域に形成されている。結合素子の電極と第一の浮遊ゲートトランジスターのゲートは、単一の形成された浮遊ゲートである。ここで、第一の伝導領域と第二の伝導領域は、第三の伝導領域において形成されており、第一の伝導領域、第二の伝導領域、および第三の伝導領域はウェル（ｗｅｌｌ）である。
種々の図や表において以降に説明される本発明の好適な実施例に係る詳細な記述を読んだ後においては、本発明に係るこれらの、そして他の目的は、疑いなく当業者にとって明らかなものとなる。
図１は、不揮発性メモリーセルのダイアグラムを示している。 図２は、一つの実施例に従った不揮発性メモリーセルのダイアグラムを示している。 図３は、図２の不揮発性メモリーセルを図式的に示している。 図４は、別の実施例に従った不揮発性メモリーセルのダイアグラムを示している。 図５は、図４の不揮発性メモリーセルを図式的に示している。 図６は、一つの実施例に従って図２および図３の不揮発性メモリーセルに対するプログラム（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）、およびリード（ｒｅａｄ）電圧を示している。 図７は、一つの実施例に従って図４および図５の不揮発性メモリーセルに対するプログラム、消去、リード、およびプログラムインヒビット(ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ)電圧を示している。 図８は、図４および図５の不揮発性メモリーセルにおける、プログラムインヒビット操作（ｏｐｅｒａｔｉｏｎ）を説明するウェイブフォームダイアグラムである。 図９は、別の実施例に従った不揮発性メモリーセルのダイアグラムを示している。 図１０は、図９の不揮発性メモリーセルを図式的に示している。 図１１は、図９および図１０の不揮発性メモリーセルに対するプログラム、消去、リード、およびプログラムインヒビット電圧を示している。 図１２は、図９および図１０の不揮発性メモリーセルにおける、プログラムインヒビット操作を説明するウェイブフォームダイアグラムである。 図１３は、別の実施例に従った不揮発性メモリーセルのダイアグラムを示している。 図１４は、図１３の不揮発性メモリーセルを図式的に示している。 図１５は、図１３および図１４の不揮発性メモリーセルに対するプログラム、消去、リード、およびプログラムインヒビット電圧を図式的に示している。 図１６は、図１３および図１４の不揮発性メモリーセルにおける、プログラムインヒビット操作を説明するウェイブフォームダイアグラムである。
図２および図３についてみると、図２は、不揮発性メモリーセル２０の一つの実施例を示すダイアグラムである。図３は、図２の不揮発性メモリーセル２０を図式的に示している。図２に示される不揮発性メモリーセル２０は、サブストレートの上に、または中に形成され得る。サブストレートは、ｐ型またｎ型であり得る。不揮発性メモリーセル２０は、浮遊ゲート（ＦＧ）２００、コントロールライン（ＣＬ）、ワード（ｗｏｒｄ）ライン（ＷＬ）２９０、第一のソースライン（ＳＬ１）、第一のビットライン（ＢＬ１）、第二のソースライン（ＳＬ２）、そして第二のビットライン（ＢＬ２）を有している。例としてｐ型サブストレートを考えると、不揮発性メモリーセル２０のコントロールライン（ＣＬ）は、第一の伝導タイプの第一の伝導領域上に形成された、ｎ型ウェル（ｎ−ｗｅｌｌ：ＮＷ）といった、第一の拡張領域（ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）２２１と第二の拡張領域２２２を有している。第三、第四および第五の拡張領域２６１、２７１、２８１が、ｐ型ウェル（ｐ−ｗｅｌｌ：ＰＷ）といった、第二の伝導タイプの第二の伝導領域に形成され得る。第六、第七および第八の拡張領域２６２、２７２、２８２が、別のｎ型ウェル（ＮＷ）といった、第一の伝導タイプの第三の伝導領域上に形成され得る。ｐ型ウェルは、二つのｎ型ウェル（ＮＷ）の間に配置され得る。図２に示すように、第一の伝導領域は第一の伝導タイプであり、第二の伝導領域は第一の伝導領域と第三の伝導領域との間に配置される。別の実施例においては、第一の伝導領域は第二の伝導タイプであり、第三の伝導領域は第一の伝導領域と第二の伝導領域との間に配置される。浮遊ゲート（ＦＧ）２００は、第一の拡張領域２２１と第二の拡張領域２２２の間に形成された第一のゲート部分２０１と、第四の拡張領域２７１と第五の拡張領域２８１の間および第七の拡張領域２７２と第八の拡張領域２８２の間に形成された第二のゲート部分２０２を有し得る。第一のゲート部分２０１と第二のゲート部分２０２は、同じ多結晶シリコン層から形成され得るし、連続し得る。第一のゲート部分２０１のゲート領域は、第二のゲート部分２０２のゲート領域よりも大きくてよいい。ワードライン（ＷＬ）２９０は、浮遊ゲート（ＦＧ）２００のように、同じ多結晶シリコン層から形成され得る。ワードライン（ＷＬ）２９０は、第三の拡張領域２６１と第四の拡張領域２７１の間および第六の拡張領域２６２と第七の拡張領域２７２の間に形成され得る。第一および第二の拡張領域２２１、２２２は、Ｎ＋拡張領域であり得る。第三、第四、そして第五の拡張領域２６１、２７１、２８１は、Ｎ＋拡張領域であり得る。第六、第七、そして第八の拡張領域２６２、２７２、２８２は、Ｐ＋拡張領域であり得る。不揮発性メモリーセル２０は、単一の多結晶シリコン相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおいて製造され得る。
図２および図３に関して、第一のゲート部分２０１とコントロールラインＣＬは、結合素子３００を形成し、金属酸化膜半導体（ＭＯＳ）キャパシターまたは相補的金属酸化膜半導体電界効果トランジスター（ＭＯＳＦＥＴ）により形成され得る。第二のゲート部分２０２は、第四および第五のＮ＋拡張領域２７１，２８１を伴う第一のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスター３１０を形成し、第七および第八のＰ＋拡張領域２７２，２８２を伴う第一のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスター３２０を形成し得る。ワードライン（ＷＬ）２９０は、第三および第四のＮ＋拡張領域２６１，２７１を伴う第二のＮＭＯＳトランジスター３３０を形成し、第六および第七のＰ＋拡張領域２６２，２７２を伴う第二のＰＭＯＳトランジスター３３０を形成し得る。第一のソースラインＳＬ１は、第二のＮＭＯＳトランジスター３３０のソース拡張領域と成り得る第三の拡張領域２６１に電気的に接続され得る。第一のビットラインＢＬ１は、第一のＮＭＯＳトランジスター３１０のドレイン拡張領域と成り得る第五の拡張領域２８１に電気的に接続され得る。第二のソースラインＳＬ２は、第二のＰＭＯＳトランジスター３４０のソース拡張領域と成り得る第六拡張領域２６２に電気的に接続され得る。第二のビットラインＢＬ２は、第一のＰＭＯＳトランジスター３２０のドレイン拡張領域と成り得る第八の拡張領域２８２に電気的に接続され得る。第四の拡張領域２７１は、第一のＮＭＯＳトランジスター３１０のソース拡張領域として、また、第二のＮＭＯＳトランジスター３３０のドレイン拡張領域として、同時に機能し得る。第七の拡張領域２７２は、第一のＰＭＯＳトランジスター３２０のソース拡張領域として、また、第二のＰＭＯＳトランジスター３４０のドレイン拡張領域として、同時に機能し得る。第一のＮＭＯＳトランジスター３１０と第一のＰＭＯＳトランジスター３２０は、それぞれに、第一と第二の浮遊ゲートトランジスターである、そして第二のＮＭＯＳトランジスター３３０と第二のＰＭＯＳトランジスター３４０は、それぞれに、第一と第二の浮遊ゲートトランジスターである
図４および図５についてみると、図４は、不揮発性メモリーセル４０について、近傍のセルがプログラムされている間のセルのインヒビット能力（ｉｎｈｉｂｉｔｉｎｇ ｃａｐａｂｉｌｉｔｙ）を改善するための別の実施例を示すダイアグラムである。図５は、図４の不揮発性メモリーセル４０を図式的に示している。図４に示される不揮発性メモリーセル４０は、サブストレートの上に、または中に形成され得る。サブストレートは、ｐ型またｎ型であり得る。不揮発性メモリーセル４０は、浮遊ゲート（ＦＧ）４００、ワードライン（ＷＬ）４７１、セレクトゲート（ＳＧ）４７２、コントロールライン（ＣＬ）、ソースライン（ＳＬ）、ビットライン（ＢＬ）、そしてイレーズライン（ＥＬ）を有している。前述の改善にためにＳＧを適用している。例としてｐ型サブストレートを考えると、不揮発性メモリーセル４０は、さらに、第一の伝導タイプの第一の伝導領域上に形成された、ｎ型ウェル（ｎ−ｗｅｌｌ：ＮＷ）といった、第一の拡張領域４２１と第二の拡張領域４２２を有している。第三、第四、第五および第六の拡張領域４６１、４２，４６３，４６４が、ｐ型ウェル（ｐ−ｗｅｌｌ：ＰＷ）といった、第二の伝導タイプの第二の伝導領域に形成され得る。第七および第八の拡張領域４８１，４８２が、別のｎ型ウェル（ＮＷ）といった、第一の伝導タイプの第三の伝導領域上に形成され得る。ｐ型ウェルは、二つのｎ型ウェル（ＮＷ）の間に配置され得る。第一の伝導領域は第一の伝導タイプであり、第二の伝導領域は第一の伝導領域と第三の伝導領域との間に配置される。別の実施例においては、第一の伝導領域は第二の伝導タイプであり、第三の伝導領域は第一の伝導領域と第二の伝導領域との間に配置される。浮遊ゲート（ＦＧ）４００は、第一の拡張領域４２１と第二の拡張領域４２２の間に形成された第一のゲート部分４０１と、第四の拡張領域４６２と第五の拡張領域４６３の間および第七の拡張領域４８１と第八の拡張領域４８２の間に形成された第二のゲート部分４０２を有し得る。第一のゲート部分４０１と第二のゲート部分４０２は、同じ多結晶シリコン層から形成され得るし、連続し得る。第一のゲート部分４０１のゲート領域は、第二のゲート部分４０２のゲート領域よりも大きくてよい。ワードライン（ＷＬ）４７１とセレクトゲート（ＳＧ）４７２は、浮遊ゲート（ＦＧ）４００のように、同じ多結晶シリコン層から形成され得る。ワードライン（ＷＬ）４７１は、第三の拡張領域４６１と第四の拡張領域４６２の間に形成され得る。セレクトゲート（ＳＧ）４７２は、第三の拡張領域４６３と第六の拡張領域４６４の間に形成され得る。第一および第二の拡張領域４２１、４２２は、Ｎ＋拡張領域であり得る。第三、第四、第五、そして第六の拡張領域４６１、４６２、４６３、４６４は、Ｎ＋拡張領域であり得る。第七そして第八の拡張領域４８１、４８２は、Ｐ＋拡張領域であり得る。不揮発性メモリーセル４０は、単一の多結晶シリコン相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおいて製造され得る。
図４および図５に関して、第一のゲート部分４０１とコントロールライン（ＣＬ）は、結合素子５００を形成し、金属酸化膜半導体（ＭＯＳ）キャパシターまたはＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）により形成され得る。第二のゲート部分４０２は、第四および第五のＮ＋拡張領域４６２、４６３を伴う第一のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスター５１０を形成し、第七および第八の拡張領域４８１，４８２を伴うｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスター５２０を形成し得る。ワードライン（ＷＬ）４７１は、第三および第四のＮ＋拡張領域４６１，４６２を伴う第二のＮＭＯＳトランジスター５３０を形成する。セレクトゲート（ＳＧ）４７２は、第五および第六のＮ＋拡張領域４６３，４６４を伴う第三のＮＭＯＳトランジスター５４０を形成する。ソースラインＳＬは、第二のＮＭＯＳトランジスター５３０のソース拡張領域と成り得る第三の拡張領域４６１に電気的に接続され得る。ビットラインＢＬは、第三のＮＭＯＳトランジスター５４０のドレイン拡張領域と成り得る第六の拡張領域４６４に電気的に接続され得る。イレーズラインＥＬは、ＰＭＯＳトランジスター５２０の第七と第八の拡張領域４８１、４８２に電気的に接続され得る。第四の拡張領域４６２は、第一のＮＭＯＳトランジスター５１０のソース拡張領域として、また、第二のＮＭＯＳトランジスター５３０のドレイン拡張領域として、機能し得る。第五の拡張領域４６３は、第一のＮＭＯＳトランジスター５１０のドレイン拡張領域として、また、第三のＮＭＯＳトランジスター５４０のソース拡張領域として、機能し得る。第一のＮＭＯＳトランジスター５１０とＰＭＯＳトランジスター５２０は、それぞれに、第一の浮遊ゲートトランジスターと第二の浮遊ゲートトランジスターを形成し得る。そして第二のＮＭＯＳトランジスター５３０と第三のＮＭＯＳトランジスター５４０は、それぞれに、第一のセレクトトランジスターと第二のセレクトトランジスターを形成し得る。別の実施例においては、第二の浮遊ゲートトランジスターは、ＭＯＳキャパシターにより形成され得る。
図６は、一つの実施例に従って、図２および図３の不揮発性メモリーセル２０に対するプログラム、イレーズ、そしてリード電圧を示している。プログラム（ｐｒｏｇｒａｍｍｉｎｇ）においては、プログラム電圧（ＶＰＰ）からスレショルド（ｔｈｒｅｓｈｏｌｄ）電圧（Ｖｔｈ）を引いた値に等しいコントロールライン電圧がコントロ−ルライン（ＣＬ）に適用される。プログラム電圧（ＶＰＰ）は、５ボルトから８ボルトの範囲であり、スレショルド電圧（Ｖｔｈ）は、およそ１ボルトであり得る。このように、コントロ−ルライン（ＣＬ）に適用される電圧は、４ボルトから７ボルトの範囲となり得る。ワードライン（ＷＬ）２９０に適用される電圧は、０ボルトから７ボルトの範囲となり得る。第一のソースライン（ＳＬ１）、第一のビットライン（ＢＬ１）、第二のビットライン（ＢＬ２）、そしてｐ型ウェル（ＰＷ）が接地（ｇｒｏｕｎｄ）され得る。しかしながら、第一のビットライン（ＢＬ１）は、フロート（ｆｌｏａｔ）していてもよい。プログラム電圧（ＶＰＰ）は、第二のソースライン（ＳＬ２）とｎ型ウェル（ＮＷ）に対して適用され得る。このようなプログラム構成においては、ＭＯＳキャパシター３００の大きさとＰＭＯＳトランジスター３２０の大きさの比率に応じて、コントロ−ルライン電圧は、ＭＯＳキャパシター３００を通じて浮遊ゲート２００に結合され得る。例えば、コントロ−ルライン電圧が６ボルトであり、比率が９対１であるとすれば、浮遊ゲート２００でのポテンシャル(ｐｏｔｅｎｔｉａｌ)は５．４ボルトになり得る（６ボルトの１０分の９である）。プログラムにおいては、ＰＭＯＳトランジスター３２０においてチャネルホットエレクトロン(ＣＨＥ)注入が生じ得る。ＰＭＯＳトランジスター３２０のソース拡張領域からの電子は、浮遊ゲート２００とＰＭＯＳトランジスター３２０を横切るスレショルド電圧およびＰＭＯＳトランジスター３２０のソース拡張領域とドレイン拡張領域を横切るプログラム電圧ＶＰＰに因り形成されたピンチオフチャネル（ｐｉｎｃｈｅｄ−ｏｆｆ ｃｈａｎｎｅｌ）を通して浮遊ゲート２００に注入され得る。イレーズ操作において、イレーズ電圧（ＶＥＥ）が第二のソースライン（ＳＬ２）およびｎ型ウェル（ＮＷ）に適用されるときに、ＰＭＯＳトランジスター３２０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。第二のビットライン（ＢＬ２）は、０ボルトまたはフロート（ｆｌｏａｔｉｎｇ）であり得る。ワードライン（ＷＬ）２９０は、０ボルトから２０ボルトの範囲であり得る。コントロールライン（ＣＬ）、第一のソースライン（ＳＬ１）、第一のビットライン（ＢＬ１）、そしてｐ型ウェル（ＰＷ）は接地されている（ｇｒｏｕｎｄｅｄ）。イレーズ電圧（ＶＥＥ）は、５ボルトから２０ボルトの範囲であり得る。このようにして、浮遊ゲート２００に注入された電子は、浮遊ゲート２００から排出され得る。
別の実施例では、プログラムにおいては、第一のプログラム電圧（ＶＰＰ１）に等しいコントロールライン電圧がコントロ−ルライン（ＣＬ）に適用される。第一のプログラム電圧（ＶＰＰ１）は、５ボルトから１２ボルトの範囲であり得る。第一のソースライン（ＳＬ１）、第二のソースライン（ＳＬ２）、第一のビットライン（ＢＬ１）、そしてｐ型ウェル（ＰＷ）は接地され得る。しかしながら、第一のビットライン（ＢＬ１）は、フロートしていてもよい。第二のプログラム電圧（ＶＰＰ２）は、ｎ型ウェル（ＮＷ）に対して適用され得る。第三のプログラム電圧（ＶＰＰ３）は、ワードライン(ＷＬ)に対して適用され得る。第三のプログラム電圧（ＶＰＰ３）は、０ボルトよりも低い値であり得る。第二のビットライン（ＢＬ２）は、フロートしていてもよい。このようなプログラム構成においては、バンド間トンネリング誘導ホットエレクトロン（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ−ｉｎｄｕｃｅｄ ｈｏｔ ｅｌｅｃｔｒｏｎ：ＢＢＨＥ）注入が、ＰＭＯＳトランジスター３２０で起こり得る。イレーズ操作において、イレーズ電圧（ＶＥＥ）が第二のソースライン（ＳＬ２）およびｎ型ウェル（ＮＷ）に適用されるときに、ＰＭＯＳトランジスター３２０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。ワードライン（ＷＬ）２９０は、０ボルトから２０ボルトの範囲であり得る。コントロールライン（ＣＬ）、第一のソースライン（ＳＬ１）、そしてｐ型ウェル（ＰＷ）は接地されている。第一のビットライン（ＢＬ１）は、０ボルトまたはフロートであり得る。第二のビットスライン（ＢＬ２）は、０ボルトまたはフロートであり得る。イレーズ電圧（ＶＥＥ）は、５ボルトから２０ボルトの範囲であり得る。このようにして、浮遊ゲート２００に注入された電子は、浮遊ゲート２００から排出され得る。
第三のプログラムモード（ＰＧＭ３）では、コントローライン（ＣＬ）電圧は５ボルトから１２ボルトの範囲、ワードライン（ＷＬ）電圧は５ボルトから８ボルトの範囲、第二のソースライン（ＳＬ２）電圧はフロート、そしてｎ型ウェル（ＮＷ）電圧は５ボルトから８ボルトの範囲、であり得る。第一のビットライン（ＢＬ１）電圧、第一のソースライン電圧（ＳＬ１）、ｐ型ウェル（ＰＷ）電圧、そして第二のビットライン（ＢＬ２）電圧、は接地され得る。例えば０ボルトである。しかしながら、第一のビットライン（ＢＬ１）はフロートしていてもよい。このようなプログラム構成においては、バンド間トンネリング誘導ホットエレクトロン（ＢＢＨＥ）注入が、ＰＭＯＳトランジスター３２０で起こり得る。イレーズ操作において、イレーズ電圧（ＶＥＥ）が第二のソースライン（ＳＬ２）およびｎ型ウェル（ＮＷ）に適用されるときに、ＰＭＯＳトランジスター３２０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。ワードライン（ＷＬ）２９０は、０ボルトから２０ボルトの範囲であり得る。コントロールライン（ＣＬ）、第一のソースライン（ＳＬ１）、そしてｐ型ウェル（ＰＷ）は接地されている。第一のビットライン（ＢＬ１）は、０ボルトまたはフロートであり得る。第二のビットスライン（ＢＬ２）は、０ボルトまたはフロートであり得る。イレーズ電圧（ＶＥＥ）は、５ボルトから２０ボルトの範囲であり得る。このようにして、浮遊ゲート２００に注入された電子は、浮遊ゲート２００から排出され得る。
リード操作においては、第一の電圧（ＶＣＣ１）がコントロ−ルライン（ＣＬ）とワードライン（ＷＬ）に適用され、第二の電圧（ＶＣＣ２）が第二のソースライン（ＳＬ２）とｎ型ウェル（ＮＷ）に適用され、リード電圧（ＶＲＲ）が第一のビットライン（ＢＬ１）に適用され得る。第一の電圧（ＶＣＣ１）とリード電圧（ＶＲＲ）は、１ボルトから５ボルトの範囲であり得る。第二の電圧（ＶＣＣ２）は、０ボルトから５ボルトの範囲であり得る。第二のビットライン（ＢＬ２）は、０ボルトまたはフロートであり得る。第一のソースライン（ＳＬ１）とｐ型ウェル（ＰＷ）は接地され得る。ＰＭＯＳキャパシター３００の容量結合（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を通じて、第一の電圧（ＶＣＣ１）のいくらかの部分、例えば１０分の９、が、浮遊ゲート２００に結合され得る。もし不揮発性メモリーセル２０がイレーズされるとすれば、浮遊ゲート２００におけるポテンシャル（ｐｏｔｅｎｔｉａｌ）はＮＭＯＳトランジスター３１０をオンするのに十分である。第一のビットライン（ＢＬ１）に適用されるリード電圧（ＶＲＲ）に因って、第一のソースライン（ＳＬ１）が接地されているのと同様に、リード電流がＮＭＯＳトランジスター３１０を通じて流れ得る。リード電流は、正の論理状態（ｐｏｓｉｔｉｖｅ ｌｏｇｉｃａｌ ｓｔａｔｅ）を示すものとして検知される。もし、不揮発性メモリーセル２０がプログラムされる場合は、浮遊ゲート２００に注入された電子は、浮遊ゲート２００に結合された第一の電圧の部分を相殺するのに十分であり得るか、もしくは、著しく小さい。不揮発性メモリーセル２０がイレーズされるときに検知されるリード電流よりも実質的に小さなリード電流をもって、ＮＭＯＳトランジスター３１０がオフのままであったり、オンされ得るようにである。このようにして、低いリード電流は、負の（ｎｅｇａｔｉｖｅ）論理状態を示すものとして検知される。正の論理状態を示すための高いリード電流を利用し、負の論理状態を示すための低いリード電流を利用することは、一つの例に過ぎず、それに限定されるものと考えられるべきではない。負の論理状態に対応するためにより高いリード電流を利用することもできるし、生の論理状態に対応するためにより低いリード電流を利用することもできる。
図７は、一つの実施例に従って、図４および図５の不揮発性メモリーセル４０に対するプログラム（ｐｒｏｇｒａｍｍｉｎｇ:ＰＧＭ）、イレーズ（ｅｒａｓｅ：ＥＲＳ）、そしてリード（+ＲＥＡＤ）電圧を示している。プログラムにおいては、５ボルトから２０ボルトの範囲のコントロールライン電圧がコントロ−ルライン（ＣＬ）およびイレーズライン（ＥＬ）に適用される。第一の電圧（ＶＣＣ）がセレクトゲート（ＳＧ）に適用され得る。第一の電圧（ＶＣＣ）は、１ボルトから５ボルトの範囲であり得る。ソースライン（ＳＬ）、ビットライン（ＢＬ）、そしてｐ型ウェル（ＰＷ）が接地（ｇｒｏｕｎｄ）され得る。ワードライン（ＷＬ）は、０ボルトから５ボルトの範囲であり得る。このようなプログラム構成においては、 ＭＯＳキャパシター５００の大きさとＮＭＯＳトランジスター５１０の大きさの比率に応じて、コントロ−ルライン電圧は、ＭＯＳキャパシター５００を通じて浮遊ゲート４００に結合され得る。例えば、コントロ−ルライン電圧が６ボルトであり、比率が９対１であるとすれば、浮遊ゲート４００でのポテンシャルは５．４ボルトになり得る（６ボルトの１０分の９である）。プログラムにおいては、第一のＮＭＯＳトランジスター５１０においてＦＮ電子トンネル効果注入が生じ得る。イレーズ操作においては、イレーズ電圧（ＶＥＥ）がイレーズライン（ＥＬ）に適用され、コントロールライン(ＣＬ)、ソースライン（ＳＬ）、ビットライン（ＢＬ）、そしてｐ型ウェル（ＰＷ）が接地されているときに、ＰＭＯＳトランジスター５２０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。ワードライン（ＷＬ）とセレクトライン（ＳＬ）は、０ボルトから５ボルトの範囲であり得る。イレーズ電圧（ＶＥＥ）は、５ボルトから２０ボルトの範囲であり得る。このようにして、プログラムにおいて浮遊ゲート４００に注入された電子は、イレーズにおいて浮遊ゲート４００から排出され得る。
リード操作においては、第一の電圧（ＶＣＣ１）がコントロ−ルライン（ＣＬ）とｔレーズライン（ＥＬ）に適用され、第二の電圧（ＶＣＣ２）がワードライン(ＷＬ)とセレクトゲート(ＳＧ)に適用され、リード電圧（ＶＲＲ）がビットライン（ＢＬ）に適用され得る。第二の電圧（ＶＣＣ２）とリード電圧（ＶＲＲ）は、１ボルトから５ボルトの範囲であり得る。第一の電圧（ＶＣＣ１）は、０ボルトから５ボルトの範囲であり得る。ソースライン（ＳＬ）とｐ型ウェル（ＰＷ）は接地され得る。ＰＭＯＳキャパシター５００の容量結合を通じて、第一の電圧（ＶＣＣ１）のいくらかの部分、例えば１０分の９、が、浮遊ゲート４００に結合され得る。もし不揮発性メモリーセル４０がイレーズされるとすれば、浮遊ゲート４００におけるポテンシャルは第一のＮＭＯＳトランジスター５１０をオンするのに十分である。ビットライン（ＢＬ）に適用されるリード電圧（ＶＲＲ）に因って、ソースライン（ＳＬ）が接地されているのと同様に、リード電流がＮＭＯＳトランジスター５１０を通じて流れ得る。リード電流は、正の論理状態を示すものとして検知される。もし、不揮発性メモリーセル４０がプログラムされる場合は、浮遊ゲート４００に注入された電子は、浮遊ゲート４００に結合された第一の電圧の部分を相殺するのに十分であり得るか、もしくは、著しく小さい。不揮発性メモリーセル４０がイレーズされるときに検知されるリード電流よりも実質的に小さなリード電流をもって、第一のＮＭＯＳトランジスター５１０がオフのままであったり、オンされ得るようにである。このようにして、低いリード電流は、負の論理状態を示すものとして検知される。いくつかの実施例においては、高いリード電流が正の論理状態に対応し、低いリード電流が負の論理状態に対応し得る。
図８についてみると、図８は、図４および図５の不揮発性メモリーセルにおけるプログラムインヒビット操作（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｏｐｅｒａｔｉｏｎ）を説明するウェイブフォームダイアグラムを示している。図８のウェイブフォームダイアグラムは、コントロルライン（ＣＬ）に適用されるコントロールライン電圧、ワードライン（ＷＬ）に適用されるワードライン電圧、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧、イレーズライン（ＥＬ）に適用されるイレーズライン電圧、ビットライン（ＢＬ）に適用されるビットライン電圧、ソースライン（ＳＬ）に適用されるソースライン電圧、ｐ型ウェルに適用されるｐ型ウェル電圧（ＰＷ）、そして第一のＮＭＯＳトランジスター５１０のチャネル電圧を示している。チャネル電圧は、プログラムインヒビット操作における第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、押し上げ（ｂｏｏｓｔ）られている。図に示されるように、チャネル電圧は、第二の時刻（ｔ２）から第三の時刻（ｔ３）までの期間において、第六の電圧（Ｖ６）に達している。第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、コントロールライン電圧は第一の電圧（Ｖ１）であり、セレクトゲート電圧は第二の電圧（Ｖ２）であり、イレーズライン電圧は第三の電圧（Ｖ３）であり、ビットライン電圧は第四の電圧（Ｖ４）であり、そしてチャネル電圧は第五の電圧（Ｖ５）である。プログラムインヒビット操作においては、Ｖ１からＶ６は、Ｖ１≧Ｖ３＞Ｖ５＞Ｖ４≧Ｖ２＞Ｖ６ といった構成を取り得る。プログラム操作においては、Ｖ１からＶ６は、Ｖ１≧Ｖ３≧Ｖ２＞Ｖ４＝Ｖ５＝Ｖ６≧０Ｖ といった構成を取り得る。例えば、図７に示すように、プログラムインヒビット操作（ＰＧＭ Ｉｎｈｉｂｉｔ）においては、コントロールライン電圧は５ボルトから２０ボルトの範囲であり得るし、ワードライン電圧は０ボルトから５ボルトの範囲であり得るし、セレクトゲート電圧は１ボルトから５ボルトの範囲であり得るし、イレーズライン電圧は５ボルトから２０ボルトの範囲であり得るし、ビットライン電圧は１ボルトから５ボルトの範囲であり得るし、ソースライン電圧は０ボルトから５ボルトの範囲であり得るし、そしてｐ型ウェル電圧は、０ボルトであり得る。
上述の不揮発性メモリーセル２０、４０は、一般的なＣＭＯＳ工程と完全にコンパチブルであり、比較的小さなレイアウト領域しか要せず、サイクルウインドウの劣化を伴うことなく、良いプログラムおよびイレーズ速度、良い耐久性、そして良いデータ保持力を表している。
図９および図１０についてみると、図９は、一つの実施例に従った不揮発性メモリーセル９０のダイアグラムである。図１０は、図９の不揮発性メモリーセル９０を図式的に示している。不揮発性メモリーセル９０は、浮遊ゲート（ＦＧ）９００、ワードライン（ＷＬ）９７１、セレクトゲート（ＳＧ）９７２、コントロールライン（ＣＬ）、ソースライン（ＳＬ）、ビットライン（ＢＬ）、そしてイレーズライン（ＥＬ）を有している。近傍のセルがプログラムされる際にセルのインヒビット能力が達成されるようにセレクトゲート（ＳＧ）を適用している。例としてｐ型（第一の伝導タイプ）サブストレートを考えると、つまり、不揮発性メモリーセル９０は、Ｐ型サブストレートの中に形成された、Ｎ型ウェル９３０の中に形成されている（第二の伝導タイプの第三の伝導領域）。不揮発性メモリーセル９０は、さらに、第一の伝導タイプの第一の伝導領域（ＰＷ１）上に形成された第一の拡張領域９２１と第二の拡張領域９２２を有している。第三、第四、第五および第六の拡張領域９６１、９４２，９６３，９６４が、第一の伝導タイプの第二の伝導領域（ＰＷ２）に形成される。第七および第八の拡張領域９８１，９８２が、第一の伝導タイプの第四の伝導領域（ＰＷ３）に形成される。第二の伝導領域（ＰＷ２）は、第一の伝導領域（ＰＷ１）と第四の伝導領域（ＰＷ３）の間に配置され得る。浮遊ゲート（ＦＧ）９００は、第一と第二の拡張領域９２１、９２２の間に形成された第一のゲート部分９０１と、第四と第五の拡張領域９６２，９６３の間および第七と第八の拡張領域９８１、９８２の間に形成された第二のゲート部分９０２を有し得る。第一のゲート部分９０１と第二のゲート部分９０２は、同じ多結晶シリコン層から形成され得るし、連続し得る。第一のゲート部分９０１のゲート領域は、第二のゲート部分９０２のゲート領域よりも大きい。ワードライン（ＷＬ）９７１とセレクトゲート（ＳＧ）９７２は、浮遊ゲート（ＦＧ）９００のように、同じ多結晶シリコン層から形成され得る。ワードライン（ＷＬ）９７１は、第三と第四の拡張領域９６１，９６２の間に形成される。セレクトゲート（ＳＧ）９７２は、第五と第六の拡張領域９６３，９６４の間に形成される。第一および第二の拡張領域９２１、９２２は、第二の伝導タイプである。第三、第四、第五、そして第六の拡張領域９６１、９６２、９６３、９６４もまた第二の伝導タイプである。第七そして第八の拡張領域９８１、９８２もまた第二の伝導タイプである。不揮発性メモリーセル９０は、単一の多結晶シリコンＣＭＯＳプロセスにおいて製造され得る。しかしながら、本発明の別の実施例においては、第一の伝導タイプは、Ｎ型であり、第二の伝導タイプは、Ｐ型である。
図９および図１０に関して、第一のゲート部分９０１とコントロールライン（ＣＬ）は、結合素子１０００を形成し、金属酸化膜半導体（ＭＯＳ）キャパシターまたはＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）により形成され得る。第二のゲート部分９０２は、第四および第五の拡張領域９６２、９６３を伴う第一の浮遊ゲート（ｎ型金属酸化膜半導体、ＮＭＯＳ）トランジスター１０１０を形成し、第七および第八の拡張領域９８１，９８２を伴う第二の浮遊ゲート（ＮＭＯＳ）トランジスター１０２０を形成し得る。ワードライン（ＷＬ）９７１は、第三および第四の拡張領域９６１，９６２を伴う第一のセレクト（ＮＭＯＳ）トランジスター１０３０を形成し得る。セレクトゲート（ＳＧ）９７２は、第五および第六の拡張領域９６３，９６４を伴う第二のセレクト（ＮＭＯＳ）トランジスター１０４０を形成する。ソースラインＳＬは、第一のセレクトトランジスター１０３０のソース拡張領域となり得る第三の拡張領域９６１に電気的に接続され得る。ビットラインＢＬは、第二のセレクトトランジスター１０４０のドレイン拡張領域と成り得る第六の拡張領域９６４に電気的に接続され得る。イレーズラインＥＬは、第二の浮遊ゲートトランジスター１０２０の第七と第八の拡張領域９８１、９８２に電気的に接続され得る。第四の拡張領域９６２は、第一の浮遊ゲートトランジスター１０１０のソース拡張領域として、また、第一セレクトトランジスター１０３０のドレイン拡張領域の両方として、機能し得る。第五の拡張領域９６３は、第一の浮遊ゲートトランジスター１０１０のドレイン拡張領域として、また、第二のセレクトトランジスター１０４０のソース拡張領域の両方として、機能し得る。別の実施例においては、第二の浮遊ゲートトランジスター１０２０は、ＭＯＳキャパシターにより形成され得る。
図１１は、図９および図１０の不揮発性メモリーセル９０に対するプログラム（Ｐｒｏｇｒａｍｍｉｎｇ）、イレーズ（Ｅｒａｓｅ）、リード（Ｒｅａｄ）、そしてプログラムインヒビット（Ｐｒｏｇｒａｍｍｉｎｇ ｉｎｈｉｂｉｔ）
電圧を示している。プログラム操作においては、コントロ−ルライン（ＣＬ）および第一の伝導領域（ＰＷ１）に適用されるコントロールライン電圧（ＶＣＬ）は、５ボルトから２０ボルトの範囲である。ソースライン（ＳＬ）、ビットライン（ＢＬ）、そして第二の伝導領域（ＰＷ２）が接地され得る。ワードライン（ＷＬ）は、０ボルトから５ボルトの範囲である。イレーズライン（ＥＬ）および第四の伝導領域（ＰＷ３）に適用されるイレーズライン電圧（ＶＥＬ）は、５ボルトから２０ボルトの範囲である。セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）は、１ボルトから５ボルトの範囲である。加えて、Ｎ型ウェル９３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ）は、５ボルトから２０ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、第四の伝導領域（ＰＷ３）、そしてＮ型ウェル９３０の間において生成される順電圧（ｆｏｒｗａｒｄ ｖｏｌｔａｇｅ）を防ぐためである。このようなプログラム構成においては、結合素子１０００の大きさと第二の浮遊ゲートトランジスター１０２０の大きさの比率に応じて、コントロ−ルライン電圧(ＶＣＬ)は、結合素子１０００を通じて浮遊ゲート９００に結合され得る。例えば、コントロ−ルライン電圧（ＶＣＬ）が１０ボルトであり、比率が９対１であるとすれば、浮遊ゲート９００でのポテンシャルは９ボルトになり得る（１０ボルトの１０分の９である）。プログラムにおいては、第一の浮遊ゲートトランジスター１０１０において、ファウラーノルドハイム（ＦＮ）電子トンネル効果注入が生じ得る。電子が、第一の浮遊ゲートトランジスター１０１０を通じて浮遊ゲート９００に注入されるようにである。
イレーズ操作においては、ワードライン（ＷＬ）に適用されるワードライン電圧は、０ボルトから５ボルトの範囲である。コントロ−ルライン（ＣＬ）、第一の伝導領域（ＰＷ１）、ソースライン（ＳＬ）、ビットライン（ＢＬ）、そして第二の伝導領域（ＰＷ２）は接地され得る。セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）は、０ボルトから５ボルトの範囲である。イレーズライン（ＥＬ）および第四の伝導領域（ＰＷ３）に適用されるイレーズライン電圧（ＶＥＬ）は、５ボルトから２０ボルトの範囲である。加えて、Ｎ型ウェル９３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ：表中では９３０と表示）は、５ボルトから２０ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、第四の伝導領域（ＰＷ３）、そしてＮ型ウェル９３０の間において生成される順電圧を防ぐためである。イレーズ操作において、イレーズライン電圧（ＶＥＬ）がイレーズライン（ＥＬ）および第四の伝導領域（ＰＷ３）に適用されるときに、第二の浮遊ゲートトランジスター１０２０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。このようにして、浮遊ゲート９００に保持された電子は、浮遊ゲート９００から排出され得る。
リード操作においては、コントロールライン（ＣＬ）と第一の伝導領域（ＰＷ１）に適用されるコントロールライン電圧（ＶＣＬ）は０ボルトから５ボルトの範囲であり、ワードライン（ＷＬ）に適用されるワードライン電圧（ＶＷＬ）は１ボルトから５ボルトの範囲であり、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）は１ボルトから５ボルトの範囲であり、そしてビットライン（ＢＬ）に適用されるビットライン電圧（ＶＢＬ）は１ボルトから５ボルトの範囲である。ソースライン（ＳＬ）と第二の伝導領域（ＰＷ２）は接地され得る。イレーズライン（ＥＬ）と第四の伝導領域（ＰＷ３）に適用されるイレーズライン電圧（ＶＥＬ）は０ボルトから５ボルトの範囲である。加えて、Ｎ型ウェル９３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ）は、０ボルトから５ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、第四の伝導領域（ＰＷ３）、そしてＮ型ウェル９３０の間において生成される順電圧を防ぐためである。結合素子１０００の容量結合を通じて、コントロールライン電圧（ＶＣＬ）のいくらかの部分、例えば１０分の９、が、浮遊ゲート９００に結合され得る。もし不揮発性メモリーセル９０がイレーズされるとすれば、浮遊ゲート９００におけるポテンシャルは第一の浮遊ゲートトランジスター１０１０をオンするのに十分である。ビットライン（ＢＬ）に適用されるリード電圧（ＶＲＲ）に因って、ソースライン（ＳＬ）および第二の伝導領域（ＰＷ２）が接地されているのと同様に、リード電流が第一の浮遊ゲートトランジスター１０１０を通じて流れ得る。リード電流は、正の論理状態を示すものとして検知される。もし、不揮発性メモリーセル９０がプログラムされる場合は、浮遊ゲート９００に注入された電子は、浮遊ゲート９００に結合されたコントロールライン電圧の部分を相殺するのに十分であり得るか、もしくは、著しく小さい。不揮発性メモリーセル９０がイレーズされるときに検知されるリード電流よりも実質的に小さなリード電流をもって、第一の浮遊ゲートトランジスター１０１０がオフのままであったり、オンされ得るようにである。このようにして、低いリード電流は、負の論理状態を示すものとして検知される。正の論理状態を示すための高いリード電流を利用し、負の論理状態を示すための低いリード電流を利用することは、一つの例に過ぎず、それに限定されるものと考えられるべきではない。負の論理状態に対応するためにより高いリード電流を利用することもできるし、生の論理状態に対応するためにより低いリード電流を利用することもできる。
図１２についてみると、図１２は、図９および図１０の不揮発性メモリーセル９０におけるプログラムインヒビット操作を説明するウェイブフォームダイアグラムを示している。図１２のウェイブフォームダイアグラムは、コントロルライン（ＣＬ）に適用されるコントロールライン電圧、ワードライン（ＷＬ）に適用されるワードライン電圧、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧、イレーズライン（ＥＬ）と第四の伝導領域（ＰＷ３）に適用されるイレーズライン電圧、ビットライン（ＢＬ）に適用されるビットライン電圧、ソースライン（ＳＬ）に適用されるソースライン電圧、Ｎ型ウェル９３０に適用される第二のウェル電圧（ＶＳＷ：ダイアグラム中では９３０と表示）、そして第一の浮遊ゲートトランジスター１０１０のチャネル電圧を示している。チャネル電圧は、プログラムインヒビット操作における第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、押し上げられている。図１２に示されるように、チャネル電圧は、第二の時刻（ｔ２）から第三の時刻（ｔ３）までの期間において、第六の電圧（Ｖ６）に達している。第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、コントロールライン電圧は第一の電圧（Ｖ１）であり、セレクトゲート電圧は第二の電圧（Ｖ２）であり、イレーズライン電圧は第三の電圧（Ｖ３）であり、ビットライン電圧は第四の電圧（Ｖ４）であり、そしてチャネル電圧は第五の電圧（Ｖ５）である。プログラムインヒビット操作においては、Ｖ１からＶ６は、Ｖ１≧Ｖ３＞Ｖ５＞Ｖ４≧Ｖ２＞Ｖ６ といった構成を取り得る。プログラム操作においては、Ｖ１からＶ６は、Ｖ１≧Ｖ３≧Ｖ２＞Ｖ４＝Ｖ５＝Ｖ６≧０Ｖ といった構成を取り得る。例えば、図１１に示すように、プログラムインヒビット操作（Ｐｒｏｇｒａｍｍｉｎｇ ｉｎｈｉｂｉｔ）においては、コントロールライン電圧は５ボルトから２０ボルトの範囲であり得るし、コントロールライン電圧は５ボルトから２０ボルトの範囲であり得るし、ワードライン電圧は０ボルトから５ボルトの範囲であり得るし、セレクトゲート電圧は１ボルトから５ボルトの範囲であり得るし、イレーズライン電圧は５ボルトから２０ボルトの範囲であり得るし、ビットライン電圧は１ボルトから５ボルトの範囲であり得るし、ソースライン電圧は０ボルトから５ボルトの範囲であり得るし、第二のウェル電圧は５ボルトから２０ボルトの範囲であり得るし、そしてＰＷ２電圧は、０ボルトであり得る。
図１３および図１４についてみると、図１３は、別の実施例に従った不揮発性メモリーセル１３０のダイアグラムである。図１４は、図１３の不揮発性メモリーセル１３０を図式的に示している。不揮発性メモリーセル１３０は、浮遊ゲート（ＦＧ）１３００、ワードライン（ＷＬ）１３７１、セレクトゲート（ＳＧ）１３７２、コントロールライン（ＣＬ）、ソースライン（ＳＬ）、そしてビットライン（ＢＬ）を有している。近傍のセルがプログラムされる際にセルのインヒビット能力が達成されるようにセレクトゲート（ＳＧ）を適用している。例としてｐ型（第一の伝導タイプ）サブストレートを考えると、つまり、不揮発性メモリーセル１３０は、Ｐ型サブストレートの中に形成された、Ｎ型ウェル１３３０（第二の伝導タイプの第三の伝導領域）の中に形成されている。不揮発性メモリーセル１３０は、さらに、第一、第二、第三、第四、第五、そして第六の拡張領域１３２１、１３２２、１３６１、１３６２、１３６３、そして１３６４を有している。浮遊ゲート（ＦＧ）１３００は、第一と第二の拡張領域１３２１、１３２２の間に形成された第一のゲート部分１３０１と、第四と第五の拡張領域１３６２，１３６３の間に形成された第二のゲート部分１３０２を有している。図１３に示すように、不揮発性メモリーセル９０と不揮発性メモリーセル１３０との相違は、不揮発性メモリーセル１３０は第二の浮遊ゲートトランジスター１０２０と第四の伝導領域（ＰＷ３）を有さないことである。加えて、不揮発性メモリーセル１３０のこれ以降の構成は、不揮発性メモリーセル９０の構成と同じである。よって、簡素化のために、これ以上の記述は省略する。
図１３および図１４に関して、第一のゲート部分１３０１とコントロールライン（ＣＬ）は、結合素子１４００を形成し得る。第二のゲート部分１３０２は、第四および第五の拡張領域１３６２、１３６３を伴う第一の浮遊ゲートトランジスター１４１０を形成し得る。ワードライン（ＷＬ）１３７１は、第三および第四の拡張領域１３６１，１３６２を伴う第一のセレクトトランジスター１４３０を形成し得る。セレクトゲート（ＳＧ）１３７２は、第五および第六の拡張領域１３６３，１３６４を伴う第二のセレクトトランジスター１４４０を形成し得る。ソースラインＳＬは、第一のセレクトトランジスター１４３０のソース拡張領域となり得る第三の拡張領域１３６１に電気的に接続され得る。ビットラインＢＬは、第二のセレクトトランジスター１４４０のドレイン拡張領域と成り得る第六の拡張領域１３６４に電気的に接続され得る。第四の拡張領域１３６２は、第一の浮遊ゲートトランジスター１４１０のソース拡張領域として、また、第一のセレクトトランジスター１４３０のドレイン拡張領域の両方として、機能し得る。第五の拡張領域１３６３は、第一の浮遊ゲートトランジスター１４１０のドレイン拡張領域として、また、第二のセレクトトランジスター１４４０のソース拡張領域の両方として、機能し得る。
図１５は、図１３および図１４の不揮発性メモリーセル１３０に対するプログラム（Ｐｒｏｇｒａｍｍｉｎｇ）、イレーズ（Ｅｒａｓｅ）、リード（Ｒｅａｄ）、そしてプログラムインヒビット（Ｐｒｏｇｒａｍｍｉｎｇ ｉｎｈｉｂｉｔ）電圧を示している。プログラム操作においては、コントロ−ルライン（ＣＬ）および第一の伝導領域（ＰＷ１）に適用されるコントロールライン電圧（ＶＣＬ）は、５ボルトから２０ボルトの範囲である。ソースライン（ＳＬ）、ビットライン（ＢＬ）、そして第二の伝導領域（ＰＷ２）が接地され得る。ワードライン（ＷＬ）は、０ボルトから５ボルトの範囲である。セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）は、１ボルトから５ボルトの範囲である。加えて、Ｎ型ウェル１３３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ：表中で１３３０と表示）は、５ボルトから２０ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、そしてＮ型ウェル１３３０の間において生成される順電圧（ｆｏｒｗａｒｄ ｖｏｌｔａｇｅ）を防ぐためである。このようなプログラム構成においては、結合素子１４００の大きさと第一の浮遊ゲートトランジスター１４１０の大きさの比率に応じて、コントロ−ルライン電圧(ＶＣＬ)は、結合素子１４００を通じて浮遊ゲート１３００に結合され得る。例えば、コントロ−ルライン電圧（ＶＣＬ）が１０ボルトであり、比率が９対１であるとすれば、浮遊ゲート１３００でのポテンシャルは９ボルトになり得る（１０ボルトの１０分の９である）。プログラムにおいては、第一の浮遊ゲートトランジスター１４１０において、ファウラーノルドハイム（ＦＮ）電子トンネル効果注入が生じ得る。
イレーズ操作においては、ワードライン（ＷＬ）に適用されるワードライン電圧、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）、ソースライン（ＳＬ）に適用されるソースライン電圧（ＶＳＬ）、ビットライン（ＢＬ）に適用されるビットライン電圧（ＶＢＬ）、そして第二の伝導領域（ＰＷ２）に適用される第一のウェル電圧（ＶＦＷ）は、５ボルトから２０ボルトの範囲である。コントロールライン(ＣＬ)および第一の伝導領域（ＰＷ１）は接地され得る。加えて、Ｎ型ウェル１３３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ）は、５ボルトから２０ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、そしてＮ型ウェル９３０の間において生成される順電圧を防ぐためである。イレーズ操作において、コントロールライン（ＣＬ）と第一の伝導領域（ＰＷ１）が接地されるときに、第一の浮遊ゲートトランジスター１４１０でファウラーノルドハイム（ＦＮ）電子トンネル効果排出が起こり得る。このようにして、浮遊ゲート１３００に保持された電子は、浮遊ゲート１３００から排出され得る。
リード操作においては、コントロールライン（ＣＬ）と第一の伝導領域（ＰＷ１）に適用されるコントロールライン電圧（ＶＣＬ）は０ボルトから５ボルトの範囲であり、ワードライン（ＷＬ）に適用されるワードライン電圧（ＶＷＬ）は１ボルトから５ボルトの範囲であり、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧（ＶＳＧ）は１ボルトから５ボルトの範囲であり、そしてビットラインに適用されるビットライン電圧（ＶＢＬ）は１ボルトから５ボルトの範囲である。ソースライン（ＳＬ）と第二の伝導領域（ＰＷ２）は接地され得る。加えて、Ｎ型ウェル１３３０（第三の伝導領域）に適用される第二のウェル電圧（ＶＳＷ）は、０ボルトから５ボルトの範囲である。第一の伝導領域（ＰＷ１）、第二の伝導領域（ＰＷ２）、そしてＮ型ウェル１３３０の間において生成される順電圧を防ぐためである。結合素子１４００の容量結合を通じて、コントロールライン電圧（ＶＣＬ）のいくらかの部分、例えば１０分の９、が、浮遊ゲート１３００に結合され得る。もし不揮発性メモリーセル１３０がイレーズされるとすれば、浮遊ゲート１３００におけるポテンシャルは第一の浮遊ゲートトランジスター１４１０をオンするのに十分である。ビットライン（ＢＬ）に適用されるリード電圧（ＶＲＲ）に因って、ソースライン（ＳＬ）および第二の伝導領域（ＰＷ２）が接地されているのと同様に、リード電流が第一の浮遊ゲートトランジスター１４１０を通じて流れ得る。リード電流は、正の論理状態を示すものとして検知される。もし、不揮発性メモリーセル１３０がプログラムされる場合は、浮遊ゲート１３００に注入された電子は、浮遊ゲート１３００に結合されたコントロールライン電圧の部分を相殺するのに十分であり得るか、もしくは、著しく小さい。不揮発性メモリーセル１３０がイレーズされるときに検知されるリード電流よりも実質的に小さなリード電流をもって、第一の浮遊ゲートトランジスター１４１０がオフのままであったり、オンされ得るようにである。このようにして、低いリード電流は、負の論理状態を示すものとして検知される。
図１６について述べる。図１６は、図１３および図１４の不揮発性メモリーセル１３０におけるプログラムインヒビット操作を説明するウェイブフォームダイアグラムを示している。図１６のウェイブフォームダイアグラムは、コントロルライン（ＣＬ）と第一の伝導領域（ＰＷ１）に適用されるコントロールライン電圧、ワードライン（ＷＬ）に適用されるワードライン電圧、セレクトゲート（ＳＧ）に適用されるセレクトゲート電圧、ビットライン（ＢＬ）に適用されるビットライン電圧、ソースライン（ＳＬ）に適用されるソースライン電圧、第二の伝導領域（ＰＷ２）に適用されるｐ型ウェル電圧、Ｎ型ウェル１３３０に適用される第二のウェル電圧（ＶＳＷ：ダイアグラム中で１３３０と表示）、そして第一の浮遊ゲートトランジスター１４１０のチャネル電圧を示している。チャネル電圧は、プログラムインヒビット操作における第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、押し上げられている。図１５に示されるように、チャネル電圧は、第二の時刻（ｔ２）から第三の時刻（ｔ３）までの期間において、第六の電圧（Ｖ６）に達している。第三の時刻（ｔ３）から第四の時刻（ｔ４）まで、コントロールライン電圧は第一の電圧（Ｖ１）であり、セレクトゲート電圧は第二の電圧（Ｖ２）であり、ビットライン電圧は第四の電圧（Ｖ４）であり、そしてチャネル電圧は第五の電圧（Ｖ５）である。プログラムインヒビット操作においては、Ｖ１からＶ６は、Ｖ１＞Ｖ５＞Ｖ４≧Ｖ２＞Ｖ６ といった構成を取り得る。プログラム操作においては、Ｖ１からＶ６は、Ｖ１≧Ｖ２＞Ｖ４＝Ｖ５＝Ｖ６≧０Ｖ といった構成を取り得る。例えば、図１５に示すように、プログラムインヒビット操作においては、コントロールライン電圧は５ボルトから２０ボルトの範囲であり得るし、ワードライン電圧は０ボルトから５ボルトの範囲であり得るし、セレクトゲート電圧は１ボルトから５ボルトの範囲であり得るし、ビットライン電圧は１ボルトから５ボルトの範囲であり得るし、ソースライン電圧は０ボルトから５ボルトの範囲であり得るし、第二のウェル電圧は５ボルトから２０ボルトの範囲であり得るし、そしてＰＷ２電圧は、０ボルトであり得る。
まとめると、上述の不揮発性メモリーセルは、一般的なＣＭＯＳプロセスと完全にコンパチブルであり、比較的小さなレイアウト領域しか必要とせず、サイクルウインドウ（ｃｙｃｌｉｎｇ ｗｉｎｄｏｗ）を劣化させることなく、良好なプログラムおよびイレーズの速度と、耐久性と、データ保持性を表している。
当業者にとっては、本発明の内容を保持しながらも、装置や方法について多くの変更や代替をなし得ることが、容易に理解されよう。従って、上記の開示は、添付の特許請求の範囲によってのみ制限されるものと解釈されるべきである。

Claims (31)

  1. 不揮発性メモリーセルであって：
    第一の伝導領域に形成された結合素子；並びに
    第一の浮遊ゲートトランジスターと第二の浮遊ゲートトランジスターとに直列的に接続された第一のセレクトトランジスター；
    を有し、
    前記第一の浮遊ゲートトランジスター、前記第二の浮遊ゲートトランジスター、および前記第一のセレクトトランジスターは、第二の伝導領域に形成され、
    前記結合素子の電極と前記第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートであり、
    前記第一の伝導領域と第二の伝導領域は、第三の伝導領域において形成され、
    前記第一の伝導領域、第二の伝導領域、および前記第三の伝導領域は、ウェルである、
    ことを特徴とする揮発性メモリーセル。
  2. 前記第一の伝導領域と前記第二の伝導領域は、第一の伝導タイプであり、前記第三の伝導領域は、第二の伝導タイプである、
    請求項１に記載の不揮発性メモリーセル。
  3. 前記浮遊ゲートは：
    前記結合素子を形成する第一のゲート部分と；
    前記第一の浮遊ゲートトランジスターを形成する第二のゲート部分と；
    を有し、
    前記第一のゲート部分は、前記第二のゲート部分よりも大きな領域を有する、
    請求項１に記載の不揮発性メモリーセル。
  4. 前記結合素子は、金属酸化膜半導体キャパシター、または金属酸化膜半導体フィールド効果トランジスターにより、形成されている
    請求項１に記載の不揮発性メモリーセル。
  5. 前記第一の浮遊ゲートトランジスターは、前記第一のセレクトトランジスターと前記第二のセレクトトランジスターの間に配置される、
    請求項１に記載の不揮発性メモリーセル。
  6. 前記不揮発性メモリーセルは、さらに：
    前記結合素子に電気的に接続されたコントロールラインと；
    前記第一のセレクトトランジスターのゲートに電気的に接続されたワードラインと；
    前記第二のセレクトトランジスターのゲートに電気的に接続されたセレクトゲートと；
    前記第二のセレクトトランジスターのドレイン領域に電気的に接続されたビットラインと；
    前記第一のセレクトトランジスターのソース領域に電気的に接続されたソースラインと；
    を有する、
    請求項１に記載の不揮発性メモリーセル。
  7. リード操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    直列的に接続された前記第一のセレクトトランジスター、前記第一の浮遊ゲートトランジスター、および前記第二のセレクトトランジスターを通して流れる電流を検知するために構成されている、
    請求項６に記載の不揮発性メモリーセル。
  8. 前記コントロールライン電圧は、０ボルトから５ボルトの範囲であり；
    前記ワードライン電圧は、１ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記ビットライン電圧は、１ボルトから５ボルトの範囲であり；
    前記ソースライン電圧は、０ボルトであり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、０ボルトから５ボルトの範囲である、
    請求項７に記載の不揮発性メモリーセル。
  9. プログラム操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第一の浮遊ゲートトランジスターにおいて、ファウラーノルドハイムトンネル効果注入を引き起こすように構成されている、
    請求項６に記載の不揮発性メモリーセル。
  10. 前記コントロールライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ワードライン電圧は、０ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記ビットライン電圧は、０ボルトであり；
    前記ソースライン電圧は、０ボルトであり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項９に記載の不揮発性メモリーセル。
  11. プログラムインヒビット操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第一の浮遊ゲートトランジスターにおいて、チャネル電圧の押し上げを引き起こすように構成されている、
    請求項６に記載の不揮発性メモリーセル。
  12. 前記コントロールライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ワードライン電圧は、０ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記ビットライン電圧は、１ボルトから５ボルトの範囲であり；
    前記ソースライン電圧は、０ボルトから５ボルトの範囲であり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項１１に記載の不揮発性メモリーセル。
  13. イレーズ操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第一の浮遊ゲートトランジスターにおいて、ファウラーノルドハイムトンネル効果排出を引き起こすように構成されている、
    請求項６に記載の不揮発性メモリーセル。
  14. 前記コントロールライン電圧は、０ボルトであり；
    前記ワードライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記セレクトゲート電圧は、５ボルトから２０ボルトの範囲であり；
    前記ビットライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ソースライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記第一のウェル電圧は、５ボルトから２０ボルトの範囲であり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項１３に記載の不揮発性メモリーセル。
  15. 前記不揮発性メモリーセルは、さらに：
    第四の伝導領域に形成された第二の浮遊ゲートトランジスターを有し、
    前記第四の伝導領域は、前記第三の伝導領域において形成され、
    前記第二の浮遊ゲートトランジスターのゲート、前記結合素子の電極、および前記第一の浮遊ゲートトランジスターのゲートは、一体的に形成された浮遊ゲートである、
    請求項１に記載の不揮発性メモリーセル。
  16. 前記第一の伝導領域、前記第二の伝導領域、および前記第四の伝導領域は、第一の伝導タイプであり、前記第三の伝導領域は、第二の伝導タイプである、
    請求項１５に記載の不揮発性メモリーセル。
  17. 前記浮遊ゲートは：
    前記結合素子を形成する第一のゲート部分と；
    前記第一の浮遊ゲートトランジスターおよび前記第二の浮遊ゲートトランジスターを形成する第二のゲート部分と；
    を有し、
    前記第一のゲート部分は、前記第二のゲート部分よりも大きな領域を有する、
    請求項１５に記載の不揮発性メモリーセル。
  18. 前記結合素子は、金属酸化膜半導体キャパシター、または金属酸化膜半導体フィールド効果トランジスターにより、形成されている
    請求項１５に記載の不揮発性メモリーセル。
  19. 前記第二の浮遊ゲートトランジスターは、金属酸化膜半導体フィールド効果トランジスター、または金属酸化膜半導体キャパシターにより、形成されている
    請求項１５に記載の不揮発性メモリーセル。
  20. 前記第二の伝導領域は、前記第一の伝導領域と前記第四の拡張領域の間に配置される、
    請求項１５に記載の不揮発性メモリーセル。
  21. 前記第四の伝導領域は、前記第一の伝導領域と前記第二の拡張領域の間に配置される、
    請求項１５に記載の不揮発性メモリーセル。
  22. 前記第一の浮遊ゲートトランジスターは、前記第一のセレクトトランジスターと前記第二のセレクトトランジスターの間に配置される、
    請求項１５に記載の不揮発性メモリーセル。
  23. 前記不揮発性メモリーセルは、さらに：
    前記結合素子に電気的に接続されたコントロールラインと；
    前記第一のセレクトトランジスターのゲートに電気的に接続されたワードラインと；
    前記第二のセレクトトランジスターのゲートに電気的に接続されたセレクトゲートと；
    前記第二の浮遊ゲートトランジスターの拡張領域および前記第四の伝導領域に電気的に接続されたイレーズラインと；
    前記第二のセレクトトランジスターのドレイン領域に電気的に接続されたビットラインと；
    前記第一のセレクトトランジスターのソース領域に電気的に接続されたソースラインと；
    を有する、
    請求項２２に記載の不揮発性メモリーセル。
  24. リード操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、イレーズラインに適用されるイレーズライン電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    直列的に接続された前記第一のセレクトトランジスター、前記第一の浮遊ゲートトランジスター、および前記第二のセレクトトランジスターを通して流れる電流を検知するために構成されている、
    請求項２３に記載の不揮発性メモリーセル。
  25. 前記コントロールライン電圧は、０ボルトから５ボルトの範囲であり；
    前記ワードライン電圧は、１ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記イレーズライン電圧は、０ボルトから５ボルトの範囲であり；
    前記ビットライン電圧は、１ボルトから５ボルトの範囲であり；
    前記ソースライン電圧は、０ボルトであり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、０ボルトから５ボルトの範囲である、
    請求項２４に記載の不揮発性メモリーセル。
  26. プログラム操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、イレーズラインに適用されるイレーズライン電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第一の浮遊ゲートトランジスターにおいて、ファウラーノルドハイムトンネル効果注入を引き起こすように構成されている、
    請求項２３に記載の不揮発性メモリーセル。
  27. 前記コントロールライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ワードライン電圧は、０ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記イレーズライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ビットライン電圧は、０ボルトであり；
    前記ソースライン電圧は、０ボルトであり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項２６に記載の不揮発性メモリーセル。
  28. プログラムインヒビット操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、イレーズラインに適用されるイレーズライン電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第一の浮遊ゲートトランジスターにおいて、チャネル電圧の押し上げを引き起こすように構成されている、
    請求項２３に記載の不揮発性メモリーセル。
  29. 前記コントロールライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ワードライン電圧は、０ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、１ボルトから５ボルトの範囲であり；
    前記イレーズライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ビットライン電圧は、１ボルトから５ボルトの範囲であり；
    前記ソースライン電圧は、０ボルトから５ボルトの範囲であり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項２８に記載の不揮発性メモリーセル。
  30. イレーズ操作において、
    コントロールラインに適用されるコントロールライン電圧、ワードラインに適用されるワードライン電圧、セレクトゲートに適用されるセレクトゲート電圧、イレーズラインに適用されるイレーズライン電圧、ビットラインに適用されるビットライン電圧、ソースラインに適用されるソースライン電圧、前記第二の伝導領域に適用される第一のウェル電圧、および前記第三の伝導領域に適用される第二のウェル電圧が、
    前記第二の浮遊ゲートトランジスターにおいて、ファウラーノルドハイムトンネル効果排出を引き起こすように構成されている、
    請求項２３に記載の不揮発性メモリーセル。
  31. 前記コントロールライン電圧は、０ボルトであり；
    前記ワードライン電圧は、０ボルトから５ボルトの範囲であり；
    前記セレクトゲート電圧は、０ボルトから５ボルトの範囲であり；
    前記イレーズライン電圧は、５ボルトから２０ボルトの範囲であり；
    前記ビットライン電圧は、０ボルトであり；
    前記ソースライン電圧は、０ボルトであり；
    前記第一のウェル電圧は、０ボルトであり；かつ、
    前記第二のウェル電圧は、５ボルトから２０ボルトの範囲である、
    請求項３０に記載の不揮発性メモリーセル。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014239205A (ja) * 2013-06-07 2014-12-18 力旺電子股▲ふん▼有限公司 不揮発性メモリ構造
JP2015070264A (ja) * 2013-09-27 2015-04-13 力旺電子股▲ふん▼有限公司 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法
JP2016194965A (ja) * 2015-04-01 2016-11-17 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 電圧伝達デバイスを有するメモリユニット
JP6122531B1 (ja) * 2016-01-19 2017-04-26 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． バイト消去動作を実行することができるメモリアレイ
JP2019121805A (ja) * 2018-01-10 2019-07-22 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． メモリ構造並びにそのプログラミング及び読み出し方法
KR20210068306A (ko) * 2019-11-30 2021-06-09 세미브레인 주식회사 펄스 폭 제어 프로그래밍 방식을 이용한 논리 호환 플래시 메모리

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105261618B (zh) * 2014-05-30 2018-07-27 力旺电子股份有限公司 非挥发性存储器单元
US9356506B1 (en) * 2015-04-01 2016-05-31 Ememory Technology Inc. Charge pump regulator and control method thereof
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
CN109887536A (zh) * 2019-02-13 2019-06-14 上海新储集成电路有限公司 一种非易失性存储单元结构
US11521980B2 (en) * 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070203A (ja) * 1995-11-21 1998-03-10 Programmable Microelectron Corp Ｐｍｏｓ単一ポリ非揮発性メモリ構成体
US20060018161A1 (en) * 2004-07-20 2006-01-26 Hsin-Ming Chen Single poly non-volatile memory
US20060209597A1 (en) * 2005-03-17 2006-09-21 Impinj, Inc. Compact non-volatile memory cell and array system
JP2006344735A (ja) * 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
JP2007110073A (ja) * 2005-09-13 2007-04-26 Renesas Technology Corp 半導体装置
US20070241383A1 (en) * 2006-04-14 2007-10-18 Hsin-Chang Lin Single-gate non-volatile memory and operation method thereof
JP2009081181A (ja) * 2007-09-25 2009-04-16 Renesas Technology Corp 半導体装置
JP2009088090A (ja) * 2007-09-28 2009-04-23 Renesas Technology Corp 半導体装置
JP2009538519A (ja) * 2006-04-11 2009-11-05 モシス・インコーポレイテッド Ｃｍｏｓ論理プロセス内の不揮発性メモリ及びその動作方法
JP2009540545A (ja) * 2006-06-02 2009-11-19 モシス・インコーポレイテッド 従来のロジックプロセスで埋め込まれる不揮発性メモリ及びそのような不揮発性メモリの動作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4881552B2 (ja) * 2004-09-09 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
US8587036B2 (en) * 2008-12-12 2013-11-19 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
US8737107B2 (en) * 2009-01-15 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits and routing of conductive layers thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070203A (ja) * 1995-11-21 1998-03-10 Programmable Microelectron Corp Ｐｍｏｓ単一ポリ非揮発性メモリ構成体
US20060018161A1 (en) * 2004-07-20 2006-01-26 Hsin-Ming Chen Single poly non-volatile memory
US20060209597A1 (en) * 2005-03-17 2006-09-21 Impinj, Inc. Compact non-volatile memory cell and array system
JP2006344735A (ja) * 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
JP2007110073A (ja) * 2005-09-13 2007-04-26 Renesas Technology Corp 半導体装置
JP2009538519A (ja) * 2006-04-11 2009-11-05 モシス・インコーポレイテッド Ｃｍｏｓ論理プロセス内の不揮発性メモリ及びその動作方法
US20070241383A1 (en) * 2006-04-14 2007-10-18 Hsin-Chang Lin Single-gate non-volatile memory and operation method thereof
JP2009540545A (ja) * 2006-06-02 2009-11-19 モシス・インコーポレイテッド 従来のロジックプロセスで埋め込まれる不揮発性メモリ及びそのような不揮発性メモリの動作方法
JP2009081181A (ja) * 2007-09-25 2009-04-16 Renesas Technology Corp 半導体装置
JP2009088090A (ja) * 2007-09-28 2009-04-23 Renesas Technology Corp 半導体装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041089B2 (en) 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
JP2014239205A (ja) * 2013-06-07 2014-12-18 力旺電子股▲ふん▼有限公司 不揮発性メモリ構造
US9666279B2 (en) 2013-09-27 2017-05-30 Ememory Technology Inc. Non-volatile memory for high rewrite cycles application
JP2015070264A (ja) * 2013-09-27 2015-04-13 力旺電子股▲ふん▼有限公司 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法
US9425204B2 (en) 2013-09-27 2016-08-23 Ememory Technology Inc. Non-volatile memory for high rewrite cycles application
US9633729B2 (en) 2013-09-27 2017-04-25 Ememory Technology Inc. Non-volatile memory for high rewrite cycles application
JP2016194965A (ja) * 2015-04-01 2016-11-17 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 電圧伝達デバイスを有するメモリユニット
JP2017130646A (ja) * 2016-01-19 2017-07-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 一つの共有されたディープドープ領域を備えたメモリアレイ
JP6122531B1 (ja) * 2016-01-19 2017-04-26 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． バイト消去動作を実行することができるメモリアレイ
JP2017130247A (ja) * 2016-01-19 2017-07-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． バイト消去動作を実行することができるメモリアレイ
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9941011B2 (en) 2016-01-19 2018-04-10 Ememory Technology Inc. Memory array with one shared deep doped region
US10255980B2 (en) 2016-01-19 2019-04-09 Ememory Technology Inc. Memory array with one shared deep doped region
JP2019121805A (ja) * 2018-01-10 2019-07-22 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． メモリ構造並びにそのプログラミング及び読み出し方法
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
KR20210068306A (ko) * 2019-11-30 2021-06-09 세미브레인 주식회사 펄스 폭 제어 프로그래밍 방식을 이용한 논리 호환 플래시 메모리
JP2021099893A (ja) * 2019-11-30 2021-07-01 セミブレイン インコーポレイテッド パルス幅制御プログラミング方式を用いた論理互換フラッシュメモリ
KR102547080B1 (ko) 2019-11-30 2023-06-26 세미브레인 주식회사 펄스 폭 제어 프로그래밍 방식을 이용한 논리 호환 플래시 메모리

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