KR102547080B1 - 펄스 폭 제어 프로그래밍 방식을 이용한 논리 호환 플래시 메모리 - Google Patents
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Abstract
비선택 메모리 셀에 대한 프로그램 방해를 줄이거나 방지하기 위해 메모리 어레이 내 선택된 메모리 셀에 대한 선택적 비휘발성 메모리 프로그래밍 방법이 설명된다. 이 선택적 프로그래밍 방법은 프로그래밍 될 선택된 메모리 셀 및 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계로서, 프로그래밍 펄스는 특정된 범위 내에서 상기 비선택 메모리 셀의 변경을 허용하는, 단계; 비선택 메모리 셀의 영역을 부스팅하는 단계; 및 프로그래밍 펄스의 임계 시점을 설정하는 단계를 포함하며, 임계 시점은 비선택 메모리 셀의 플로팅 게이트와 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계 값에 도달 할 때 정의된다.
Description
발명은 비휘발성 메모리 기술에 관한 것이다. 구체적으로, 본 발명은 특정된 목표 전류 범위 내에서 메모리 셀 전류를 흘릴 수 있는 논리 호환 플래시 메모리의 프로그램 펄스 폭 제어 방식을 설명한다.
플래시 메모리는 시스템 전원이 꺼져 있어도 정보를 영구적으로 저장할 수 있는 전형적인 비휘발성 메모리이다. 논리 호환 플래시 메모리는 논리소자로만 구축 된 플래시 메모리 유형이다. 도 1은 행과 열의 2차원으로 된 종래의 메모리 셀 어레이(100)를 도시한다. 이 메모리 셀 어레이(100) 구조는 논리 호환 플래시 메모리 셀들, 즉 "셀 A1", "셀 A2" 및 "셀 A3"에서 "셀 C1", "셀 C2" 및 "셀 C3"의 다수의 행 및 열을 포함한다. 열을 연결하는 셀들을 따라 비트 라인들이 이어진다. 각 비트 라인은 동일한 열의 셀들을 열 끝에 위치하는 하나의 감지 증폭기 회로에 연결한다. 이 메모리 셀은 셀에 저장된 정보를 기반으로 전류 레벨을 변조할 수 있다. 감지 증폭기는 전류 레벨을 감지하여 셀 상태를 결정한다. 도 1에 도시되어 있지 않지만, 방전 또는 메모리 셀의 방전과 같은 메모리 동작을 위해 각 행에 배열된 셀 A, 셀 B 및 셀 C에 연결된 일련의 제어 라인(판독 라인)이 존재한다. 이러한 메모리 셀 어레이의 경우, 일부 메모리 셀에 대해서만 프로그래밍 동작이 선택적으로 수행되고 해당 셀들(즉, 셀 A1, B1 및 C1)이 공통 판독 라인을 공유할 때, 선택되지 않은 메모리 셀(예: 셀 C1)은 선택된 메모리 셀(예: 셀 A1 및 셀 B1)의 프로그램 동작에 영향을 받지 않고 원래 상태를 유지해야한다.
본 발명은 표준 논리소자들로 구성된 비휘발성 메모리를 선택적으로 프로그래밍하는 방법을 개시한다.
본 발명은 표준 논리소자들로 구성된 비휘발성 메모리를 선택적으로 프로그래밍하는 방법을 개시한다. 본 발명에 따르면, 메모리 어레이 내 비휘발성 메모리 셀을 프로그래밍하는 방법은, 미리 정의된 프로그래밍 펄스를 프로그래밍 할 선택된 메모리 셀과 변경되지 않는 비선택 메모리 셀 모두에 인가하는 단계로서, 상기 비선택 메모리 셀은 어느 정도 변경되더라도 허용된 특정 범위 내에서만 상기 선택된 메모리 셀의 프로그래밍에 의해 변경되는 단계; 비선택 메모리 셀의 영역을 부스팅하는 단계; 및 상기 프로그래밍 펄스의 임계 시점을 설정하는 단계를 포함하며, 상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계값에 도달할 때 정의된다.
일 실시예에 있어서, 상기 방법은 상기 임계 시점까지 상기 어레이 내 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계; 및 상기 임계 시점까지 상기 비선택 메모리 셀의 전압 전위를 부스팅하는 단계를 포함한다. 일 실시예에 있어서, 상기 프로그래밍 펄스는 상기 임계 시점에 또는 그 근처에서 접지 전위로 감소하기 시작한다. 또한, 다른 실시예에 있어서, 상기 임계값은 상기 비선택 메모리 셀의 원치 않는 프로그래밍을 억제하는 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 최대 전압 차이이다.
일 실시예에 있어서, 상기 미리 정의된 프로그래밍 펄스는 상기 선택된 메모리 셀과 상기 비선택 메모리 셀을 연결하는 게이트 라인에 인가된다. 다른 실시예에 있어서, 상기 비선택 메모리 셀의 상기 부스트된 영역은 대응하는 기판 상에 형성된 상기 비선택 메모리 셀의 소스 영역, 드레인 영역 및 상기 소스와 드레인 영역 사이의 채널 영역을 포함한다. 일 실시예에 있어서, 상기 부스팅된 영역은 상기 비선택 메모리 셀의 플로팅 게이트상의 전압 전위에 의해 특정 전압 레벨로 부스팅된다. 다른 실시예에 있어서, 상기 미리 정의된 프로그래밍 펄스의 전압 레벨은, 상기 선택된 메모리 셀이 프로그래밍되는 동안 상기 비선택 메모리 셀의 플로팅 게이트와 부스팅된 노드 사이의 전압 차이가 비선택 메모리 셀의 프로그래밍을 방지할 정도로 충분히 낮도록 충분히 낮게 설정된다.
일 실시예에 있어서, 상기 미리 정의된 프로그래밍 펄스의 기간은 상기 미리 정의된 프로그래밍 펄스가 상기 임계 시점 또는 그 근처에서 상기 접지 전위 또는 그 근처로 낮아지는 한, 상승(ramp-up) 이후 그리고 하강(ramp-down) 전에 충분히 길게 유지된다. 본 발명의 일 실시예에 있어서, 비휘발성 메모리 소자는, 미리 정의된 프로그래밍 펄스를 인가하는 전압 신호 펄스 발생기; 및 비휘발성 메모리 셀 어레이를 포함한다. 일 실시예에 있어서, 상기 전압 신호 펄스 발생기는 프로그래밍 할 선택된 메모리 셀 및 변경되지 않는 비선택 메모리 셀 모두에 대한 미리 정의된 프로그래밍 펄스를 사용하여 메모리 어레이 내 비휘발성 메모리 셀에 신호를 생성하도록 구성되고, 상기 비선택 메모리 셀은 어느 정도 변경되더라도 특정 범위 내에서만 상기 선택된 메모리 셀의 프로그래밍에 의해 변경된다. 다른 실시예에 있어서, 전압 신호 펄스 발생기는 상기 미리 정의된 프로그래밍 펄스의 임계 시점을 설정하도록 더 구성되며, 여기서 상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계값에 도달할 때 정의된다.
본 발명의 적어도 일 실시예에 따르면 특정된 목표 전류 범위 내에서 메모리 셀 전류를 흘릴 수 있는 논리 호환 플래시 메모리의 프로그램 펄스 폭 제어 방식을 제공한다.
본 발명의 특징들은 도면을 참조하여 이하의 설명으로부터 당업자에게 명백해질 것이다. 도면은 본 발명의 전형적인 실시예만을 도시하고 따라서 범위를 제한하는 것으로 간주되지 않는 것을 이해하면서, 첨부된 도면을 사용하여 본 발명을 추가적으로 구체적이고 상세하게 설명한다.
도 1은 다수의 행과 열을 갖는 비휘발성 메모리 셀 어레이 구조를 도시한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 자체 부스팅 억제 방식에 기초한 선택적 프로그래밍을 위한 바이어스 논리 호환 플래시 메모리 셀의 회로도를 도시한다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 자체 부스팅 억제 방식에 기초한 선택적 프로그래밍을 위한 바이어스 논리 호환 플래시 메모리 셀의 다른 회로도를 도시한다.
도 4는 도 3에 도시된 메모리 셀을 프로그래밍하는 방법을 나타내는 흐름도이다.
도 5는 선택된 행의 메모리 셀들을 프로그래밍하기 위한 다양한 전압 신호를 설명하는 타이밍도이다.
도 6은 메모리 셀 프로그래밍 및 반복 확인 중에 도 2의 메모리 셀 어레이의 제어 게이트 라인(CG1, CG2)에 인가되는 2개의 예시적인 펄스를 도시한다.
도 7은 본 발명의 실시예에 따른 프로그램-억제 바이어스 조건을 갖는 P-도핑된 본체 상에 형성된 로직 호환 플래시 메모리 셀의 일련의 트랜지스터의 단면을 도시한다.
도 8a 및 도 8b는 일 실시예에 따른 비선택 메모리 셀의 부스팅된 노드 및 FG에 인가되는 예시적인 전압 펄스를 도시한다.
도 9는 본 발명의 일 실시예에 따른 전압 신호 펄스 발생기와 비휘발성 메모리 셀 어레이를 갖는 블록도를 도시한다.
도 10은 본 발명의 일 실시예에 따른 펄스 폭 제어 프로그래밍 방식을 적용한 중앙 처리 장치(CPU), 휘발성 메모리 및 비휘발성 메모리를 포함하는 칩을 도시한다.
도 1은 다수의 행과 열을 갖는 비휘발성 메모리 셀 어레이 구조를 도시한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 자체 부스팅 억제 방식에 기초한 선택적 프로그래밍을 위한 바이어스 논리 호환 플래시 메모리 셀의 회로도를 도시한다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 자체 부스팅 억제 방식에 기초한 선택적 프로그래밍을 위한 바이어스 논리 호환 플래시 메모리 셀의 다른 회로도를 도시한다.
도 4는 도 3에 도시된 메모리 셀을 프로그래밍하는 방법을 나타내는 흐름도이다.
도 5는 선택된 행의 메모리 셀들을 프로그래밍하기 위한 다양한 전압 신호를 설명하는 타이밍도이다.
도 6은 메모리 셀 프로그래밍 및 반복 확인 중에 도 2의 메모리 셀 어레이의 제어 게이트 라인(CG1, CG2)에 인가되는 2개의 예시적인 펄스를 도시한다.
도 7은 본 발명의 실시예에 따른 프로그램-억제 바이어스 조건을 갖는 P-도핑된 본체 상에 형성된 로직 호환 플래시 메모리 셀의 일련의 트랜지스터의 단면을 도시한다.
도 8a 및 도 8b는 일 실시예에 따른 비선택 메모리 셀의 부스팅된 노드 및 FG에 인가되는 예시적인 전압 펄스를 도시한다.
도 9는 본 발명의 일 실시예에 따른 전압 신호 펄스 발생기와 비휘발성 메모리 셀 어레이를 갖는 블록도를 도시한다.
도 10은 본 발명의 일 실시예에 따른 펄스 폭 제어 프로그래밍 방식을 적용한 중앙 처리 장치(CPU), 휘발성 메모리 및 비휘발성 메모리를 포함하는 칩을 도시한다.
본 출원은 '정확한 시냅스 프로그래밍 방법'이라는 제목으로 2019년 11월 30일에 제출된 미국 가출원 제62/942,086호의 우선권을 주장한다.
도 2a 및 도 2b는 소거 및 프로그램 동작을 위해 동일한 행에 배열된 2개의 논리 호환 플래시 메모리 셀을 설명하는 회로도를 도시한다. 도 2a 및 도 2b의 각 메모리 셀은도 1에서 설명한 메모리 셀일 수 있다. 이 플래시 메모리 셀은 셀 내의 모든 단위 소자들이 표준 논리소자를 사용하여 구축되기 때문에 논리 호환이 가능하다. 도 2a는 소거 동작을 위해 바이어스된 메모리 셀들을 도시한다. 도 2b는 프로그래밍 동작을 위해 바이어스된 메모리 셀들을 도시한다.
메모리 셀 A 및 셀 B 각각은 드레인 선택 트랜지스터(212/232), 소스 선택 트랜지스터 (216/236), 및 한 쌍의 제어 게이트 ((218, 220) (셀 A 용) 및 (238, 240)(셀 B 용))에 결합된 판독 트랜지스터(214/234)를 포함한다. 셀 A와 셀 B는 제어 게이트 라인(CG1/CG2), 선택 게이트 라인(SG1/SG2) 및 소스 라인(SL)을 연속으로 공유한다. 그러나, 셀 A 및 셀 B는 각각의 비트 라인(BL_A, BL_B)에 각각 연결된다. 셀 A는 드레인 선택 트랜지스터(212)를 통해 비트 라인 BL_A에 연결된다. 셀 B는 드레인 선택 트랜지스터(232)를 통해 비트 라인 BL_B에 연결된다. 셀 A 내의 판독 트랜지스터(214)는 한 쌍의 플로팅 게이트 FGA를 형성하는 한 쌍의 제어 게이트 트랜지스터(218, 220)에 연결된다. 셀 B 내의 판독 트랜지스터(234)는 플로팅 게이트 FGB를 형성하는 한 쌍의 제어 게이트 트랜지스터(238, 240)에 연결된다. 또한, 상부 제어 게이트 라인(CG1)에 연결된 상부 제어 게이트 트랜지스터(218, 238)는 하부 제어 게이트 라인(CG2)에 연결된 하부 제어 게이트 트랜지스터(220, 240)에 비해 크기가 커진다. 그 결과 플로팅 게이트(FGA, FGB)들의 전압 전위는 제 1 제어 게이트 라인(CG1)의 근접 전압으로 유지된다.
셀 A의 플로팅 게이트 FGA와 셀 B의 플로팅 게이트 FGB는 해당 제어 게이트에 용량 적으로 결합된다. 즉, 제어 게이트(218, 220)들은 셀 A를 위한 것이고, 제어 게이트(238, 240)들은 셀 B를 위한 것이다. 이에 따라, 셀 A와 셀 B는 각각, 해당 셀을 켤 수 있는 최저 전압인 임계 전압의 형태로 데이터를 저장할 수 있다. 임계 전압은 셀 A를 위한 플로팅 게이트 FGA, 셀 B를 위한 FGB에 유지되는 전하량에 의해 제어된다. 즉, 판독 트랜지스터가 켜지기 전에 플로팅 게이트 FGA 및 FGB의 전하 수준에 따라 제어 게이트 라인 CG1 및 CG2에 일정 수준의 전압이 인가되어야 판독 동작 중에 셀 A와 셀 B 각각에 대한 선택 트랜지스터 사이에 전류가 흐르고 소스와 드레인 사이의 통전이 허용된다. 플로팅 게이트 FGA 및 FGB는 두 개 또는 그 이상의 상태를 저장할 수 있다. 두 상태와 관련하여 셀 A, 셀 B는 프로그래밍되거나 지울 수 있다. 셀 A와 셀 B가 완전히 지워진 상태에 있을 때 소수의 전자가 셀 A와 셀B각각의 플로팅 게이트(FG) 노드에 갇혀 있고, 따라서 셀은 판독 동작 중에 많은 양의 전류를 흘릴 수 있다. 셀이 완전히 프로그래밍 된 상태에 있을 때는, 많은 전자가 논리 호환 플래시 메모리 셀의 FG 노드에 저장되고, 따라서 셀은 판독 동작 중에 소량의 전류를 흐르게 한다.
도 2a는 소거 동작을 위한 두 메모리 셀 A 및 셀 B의 바이어스 조건을 도시한다. 소거 동작은 각 메모리 셀 내의 플로팅 게이트들 상에서 전자를 제거하는 과정을 통해 발생한다. 이러한 상황에서 선택 게이트 라인CG2에 높은 양의 전압 HV(약 +10 V)이 인가되고 선택 게이트 라인 CG1에 접지 전압이 인가된다. CG1에 연결되는 상부 제어 게이트(210, 230)는 모두 CG2에 연결되는 하부 제어 게이트(220, 240)보다 크기가 상당히 크다. 따라서 상부 게이트의 전압은 FG 노드 전압 전위를 접지 전압 전위에 근접하게 만든다. 결과적으로, 하부 제어 게이트와 플로팅 게이트의 거의 접지에 가까운 전압 전위 사이의 전압 차이는 하부 제어 게이트들을 통해 플로팅 게이트 내부에 갇힌 음의 전하를 몰아내기에 충분한다.
도 2b는 자체 부스팅 억제 방식을 이용한 선택적 프로그래밍을 위한 플래시 메모리 셀 바이어스 조건을 도시한다. 여기서, 두 메모리 셀 A 및 B는 행 신호 라인(SG1, CG1, CG2, SG2, SL)들을 공유한다. 셀 A는 프로그래밍되도록 바이어스되고, 셀 B는 셀 A의 프로그래밍에 영향을 받지 않도록 부스팅된다. 이 선택적 프로그래밍 방식의 경우, 높은 프로그램 전압(HV)가 제어 게이트에 인가된다. 특정 공급 전압(VDD)은 제 1 선택 게이트(SG1) 및 소스 라인(SL)에 인가된다. GND 레벨은 제2 선택 게이트(SG2)에 인가된다. 셀 A1을 프로그래밍하기 위해 셀 A 내의 드레인 선택 트랜지스터(212)가 켜지도록 설정되고, 비트 라인(즉, BL_A)은 접지되며, 전원 전위(VDD)는 셀 A 내의 드레인 선택 트랜지스터(212)의 게이트에 인가된다. 그 결과, 메모리 셀(A) 내의 드레인 선택 트랜지스터(212)는 통전 상태(즉, "온")에서 바이어스된다. 셀 A 내의 소스 선택 트랜지스터 (216)는 트랜지스터의 게이트를 접지함으로써 오프된다. 이때, 제어 게이트 라인(CG1, CG2)들에 프로그래밍 전압(HV) (즉, 약 8V)를 인가되면, 셀 A의 플로팅 게이트(FGA)와 셀 A 내 판독 트랜지스터(214)의 전자 채널 사이의 전압 차가 충분히 높아진다. 결과적으로 전자는 Fowler-Nordheim 터널링에 의해 플로팅 게이트(FGA)에 주입되고, 전자들이 여기에 축적되면 플로팅 게이트가 음전하를 띠고, 이때 셀 A의 임계 전압이 상승한다. 셀 A의 임계 전압은 저장된 전자에 응답하여 프로그램밍된 상태를 의미한다.
셀 B는 프로그래밍에서 나온 비선택 메모리 셀이다. 따라서 셀 B는 원래 메모리 상태(비트 정보)를 유지하도록 바이어스되어 변경되지 않으며, 어느 정도 변경되더라도 특정된 허용 범위 내에서만 셀 A의 프로그램 동작에 의해 변경된다. 이를 위해, 셀 B의 비트 라인 BL_B 및 셀 B 내 드레인 선택 트랜지스터(232)의 게이트는 전원 전압 VDD로 설정되고, 따라서 드레인 선택 트랜지스터(232)를 오프시킨다. 셀 B 내 소스 선택 트랜지스터(236)도 오프되도록 설정된다. 소스 선택 트랜지스터(236)는 그 게이트가 SG2 라인을 통해 접지되고 소스가 0V보다 높은 VDD를 수신함에 따라 오프된다. 결과적으로, 판독 트랜지스터(234) 아래의 전자 채널은 드레인 선택 트랜지스터(232)와 소스 선택 트랜지스터(236)를 오프시큼으로써 전기적으로 분리된다. 이렇게 되면, 셀 B1 내 판독 트랜지스터(234)의 소스, 드레인 및 전자 채널은 비트 라인 BL_B로부터 전기적으로 분리되어 "플로팅 상태"가 된다. 판독 트랜지스터(234)는, 제어 게이트(CG1 및 CG2)에 의해 하전되는 플로팅 게이트 FGB의 넓은 영역에 용량적으로 결합된다. 따라서, CG1 및 CG2 상의 프로그래밍 전압에 응답하여, 판독 트랜지스터(234)는 플로팅 게이트 FGB로의 전자의 주입을 가능하게 하기 위한 최소 전압보다 낮은 전압 차를 감소시킴으로써 셀 B1의 원치 않는 프로그래밍을 억제하는 충분히 높은 전압 레벨로 자체 부스팅된다. 전자 채널은 공급 전압 HV의 절반 또는 대략 절반(즉, 거의 8V의 절반: 4V)까지 부스팅된다. 이 바이어스 조건에서 플로팅 게이트 FGB와 전자 채널 사이의 전압 차이는 전자 채널에서 FGB 로의 전자 터널링을 억제 할 수 있을 정도로 충분히 작도록 이루어진다. 그럼에도 불구하고 플로팅 게이트 FGB와 전자 채널 사이의 전압 차이로 인해 일정량의 원치 않는 전자 터널링이 여전히 발생할 수 있다. 따라서 셀 B의 상태는 일정 수준(즉, 방해 수준)으로 변경될 수 있으며, 감지 증폭기(도 1에 설명)에 의해 정의된 미리 정의된 임계 값을 초과하면 감지 증폭기 회로가 셀에서 판독 동작 중 잘못된 값을 출력 할 수 있다. 그러나 변경된 레벨이 미리 정의된 임계 값을 초과하지 않으면 충분히 높은 정밀도를 가진 감지 증폭기 회로가 판독 동작 중에 올바른 값을 출력 할 수 있다. 정밀도가 높은 감지 증폭기 회로가 정밀도가 낮은 회로보다 복잡하고 크다. 따라서, 프로그램 동작 동안 방해를 일으키는 원치 않는 전자 터널링의 양을 제한하거나 줄여서 판독 동작 동안 셀로부터의 정확한 출력을 감지하기 위해 덜 복잡하고 컴팩트한 감지 증폭기가 사용될 수 있도록 하는 것이 바람직하다.
도 3a-3h는 일련의 메모리 동작, 즉 소거, 프로그램 및 판독을 위한 플래시 메모리 셀 어레이의 바이어스 조건을 도시한다. 셀 A, 셀 B, 셀 C는 각각 BL_A, BL_B, BL_C 비트 라인에 연결된다. 각 스트링 내 각 셀의 제어 게이트는 한 쌍의 게이트 라인 CG1/CG2에 연결된다. 셀 A 내 드레인 선택 트랜지스터(322)는 메모리 셀 A를 비트 라인 BL_A에 연결한다. 셀 B 내 드레인 선택 트랜지스터(342)는 메모리 셀 B를 비트 라인 BL_B에 연결한다. 셀 C 내 드레인 선택 트랜지스터(362)는 메모리 셀 C를 비트 라인 BL_C에 연결한다. 각 메모리 셀 내 드레인 선택 트랜지스터는 게이트 라인 SG1에 연결되고, 각 셀 내 소스 선택 트랜지스터는 게이트 라인 SG2에 연결된다. 도 3a는 셀 A, 셀 B, 셀 C의 소거 동작을 위한 바이어스 조건을 나타낸다. 메모리 셀 A, B, C는 프로그래밍 전 제2 제어 게이트 라인 CG2에 약 10V의 고전압(HV)을 인가하여 소거된다. 소거된 메모리 트랜지스터는 데이터 "1"을 저장할 수 있다.
도 3b는 어레이 내 셀 C만 프로그래밍하기 위한 바이어스 조건을 나타낸다. 메모리 셀 C는 제어 게이트 라인(CG1, CG2)에 고전압(HV_C)을 인가하고 비트 라인(BL_C)을 접지함으로써 비트 라인(BL_C)에 흐르는 전류 레벨(C)를 향하여 프로그램밍 된다. 그러나 셀 C의 프로그래밍은 셀 A와 셀 B에 영향을 미치지 않으며, 셀 A와 셀 B는 어느 정도 변경되더라도 미리 정의된 허용 범위 내에서만 변경되는데, 이는 제어 게이트 라인(CG1/CG2)을 통해 전압 HV_C를 수신할 때 해당 비트 라인 BL_A 및 BL_B가 전압 전위 VDD에 의해 바이어스되기 때문이다.
도 3c는 프로그래밍 된 셀 C를 확인하기 위한 메모리 셀의 바이어스된 상태를 도시한다. 메모리 셀 C에 대한 프로그램 동작이 실행되면, 제어 게이트 라인(CG1 및 CG2)가 VRD_C의 판독 전압에서 바이어스된 상태에서 BL_C 내 전류 레벨, 즉 Cur_C1을 감지하여 셀 C가 충분히 프로그래밍되었는지 확인하기 위해 내부 검사가 수행된다. 만일 메모리 셀 C가 게이트 전압(VRD_C)에 응답하여 목표 레벨보다 큰 전류를 통전하면, 셀 C의 상태는 적절하게 프로그래밍되지 않은 것이다. 이와 달리, 만일 셀 C가 VRD_C의 판독 전압에 응답하여 목표 레벨로 또는 이 레벨보다 낮게 전류를 통전하면, 셀 C는 적절하게 프로그래밍된 것이다. 이 프로그램-확인 단계는 도 3b 및 도 3c에 도시한 바와 같이, 판독 동작 동안 셀 C가 전류 레벨 C로 전류를 통전할 수 있을 때까지 반복하게 된다. 메모리 셀 C에 대해 수행되는 이 프로그램 확인 동작 동안, 메모리 셀 A와 B는 프로그래밍이 억제됨으로써 소거된 상태를 유지하거나 그에 가깝게 유지되게 된다.
도 3d는 프로그래밍된 메모리 셀 C를 확인 한 후 셀 B를 프로그래밍하는 바이어스 조건을 나타낸다. 이때, 메모리 셀 B의 프로그래밍은 연결 라인 CG1 및 CG2에 고전압(HV_B)을 인가하고 비트 라인 BL_B을 접지하여 수행된다. 그러나, 메모리 셀 A 및 C의 프로그래밍은 제어 게이트 라인 CG1/CG2를 통해 큰 양의 전압 HV_C를 수신하면 각각의 비트 라인을 전압 전위 VDD로 바이어스함으로써 억제된다.
도 3e는 메모리 셀 B를 확인하기 위한 메모리 셀의 바이어스된 상태를 도시한다. 메모리 셀 B에 대한 프로그램 동작이 실행되면, 제어 게이트 라인(CG1 및 CG2)가 VRD_B의 판독 전압에서 바이어스된 상태에서 BL_B 내 전류 레벨, 즉 Cur_B1을 감지하여 메모리 셀 B가 충분히 프로그래밍되었는지 확인하기 위해 내부 검사가 수행된다. 만일 메모리 셀 B가 게이트 전압 VRD_B에 응답하여 목표 레벨보다 큰 전류를 통전하면, 메모리 셀 B의 상태는 적절하게 프로그램밍되지 않은 것이다. 이와 달리, 만일 메모리 셀 B가 VRD_B의 판독 전압에 응답하여 목표 레벨로 또는 이 레벨보다 낮게 전류를 통전하면, 메모리 셀 B는 적절하게 프로그램밍된 것이다. 이 프로그램-확인 단계는 도 3d 및 도 3e에 도시한 바와 같이, 판독 동작 동안 메모리 셀 B가 전류 레벨 B로 전류를 통전 할 수 있을 때까지 반복된다. 메모리 셀 B의 프로그램 확인 동작 동안, 메모리 셀 A와 C는 그 상태를 유지하거나(셀 B의 동작에 의해 변경되지 않음), 변경이 발생하더라도 미리 정의된 허용 범위(메모리 셀 A의 소거된 상태, 메모리 셀 C에 대한 프로그래밍된 상태)에 유지된다.
도 3f는 메모리 셀 B를 확인 한 후 메모리 셀 A를 프로그래밍하기 위한 바이어스 조건을 나타낸다. 다른 메모리 셀 B 및 C와 마찬가지로 메모리 셀 A의 프로그래밍은 제어 게이트 라인(CG1 및 CG2)에 고전압(HV_A)을 인가하고 비트 라인 BL_A를 접지하여 수행된다. 한편, 메모리 셀 B 및 C의 프로그래밍은 제어 게이트 라인(CG1/CG2)을 통해 큰 양의 전압(HV_C)을 수신할 때 각각의 비트 라인을 전압 전위(VDD)로 바이어스함으로써 억제된다.
도 3g는 메모리 셀 A가 적절하게 프로그래밍되었는지 확인하기 위한 메모리 셀의 바이어스된 상태를 도시한다. 메모리 셀 A의 프로그래밍이 실행되면, 제어 게이트 라인(CG1 및 CG2)가 VRD_A의 판독 전압에서 바이어스된 상태에서 비트 라인 BL_A 상의 전류 레벨 Cur_A1을 감지하여 메모리 셀 A가 충분히 프로그래밍되었는지 확인하기 위해 내부 검사가 수행된다. 만일 메모리 셀 A가 게이트 전압(VRD_A)에 응답하여 목표 레벨보다 큰 전류를 통전하면, 메모리 셀 A의 상태는 적절하게 프로그래밍되지 않은 것이다. 이와 달리, 만일 메모리 셀 A가 VRD_A의 판독 전압에 응답하여 목표 레벨로 또는 이 레벨보다 낮게 전류를 통전하면, 메모리 셀 A는 적절하게 프로그램밍 된 것이다. 이 프로그램-확인 단계는 도 3f 및 도 3g에 도시한 바와 같이, 판독 동작 동안 메모리 셀 A가 전류 레벨 A로 전류를 통전할 수 있을 때까지 반복하게 된다. 메모리 셀 A에 대해 수행되는 프로그램 확인 동작 동안, 메모리 셀 B 및 C는 그 상태를 유지하거나 (셀 A의 동작에 의해 변경되지 않음), 변경이 발생하더라도 미리 정의된 허용 범위 내(메모리 셀 B 및 C의 프로그래밍된 상태)에 유지되고, 메모리 셀 A의 프로그래밍으로 인한 원치 않는(프로그래밍) 방해로부터 보호된다.
도 3h는 판독 동작을 수행하는 플래시 메모리 셀 A, B 및 C의 바이어스된 상태를 각각 도시한다. 모든 메모리 셀 A, B 및 C가 프로그래밍된 후, 제어 게이트 신호(CG1 및 CG2)에 판독 전압(VRD)을 인가하여 저장된 셀 값들을 판독할 수 있다. 앞서 도 3A 내지 도 3G를 통해 설명한 바와 같이, 선택된 메모리 셀은 프로그래밍되는 반면, 비선택 메모리 셀은 이 프로그래밍의 영향을 받지 않으며, 영향을 받더라도 셀의 프로그램 억제 바이어스 상태를 구현함으로써 비선택 메모리 셀은 허용 범위 내에서 영향을 받는다. 그리고 셀 A, B 및 C로부터의 셀 전류는 각각 목표 전류 레벨 Cur_A, Cur_B 및 Cur_C에 가까워야 한다.
도 4는 도 3에 도시된 비휘발성 메모리 셀들을 프로그래밍하는 방법을 설명하는 흐름도이다. 단계 400에서, 프로그램밍 될 메모리 셀 A, B 및 C는 소거된다. 단계 402에서, 메모리 셀 C의 프로그래밍이 구현된다. 제1 프로그램 전압은 제어 게이트 라인(CG1, CG2)에 인가되고 그 결합된 비트 라인(BL_C)은 접지된다. 단계 404에서, 메모리 셀 C의 상태가 확인된다. 메모리 셀 C가 적절하게 프로그램밍 되었는지 판단하기 위해 제어 게이트 라인(CG1, CG2)에 VRD_C의 기준 전압을 인가하여 메모리 셀 C의 내용을 판독한다. 단계 406에서, 메모리 셀 C가 비트 라인(BL_C)을 통해 목표 레벨보다 높은 전류를 통전하는 경우, 메모리 셀 C는 목표 레벨에서 적절하게 프로그래밍되지 않는다. 이 경우, 단계 402, 404의 프로그램 및 확인 동작은 통전 전류를 감지함으로써 메모리 셀 C가 적절하게 프로그램밍 되는 것으로 판단할 때까지 반복하게 된다. 메모리 셀 C가 목표 레벨 Cur_C1 보다 낮거나 목표 레벨에서 전류를 통전하면 메모리 셀 C가 적절하게 프로그래밍된 것으로 확인된다.
단계 408에서, 메모리 셀 C가 적절하게 프로그래밍 된 것을 발견한 후에, 비트 라인 BL_B를 대략 접지 레벨로 바이어스함으로써 메모리 셀 B의 프로그래밍이 구현된다. 또한, 다른 메모리 셀 A 및 C를 메모리 셀 B의 프로그래밍에 의해 발생되는 원치 않는 프로그래밍으로부터 보호하기 위해 비트 라인 BL_A 및 BL_C는 전압 전위 VDD에 의해 바이어스된다. 단계 410에서 메모리 셀 B의 상태가 확인된다. . 메모리 셀 C와 같이, 메모리 셀 B의 상태(프로그램이되었는지 소거되었는지)를 판단하기 위해 메모리 셀 B의 게이트 라인에 연결된 대략 VRD_B의 기준 전압을 인가하여 메모리 셀 B의 내용을 판독한다.
단계 412에서, 메모리 셀 B가 비트 라인 BL_B를 통해 목표 레벨보다 높은 전류를 통전하는 경우, 메모리 셀 B는 적절하게 프로그램밍 되지 않는다. 그 경우에, 단계 408, 410의 프로그램 및 확인 동작은 그 통전 전류를 감지함으로써 메모리 셀 B가 적절하게 프로그램밍 된다고 판단할 때까지 반복하게 된다. 메모리 셀 B가 목표 레벨 인 Cur_B1보다 낮은 전류를 통전하면 메모리 셀 B는 적절하게 프로그래밍된 것으로 확인된다.
단계 414에서, 적절하게 프로그래밍된 메모리 셀 B를 발견한 후, 메모리 비트 라인 BL_A를 대략 접지 레벨로 바이어스하고 다른 메모리 셀 B 및 C는 전압 공급 레벨 VDD로 바이어스함으로써 셀 A의 프로그래밍이 구현된다. 따라서, 메모리 셀 B 및 C에 저장된 전자들은 메모리 셀 A의 프로그래밍에 의해 제한적으로 영향을 받는다. 단계 416에서, 메모리 셀 A의 상태가 확인된다. 메모리 셀 A가 적절하게 프로그램밍 되었는지 판단하기 위해, 메모리 셀 A의 게이트 라인에 연결된 대략 VRD_A의 기준 전압을 인가함으로써 메모리 셀 A의 내용을 판독한다.
단계 418에서, 메모리 셀 A가 비트 라인 BL_A를 통해 목표 레벨 이상으로 전류를 통전하면, 메모리 셀 A는 적절하게 프로그래밍되지 않는다. 그 경우, 단계 414, 416의 프로그램 및 확인 동작은 그 통전 전류를 감지함으로써 메모리 셀 A가 적절하게 프로그램밍 된다고 판단할 때까지 반복하게 된다. 메모리 셀 A가 목표 레벨인 Cur_A1보다 낮은 전류를 통전하는 경우, 메모리 셀 A는 적절하게 프로그래밍된 것으로 확인된다.
단계 420에서, 선택된 모든 메모리 셀 A, B 및 C가 적절하게 프로그래밍되었다고 판단하면, 논리 호환 플래시 메모리의 행 메모리 어레이의 프로그램 동작이 종료된다. 목표 프로그램 레벨은 각 셀마다 다르게 설정되기 때문에 각 셀은 선택적으로 프로그래밍되고 확인되어야 하는 반면, 프로그램이 억제된 셀들은 전술한 자체 부스팅 기술에 의해 원치 않는 프로그래밍으로부터 대부분 보호된다.
도 5는 선택된 행 메모리 셀을 프로그래밍하기 위한 다양한 전압 신호를 설명하는 타이밍도이다. 프로그래밍 방법은 도 2 및 도 3에 도시된 자체 부스팅 방법에 의해 행 메모리 어레이의 셀을 선택적으로 프로그래밍할 수 있다. 제어 게이트 라인 CG1/CG2 상의 순차 전압은 전압 펄스를 프로그래밍하고 전압 펄스를 확인하는 단계를 포함한다. 프로그램 펄스(Program Pulse)의 위상은 전압 상승, 프로그램 및 전압 하강 시간들로 구성된다. 마찬가지로 확인 펄스(Verify Pulse)의 위상은 전압 상승, 확인 및 전압 하강 시간들로 구성된다. 메모리 어레이에서 제어 신호를 전달하는 긴 도선의 상당한 기생 커패시턴스로 인해 이러한 상승 및 하강 시간들은 전체 프로그램 시간의 상당 부분을 차지할 수 있다.
일정 기간에 도 3의 3개의 메모리 셀 A, B 및 C를 프로그래밍하기 위한 입력 전압 신호의 조합 시퀀스는 다음과 같다. 시간 t0에서 VDD 전압의 공급 신호가 선택 게이트 라인 SG1과 소스 라인 SL에 인가되고, 제어 게이트 라인 CG1/CG2는 접지되고, 선택 게이트 라인 SG2 접지 전압을 가진다. 시간 t1에서, 제어 게이트 라인 CG1/CG2는 시간 t0에서부터 상승된 후 목표 프로그램 레벨로 올라간다. 시간 t2에서, 제어 게이트 라인 CG1/CG2는 감소하기 시작하여 하강된 후 시간 t3에서 접지 레벨로 복귀한다. 시간 t4에서, 소스 라인 SL 상의 VDD 공급 전압은 0 볼트에 도달할 때까지 감소하기 시작한다. 시간 t5에서, 확인 펄스가 목표 레벨에 도달할 때까지 제어 게이트 라인 CG1/CG2에 인가된다. 시간 t6에서, 이 확인 펄스는 접지 수준으로 감소한다. 시간 t7에서, 소스 라인 SL 유닛에 전압 공급이 인가되어 VDD 전압으로 복귀한다. 제1 메모리 셀 C의 프로그래밍이 완료되면, 특정된 시간 간격 후에 다음 메모리 셀들, 즉 셀 B와 셀 A에 대해 프로그램/확인 펄스의 다음 사이클이 재개된다.
도 6은 메모리 셀 프로그래밍 및 확인의 반복 중 도 3의 메모리 셀 어레이의 제어 게이트 라인(CG1, CG2)에 인가되는 두 개의 예시적인 펄스를 도시한다. 도 6에서, 상부 및 하부의 다이어그램은 도 3의 메모리 셀 A, B 및 C의 플로팅 게이트 상에 충분한 양의 전자를 포획하기 위한 예시적인 일련의 프로그램 펄스를 도시한다. 또한, 도 5에서 논의된 바와 같이, 하이 펄스 폭 T1 또는 T2를 갖는 각각의 프로그램 펄스를 인가한 후, 이어서 확인 펄스가 이후 약간의 지연 후에 제어 게이트 라인(CG1, CG2)에 인가된다.
위쪽 다이어그램은 일련의 세 개의 프로그램/확인 펄스 사이클을 나타낸다. 총 누적 프로그램 펄스 하이 시간은 T1의 각 프로그램 펄스 하이 지속 시간과 반복 횟수(3회)의 곱으로 계산된다. 반면에 아랫쪽 다이어그램은 각각 T2의 프로그램 펄스 하이 지속시간을 가진 6개의 일련의 프로그램/확인 펄스 사이클을 나타낸다. 따라서 총 누적 프로그램 펄스 하이 시간은 각 프로그램 펄스 하이 지속시간인 T2와 반복 횟수(6회)의 곱으로 계산된다. 그 결과, 두 경우에 대한 누적 프로그램 펄스 하이 시간(즉, T1 * 3와 T2 * 6)은, T1의 지속 시간이 T2의 지속 시간의 약 2 배에 해당하는 경우 유사할 수 있다. 따라서 메모리 셀의 프로그래밍은 프로그램 확인 펄스의 3 회 및 6 회 반복이 적용되면 완료될 수 있다. 반면 T1 또는 T2의 프로그램 펄스는 각각 프로그램 이전에 상승 시간과 프로그램 이후에 하강 시간이 필요하다. 메모리 셀을 프로그래밍하기 위한 T1을 가진 프로그램 펄스의 경우, 상승 및 하강의 세 사이클에 대한 시간이 발생할 것으로 예상된다. 반면에 동일한 메모리 셀을 프로그래밍하기 위한 T2를 가진 프로그램 펄스의 경우에는, 상승 및 하강의 여섯 사이클에 대한 시간이 발생할 것으로 예상된다.
하이 프로그램 펄스 폭에 관계없이 상승 및 하강의 사이클에 동일한 시간이 걸리는 경우, 짧은 하이 펄스 폭(즉, T2)을 가진 프로그래밍/확인의 반복에 비해, 더 적은 수의 상승 및 하강 사이클과 확인 펄스를 필요로 하는 긴 하이 펄스 폭(즉, T1)을 가진 프로그래밍/확인의 반복에 걸리는 전체 프로그램/확인 시간이 크게 단축된다. 다시 말해, 더 긴 프로그램 펄스 폭 T1 경우에 전체 프로그램 시간이 훨씬 더 짧다. 이는 펄스 상승 및 하강, 확인 펄스 시간 및 펄스 사이의 관련 지연의 타이밍 오버헤드를 상각하기 때문이다.
도 7은 프로그램-억제 바이어스 조건의 예시와 함께 P-도핑된 본체 상에 형성된 로직 호환 플래시 메모리 셀의 일련의 트랜지스터의 단면을 도시한다. 도 7에서, 도 2b의 "자체 부스팅을 통한 프로그램 억제" 메모리 셀 B가 P-도핑된 기판 상에 형성된다. 전술한 바와 같이, 드레인 선택 트랜지스터를 오프시키기 위해, 해당 트랜지스터의 n+ 드레인 영역(비트 라인 BL에 연결됨)과 해당 트랜지스터의 게이트(선택 게이트 라인 SG1에 연결됨)가 모두 VDD로 바이어스된다. 또한 소스 선택 트랜지스터를 오프시키기 위해 해당 트랜지스터의 n+ 소스 영역(소스 라인 SL에 연결됨)에 전원 전압 VDD가 제공되고, 해당 트랜지스터의 게이트(선택 게이트 라인 SG2에 연결됨)은 접지된다.
점선으로 된 부스팅된 전압(BV)으로 구동되는 부스팅된 노드는 p-기판에 장착되는 두 개의 "통전 도선"을 포함한다. 통전 도선 중 첫 번째 도선은 드레인 선택 트랜지스터(SG1 선택 게이트 라인 포함)와 판독 트랜지스터 사이에 위치하고, 통전 도선 중 두 번째 도선은 소스 선택 트랜지스터(SG2 선택 게이트 라인 포함)와 판독 트랜지스터 사이에 위치한다. 앞서 논의한 바와 같이, 판독 트랜지스터의 플로팅 게이트 FG는 플래시 어레이 내 다른 메모리 셀들에 의해 공유되는 프로그램 전압을 전달하는 제어 게이트 라인(CG1, CG2)에 전기적으로 결합되고, 플로팅 게이트 FG는 일정 고전압(HV)에 결합된다.
드레인 선택 트랜지스터와 소스 선택 트랜지스터가 모두 오프되면 부스팅된 노드 BV로 정의된 영역이 전기적으로 플로팅된다. 부스팅된 노드 BV는 플로팅 게이트 FG와 P-도핑된 본체 기판에 용량적으로 결합된다. 따라서 부스팅된 노드는 플로팅 게이트에 고전압이 인가될 때 일정 전압 레벨로 자체 부스팅된다. 이상적으로는, 플로팅 게이트 FG와 전자 채널 사이의 전압 차이는, 프로그램 전압이 선택된 행 메모리 어레이 내 인접 메모리 셀에 인가되어도 전자 채널에서 플로팅 게이트 FG로의 전자 터널링을 억제하기에 충분히 작을 수 있다.
주어진 시간에 부스팅된 노드 전압은 대략 다음 수학식에 의해 결정될 수 있다. 부스팅된 노드 전압(시간) =(대략) Cap_A /(Cap_A + Cap_B) x FG 전압-(i1+i2) * 시간 / (Cap_A + Cap_B). 여기서 Cap_A는 FG와 부스팅된 노드 사이의 정전 용량을 나타내고, Cap_B는 부스팅된 노드와 본체(GND) 사이의 정전 용량을 나타내고, i1은 소스 및 드레인 n+ 영역에서 본체로의 접합 누설 전류이고, i2는 게이트가 SG1에 연결된 선택 트랜지스터를 통해 부스팅된 노드에서 BL로의 서브 임계(subthreshold) 누설 전류이다. 즉, 점선 화살표의 "i1"은 본체로의 접합 누설 전류를 나타내고, 점선 화살표의 "i2"는 드레인 선택 트랜지스터를 통한 서브 임계 누설 전류를 나타낸다.
Cap_A가 Cap_B와 유사한 값을 가질 수 있다는 점을 감안할 때, 부스팅된 노드는 프로그램 펄스가 특정된 높은 값으로 상승된 직후 메모리 셀 B의 플로팅 게이트 FG(= HV)의 약 50%로 상승된 자체 부스팅된 전압을 갖는다. 그러나 프로그램 펄스가 높게 유지되는 동안 본체로의 접합 누설 전류와 드레인 선택 트랜지스터를 통한 서브 임계 누설 전류는 부스팅된 노드 전압을 방전시킬 수 있다. 그 결과, 판독 트랜지스터의 플로팅 게이트와 전자 채널 사이의 전압 차이는 일정 시간이 지나면 충분히 높아져 전자 채널에서 플로팅 게이트 FG로의 Fowler-Nordheim 터널링을 허용하는데, 이는 프로그램밍이 억제된 셀에 대해 의도한 것이 아니다. 터널링이 발생하면 도 2의 메모리 셀 B의 원치 않는 프로그래밍이 발생하여 원래 상태를 방해할 수 있다.
도 8은 어레이의 선택된 메모리 셀이 도 2 및도 3의 동일한 제어 게이트 펄스로 프로그래밍 될 때 도 7에서 설명한 비선택 메모리 셀의 누설 전류의 결과인 (1) 라인 CG1 및 CG2 상의 제어 게이트 전압 펄스의 변화 및 (2) 결과로 인한 부스팅된 노드 전압의 변화를 도시한다. 도시된 전압 펄스들은 적어도 3 개 단계, 즉 전압 상승 단계, 프로그래밍 단계 및 전압 하강 단계로 구성된다.
시간 t1과 시간 t2 사이(상승 시간)에 제어 게이트 라인(CG1 및 CG2)에 대한 전압 신호들은 0V에서 목표 프로그램 전압 레벨로 증가하고, 플로팅 게이트 FG 전압은 CG1 및 CG2로부터의 커플링에 의해 일정 전압 레벨로 증가한다. 이때, 도 2(b)에 설명된 바와 같이, 비선택 메모리 셀의 부스팅된 노드가 전기적으로 분리된 상태인 "플로팅 상태"에 들어가기 때문에, 부스팅된 노드 전압은 FG 노드로부터의 커플링에 의해 다른 일정 전압 레벨로 증가된다. 시간 t2에서 프로그래밍 단계가 시작된다. 그 후 제어 게이트 라인(CG1/CG2)은 높은 프로그램 전압을 유지하고 FG도 대략 높은 전압 레벨로 유지된다. 커플링에 의해 FG 노드를 풀업하는 CG1 및 CG2의 목표 프로그램 전압 레벨은, FG와 부스팅된 노드 간의 전압 차이가 전압 델타 임계 값보다(즉, 약 6V) 작도록 충분히 낮아야(즉, 대략적으로 12V 미만) 한다. 그 결과, FG 노드와 부스팅된 노드 사이의 전압 차이는 프로그램이 억제된 셀에 대한 프로그램 단계의 초기에 비선택 메모리 셀의 원치 않는 전자 터널링을 방지할 수 있을 정도로 충분히 작아진다.
그러나 원치 않는 누설 전류로 인해 부스팅된 노드 전압은 시간 t2에서 피크 값에 도달 한 후 점차적으로 감소할 수 있다. 시간 t3에서 하강 단계가 시작되고 제어 게이트 CG1/CG2는 시간 t4에서 거의 0V에 도달 할 때까지 방전되기 시작한다. 또한 시간 t3에서, 부스팅된 노드에 인가된 자체 부스트 전압은 하강하기 시작하고 시간 t4에서 약 0V로 낮아진다. 시간 t2와 시간 Tth 사이에, 플로팅 게이트 FG와 부스팅된 노드 사이의 전압 차이(전압 델타)의 크기는 비선택 메모리 셀의 원치 않는 프로그래밍을 억제하기에 충분히 낮지만, 선택된 행 메모리 어레이 내 선택된 셀은 공유 제어 게이트 라인 CG1 및 CG2가 고전압 프로그램 전압 레벨로 구동될 때 전자의 Fowler-Nordheim 터널링에 의해 프로그래밍된다.
도 8a는 하이 프로그램 펄스 폭(t3-t2)이 임계 시점Ttht2보다 길어서 FG와 부스팅된 노드 사이의 전압 차이가 프로그램 동작 중에 임계 시점 Tth 이후에 전압 델타 임계 값보다 커지는 것을 나타낸다. 시점 Tth는, 부스팅된 노드의 전압이 낮아져 부스팅된 노드가 전자의 플로팅 게이트 FG로 터널링되는 것을 방지하기 위한 최저 전압인 임계 레벨에 도달할 때의 "임계 시점"이다. Tth 시점이 지나면 자체 부스팅 효과는 비 효과적일 수 있으며, Tth 시점 이후에 비선택 메모리 셀의 원치 않는 프로그래밍이 발생할 수 있다. "전압 델타 임계"는 플로팅 FG와 부스팅된 노드 사이의 전자 터널링을 억제하기 위한 전압 차이의 최대 크기를 나타낸다.
본 발명의 일 실시예에 따르면, 도 8b는 하이 프로그램 펄스 폭(t3-t2)는 임계 시점(Tth-t2)보다 짧아서 FG와 부스팅된 노드 사이의 전압 차이가 계속해서 전체 프로그램 동작 중 전압 델타 임계 값보다 낮게 된다. 도 8a는 비선택 메모리 셀(즉, 비선택 메모리 셀과 결합된 제어 라인 CG1 및 CG2) 상의 전압 레벨이 임계 시점 Tth 이후 t3에서 하강되기 시작하는 경우를 나타낸다는 점에 유의해야 한다. 반대로, 도 8b는 비선택 메모리 셀 상의 전압 레벨이 설정된 임계 시점 Tth 이전에 t3에서 하강하기 시작하는 경우를 도시한다.
반면, 하이 프로그램 펄스 폭(t3-t2)이 짧아지면 신호 상승 및 하강 시간이 중요할 수 있다. 선택된 셀(즉,도 2의 셀 A)이이 오버 헤드 시간(즉, 상승 및 하강 시간) 동안 프로그래밍되지 않기 때문에, 이 오버 헤드 시간의 비율은 최소화되는 것이 바람직하다. 따라서 프로그램이 억제된 셀이 임계 시점에 도달하지 않는 한 이러한 상승 및 하강 시간 오버 헤드의 부분을 최소화하기 위해 하이 프로그램 펄스 폭은 최대화되어야 한다. 따라서, 본 발명에 따르면, 논리 호환 플래시 메모리에 대한 제어 게이트 라인 (CG1 및 CG2)의 제어 게이트 신호 펄스는, 원치 않는 프로그램 동작이 심각하게 발생할 수 있는 순간(즉, 임계 시점)에 도달하지 않도록 충분히 짧게(예: 10 마이크로 초 미만) 유지되어야 하지만, 반면 하이 펄스 폭은 상승 및 하강 시간 오버 헤드가 효과적으로 상각될 수 있도록 가능한 한 크게 유지된다.
도 9는 본 발명에 따른 전압 신호 펄스 발생기와 비휘발성 메모리 셀 어레이를 갖는 블록도를 도시한다. 도 2 및 도 3의 플래시 메모리 어레이를 참조하면, 입력 신호(제어 신호)를 수신하면, 전압 신호 펄스 발생기는 제어 게이트 라인 CG1/CG2, 선택 게이트 라인 SG1/SG2 및 소스 라인 SL을 통해 제어 신호 세트를 전송하여 비휘발성 메모리 셀 어레이를 동작시킨다. 본 발명의 일 실시예에 있어서, 전압 신호 발생기는 커플링에 의해 비휘발성 메모리 셀의 FG 노드를 풀업하는 CG1 및 CG2의 목표 프로그램 전압을 생성하며, 여기서 목표 프로그램 전압 레벨은 충분히 낮아서(즉, 대략적으로 12V 미만), 어레이 내 선택된 메모리 셀을 프로그래밍하는 동안 어레이 내 비선택 메모리 셀의 FG 노드와 부스팅된 노드 사이의 전압 차이의 크기가 전압 델타 임계 값(즉, 약 6V)보다 작다. 그 결과, FG 노드와 부스팅된 노드 사이의 전압 차이는 프로그램이 억제된 셀에 대한 비선택 메모리 셀의 원치 않는 전자 터널링을 방지할 정도로 충분히 작아진다. 또한, 전압 신호 펄스 발생기는 CG1 및 CG2의 제어 게이트 신호 펄스를 원치 않는 프로그램 동작이 심각하게 발생할 수 있는 순간(즉, 임계 시점)에 도달하지 않도록 충분히 짧게 만들지만, 하이 펄스 폭은 상승 및 하강 시간 오버헤드를 효과적으로 상각할 수 있도록 가능한 한 크게 발생된다.
일 실시예에 있어서, 도 9에 구체적으로 설명되지 않지만, 전압 신호 펄스 발생기는 코드 메모리, 타이머, 1회 프로그래밍 가능 또는 판독 전용 메모리, 또는 컨트롤러 회로와 같은 주요 서브 블록을 포함할 수 있다. 코드 메모리는 비휘발성 메모리 셀 어레이의 동작 시퀀스(예:도 4에 도시된 동작 시퀀스)를 저장하도록 구성된다. 타이머 회로는 동작 타이밍을 확인하고 특정된 타이밍(예: 도 5에 도시된 프로그램 동작 타이밍)에 따라 주요 신호 펄스들을 변조할 수 있다. 1회 프로그래밍 가능(OTP) 또는 판독 전용 메모리는 전술한 제어 게이트 신호의 적절한 전압 레벨(예: HV, HV_A, HV_B, HV_C, VRD, VRD_A, VRD_B, VRD_C 등) 및 타이밍 정보(예: 도 5의 t0 ~ t7, 도 8의 t1 ~ t4 등)을 선택하는 구성들을 저장할 수 있다.
OTP 메모리 셀에 저장된 정보는 제조 후 미세 조정을 위해 각 칩에서 미리 결정되거나 보정될 수 있는 반면, 판독 전용 메모리에 저장된 정보는 미리 결정되어 제조 후 보정할 수 없습니다. 컨트롤러 회로는 코드 메모리, 타이머, OTP 또는 판독 전용 메모리 셀, 또는 전압 신호 펄스 발생기에 입력되는 외부 제어 신호에서 정보를 검색하고, 이 정보를 바탕으로 전압 신호 펄스 발생기의 신호 출력을 변조한다. 또한, 전압 신호 펄스 발생기 내의 이러한 주요 서브 블록들의 정의 및 사용은 당업자에게 잘 알려져 있으며 여기에 설명된 구체적인 설명 또는 형태로 제한되어서는 안 된다.
도 10은 본 발명에 따른 펄스 폭 제어 프로그래밍 방식을 적용한 중앙 처리 장치(CPU), 휘발성 메모리 및 비휘발성 메모리와 같은 다양한 구성 요소를 갖는 칩의 예를 도시한다. 비휘발성 메모리 셀은 도 2에 설명된 바와 같이 표준 논리소자를 사용하여 구성될 수 있다. 따라서, 특별한 제조 공정 단계 없이 비용 효율적으로 표준 로직 공정을 사용하여 전체 칩을 구축할 수 있으며, 비휘발성 메모리 셀은 전술한 본 발명에 따른 펄스 폭 제어 프로그래밍 방식을 통해 목표 수준으로 정확하고 효율적으로 프로그래밍될 수 있다.
5개의 논리소자(즉, 도 2에서 셀 A의 212, 214, 216, 218, 220, 셀 B의 230, 232, 234, 236, 238, 240) 및 5행 라인들(즉, 도 2의 SG1, SG2, CG1, CG2, SL)이 본 명세서에 설명되었지만, 당업자는 본 발명을 임의의 다른 유형의 논리 호환 비휘발성 메모리에 적용할 수 있을 것이다. 따라서, 제안된 발명의 정의 및 사용은 본 개시에 도시된 논리 호환 비휘발성 메모리 셀의 구체적인 설명 또는 형태로 제한되어서는 안 된다. 본 발명은 다양한 변형 및 대안적인 형태가 가능하지만, 본 발명은 개시된 특정 형태로 제한되지 않음을 이해해야 한다. 본 발명은 다양한 변형 및 대안적인 형태가 가능하지만, 본 발명은 개시된 특정 형태로 제한되지 않음을 이해해야 한다.
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Claims (13)
- 메모리 어레이 내의 비휘발성 메모리 셀을 프로그래밍하는 방법에 있어서,
프로그래밍 될 선택된 메모리 셀 및 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계로서, 상기 프로그래밍 펄스는 특정된 범위 내에서 상기 비선택 메모리 셀의 변경을 허용하는, 단계;
상기 비선택 메모리 셀의 영역을 부스팅하는 단계;
상기 프로그래밍 펄스의 임계 시점을 설정하는 단계;
상기 임계 시점까지 상기 어레이 내 상기 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계; 및
상기 임계 시점까지 상기 비선택 메모리 셀의 전압 전위를 부스팅하는 단계
를 포함하며, 상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계 값에 도달할 때 정의되는, 프로그래밍하는 방법. - 삭제
- 제1항에 있어서,
상기 프로그래밍 펄스는 상기 임계 시점 또는 그 근방에서 접지 전위로 하강하기 시작하는, 방법. - 메모리 어레이 내의 비휘발성 메모리 셀을 프로그래밍하는 방법에 있어서,
프로그래밍 될 선택된 메모리 셀 및 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계로서, 상기 프로그래밍 펄스는 특정된 범위 내에서 상기 비선택 메모리 셀의 변경을 허용하는, 단계;
상기 비선택 메모리 셀의 영역을 부스팅하는 단계; 및
상기 프로그래밍 펄스의 임계 시점을 설정하는 단계;
를 포함하며, 상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계 값에 도달할 때로 정의되고,
상기 임계 값은 상기 비선택 메모리 셀의 원치 않는 프로그래밍을 방지하기 위한 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 최대 전압 차이인, 방법. - 제1항 및 제4항 중 어느 한 항에 있어서,
상기 프로그래밍 펄스는 상기 선택된 메모리 셀과 상기 비선택 메모리 셀을 연결하는 게이트 라인에 인가되는, 방법. - 제1항 및 제4항 중 어느 한 항에 있어서,
상기 비선택 메모리 셀의 상기 부스팅된 영역은 해당 기판에 형성되는 소스 영역, 드레인 영역 및 상기 비선택 메모리 셀의 소스와 드레인 영역 사이의 채널 영역을 포함하는, 방법. - 제6항에 있어서,
상기 부스팅된 영역은 상기 비선택 메모리 셀의 플로팅 게이트 상의 전압 전위에 의해 특정 전압 레벨로 부스팅되는, 방법. - 제1항 및 제4항 중 어느 한 항에 있어서,
상기 프로그래밍 펄스의 전압 레벨은, 상기 선택된 메모리 셀이 프로그래밍되는 동안 상기 비선택 메모리 셀의 플로팅 게이트와 부스팅된 노드 사이의 전압 차이가 상기 비선택 메모리 셀의 프로그래밍을 억제하기에 충분히 낮도록 충분히 낮게 설정되는, 방법. - 메모리 어레이 내의 비휘발성 메모리 셀을 프로그래밍하는 방법에 있어서,
프로그래밍 될 선택된 메모리 셀 및 비선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계로서, 상기 프로그래밍 펄스는 특정된 범위 내에서 상기 비선택 메모리 셀의 변경을 허용하는, 단계;
상기 비선택 메모리 셀의 영역을 부스팅하는 단계; 및
상기 프로그래밍 펄스의 임계 시점을 설정하는 단계;
를 포함하며, 상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계 값에 도달할 때로 정의되고,
상기 프로그래밍 펄스의 지속 시간은 프로그래밍 펄스가 상기 임계 시점 또는 그 근방에서 그라운드 전위 또는 그 근방으로 낮아지는 한, 상승 이후 및 하강 이전에 충분히 길게 유지되는, 방법. - 제1항 및 제4항 중 어느 한 항에 있어서,
상기 선택된 메모리 셀의 프로그래밍에 의해 상기 비선택 메모리 셀이 방해받는 정도는, 상기 메모리 어레이 내 상기 셀에 연결된 감지 증폭기 회로가 정확한 값을 출력할 수 있는 범위 내로 제한되거나 감소되는, 방법. - 비휘발성 메모리 소자에 있어서,
미리 정의된 프로그래밍 펄스를 인가하는 전압 신호 펄스 발생기; 및
비휘발성 메모리 셀 어레이
를 포함하며,
상기 전압 신호 펄스 발생기는,
프로그래밍 될 선택된 메모리 셀 및 비선택 메모리 셀에 프로그래밍 펄스를 인가하되 상기 프로그래밍 펄스는 특정된 범위 내에서 상기 비선택 메모리 셀의 변경을 허용하며, 상기 비선택 메모리 셀의 영역을 부스팅하고, 상기 프로그래밍 펄스의 임계 시점을 설정하며,
상기 임계 시점은 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 전압 차이의 절대 크기가 정의된 임계 값에 도달할 때로 정의되고,
상기 임계 값은 상기 비선택 메모리 셀의 원치 않는 프로그래밍을 방지하기 위한 상기 비선택 메모리 셀의 플로팅 게이트와 상기 비선택 메모리 셀의 부스팅된 영역 사이의 최대 전압 차이인 것을 특징으로 하는 비휘발성 메모리 소자. - 제11항에 있어서,
상기 전압 신호 펄스 발생기는, 프로그래밍 될 선택된 메모리 셀과 상기 선택된 메모리 셀의 프로그래밍에 의해 결정된 허용 범위 내에서 변경될 비선택 메모리 셀 모두에 대해 미리 정의된 프로그래밍 펄스를 사용하여 메모리 어레이 내 비휘발성 메모리 셀에 신호를 생성하도록 구성되는, 비휘발성 메모리 소자. - 삭제
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| Title |
|---|
| A Comparative Study of Single-Poly Embedded Flash Memory Disturbance, Program/Erase Speed, Endurance, and Retention Characteristic, IEEE Transactions on Electron Devices, vol.61, no.11, 2014.10.20.1부.* |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210166763A1 (en) | 2021-06-03 |
| TW202137222A (zh) | 2021-10-01 |
| KR20210068306A (ko) | 2021-06-09 |
| JP7193517B2 (ja) | 2022-12-20 |
| JP2021099893A (ja) | 2021-07-01 |
| TWI770687B (zh) | 2022-07-11 |
| EP3828892A1 (en) | 2021-06-02 |
| CN112885395A (zh) | 2021-06-01 |
| US11694751B2 (en) | 2023-07-04 |
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