JPS59191196A

JPS59191196A - 不揮発性半導体記憶装置

Info

Publication number: JPS59191196A
Application number: JP58065331A
Authority: JP
Inventors: Shinji Nabeya; 鍋谷　慎二; Nobuyuki Sato; 信之佐藤
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-04-15
Filing date: 1983-04-15
Publication date: 1984-10-30
Also published as: JPH0557680B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は例えばに、　Ｅ　Ｐ　ＲＯＭのような書込お
よび消去が可能な不揮発性半導体記憶装置に関する。

〔背景技術〕

例えばＢ　Ｐ　ＲＯＭ　（ｅｒａｓａｂｌｅ　ａｎａ　
ｐｒｏｇｒａ　−ｍｍａｌ）ｅＲＯＭ）においては、メ
モリセルを形成するフローティングゲート構造のＭＯＳ
　）ランジスタのフローティングゲートに電荷を蓄積さ
せることにより記憶情報を１気的に書込むことができる
が、その書込時間が適正でないと釉々の障害が生じる。

例えば、書込時間が長すぎた場合は、電荷の蓄積が過剰
に行なわｒて、その後の消去が困難になる。また、場合
によってはセルか破壊あるいは劣化することもある。反
対に、書込時間が短かすき′ると、ゲートへの電荷の蓄
積か十分に行なわわず、いわゆる書込不良となる。

ｔｒｉ、Ｅ　Ｗ　Ｐ　ＲＯＭ　（ｅｌｅｃｔｒｉｃａ、
’ｌｌｙ　ｅｒａｓａ　−ｂｌｅ　ａｒｉａ　ｐｒｏｇ
ｒａｍｍａｂｌｅ　ＲＯＭ　）の場合は、書込のみなら
ず消去も電気的に行ガうことができるが、この場合はそ
の消去の時間も適正に管理しなければならない。ＢＥＦ
ＲＯＭのメモリセル全槽ｌ１１ｆるＭＯＳ　）ランジス
タの構造には、フローティングゲート構造のものと、Ｍ
　Ｎ　ＯＳ　（Ｍｅｔａ’ｌ　−Ｎｉｔｒｉｄｅ　−０
Ｘｉａｅ　−Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　）の２種類
があるが両者ともその消去時間が長すぎると、書込の場
合と同様に、その後に通常よシ長い書込時間をかけなけ
ｈは正常な書込が行なえなくなってし捷うようになる。

まに、場合によってはセルが破壊あるいは劣化すること
もある。反対に、消去時間が短かすぎると、蓄積さｉｆ
ｃ電荷が十分に逃げきらず、いわゆる消去不足の状態と
なってし１う。

従って、この種のＲＯＭ１使用′する場合は、その書込
あるいは消去の時間をそれぞわ適正に管理しなけわばな
らないという面倒をともなう。１飢この種のＲＯＭでは
、その用途に応じて書込あるいは消去の時間を加減する
こともある。ＩＩＦＩＩえは、記憶情報の保存年数の方
を優先させ穴い場合は、書込時間を長めにし、また書込
速度の方を優先させたい場合は嗜込時間を短めにするこ
とが行われる。このとき、その書込全行なう前の消去時
間が短かすぎると、その後の書込時間が長すぎたときに
、書込過ぎに々る恐わが生じる。また、消去時間が長す
ぎたあとは、通常よりも長い書込時間が必要になるため
、書込を高速で行なうことができなくなってしまう。こ
のように、書込および消去が可能な不揮発性半導体記憶
装置においては、その書込あるいは消去の時間管理は非
常に重要であるが、その時間管理は書込と消去の相互の
関係をも考慮しなければならず、従って非常に面倒なも
のであった。

〔発明の目的〕

この発明は以上のような問題を鑑みてなさね女もので、
その主な目的とするところは、書込および消去が可能な
不揮発性半導体記憶装置において、使用渚側に面倒な時
間管理を強いることなく、常に適正な書込あるいは消去
の時間を各メモリセルにおいて実現できるようにし、こ
れにより時間管理の面倒から解放されて非常に使いやす
くすることができるようにした不揮発性半導体記憶装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面力・ら明らか
に々るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的々ものの概要
を簡増に訝明すれば、下記のとおりである。

すなわち、書込および消去が可能な不揮発性半導体記憶
装置において、一定の時間幅を有するパルス信号を発す
るパルス発生回路を内蔵し、書込あるいは消去のために
外部から与えられる制御信号によって上記バルヌ発生回
路全起動させるようになすとともに、該パルス発生回路
からの一定幅パルス全記憶装置内部における噛込あるい
は消去のだめの制御係号とするようにしたことにより、
使用渚側に面倒な時間管理に強いることなく、常に適正
な１込あるいは消去の時間を各メモリセルにおいて実現
できるようにし、これによ９時間管理の面倒から解放さ
れて非常に使いやすくすることができるという目的を達
成するものである。

〔実施例１〕以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面に丸・いて同一あるいは相当する部分は同一
符号で示す。

第１図は、この発明による不揮発性半導体記憶装量の一
実施例を示す。同図に示す不揮発性半導体記憶装置は、
前述したＫＦｉＦＲＯＭとして構原されたものであって
、電気的ガ書込および消去全行なうことができる。同図
に示すＲＯＭは、先ず、メモリマトリックス１０、ＸＹ
デコーダ１２、アドレスバ、ッファ１４、読出回路１６
、書込回路１８、出力バヅファ２０、および入力バッフ
ァ２２を有する。そして、電源電圧ＶＯＯにより動作し
、アドレスデータＡ　Ｏ−Ａ　ｎによって選択されるメ
モリセルに記憶されたデータが、記憶データ入出力端子
工１０から読出されるようにガっている。

さらに、各メモリセルの記憶データは、ゲート書込回路
２４、消去回路２６、書込Φ消去富圧発生回路２８、イ
ンバータ３０、およびパルス発生回路３２により、書込
および消去全行なうことができるようになっている。パ
ルス発生回路３２は、外部から書込あるいは消去のため
に与えられる制御信号すなわちプログラム係号Ｐｏによ
って起動されて一定時間幅のパルス信号ＰＪｉ発するよ
うに構成されている。このパルス発生回路３２は、具体
的には岸安定マルチバイブレータＭＭ′（ｌｌ−用いて
構成することができる。

メモリマトリックス１０を構成する各メモリセルはそれ
ぞれＭＯＥＩ）ランジスタにより構成される。このＭＯ
Ｓ）ランジスタとしてはフローティングゲート構造のも
の又は窒化膜に電荷を蓄積するＭＮＯ８構造のものが使
用可能である。本実施例ではフローティングゲート構造
のＭＯＳ）ランジスタが用いられる。フローティングゲ
ート構造の場合は、記憶データの書込は、そのゲートへ
の電荷の蓄積によって行なわれる。才た、その消去はゲ
ート蓄ｉｔ荷を放出させることによす行々われる。ケー
トへの電荷の蓄積あるいはゲートからの電荷の放出は、
書込・消去電圧発生回路２８にて発生される高電圧を用
いて、ゲート明透回路２４あるいは消去回路２６により
行なわれる。

第２図は第１図のＲＯＭの動作タイミングの一例全示す
。同図において、先ず、書込會行なう場合は、アドレス
データＡＱ−ＡΩによりメモリセルを遺択するとともに
、入出力端子Ｉ１０に書込むべきデータを与える。さら
に、チップセレクト信号ａＳを五レベルに設定して書込
の状態とする。

そして、外部からプログラム信号ＰＯｉ与える。

このとき、その外部プログラム信号ＰＯは直接には書込
制御信号とはならず、上記パルス発生回路３２の起動信
号となる。これにより、そ、のパルス発生回路３２は一
定時間幅Ｗｉのパルス信号Ｐ１を発する。この信号Ｐ１
が内部における書込・消去信号すなわち内部プログラム
信号として上記ゲート書込回路２４に与えられる。これ
により、メモリセルへの書込時間は、外部から与えられ
るプログラム信号Ｐ○の時間幅Ｗｏに拘らず、内部にて
作シ出される上記プログラム信号Ｐ１の時間幅Ｗ１によ
って常に一定となる。従って、外部から与えるプログラ
ム信号ＰＯの時間幅が長すぎても、あるいは反対に短か
すぎても、常に適正な書込状態全行ることができる。こ
れにより、使用者全時間管理の面倒から解放して非常に
使いやすい不揮発性半導体記憶装置とすることができる
。

消去の場合は、チップセレクト信号０８４−Ｌレベルに
して行なう。この場合も、消去時間は、外部プログラム
信号ＰａＯ時Ｉｖ１幅Ｗｏに拘らず、上記パルス発生回
路３２から発せられる内部プログラム信号Ｐ１の時間幅
Ｗ１によって一定に保たれるので、消去しすぎ、あるい
は消去不足となる心配はない。もちろん、書込過ぎある
いは消去し過ぎによるセルの破壊あるいは劣化の恐れも
全くなくなる。

々お、消去は、メモリセル単位で行なってもよいが、コ
ラム学位あるいは全メモリセル′に対象にして一挙に行
なうようにしてもよい。また、書込あるいは消去のため
の高１圧は、外部から供給するようにしてもよい。

また、上記内部プログラム信号Ｐ１の時間幅Ｗ１はＲＯ
Ｍの用途に応じて任意に設定することができる。例えば
、記憶の保存年数？優先させたい場合は、その時間幅Ｗ
ｉ’に長めに設定する。また、書込時間の高速化を優先
させたい場合は短めに設定する。この場合、実施例にお
いて注目すベキコとは、上記パルス発生回路３２に＠込
と消去の両方にて共用させるようにしたことによシ、書
込時間と消去時間とが互いに同じ長さにバランスよく設
定されるよう罠なっていることである。これにより、書
込時間全長めにしても、あるいは旬かめにしても、消去
と書込が過不足なく常に最適な状態で行なわれるように
なる。

〔効果〕

以上のように、この発明による不揮発性記憶製雪では、
使用渚側に面倒な時間管理を強いることなく、常に適正
な書込あるいは消去の時間を各メモリセルにおいて実現
できるようにし１、これによシ時間管理の面倒から解放
されて非常に使いやすくすることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨全逸脱しない範囲で種々の変更
が可能であることはいうまでもない。例えば、上記パル
ス発生回路３２は書込と消去とで別々Ｋｆ９けてもよい
。また、そのシくルス発生回路３２は、単安定マルチバ
イブレータＭＭ以外のもの、例えば外部クロックを利用
して一定時間偲のパルスを発生させるようにしたもので
もよい。

〔利用分野〕

以上の曲間では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＦｌｉＦＲＯＭに
ついて説明したが、それに限定されるものではなく、例
えばＥ　Ａ　ＲＯＭ　（ｅｌｅｃｔｒｉｃａ　−１１ｙ
　ａｌｔｅｒａｂｌｅ　ＲＯＭ　）や紫外線消去型のＥ
ＦＲＯＭなどにも適用できる。

【図面の簡単な説明】

第１図はこの発明による不揮発性半洒体記憶装置の一実
施例分示すプａウク図である。第２図はその動作タイミングの一例を示すチャートでる
る。１０・・・メモリマトリックス、１２・・・ＸＹデコー
ダ、１４・・・アドレスバッファ、１６・・・読出回路
、１８・・・書込回路、２０・・・出カバ１．ファ、２
２・・・入力バッファ、２４・・・ゲート書込回路、２
６・・・消去回路、２８・・・書込・消去電圧発生回路
、３０・・・インバータ、３２・・・パルス発生回路（
単安定マルチバイブレータＭＭ）、ｖｃａ・・・宵漣電
圧、ＡＯ〜Ａｎ・・・アドレスデータ、Ｉｌｏ・・・記
憶データ入出力端子、ａＳ・・・チップセレクト信号、
ＰＣＩ・・・外部からの書込・消去制御信号（外部プロ
グラム信号）、Ｐｌ・・・内部における書込・消去信号
（内部プログラム信号）、Ｗｏ・・・外部プログラム信
号の時間幅、Ｗｌ・・・内部プログラム信号の時間幅。第　　１　　図ンθ　　　Ｐ６第　　２　図

Claims

【特許請求の範囲】

１、書込みおよび消去が可能な不揮発性半導体記憶装置
において、一定の時間幅を有するパルス信号を発するパ
ルス発生回路金内蔵し、書込みあるいは消去のために外
部から与えられる制御信号によって上記パルス発生回路
全起動させるようになすとともに、該パルス発生回路か
らの一定幅パルスを記憶装置内部における書込あるいは
消去のための制御信号とするようにしたことを特徴とす
る不揮発性半導体記憶装置。