JPH11242889A - 不揮発性半導体記憶装置及びその消去方法 - Google Patents
不揮発性半導体記憶装置及びその消去方法Info
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- JPH11242889A JPH11242889A JP4328498A JP4328498A JPH11242889A JP H11242889 A JPH11242889 A JP H11242889A JP 4328498 A JP4328498 A JP 4328498A JP 4328498 A JP4328498 A JP 4328498A JP H11242889 A JPH11242889 A JP H11242889A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】不揮発性メモリのメモリセルアレイを構成する
各ブロックごとに、書き換えサイクル内で、或いは割り
込み処理で記憶データを消去すると、それだけ処理時間
が長くなる。 【解決手段】複数のブロック２1,２2,…２n から構成さ
れたメモリアレイ２と、複数のブロック２1,２2,…２n
から消去対象ブロックを指定する消去情報が記憶された
一時記憶手段２０と、電源供給の開始信号または停止信
号を受けたときに、消去情報にもとづいて消去すべきブ
ロックの選択を制御する制御手段１８とを有する。制御
手段１８は、消去情報を示す信号を受け付けるごとに、
或いは消去後の検証ごとに、一時記憶手段２０内の消去
情報を更新する。
各ブロックごとに、書き換えサイクル内で、或いは割り
込み処理で記憶データを消去すると、それだけ処理時間
が長くなる。 【解決手段】複数のブロック２1,２2,…２n から構成さ
れたメモリアレイ２と、複数のブロック２1,２2,…２n
から消去対象ブロックを指定する消去情報が記憶された
一時記憶手段２０と、電源供給の開始信号または停止信
号を受けたときに、消去情報にもとづいて消去すべきブ
ロックの選択を制御する制御手段１８とを有する。制御
手段１８は、消去情報を示す信号を受け付けるごとに、
或いは消去後の検証ごとに、一時記憶手段２０内の消去
情報を更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュ
メモリ等、記憶データの消去をメモリアレイの消去単位
（メモリブロック）ごとに行う不揮発性半導体記憶装置
及びその消去方法に関する。特定的に、本発明は、消去
指示を任意に受け付けるが、実際の消去動作は電源の供
給開始又は停止時にまとめて行うことで処理時間を短縮
可能な消去方法と、当該消去方法が好適に実施可能な不
揮発性半導体記憶装置とに関する。
メモリ等、記憶データの消去をメモリアレイの消去単位
（メモリブロック）ごとに行う不揮発性半導体記憶装置
及びその消去方法に関する。特定的に、本発明は、消去
指示を任意に受け付けるが、実際の消去動作は電源の供
給開始又は停止時にまとめて行うことで処理時間を短縮
可能な消去方法と、当該消去方法が好適に実施可能な不
揮発性半導体記憶装置とに関する。
【０００２】
【従来の技術】従来から、記憶データの消去をメモリア
レイ或いはメモリブロック単位で一括して行う不揮発性
半導体記憶装置（フラッシュメモリ）が実用に供されて
いる。
レイ或いはメモリブロック単位で一括して行う不揮発性
半導体記憶装置（フラッシュメモリ）が実用に供されて
いる。
【０００３】フラッシュメモリの場合、一般に、“チッ
プイレース”および“ブロックイレース”といった２つ
の消去機能があり、その何れかの機能により消去動作を
行う。“チップイレース”では、外部からＩ／Ｏピンに
チップイレースコマンドが入力されることで、チップ内
のメモリアレイ全体が一括消去される。また、“ブロッ
クイレース”では、外部からＩ／Ｏピンにブロックイレ
ースコマンドとブロックアドレスが入力されると、ブロ
ックアドレスにより特定される消去対象のメモリブロッ
クのみが消去される。
プイレース”および“ブロックイレース”といった２つ
の消去機能があり、その何れかの機能により消去動作を
行う。“チップイレース”では、外部からＩ／Ｏピンに
チップイレースコマンドが入力されることで、チップ内
のメモリアレイ全体が一括消去される。また、“ブロッ
クイレース”では、外部からＩ／Ｏピンにブロックイレ
ースコマンドとブロックアドレスが入力されると、ブロ
ックアドレスにより特定される消去対象のメモリブロッ
クのみが消去される。
【０００４】
【発明が解決しようとする課題】一般に、フラッシュメ
モリ等の不揮発性半導体記憶装置は、ＤＲＡＭ等の揮発
性メモリに比べ、データ保持用の電源が不要で低消費電
力であるといった利点がある一方で、書き込み及び消去
速度が遅いといった課題がある。また、データ書き換え
時に単にデータを追加書き込みすればよいといった、い
わゆるデータの重ね書きができず、書き換え時には一旦
データを消去してから新たなデータを書き込む必要があ
る。したがって、フラッシュメモリ等の不揮発性半導体
記憶装置は、短時間で何度もデータ書き換えを行う高速
書き換えの用途に、今までは不向きであるとされてき
た。
モリ等の不揮発性半導体記憶装置は、ＤＲＡＭ等の揮発
性メモリに比べ、データ保持用の電源が不要で低消費電
力であるといった利点がある一方で、書き込み及び消去
速度が遅いといった課題がある。また、データ書き換え
時に単にデータを追加書き込みすればよいといった、い
わゆるデータの重ね書きができず、書き換え時には一旦
データを消去してから新たなデータを書き込む必要があ
る。したがって、フラッシュメモリ等の不揮発性半導体
記憶装置は、短時間で何度もデータ書き換えを行う高速
書き換えの用途に、今までは不向きであるとされてき
た。
【０００５】本発明は、このような実情に鑑みてなさ
れ、メモリセルアレイを構成する各ブロックごとに記憶
データを消去するにあたって、消去すべきブロックの記
憶データをまとめて消去することで処理時間短縮を図る
不揮発性半導体記憶装置の消去方法を提案し、当該消去
方法の実施に好適な不揮発性半導体記憶装置を提供する
ことを目的とする。
れ、メモリセルアレイを構成する各ブロックごとに記憶
データを消去するにあたって、消去すべきブロックの記
憶データをまとめて消去することで処理時間短縮を図る
不揮発性半導体記憶装置の消去方法を提案し、当該消去
方法の実施に好適な不揮発性半導体記憶装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置は、複数のブロックから構成された
メモリアレイと、前記複数のブロックから消去対象ブロ
ックを指定する消去情報が記憶された一時記憶手段と、
電源供給の開始信号または停止信号を受けたときに、前
記消去情報にもとづいて消去すべきブロックの選択を制
御する制御手段とを有する。
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置は、複数のブロックから構成された
メモリアレイと、前記複数のブロックから消去対象ブロ
ックを指定する消去情報が記憶された一時記憶手段と、
電源供給の開始信号または停止信号を受けたときに、前
記消去情報にもとづいて消去すべきブロックの選択を制
御する制御手段とを有する。
【０００７】前記制御手段は、前記消去情報を示す信号
を受け付けるごとに、前記一時記憶手段内の消去情報を
更新する。好ましくは、消去が正常に行われたか否かを
検証する検証手段をさらに有し、前記制御手段は、前記
検証手段からの結果にもとづいて前記一時記憶手段内の
消去情報を更新する。
を受け付けるごとに、前記一時記憶手段内の消去情報を
更新する。好ましくは、消去が正常に行われたか否かを
検証する検証手段をさらに有し、前記制御手段は、前記
検証手段からの結果にもとづいて前記一時記憶手段内の
消去情報を更新する。
【０００８】一方、本発明の不揮発性半導体記憶装置の
消去方法は、複数のブロックから構成されたメモリアレ
イを有する不揮発性半導体記憶装置の消去方法であっ
て、前記複数のブロックのうちから消去対象ブロックを
指定する消去情報を予め記憶しておき、電源供給の開始
信号または停止信号を受けたときに、前記消去情報にも
とづいて消去すべきブロックを選択して消去する。
消去方法は、複数のブロックから構成されたメモリアレ
イを有する不揮発性半導体記憶装置の消去方法であっ
て、前記複数のブロックのうちから消去対象ブロックを
指定する消去情報を予め記憶しておき、電源供給の開始
信号または停止信号を受けたときに、前記消去情報にも
とづいて消去すべきブロックを選択して消去する。
【０００９】前記消去情報を示す信号を受け付けるごと
に、当該信号にもとづいて、前記予め記憶されている消
去情報を更新する。また、好ましくは、前記ブロックご
とに、前記消去情報のほかにデータの有無を予め記憶
し、前記消去に際しては、前記消去対象ブロックのうち
データ有りのブロックを消去すべきブロックとして選択
する。さらに、好ましくは、メモリセルアレイに対する
書き換えサイクルごとの消去は行わない。
に、当該信号にもとづいて、前記予め記憶されている消
去情報を更新する。また、好ましくは、前記ブロックご
とに、前記消去情報のほかにデータの有無を予め記憶
し、前記消去に際しては、前記消去対象ブロックのうち
データ有りのブロックを消去すべきブロックとして選択
する。さらに、好ましくは、メモリセルアレイに対する
書き換えサイクルごとの消去は行わない。
【００１０】一方、消去後に消去が正常に行われたか否
かを検証することもでき、その場合、好ましくは、当該
検証の結果にもとづいて前記記憶されている消去情報を
更新する。この場合、好ましくは、前記ブロックごと
に、前記消去情報のほかにデータの有無と前記検証結果
としての消去不良情報とを用い、前回の消去が正常に行
われたブロックをデータ無しの非消去対象ブロックとし
て、また前回の消去が正常に行われなかったブロックを
消去不良ブロックとして予め記憶する。また、前記消去
に際して、前記消去対象ブロックのうちデータ有りのブ
ロックと、前記消去不良ブロックとを消去すべきブロッ
クとして選択することもできる。
かを検証することもでき、その場合、好ましくは、当該
検証の結果にもとづいて前記記憶されている消去情報を
更新する。この場合、好ましくは、前記ブロックごと
に、前記消去情報のほかにデータの有無と前記検証結果
としての消去不良情報とを用い、前回の消去が正常に行
われたブロックをデータ無しの非消去対象ブロックとし
て、また前回の消去が正常に行われなかったブロックを
消去不良ブロックとして予め記憶する。また、前記消去
に際して、前記消去対象ブロックのうちデータ有りのブ
ロックと、前記消去不良ブロックとを消去すべきブロッ
クとして選択することもできる。
【００１１】このような不揮発性半導体記憶装置及びそ
の消去方法では、消去対象となるブロックを指定する消
去情報が（一時記憶手段に）記憶され、これが消去対象
の指定ごとに更新される。また、実際の消去は電源供給
の開始時または停止時に一括して行うことから、個々の
メモリアレイ内の個々のブロック書き換え時に消去動作
を行う必要がない。このため、ブロック書き換えサイク
ルの時間を短くでき、全体の処理時間を短くできる。検
証手段を設けた場合、消去不良ブロックを容易に把握で
き、この消去不良のブロックを例えば書き込みの対象か
ら除外する等の制御が可能となる。また、消去不良ブロ
ックは次の消去対象に含めることで再度、消去と検証を
行うことができる。
の消去方法では、消去対象となるブロックを指定する消
去情報が（一時記憶手段に）記憶され、これが消去対象
の指定ごとに更新される。また、実際の消去は電源供給
の開始時または停止時に一括して行うことから、個々の
メモリアレイ内の個々のブロック書き換え時に消去動作
を行う必要がない。このため、ブロック書き換えサイク
ルの時間を短くでき、全体の処理時間を短くできる。検
証手段を設けた場合、消去不良ブロックを容易に把握で
き、この消去不良のブロックを例えば書き込みの対象か
ら除外する等の制御が可能となる。また、消去不良ブロ
ックは次の消去対象に含めることで再度、消去と検証を
行うことができる。
【００１２】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置（以下、不揮発性メモリ装置）及びその消去
方法の実施形態を、図面を参照しながら詳細に説明す
る。
体記憶装置（以下、不揮発性メモリ装置）及びその消去
方法の実施形態を、図面を参照しながら詳細に説明す
る。
【００１３】第１実施形態 図１は、本発明の実施形態に係る不揮発性メモリ装置の
概略構成を示すブロック図である。図１において、符号
１は不揮発性メモリ装置、２はメモリセルアレイ、２1,
２2,…, ２n はそれぞれ所定数のメモリセルで構成され
た消去単位としての各ブロック、４はロウバッファ、６
はロウデコーダ、８はカラムバッファ、１０はカラムデ
コーダ、１２はカラムゲート、１４は入出力バッファ及
びセンスアンプ群（以下、入出力回路という）、１６は
昇圧回路を示す。また、符号ＷＬはワード線、ＢＬはビ
ット線、ＹＬは選択信号線を示す。
概略構成を示すブロック図である。図１において、符号
１は不揮発性メモリ装置、２はメモリセルアレイ、２1,
２2,…, ２n はそれぞれ所定数のメモリセルで構成され
た消去単位としての各ブロック、４はロウバッファ、６
はロウデコーダ、８はカラムバッファ、１０はカラムデ
コーダ、１２はカラムゲート、１４は入出力バッファ及
びセンスアンプ群（以下、入出力回路という）、１６は
昇圧回路を示す。また、符号ＷＬはワード線、ＢＬはビ
ット線、ＹＬは選択信号線を示す。
【００１４】これらの構成は、従来の不揮発性メモリ装
置と同様である。これら構成の機能を書き込み又は読み
出し時において簡単に述べれば、例えば以下の如くであ
る。まず、チップイネーブル信号ＣＥ＿が“ロー
（Ｌ）”の状態で、アドレス端子に入力されたアドレス
信号Ａ1 〜Ａm+n がアドレスバッファ（ロウバッファ４
又はカラムバッファ８）を介して、ロウデコーダ６又は
カラムデコーダ１０に入力される。入力されたアドレス
信号の一部はロウデコーダ６によりデコードされ、アド
レス信号により指定された所定のワード線ＷＬが選択さ
れ、選択されたワード線ＷＬに所定のハレベルの電圧が
印加される。とくに書き込み時に、昇圧回路１６から高
電圧が選択ワード線ＷＬに印加される。また、残りのア
ドレス信号はカラムデコーダ１０によりデコードされ、
アドレス信号により指定された選択列の選択信号線ＹＬ
が選択され、これに所定のハレベルの電圧が印加され
る。
置と同様である。これら構成の機能を書き込み又は読み
出し時において簡単に述べれば、例えば以下の如くであ
る。まず、チップイネーブル信号ＣＥ＿が“ロー
（Ｌ）”の状態で、アドレス端子に入力されたアドレス
信号Ａ1 〜Ａm+n がアドレスバッファ（ロウバッファ４
又はカラムバッファ８）を介して、ロウデコーダ６又は
カラムデコーダ１０に入力される。入力されたアドレス
信号の一部はロウデコーダ６によりデコードされ、アド
レス信号により指定された所定のワード線ＷＬが選択さ
れ、選択されたワード線ＷＬに所定のハレベルの電圧が
印加される。とくに書き込み時に、昇圧回路１６から高
電圧が選択ワード線ＷＬに印加される。また、残りのア
ドレス信号はカラムデコーダ１０によりデコードされ、
アドレス信号により指定された選択列の選択信号線ＹＬ
が選択され、これに所定のハレベルの電圧が印加され
る。
【００１５】選択信号線に所定電圧が印加されることに
より、カラムゲート１２内の所定のビット線選択トラン
ジスタが導通状態に推移し、これに応じて、選択ビット
線ＢＬが、入出力回路１４内のセンスアンプ又は入出力
バッファに接続される。これにより、書き込み時には入
出力バッファ内の書き込みデータが選択ビット線に印加
されて、選択セル内で選択ワード線ＷＬの励起により導
通状態にあるセル選択トランジスタを介して所定の選択
セル内に書き込まれる。また、読み出し時には、同じく
導通状態にあるセル選択トランジスタを介して、セル内
の記憶データが選択ビット線に電位変化として伝達さ
れ、これがセンスアンプによって読み出されて出力され
る。
より、カラムゲート１２内の所定のビット線選択トラン
ジスタが導通状態に推移し、これに応じて、選択ビット
線ＢＬが、入出力回路１４内のセンスアンプ又は入出力
バッファに接続される。これにより、書き込み時には入
出力バッファ内の書き込みデータが選択ビット線に印加
されて、選択セル内で選択ワード線ＷＬの励起により導
通状態にあるセル選択トランジスタを介して所定の選択
セル内に書き込まれる。また、読み出し時には、同じく
導通状態にあるセル選択トランジスタを介して、セル内
の記憶データが選択ビット線に電位変化として伝達さ
れ、これがセンスアンプによって読み出されて出力され
る。
【００１６】一方、この不揮発性メモリ装置１は、図１
に示すように、バッファ４，８、デコーダ６，１０、入
出力回路１４および昇圧回路１６を制御する制御回路１
８を有する。このような制御回路を有すること自体は、
従来と変わりない。ただし、本実施形態の制御回路１８
は、メモリセルアレイ２内のブロック２1,２2,…, ２n
のうち消去対象ブロックを特定する消去情報等が記憶さ
れたレジスタ２０を有し、このレジスタの書き換え制御
をすること、及び消去の際にレジスタ内の記憶情報に応
じてロウデコーダ６等を制御し特定のブロックのみ選択
する消去時選択制御を行うといった構成上、動作上の特
徴を有する。このレジスタ２０は、本発明における“一
時記憶手段”に該当する。なお、レジスタ２０は、制御
回路１８により制御されることとして制御回路外部に別
に設けてもよいし、レジスタの代わりにメモリセルアレ
イ２内の一部の領域を消去情報等の記憶に用いてもよ
い。
に示すように、バッファ４，８、デコーダ６，１０、入
出力回路１４および昇圧回路１６を制御する制御回路１
８を有する。このような制御回路を有すること自体は、
従来と変わりない。ただし、本実施形態の制御回路１８
は、メモリセルアレイ２内のブロック２1,２2,…, ２n
のうち消去対象ブロックを特定する消去情報等が記憶さ
れたレジスタ２０を有し、このレジスタの書き換え制御
をすること、及び消去の際にレジスタ内の記憶情報に応
じてロウデコーダ６等を制御し特定のブロックのみ選択
する消去時選択制御を行うといった構成上、動作上の特
徴を有する。このレジスタ２０は、本発明における“一
時記憶手段”に該当する。なお、レジスタ２０は、制御
回路１８により制御されることとして制御回路外部に別
に設けてもよいし、レジスタの代わりにメモリセルアレ
イ２内の一部の領域を消去情報等の記憶に用いてもよ
い。
【００１７】この不揮発性メモリ装置１においては、入
出力回路１４内のセンスアンプ等によって、消去時（及
び書き込み時）に消去（又は書き込み）が正常に行われ
たか否かをメモリセル内データを読み出すことにより検
証することができる。したがって、入出力回路１４は本
発明における“検証手段”を兼用する。
出力回路１４内のセンスアンプ等によって、消去時（及
び書き込み時）に消去（又は書き込み）が正常に行われ
たか否かをメモリセル内データを読み出すことにより検
証することができる。したがって、入出力回路１４は本
発明における“検証手段”を兼用する。
【００１８】つぎに、本発明に係る消去方法の実施形態
を、図１に示す構成例の不揮発性メモリ装置において説
明する。本実施形態では、消去すべきブロックの記憶デ
ータを電源投入時に一括して消去する場合を示す。図２
は、本実施形態の消去方法の処理の流れを、従来の電源
投入時の処理とともに示すフロー図である。また、図３
は、レジスタ内の記憶情報とメモリセルアレイ内で対応
するブロックの制御内容とが変化する様子を示す説明図
である。ここで、各レジスタ領域（この場合、４つ存
在）内の数値は対応するメモリセルアレイ内のブロック
消去情報或いは記憶データの有無等を表示するものであ
り、ここでは便宜上、“０”が記憶データなし、“１”
が記憶データ有り、“２”が記憶データ有りで且つ消去
対象に指定されたこと、“３”が前回の消去後の検証に
おいて消去不良と認定されたことを示す。
を、図１に示す構成例の不揮発性メモリ装置において説
明する。本実施形態では、消去すべきブロックの記憶デ
ータを電源投入時に一括して消去する場合を示す。図２
は、本実施形態の消去方法の処理の流れを、従来の電源
投入時の処理とともに示すフロー図である。また、図３
は、レジスタ内の記憶情報とメモリセルアレイ内で対応
するブロックの制御内容とが変化する様子を示す説明図
である。ここで、各レジスタ領域（この場合、４つ存
在）内の数値は対応するメモリセルアレイ内のブロック
消去情報或いは記憶データの有無等を表示するものであ
り、ここでは便宜上、“０”が記憶データなし、“１”
が記憶データ有り、“２”が記憶データ有りで且つ消去
対象に指定されたこと、“３”が前回の消去後の検証に
おいて消去不良と認定されたことを示す。
【００１９】メモリセルアレイの書き換え動作におい
て、従来では、書き込みの前に必ず消去動作を行う一方
で、メモリ装置外部からの消去信号に応じて特定のブロ
ックを任意に消去する制御がされることがあった。たと
えば、あるブロック内容を読み出した後、そのブロック
内容の消去を指示する消去信号が外部から入力される
と、このブロック消去が書き換え処理途中で、割り込み
処理として実行されることがあった。
て、従来では、書き込みの前に必ず消去動作を行う一方
で、メモリ装置外部からの消去信号に応じて特定のブロ
ックを任意に消去する制御がされることがあった。たと
えば、あるブロック内容を読み出した後、そのブロック
内容の消去を指示する消去信号が外部から入力される
と、このブロック消去が書き換え処理途中で、割り込み
処理として実行されることがあった。
【００２０】これに対し、本実施形態の場合、上記書き
換えサイクルごとの消去、及び任意に指示されるブロッ
ク消去は書き換え処理中に行わずに、その代わりに、消
去信号が示す消去対象ブロックを指定する情報（以下、
消去情報）をレジスタ２０内で特定ブロックに対応する
レジスタ領域に蓄積する。具体的には、レジスタ領域の
記憶内容が“１”の場合、これを“２”に強制変更する
制御がされる。また、特定ブロックの書き込みが行われ
たときは、対応するレジスタ領域の記憶内容を“０”か
ら“１”に変更し、正常な消去が行われたときは、対応
するレジスタ領域の記憶内容を“１”から“０”に変更
する制御がされる。さらに、消去後の検証において消去
不良と判定されれば、対応するレジスタ領域の記憶内容
を“３”に強制変更する制御がされる。これらのレジス
タの記憶内容の変更は、いずれも制御回路１８によって
制御される。そして、このレジスタ内容に応じて、消去
動作を電源投入時に一括処理する。
換えサイクルごとの消去、及び任意に指示されるブロッ
ク消去は書き換え処理中に行わずに、その代わりに、消
去信号が示す消去対象ブロックを指定する情報（以下、
消去情報）をレジスタ２０内で特定ブロックに対応する
レジスタ領域に蓄積する。具体的には、レジスタ領域の
記憶内容が“１”の場合、これを“２”に強制変更する
制御がされる。また、特定ブロックの書き込みが行われ
たときは、対応するレジスタ領域の記憶内容を“０”か
ら“１”に変更し、正常な消去が行われたときは、対応
するレジスタ領域の記憶内容を“１”から“０”に変更
する制御がされる。さらに、消去後の検証において消去
不良と判定されれば、対応するレジスタ領域の記憶内容
を“３”に強制変更する制御がされる。これらのレジス
タの記憶内容の変更は、いずれも制御回路１８によって
制御される。そして、このレジスタ内容に応じて、消去
動作を電源投入時に一括処理する。
【００２１】従来の電源投入処理では、図２（ａ）に示
すように、ステップＳＴ１００において電源電圧ＶDDが
印加されると、メモリ内部回路を全てリセットした後
（ステップＳＴ１０１）、チップイネーブル信号ＣＥ＿
が“Ｈ”のときは直ぐにスタンバイモードになり（ステ
ップＳＴ１０２）、以後、書き込み，読み出し或いは消
去等の処理指示を何時でも受け付ける状態が確保されて
いた。
すように、ステップＳＴ１００において電源電圧ＶDDが
印加されると、メモリ内部回路を全てリセットした後
（ステップＳＴ１０１）、チップイネーブル信号ＣＥ＿
が“Ｈ”のときは直ぐにスタンバイモードになり（ステ
ップＳＴ１０２）、以後、書き込み，読み出し或いは消
去等の処理指示を何時でも受け付ける状態が確保されて
いた。
【００２２】これに対し、本実施形態の電源投入処理に
おいては、電源電圧ＶDDが印加され（ステップＳＴ
０）、メモリ内部回路のリセットが終了すると（ステッ
プＳＴ１）、まず、ステップＳＴ２においてレジスタ２
０の記憶内容を読み出す。読み出したレジスタ２０の記
憶内容にしたがって、ステップＳＴ３においてブロック
消去を行う。即ち、図３（ａ）の例では、レジスタ領域
が消去対象ブロックを示す“２”となっているブロック
のみ消去する。そして、ステップＳＴ４において、消去
検証、即ち消去したブロックに対し読み出し動作をかけ
てデータが消去されていることを確認する。続くステッ
プＳＴ５において、上記検証の結果にもとづいてレジス
タ２０の記憶内容を更新する。即ち、図３の例では、消
去が正常な“ＰＡＳＳ”の場合（図３（ｂ））は対応す
るレジスタ領域を“２”から“０”に変更し、また、消
去不良を示す“ＦＡＩＬ”の場合（図３（ｃ））は対応
するレジスタ領域を“２”から“３”に変更する。レジ
スタ更新後は、ステップＳＴ６において、チップイネー
ブル信号ＣＥ＿が“Ｈ”のときはスタンバイモードをセ
ットする。これにより、以後、書き込み，読み出し或い
は消去等の処理指示を何時でも受け付ける通常動作状態
が確保される。この通常動作では、消去不良のブロック
は選択されない。
おいては、電源電圧ＶDDが印加され（ステップＳＴ
０）、メモリ内部回路のリセットが終了すると（ステッ
プＳＴ１）、まず、ステップＳＴ２においてレジスタ２
０の記憶内容を読み出す。読み出したレジスタ２０の記
憶内容にしたがって、ステップＳＴ３においてブロック
消去を行う。即ち、図３（ａ）の例では、レジスタ領域
が消去対象ブロックを示す“２”となっているブロック
のみ消去する。そして、ステップＳＴ４において、消去
検証、即ち消去したブロックに対し読み出し動作をかけ
てデータが消去されていることを確認する。続くステッ
プＳＴ５において、上記検証の結果にもとづいてレジス
タ２０の記憶内容を更新する。即ち、図３の例では、消
去が正常な“ＰＡＳＳ”の場合（図３（ｂ））は対応す
るレジスタ領域を“２”から“０”に変更し、また、消
去不良を示す“ＦＡＩＬ”の場合（図３（ｃ））は対応
するレジスタ領域を“２”から“３”に変更する。レジ
スタ更新後は、ステップＳＴ６において、チップイネー
ブル信号ＣＥ＿が“Ｈ”のときはスタンバイモードをセ
ットする。これにより、以後、書き込み，読み出し或い
は消去等の処理指示を何時でも受け付ける通常動作状態
が確保される。この通常動作では、消去不良のブロック
は選択されない。
【００２３】なお、上記制御ではステップＳＴ５におい
て消去不良ブロックに対応するレジスタ内容を“３”に
強制変更したが、消去不良のブロックを複数回消去する
場合は、ステップＳＴ５では、所定回数まで或いは消去
正常となるまで消去不良ブロックを“２”のままとする
ようにしてもよい。また、上記説明では消去対象ブロッ
クを一括消去したが、本実施形態の消去方法は電源投入
時にブロック消去することが一つの特徴であり、消去対
象ブロックを全て一括消去する必要は必ずしもない。
て消去不良ブロックに対応するレジスタ内容を“３”に
強制変更したが、消去不良のブロックを複数回消去する
場合は、ステップＳＴ５では、所定回数まで或いは消去
正常となるまで消去不良ブロックを“２”のままとする
ようにしてもよい。また、上記説明では消去対象ブロッ
クを一括消去したが、本実施形態の消去方法は電源投入
時にブロック消去することが一つの特徴であり、消去対
象ブロックを全て一括消去する必要は必ずしもない。
【００２４】このような不揮発性メモリ装置及びその消
去方法では、消去対象となるブロックを指定する消去情
報がレジスタ２０に一時記憶され、これが消去対象の指
定ごとに更新される。また、実際の消去は電源供給の開
始時に行うことから、書き換えサイクルごとの消去、ま
た個々のブロックを書き換え動作を中断して割り込み処
理で消去する必要がない。このため、不揮発性メモリ装
置のデータ書き換えに関する処理のトータルな時間を短
くできる。また、消去後に検証を行うことから、消去不
良ブロックを容易に把握でき、この消去不良のブロック
を例えば書き込み対象から除外する等の制御が可能とな
る。また、消去不良ブロックは次の消去対象に含める制
御もでき、再度、消去と検証を行うことができる。
去方法では、消去対象となるブロックを指定する消去情
報がレジスタ２０に一時記憶され、これが消去対象の指
定ごとに更新される。また、実際の消去は電源供給の開
始時に行うことから、書き換えサイクルごとの消去、ま
た個々のブロックを書き換え動作を中断して割り込み処
理で消去する必要がない。このため、不揮発性メモリ装
置のデータ書き換えに関する処理のトータルな時間を短
くできる。また、消去後に検証を行うことから、消去不
良ブロックを容易に把握でき、この消去不良のブロック
を例えば書き込み対象から除外する等の制御が可能とな
る。また、消去不良ブロックは次の消去対象に含める制
御もでき、再度、消去と検証を行うことができる。
【００２５】第２実施形態 本実施形態では、一時記憶手段（レジスタ）の記憶情報
にもとづくブロック消去を電源供給停止時に行う場合に
ついてである。図４は、本第２実施形態に係る電源供給
停止時処理のフロー図である。この処理フローでは、ス
テップＳＴ１０においてチップイネーブル信号ＣＥ＿が
“Ｈ”のとき電源供給停止の指示を受けると、先の第１
実施形態と同様に、レジスタの読み出し（ステップＳＴ
２）、消去対象ブロックの消去（ステップＳＴ３）、消
去後の検証（ステップＳＴ４）およびレジスタ内に記憶
内容の更新（ステップＳＴ５）を行った後に、ステップ
ＳＴ１１にて電源供給を停止する。ステップＳＴ２〜ス
テップＳＴ５の各処理は、先の第１実施形態と同様であ
る。
にもとづくブロック消去を電源供給停止時に行う場合に
ついてである。図４は、本第２実施形態に係る電源供給
停止時処理のフロー図である。この処理フローでは、ス
テップＳＴ１０においてチップイネーブル信号ＣＥ＿が
“Ｈ”のとき電源供給停止の指示を受けると、先の第１
実施形態と同様に、レジスタの読み出し（ステップＳＴ
２）、消去対象ブロックの消去（ステップＳＴ３）、消
去後の検証（ステップＳＴ４）およびレジスタ内に記憶
内容の更新（ステップＳＴ５）を行った後に、ステップ
ＳＴ１１にて電源供給を停止する。ステップＳＴ２〜ス
テップＳＴ５の各処理は、先の第１実施形態と同様であ
る。
【００２６】この第２実施形態では、先の第１実施形態
と同様な効果、即ちブロック書き換えを含む処理のトー
タル時間を短くでき、また検証により消去不良ブロック
を容易に把握できる等の効果を奏する。とくに、本実施
形態では、ブロックの一括消去を含む一連の処理を電源
供給停止の指示があった後の、いわばシステム全体のト
ータルな処理時間に全く影響のない余分な時間を用いて
行うことから、第１実施形態よりも処理時間全体を短く
できる利点がある。なお、以上述べてきた第１および第
２実施形態の何れにおいても、制御回路１８は、一括消
去モードと従来一般に行われていた通常消去のモードと
の切り換えが可能である。
と同様な効果、即ちブロック書き換えを含む処理のトー
タル時間を短くでき、また検証により消去不良ブロック
を容易に把握できる等の効果を奏する。とくに、本実施
形態では、ブロックの一括消去を含む一連の処理を電源
供給停止の指示があった後の、いわばシステム全体のト
ータルな処理時間に全く影響のない余分な時間を用いて
行うことから、第１実施形態よりも処理時間全体を短く
できる利点がある。なお、以上述べてきた第１および第
２実施形態の何れにおいても、制御回路１８は、一括消
去モードと従来一般に行われていた通常消去のモードと
の切り換えが可能である。
【００２７】
【発明の効果】本発明に係る不揮発性半導体記憶装置及
びその消去方法によれば、メモリセルアレイを構成する
各ブロックごとに記憶データを消去するにあたって、消
去すべきブロックの記憶データを電源供給の開始時また
は停止時にまとめて消去することで書き換えサイクル自
体を短くでき、或いは中断させないで消去動作ができ、
この結果、処理のトータルな時間短縮を図ることが可能
となる。
びその消去方法によれば、メモリセルアレイを構成する
各ブロックごとに記憶データを消去するにあたって、消
去すべきブロックの記憶データを電源供給の開始時また
は停止時にまとめて消去することで書き換えサイクル自
体を短くでき、或いは中断させないで消去動作ができ、
この結果、処理のトータルな時間短縮を図ることが可能
となる。
【図１】本発明の実施形態に係る不揮発性メモリ装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】本発明の第１実施形態の消去方法の処理の流れ
を、従来の電源投入時の処理ととともに示すフロー図で
ある。
を、従来の電源投入時の処理ととともに示すフロー図で
ある。
【図３】図１のレジスタ内の記憶情報とメモリセルアレ
イ内で対応するブロックの制御内容とが変化する様子を
示す説明図である。
イ内で対応するブロックの制御内容とが変化する様子を
示す説明図である。
【図４】本発明の第２実施形態に係る電源供給停止時処
理のフロー図である。
理のフロー図である。
１…不揮発性メモリ装置（不揮発性半導体記憶装置）、
２…メモリセルアレイ、２1 等…ブロック、４…ロウバ
ッファ、６…ロウデコーダ、８…カラムバッファ、１０
…カラムデコーダ、１２…カラムゲート、１４…入出力
バッファ及びセンスアンプ群、（又は入出力回路、検証
手段を含む）、１６…昇圧回路、１８…制御回路（制御
手段）、２０…レジスタ（一時記憶手段）、ＷＬ…ワー
ド線、ＢＬ…ビット線、ＹＬ…選択信号線。
２…メモリセルアレイ、２1 等…ブロック、４…ロウバ
ッファ、６…ロウデコーダ、８…カラムバッファ、１０
…カラムデコーダ、１２…カラムゲート、１４…入出力
バッファ及びセンスアンプ群、（又は入出力回路、検証
手段を含む）、１６…昇圧回路、１８…制御回路（制御
手段）、２０…レジスタ（一時記憶手段）、ＷＬ…ワー
ド線、ＢＬ…ビット線、ＹＬ…選択信号線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 29/00 ６７１Ｂ 17/00 ６０１Ｅ
Claims (11)
- 【請求項１】複数のブロックから構成されたメモリアレ
イと、 前記複数のブロックから消去対象ブロックを指定する消
去情報が記憶された一時記憶手段と、 電源供給の開始信号または停止信号を受けたときに、前
記消去情報にもとづいて消去すべきブロックの選択を制
御する制御手段とを有する不揮発性半導体記憶装置。 - 【請求項２】前記制御手段は、前記消去情報を示す信号
を受け付けるごとに、前記一時記憶手段内の消去情報を
更新する請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】消去が正常に行われたか否かを検証する検
証手段をさらに有し、 前記制御手段は、前記検証手段からの結果にもとづいて
前記一時記憶手段内の消去情報を更新する請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項４】複数のブロックから構成されたメモリアレ
イを有する不揮発性半導体記憶装置の消去方法であっ
て、 前記複数のブロックのうちから消去対象ブロックを指定
する消去情報を予め記憶しておき、 電源供給の開始信号または停止信号を受けたときに、前
記消去情報にもとづいて消去すべきブロックを選択して
消去する不揮発性半導体記憶装置の消去方法。 - 【請求項５】前記消去情報を示す信号を受け付けるごと
に、当該信号にもとづいて、前記予め記憶されている消
去情報を更新する請求項４に記載の不揮発性半導体記憶
装置の消去方法。 - 【請求項６】前記ブロックごとに、前記消去情報のほか
にデータの有無を予め記憶し、 前記消去に際しては、前記消去対象ブロックのうちデー
タ有りのブロックを消去すべきブロックとして選択する
請求項４に記載の不揮発性半導体記憶装置の消去方法。 - 【請求項７】前記メモリセルアレイに対する書き換えサ
イクルごとの消去は行わない請求項４に記載の不揮発性
半導体記憶装置の消去方法。 - 【請求項８】前記消去後に、当該消去が正常に行われた
か否かを検証し、 当該検証の結果にもとづいて、前記予め記憶されている
消去情報を更新する請求項４に記載の不揮発性半導体記
憶装置の消去方法。 - 【請求項９】前記ブロックごとに、前記消去情報のほか
にデータの有無と前記検証結果としての消去不良情報と
を用い、前回の消去が正常に行われたブロックをデータ
無しの非消去対象ブロックとして、また前回の消去が正
常に行われなかったブロックを消去不良ブロックとして
予め記憶する請求項８に記載の不揮発性半導体記憶装置
の消去方法。 - 【請求項１０】前記消去に際しては、前記消去対象ブロ
ックのうちデータ有りのブロックと、前記消去不良ブロ
ックとを消去すべきブロックとして選択する請求項９に
記載の不揮発性半導体記憶装置の消去方法。 - 【請求項１１】前記電源供給の開始信号または停止信号
を受けたときに消去を行う一括消去モードと、前記消去
情報を示す信号を受けるごとに消去を行う通常消去モー
ドとの切り替えを行う請求項４に記載の不揮発性半導体
記憶装置の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328498A JPH11242889A (ja) | 1998-02-25 | 1998-02-25 | 不揮発性半導体記憶装置及びその消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328498A JPH11242889A (ja) | 1998-02-25 | 1998-02-25 | 不揮発性半導体記憶装置及びその消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242889A true JPH11242889A (ja) | 1999-09-07 |
Family
ID=12659516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328498A Pending JPH11242889A (ja) | 1998-02-25 | 1998-02-25 | 不揮発性半導体記憶装置及びその消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242889A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516493A (ja) * | 2003-07-11 | 2007-06-21 | アクサルト・エス・アー | ミックス型可搬型物品のためのメモリ管理方法 |
| US8099544B2 (en) | 2008-02-29 | 2012-01-17 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
| JP2018136735A (ja) * | 2017-02-22 | 2018-08-30 | 三菱電機株式会社 | メモリ制御装置及びメモリ制御方法 |
-
1998
- 1998-02-25 JP JP4328498A patent/JPH11242889A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516493A (ja) * | 2003-07-11 | 2007-06-21 | アクサルト・エス・アー | ミックス型可搬型物品のためのメモリ管理方法 |
| US8099544B2 (en) | 2008-02-29 | 2012-01-17 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
| JP2018136735A (ja) * | 2017-02-22 | 2018-08-30 | 三菱電機株式会社 | メモリ制御装置及びメモリ制御方法 |
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