JPH06119230A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH06119230A
JPH06119230A JP26741392A JP26741392A JPH06119230A JP H06119230 A JPH06119230 A JP H06119230A JP 26741392 A JP26741392 A JP 26741392A JP 26741392 A JP26741392 A JP 26741392A JP H06119230 A JPH06119230 A JP H06119230A
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cell
memory cell
memory
block
operation mode
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JP26741392A
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Takao Akaogi
隆男 赤荻
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Fujitsu Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 最小限の変更で通常のフラッシュメモリとし
て利用できるブートフラッシュメモリを提供する。 【構成】 メモリセルアレイ１内の所定のメモリセルを
選択するセル選択手段２と、セル選択手段によって選択
されたメモリセルの情報を読み出すセル読出手段３と、
消去するセル消去手段と、書き込むセル書込手段５と、
メモリセルアレイの任意アドレス領域のメモリセルと置
換自在に設ける所定容量のメモリセルを有するメモリセ
ルブロック６と、メモリセルブロック内に格納された情
報を消去するセルブロック消去手段７と、書き込むセル
ブロック書込手段８と、このセルブロックを使用しない
第一動作モード、あるいは、使用する第二動作モードの
何れかを設定する動作モード設定手段９とを備え、第一
動作モードが設定された場合、メモリセルアレイのみを
選択対象とし、第二動作モードの場合、セル選択手段は
メモリセルアレイ、及びメモリセルブロックを選択対象
とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、Ｆｌａｓｈ型ＥＥＰＲＯＭ（El
ectrically Erasable Programmable Read Only Memory
、以下、単にフラッシュメモリという）等の分野に用
いて好適な、電気的に一括して格納情報を消去可能な不
揮発性の半導体記憶装置に関する。
【０００２】［発明の背景］近年、コンピュータやワー
ドプロセッサ等の情報処理装置の普及に伴い、情報処理
装置内部で使用される、例えば、フラッシュメモリ等の
不揮発性半導体メモリに代表される半導体記憶装置が数
多く開発されている。フラッシュメモリは、一般ユーザ
がプログラミング可能で、予め書き込まれた所定のデー
タを電気的に一括消去することで、再書き込みが可能と
なる不揮発性メモリであり、このようなフラッシュメモ
リの中には、通常の消去では情報が消えることなく、特
別な方法でのみ書き換えが可能なメモリ領域（以下、ブ
ートブロックという）を設け、メモリの不揮発性を利用
して当該ブートブロックに、例えば、ＢＩＯＳ（Basic
Input Output System ）等を格納するといったブートブ
ロックを有するフラッシュメモリ（以下、ブートフラッ
シュメモリという）も開発されている。
【０００３】しかし、ブートフラッシュメモリでは、ブ
ートブロックに相当するメモリ領域をハード的に作り付
けて構成していたため、このブートフラッシュメモリと
同じ内容のデバイスをブートブロックのない通常のフラ
ッシュメモリとして供給する場合、全く別のチップを設
計しなくてはならず、これは、使用用途の関係からブー
トフラッシュメモリとブートブロックのない通常のフラ
ッシュメモリとの二種類のデバイスを供給したい場合に
おいて開発効率の低下の原因となる。
【０００４】そこで、最小限の変更でブートフラッシュ
メモリから通常のフラッシュメモリに作り替えることの
できるブートフラッシュメモリが要求される。
【０００５】
【従来の技術】従来のこの種の半導体記憶装置として
は、例えば、図１１に示すようなブートフラッシュメモ
リがある。このブートフラッシュメモリは、大別して、
メモリセル部１０１、メモリセル選択部１０２、メモリ
セル読出部１０３、メモリセル消去部１０４、メモリセ
ル書込部１０５から構成されている。
【０００６】なお、図１１中、１０６はデータ入出力バ
ッファである。メモリセル部１０１は、所定の情報を格
納するメモリセルをマトリクス状に複数配置してなるメ
モリセルアレイからなり、通常の消去動作により消去可
能なメインメモリブロック１１０と、特殊な消去動作に
より消去可能なブートブロック１１１とから構成されて
いる。
【０００７】そして、フラッシュメモリにおける所望の
容量を有するメモリセル部１０１から所定プログラム
（例えば、ＢＩＯＳ等）を格納するブートブロック１１
１の容量を差し引いたものがメインメモリブロック１１
０の容量となっている。メモリセル選択部１０２は、ロ
ウアドレスバッファ１２０、ロウデコーダ１２１、コラ
ムアドレスバッファ１２２、コラムデコーダ１２３、ビ
ット線選択部１２４からなり、外部から入力されるアド
レス信号に基づいてメモリセル部１０１内の所定のメモ
リセルを選択するものである。
【０００８】メモリセル読出部１０３は、リード時にお
いてメモリセル選択部１０２により選択されたメモリセ
ルの情報を読み出すセンスアンプ１３０から構成されて
いる。メモリセル消去部１０４は、メインメモリブロッ
ク１１０に対して消去を行うメインメモリ消去回路１４
０と、ブートブロック１１１に対して消去を行うブート
ブロック消去回路１４１とから構成され、同様に、メモ
リセル書込部１０５は、メインメモリブロック１１０に
対して書き込みを行うメインメモリ書込回路１５０と、
ブートブロック１１１に対して書き込みを行うブートブ
ロック書込回路１５１とから構成されている。
【０００９】以上の構成において、ブートブロック１１
１内には、例えば、ＢＩＯＳ等の書き換え頻度の低い、
容易に消去されては困る重要な情報が格納され、通常使
用では、ユーザはメインメモリ消去回路１４０及びメイ
ンメモリ書込回路１５０によってメインメモリブロック
１１０の書き換えのみが行われる。そして、ＢＩＯＳの
変更等により、ブートブロック１１１の内容変更が必要
となった場合、ブートブロック消去回路１４１及びブー
トブロック書込回路１５１によってブートブロック１１
１に格納された情報が書き換えられる。
【００１０】これによって、通常の消去動作では書き換
えのできないメモリ部分であるブートブロック１１１を
有するフラッシュメモリが実現されている。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、ブートフラッシ
ュメモリを実現するために、通常の消去動作では情報の
書き換えのできないメモリ部分をハード的に作るという
構成となっていたため、以下に述べるような問題点があ
った。
【００１２】すなわち、デバイスの内容によっては、ブ
ートフラッシュメモリ、あるいは、ブートブロックのな
い通常のフラッシュメモリのどちらのタイプが市場に受
け入れられるかの判断が大変困難であり、デバイス供給
側から考えると、両タイプのフラッシュメモリを供給
し、その後の動向に基づいて最終的な判断を下したい場
合がある。
【００１３】このような場合、ブートフラッシュメモリ
を通常のフラッシュメモリに作り替えることができれば
よいが、従来のブートフラッシュメモリでは、メモリセ
ル部１０１がメインメモリブロック１１０とブートブロ
ック１１１とに分割され、かつ、消去回路及び書込回路
がそれぞれ独立して存在するとともに、各消去回路及び
書込回路を独立した制御信号で駆動するという構成であ
ったため、ブートブロック１１１に対するブートブロッ
ク消去回路１４１及びブートブロック書込回路１５１に
対する制御信号をハード的に変更する必要が生じ、性質
の異なる各回路の制御は大変であり、また、開発に手間
がかかるため、開発効率が著しく低下するという問題点
があった。
【００１４】［目的］そこで本発明は、最小限の変更で
通常のフラッシュメモリとして利用できるブートフラッ
シュメモリを提供することを目的としている。
【００１５】
【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、メモリセルを複数有する規
定容量のメモリセルアレイと、該メモリセルアレイ内の
所定のメモリセルを選択するセル選択手段と、該セル選
択手段によって選択されたメモリセルの情報を読み出す
セル読出手段と、該セル選択手段によって選択されたメ
モリセルの情報を消去するセル消去手段と、該セル選択
手段によって選択されたメモリセルに情報を書き込むセ
ル書込手段と、該メモリセルアレイにおける任意アドレ
ス領域のメモリセルと置換自在に設ける所定容量のメモ
リセルを有するメモリセルブロックと、該メモリセルブ
ロック内に格納された情報を消去するセルブロック消去
手段と、該メモリセルブロック内に情報を書き込むセル
ブロック書込手段と、該メモリセルブロックを使用しな
い第一動作モード、あるいは、該メモリセルブロックを
使用する第二動作モードの何れかの動作モードを設定す
る動作モード設定手段とを備え、前記動作モード設定手
段により第一動作モードが設定された場合、前記セル選
択手段は前記メモリセルアレイのみを選択対象とし、一
方、第二動作モードが選択された場合、該メモリセルア
レイにおける任意アドレス領域を前記メモリセルブロッ
クに置換し、該セル選択手段は該メモリセルアレイ、及
び該メモリセルブロックを選択対象とするように構成し
ている。
【００１６】なお、この場合、所定の制御信号に基づい
て前記セルブロック消去手段、及び前記セルブロック書
込手段を動作可能状態とする活性化手段を設けることが
有効である。
【００１７】
【作用】本発明では、通常のフラッシュメモリとして動
作するためのメモリセルアレイと、ブートフラッシュメ
モリとして動作するためのメモリセルブロックとが設け
られ、動作モード設定手段に基づいて、所望の動作モー
ドに動作が切り換えられる。
【００１８】すなわち、動作モード設定手段による設定
値の変更のみで、ブートフラッシュメモリと通常のフラ
ッシュメモリとの変更が容易に実現される。
【００１９】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係る半導体記憶装置の一実施例を示す図で
あり、その概略構成を示すブロック図である。まず、構
成を説明する。
【００２０】本実施例の半導体記憶装置は、大別して、
メモリセルアレイである第一セルアレイ１、セル選択手
段２、セル読出手段であるセンスアンプ３、セル消去手
段である第一消去回路４、セル書込手段である第一書込
回路５、メモリセルブロックである第二セルアレイ６、
セルブロック消去手段である第二消去手段７、セルブロ
ック書込手段である第二書込回路８、動作モード設定手
段９、活性化手段である第二セルアレイ書換制御部１０
からなり、セル選択手段２は、ロウアドレスバッファ１
１、ロウデコーダ１２、コラムアドレスバッファ１３、
コラムデコーダ１４、第一ビット線選択部１５、第二ビ
ット線選択部１６からなり、動作モード設定手段９は、
モード設定部１７、モード情報格納部１８、ブートブロ
ックデコーダ１９から構成されている。
【００２１】なお、図１中、２０はデータ入出力バッフ
ァである。第一消去回路４は、図２（ａ）に示すよう
に、インバータＩＮＶ１、ナンドゲートＮＡＮＤ１、イ
ンバータＩＮＶ２から構成され、第二消去回路７は、図
２（ｂ）に示すように、ナンドゲートＮＡＮＤ２、イン
バータＩＮＶ３から構成されており、消去信号と、第二
セルアレイ書換制御部１０からの第二セルアレイ書換信
号とに基づいて、第一セルアレイ１、または第二セルア
レイ６に格納された情報の消去を行うものである。
【００２２】第一書込回路５及び第二書込回路８は、図
３に示すように、インバータＩＮＶ４、何度ゲートＮＡ
ＮＤ３、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ
３、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成
されており、書込信号と、データ入出力バッファ２０か
らのデータとに基づいて、第一ビット線選択部１５及び
第二ビット線選択部１６を介して、第一セルアレイ１、
または第二セルアレイ６に情報を書き込むものである。
【００２３】第二セルアレイ書換制御部１０は、図４に
示すように、ＰチャネルＭＯＳトランジスタＰ３〜Ｐ
６、ＮチャネルＭＯＳトランジスタＮ４〜Ｎ６からな
り、ＮチャネルＭＯＳトランジスタＮ４を小さなトラン
ジスタで構成する。これによって、外部端子にＶCCより
も高い高電圧が印加されるとノードＡの電位が“Ｈ”と
なり、出力信号が“Ｈ”となる。
【００２４】コラムアドレスバッファ１３は、図５に示
すように、ノアゲートＮＯＲ１〜ＮＯＲ３、インバータ
ＩＮＶ５，ＩＮＶ６からなり、モード情報格納部１８に
格納された動作モードの情報に基づいて、外部から入力
されるアドレスをコラムデコーダ１４、あるいはブート
ブロックデコーダ１９に出力するものである。モード情
報格納部１８は、図６に示すように、モード設定部１７
から入力される格納解除信号（第一動作モード）及び格
納信号（第二動作モード）に基づいて、ｎビットのアド
レス比較を行い、ブートブロック選択信号を出力するも
のであり、このアドレス比較部は、図７に示すような回
路によって一致か否かを比較するものである。
【００２５】すなわち、入力されるアドレスがブートブ
ロックアドレス情報と一致した場合、第一セルアレイ１
のビット線ＢＬを選択せずに第二セルアレイ６のビット
線を選択する。ちなみに、ロウアドレスは第一セルアレ
イ１、第二セルアレイ６共に共通としている。第二セル
アレイ６に対して書き換えを行う場合、第二セルアレイ
書換制御部１０により第二セルアレイ書換信号を発生さ
せ、この状態で消去動作に入ると、第二消去回路７が動
作し、第二セルアレイ６の消去が実行される。そして、
この第二セルアレイ書換信号を第一セルアレイ１の消去
動作の禁止信号とすることにより、第二セルアレイ６だ
けの消去が可能となる。
【００２６】書き込みを行う場合、第二セルアレイ書換
信号を発生された状態で、所定のブートブロックアドレ
スを入力することで書き込みを行う。この場合、ブート
ブロックデコーダ１９により第二セルアレイ６のビット
線が選択されるとともに、第二書込回路８が動作し、第
二セルアレイ６に書き込みが実行される。ブートブロッ
クデコーダ１９は、図８に示すように、二段のインバー
タＩＮＶ１０，ＩＮＶ１１から構成され、モード情報格
納部１８から入力された信号を第二ビット線選択部１６
に出力するものである。
【００２７】次に作用を説明する。まず、モード設定部
１７により所定の動作モードが設定され、例えば、ブー
トブロックである第二セルアレイ６を使用する場合が設
定された場合、第二動作モードがモード情報格納部１８
に格納される。この状態で所定のアドレス信号が入力さ
れた場合、前のアドレスと入力アドレスとが比較され、
一致したら第二セルアレイ６のビット線ＢＬが選択され
る。
【００２８】このときでも、データの消去・書き込みは
第一セルアレイ１とは別に行われるため、データのリー
ドはできるが、書き換えはできない。したがって、動作
モード設定手段９により、所望の動作モードに動作が切
り換えられ、動作モード設定手段９の設定値の変更のみ
で、ブートフラッシュメモリ、または、通常のフラッシ
ュメモリの変更が容易に実現可能となる。
【００２９】なお、格納のためには、例えば、ヒューズ
素子を用いてもよいが、本実施例では、書き換え可能と
するために、メモリセルトランジスタを格納用素子とし
て用いており、また、第二動作モードの使用信号の格納
部分においては、アドレスｎの入力部は“Ｌ”に固定さ
れている。図９は本発明に係る半導体記憶装置の他の実
施例を示す図であり、本実施例の第二セルアレイ書換制
御部の回路例を示す図である。
【００３０】前述の一実施例では、特定端子への高電圧
印加により信号を発生させていたが、本実施例では、コ
マンド入力により信号を発生させるものである。すなわ
ち、この回路では、図１０に示すように、特定のデータ
が入力されたときに“Ｈ”となる信号Ｄin1 ，Ｄin2 を
￣ＬＴ（￣はＬＴの反転信号を示す）と共に連続して入
力し、各信号を“Ｈ”として各動作を制御するものであ
る。
【００３１】このように本実施例では、通常のフラッシ
ュメモリとして動作するための第一セルアレイ１と、ブ
ートフラッシュメモリとして動作するための第二セルア
レイ６とを設け、動作モード設定手段９に基づいて、所
望の動作モードに切り換えることができ、ブートフラッ
シュメモリと通常のフラッシュメモリとを開発する場
合、同一チップ、もしくは、わずかな変更のみで同時に
開発することができ、開発工数を大幅に低減することが
できる。
【００３２】なお、情報格納のためにヒューズ素子を用
いる場合、ヒューズ素子を金属配線層によるマスタスラ
イスで行うことでも開発工数の低減に貢献できる。
【００３３】
【発明の効果】本発明では、通常のフラッシュメモリと
して動作するためのメモリセルアレイと、ブートフラッ
シュメモリとして動作するためのメモリセルブロックと
を設け、動作モード設定手段に基づいて、所望の動作モ
ードに動作を切り換えることができ、動作モード設定手
段による設定値の変更のみで、ブートフラッシュメモ
リ、または、通常のフラッシュメモリの変更が容易に実
現できる。
【００３４】したがって、ブートフラッシュメモリと通
常のフラッシュメモリとを開発する場合、同一チップ、
もしくは、わずかな変更のみで同時に開発することがで
き、開発工数を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明一実施例の概略構成を示すブロック図で
ある。
【図２】第一消去回路、及び第二消去回路の回路例を示
す図である。
【図３】第一書込回路、及び第二書込回路の回路例を示
す図である。
【図４】第二セルアレイ書換制御部の回路例を示す図で
ある。
【図５】コラムアドレスバッファの回路例を示す図であ
る。
【図６】モード情報格納部の構成を示す図である。
【図７】図６の要部回路例を示す図である。
【図８】ブートブロックデコーダの回路例を示す図であ
る。
【図９】本発明他の実施例の第二セルアレイ書換制御部
の回路例を示す図である。
【図１０】他の実施例の動作例を説明するための波形図
である。
【図１１】従来例の概略構成を示すブロック図である。
【符号の説明】 １ 第一セルアレイ（メモリセルアレイ） ２ セル選択手段 ３ センスアンプ（セル読出手段） ４ 第一消去回路（セル消去手段） ５ 第一書込回路（セル書込手段） ６ 第二セルアレイ（メモリセルブロック） ７ 第二消去回路（セルブロック消去手段） ８ 第二書込回路（セルブロック書込手段） ９ 動作モード設定手段 １０ 第二セルアレイ書換制御部（活性化手段） １１ ロウアドレスバッファ １２ ロウデコーダ １３ コラムアドレスバッファ １４ コラムデコーダ １５ 第一ビット線選択部 １６ 第二ビット線選択部 １７ モード設定部 １８ モード情報格納部 １９ ブートブロックデコーダ ２０ データ入出力バッファ １０１ メモリセル部 １０２ メモリセル選択部 １０３ メモリセル読出部 １０４ メモリセル消去部 １０５ メモリセル書込部 １０６ データ入出力バッファ １１０ メインメモリブロック １１１ ブートブロック １２０ ロウアドレスバッファ １２１ ロウデコーダ １２２ コラムアドレスバッファ １２３ コラムデコーダ １２４ ビット線選択部 １３０ センスアンプ １４０ メインメモリ消去回路 １４１ ブートブロック消去回路 １５０ メインメモリ書込回路 １５１ ブートブロック書込回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】メモリセルを複数有する規定容量のメモリ
    セルアレイと、 該メモリセルアレイ内のメモリセルを選択する選択手段
    と、 該セル選択手段によって選択されたメモリセルの情報を
    読み出すセル読出手段と、 該セル選択手段によって選択されたメモリセルの情報を
    消去するセル消去手段と、 該セル選択手段によって選択されたメモリセルに情報を
    書き込むセル書込手段と、 該メモリセルアレイにおける任意アドレス領域のメモリ
    セルと置換自在に設ける所定容量のメモリセルを有する
    メモリセルブロックと、 該メモリセルブロック内に格納された情報を消去するセ
    ルブロック消去手段と、 該メモリセルブロック内に情報を書き込むセルブロック
    書込手段と、 該メモリセルブロックを使用しない第一動作モード、あ
    るいは、該メモリセルブロックを使用する第二動作モー
    ドの何れかの動作モードを設定する動作モード設定手段
    と、 を備え、 前記動作モード設定手段により第一動作モードが設定さ
    れた場合、前記セル選択手段は前記メモリセルアレイの
    みを選択対象とし、一方、第二動作モードが選択された
    場合、該メモリセルアレイにおける任意アドレス領域を
    前記メモリセルブロックに置換し、該メモリセルアレ
    イ、及び該メモリセルブロックを選択対象とすることを
    特徴とする半導体記憶装置。
  2. 【請求項２】所定の制御信号に基づいて前記セルブロッ
    ク消去手段、及び前記セルブロック書込手段を動作可能
    状態とする活性化手段を設けることを特徴とする請求項
    １記載の半導体記憶装置。
JP26741392A 1992-10-06 1992-10-06 半導体記憶装置 Withdrawn JPH06119230A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP26741392A JPH06119230A (ja) 1992-10-06 1992-10-06 半導体記憶装置
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Application Number Priority Date Filing Date Title
JP26741392A JPH06119230A (ja) 1992-10-06 1992-10-06 半導体記憶装置

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EP (1) EP0592069B1 (ja)
JP (1) JPH06119230A (ja)
KR (1) KR950014092B1 (ja)
DE (1) DE69320745T2 (ja)

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