JPH0157438B2 - - Google Patents

Description

請求の範囲 １ アレーの複数の行と列の交差点にメモリ素子
の１つが置かれるように配置された電気的に消去
可能なメモリ素子のアレー３６と、書込みイネー
ブル信号Ｗと第１の内部チツプイネーブル信号
CEに応答し、内部書込み信号を発生するＷバツ
フア１４と、複数の内部チツプ選択信号を発生す
るＧバツフア１６と、行消去モード信号に応答
し、第１論理状態において、行制御信号を発生
し、第２論理状態において列制御信号を発生する
論理手段１８，２０とを具え、前記論理手段は、
複数の内部チツプ選択信号のうちの少なくとも１
つ、第１の内部書込みイネーブル信号CE、バル
クゼロ信号及び高電圧信号に応答し、行制御信号
C_R及び列制御信号C_cを発生する行制御信号及び
列制御信号発生器５１０を具備し、更に列制御信
号が第２論理状態にある時、前記アレーの列全部
に対し消去信号を接合させるか、又は、列制御信
号が第１の論理状態にある時、列アドレス信号に
応答して選択された前記アレーの列を具えるメモ
リ素子を電気的に消去するように消去信号を可能
にする列選択／デコーダ手段２６，３４，３８，
４０と、行制御信号が第１論理状態にある時、行
アドレス信号に応答して選択された前記アレーの
行を具えるメモリ素子を電気的に消去するように
前記消去信号を可能にするか又は、行制御信号が
第２論理状態にある時、前記アレーの行の全部に
対し消去信号を結合させる行デコーダ／選択手段
２２，２４，３２とを具える単一動作にて全行を
消去可能にする電気的に消去可能なプログラマブ
ル固定メモリ（EEPROM）。

２ 列選択／デコーダ手段は、 その各列アドレスバツフア手段が、列制御信号
が第１論理状態にある場合に、個々の列アドレス
信号の２つのバツフアアドレス信号即ち１つは真
の、１つは補数の信号を与え、列制御信号が第２
論理状態にある場合には所定の論理状態において
両方のバツフアアドレス信号を与える複数の列ア
ドレスバツフア手段と、 複数の列アドレス手段のバツフアアドレス信号
のすべてが前記所定の論理状態にあることに応答
して前記消去信号を前記アレーのすべての列に結
合させる列デコーダ手段とを含む請求の範囲第１
項記載の単一動作にて全行を消去可能にする電気
的に消去可能なプログラマブル固定メモリ
（EEPROM）。

３ 行デコーダ／選択手段は、 その各行アドレスバツフア手段が、行制御信号
が第１論理状態にある場合には個々の行アドレス
信号の２つのバツフアアドレス信号即ち１つは真
の、１つは補数の信号を与え、行制御信号が第２
論理状態にある場合には所定の論理状態において
両方のバツフアアドレス信号を与える複数の行ア
ドレスバツフア手段と、 複数の行アドレス手段の緩衝されたアドレス信
号のすべてが前記所定の論理状態にあることに応
答して前記消去信号を前記アレーのすべての行に
結合させる行デコーダ手段と、を含む 請求の範囲第１項記載の単一動作にて全行を消
去可能にする電気的に消去可能なプログラマブル
固定メモリ（EEPROM）。

明細書 関連出願に対するクロスリフアランス 関連課題は本発明と同時に提出され本発明の譲
受人に譲渡された下記関連出願に開示されてい
る。

１ “固定アレー分割能力を具えたメモリ”と題
する米国特許出願第305830号 ２ “バルクゼロプログラム能力を具えた
EEPROM”と題する米国特許出願第306119号 技術的分野 本発明は、電気的に消去可能なプログラマブル
固定メモリ（EEPROM）に関するものであり、
更に具体的に云うとそこにあるメモリ素子の列お
よび行を選択的に消去できるEEPROMに関す
る。

先行技術の説明 一般的にEEPROMの各語位置はそれをプログ
ラムできる前に消去されなければならない。
EEPROMは、現在はアレー全体又は単一語を選
択的に消去する能力を有している。アレー全体を
再プログラムしようとする場合にはアレー消去モ
ードが最も適している。このモードでは、アレー
全体が同時に消去され、その後１度に１つの語位
置が再プログラムされる。他方、選択された語位
置だけを再プログラムしようとする場合には語消
去モードが最も適している。このモードでは、選
択された語位置が１度に１つづつ消去され、その
後１度に１つづつ再プログラムされる。しかし、
かなり多数ではあるがアレー全体の語位置より少
数の語位置を再プログラムしようとする場合に困
難が生じる。アレー全体を消去してしまうと、ア
レー全体の一部のみを変える必要がある場合でも
アレー全体を再プログラムしなければならない。
逆に変更の必要とする語位置だけを消去して再プ
ログラミング操作を節約しようとすると、１度に
１つづつ語位置を消去しなければならないので、
追加の消去操作が必要となる。

こゝに開示してあるセルアレーに似たセルアレ
ーは、“電気的に変更可能なリードモーストリイ
メモリ（read−mostly memory）”と題する米
国特許第4266283号に開示されている。しかし、
行ごと、又は列ごとの消去についての提案は行わ
れていない。

発明の要約 １回の操作でメモリ素子の１行全体又は１列全
体を消去する能力をもつたEEPROMが開示され
ている。このEEPROMはアレーの複数の行およ
び列の各々の交差点に前記メモリ素子の１つが置
かれるように配置された電気的に消去可能なメモ
リ素子のアレーを有する。列および行アドレス信
号はどの列および行がそれぞれ選択されるかを決
定する。入力信号はEEPROMの動作モードを決
定する。論理回路が行制御信号および列制御信号
を与え、各信号は入力信号により決定される論理
状態を有する。EEPROMが消去モードにある
と、列選択回路は、列制御信号が第１論理状態に
ある場合に列アドレス信号によつて選択される列
に消去信号を結合させるが、その列選択回路は列
選択信号が第２論理状態にある場合にはすべての
列に消去信号を結合させる。同様にEEPROMが
消去モードにあると、行制御信号が第１論理状態
にある場合には行デコーダ回路は、行アドレス信
号により選択された行が消去信号を受信できるよ
うにするが、行制御信号が第２論理状態にある場
合にはその行デコーダ回路は、すべての行が消去
信号を受信できるようにする。従つて、列制御信
号が第２論理状態にあり行制御信号が第１論理状
態にあると、消去信号はすべての列に結合される
ので、行アドレス信号によつて選択された行は電
気的に消去される。同様に、列制御信号が第１論
理状態にあり行制御信号が第２論理状態にある
と、すべての行は消去信号を受信できるようにな
るので、列アドレス信号によつて選択された列は
電気的に消去される。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例による
EEPROMのブロツク図である。

第２図〜第２１図は、第１図のEEPROMのそ
れぞれの部分の詳細な回路図である。

好ましい実施例の説明 第１図にブロツク図の形式で示してあるのは、
本発明の好ましい実施例により構成された電子的
に消去可能なプログラマブル固定メモリ
（EEPROM）である。図示されている形におい
ては、EEPROM１０は一般にチツプイネーブル
（CE）バツフア１２、書込みイネーブル（）バ
ツフア１４、チツプ選択バツフア１６、行イネー
ブル／列イネーブル信号（CE_R／CE_c）発生器１
８、制御論理回路２０、Ｘバツフアおよびアレー
デバイダ２２、Ｘバツフア２４、Ｙバツフア２
６、アレー部分選択バツフア２８、高電圧制御信
号（V_PH）発生器３０、Ｘデコーダ３２、Ｙデコ
ーダ３４、セルアレー３６、Ｙゲート３８、アレ
ー部分ゲート４０、データ入力バツフア４２およ
びセンス増幅器４４からなる。図示されている形
においては、セルアレー３６は、4096の８ビツト
データ語の全記憶容量に対し８ビツト語位置の
128行×32列として配列された32768ビツトを含
む。好ましい実施例においては、セルアレー３６
内の各セルは、先づ最初に消去されて論理１状態
になる。特定の語を含む個々のセルは選択的に論
理０状態にプログラムしてもよい。所望する場合
にはセルは再び消去されて論理１状態にすること
ができる。

好ましい実施例においては、EEPROM１０は
下記のモード、即ち待機（stand−by）モード、
読出しモード、語プログラムモード、バルクゼロ
プログラムモード、第１および第２語消去モー
ド、列消去モード、行消去モードおよびアレー消
去モードのうちのどのモードでも動作できる。一
般にEEPROM１０の動作モードは下記の入力信
号、即ちチツプイネーブル信号、高電圧信号
V_PP、書込みイネーブル信号、バルクゼロ信号
CT１、チツプ選択信号、行アドレス信号A_X、
列アドレス信号A_Yおよびデータ信号D_oのうちの
１つ又はそれ以上の信号によつて決定される。図
示されている形式においては、列（column）ア
ドレス信号A_YはA₀−A₄であり、行（row）アド
レス信号A_XはA₅−A₁₁であり、データ信号D_oは
D₀−D₇である。入力信号に応答して内部制御信
号は典型的な場合には、アクテイブ高（active
high）又はアクテイブ低（active low）として
実行（assert）される。しかし単純化のために、
EEPROM１０の下記の説明では、信号が実際に
アクテイブ高か又はアクテイブ低であるかには関
係なく内部制御信号の機能を説明する。

EEPROM１０はが高の場合には待機モード
で動作する。このモードでは、他のすべての信号
は問題にされない。が高であることに応答し
て、チツプイネーブルバツフアはCE_R／CE_C発生
器１８への内部チツプイネーブル信号CEを否定
して、EEPROM１０が待機モードにあることを
示す。今度はCE_R／CE_C発生器１８は、Ｘバツフ
アおよびアレーデバイダ２２およびＸバツフア２
４をデイスエーブル（disable）する行イネーブ
ル信号CE_Rを否定する。CE_R／CE_C発生器１８は、
またＹバツフア２６およびアレー部分選択バツフ
ア２８をデイスエーブルする列イネーブル信号
CE_Cを否定する。否定された内部チツプイネーブ
ル信号CEに応答して、Ｘデコーダ３２はアドレ
ス入力に関係なくすべての行をデイスエーブルさ
れた状態に保つ。これとは対照的に、否定された
内部チツプイネーブル信号CEに応答して、また
デイスエーブルされたＹバツフア２６およびアレ
ー部分選択バツフア２８によつて与えられる信号
に応答して、語のすべての列が選択される。Ｙデ
コーダ３４はデイスエーブルされたＹバツフア２
６によつて与えられる信号に応答して、また否定
された内部制御信号CEに応答して列デコーダ信
号をＹゲート３８に実行に移して（assert）Ｙゲ
ート３８をして語のすべての列をアレー部分
（section）ゲート４０に結合させる。アレー部分
ゲート４０はさもなければデイスエーブルされた
アレー部分選択バツフア２８によつて肯定された
信号に応答して語のすべての列をプリチヤージの
ためにセンス増幅器４４に結合させる。また否定
された内部チツプイネーブル信号CEに応答して、
センス増幅器４４の全出力はデイスエーブルされ
てデータＩ／Ｏ線４６上に高インピーダンス出力
を設定する。

EEPROM１０は、が低であり、が高であ
り、が低であり、CT１が低か又はフロートし
ており、V_PPが20.0〜22.0ボルト程度のプログラ
ム状態にある場合には語プログラムモードで動作
する。好ましい形においては、セルアレー３６
は、セルアレー３６のそれぞれ半分を含む２つの
部分（section）を有する。Ｙゲート３８は２つ
の部分を有し、その各々はセルアレー３６の部分
のうちのそれぞれの１つをアレー部分ゲート４０
の対応する部分に結合させる。Ｙバツフア２６を
介してのアドレス信号A₀〜A₈の受信に応答して、
Ｙデコーダ３４は、列デコーダ信号をＹゲート３
８に実行し、語の２列（セルアレー３６の各部分
から１列づつ）をアレー部分ゲート４０の対応す
る部分に結合させる。アドレス信号A₄に応答し
てアレー部分選択バツフア２８はバツフアされた
A₄信号をアレー部分ゲート４０に肯定し、Ｙゲ
ート３８の部分のうちの特定の１つをデータ入力
バツフア４２に結合させる。Ｘバツフア２４およ
びＸバツフアおよびアレーデバイダ２２を介して
のアドレス信号A₅−A₁₁の受信に応答して、Ｘデ
コーダ３２は行デコーダ信号をセルアレー３６に
実行し、語の特定の行、即ちセルアレー３６の語
の各列における対応する語位置をイネーブルさせ
る。従つて、データ信号D₀−D₇からなる８ビツ
ト語はデータ入力バツフア４２を介してセルアレ
ー３６の選択された列における語位置の各々に結
合されるが、実際にはイネーブルされた行にある
語の選択された列におけるその特定の語位置にの
み記憶される。

好ましい形においては、データ入力バツフア４
２は受信したデータ信号D₀−D₇の電圧レベルを
セルアレー３６のセルをプログラムするのに十分
な電圧レベルにシフトする。従つて、行デコーダ
信号、列デコーダ信号およびバツフアされたA₄
信号は、V_PH発生器３０によりＸデコーダ３２、
Ｙデコーダ３４およびアレー部分選択バツフア２
８に与えられる高電圧制御信号V_PHを用いて同様
に適当なレベルにレベルシフトされる。V_PH発生
器３０は、適当な入力信号に応答して制御論理回
路２０が発生させる高電圧論理信号V_PLに応答し
て高電圧制御信号V_PHを与える。

EEPROM１０は、が低であり、が低であ
り、が高であり、CT１が低か又はフロートし
ている場合には読出し（read）モードで動作す
る。特定の語位置に記憶されたデータ語は、
EEPROM１０が語プログラムモードにある場合
に語位置をアクセスするのに用いる方法と同様な
方法でアドレス入力A₀−A₁₁によつてアクセスさ
れるが、但し読出しモードにおいては、アクセス
された語位置に記憶されたデータ語はＹゲート３
８およびアレー部分ゲート４０を介してセルアレ
ー３８からセンス増幅器４４に結合される。アク
セスされたデータ語の受信に応答してセンス増幅
器４４はアクセスされたデータ語をデータ信号
D₀−D₇としてＩ／Ｏ線上に与える。読出しモー
ドにおいては、行デコーダ、列デコーダおよびバ
ツフアされたA₄信号に高電圧は必要ない。従つ
て、高電圧制御信号V_PHはV_PH発生器３０によつ
て与えられない。

EEPROM１０は、が低であり、が高であ
り、V_PPがプログラム状態にあり、GT１が低か
又はフロートしている場合には、第１語消去モー
ドで動作する。更に、書込みイネーブル信号が
通常の論理高より高い状態、例えば8.0〜22.0ボ
ルトになければならない。このモードでは、特定
の語位置は、EEPROM１０が語ブログラムモー
ドにある場合に語位置をアクセスする方法と同様
な方法でアドレス入力A₀−A₁₁によつてアクセス
される。１つの相違点は、語プログラムモードで
は、データ語を構成する８ビツトはそれぞれのビ
ツト線を介してアクセスされた語位置における対
応するセルに結合されるが、第１語消去モードで
は、別個の消去線上に制御論理回路２０により発
生された消去信号EE_HVはアレー部分ゲート４０
およびＹゲート３８を介してアクセスされた語位
置におけるセルの各々に結合され、語位置におけ
るすべてのセルを論理１に消去する。制御論理回
路２０により発生された否定されたプログラムイ
ネーブル信号PEに応答して、データ入力バツフ
ア４２はデイスエーブルされ、アレー部分ゲート
４０に高インピーダンスを与える。

EEPROM１０は、が低であり、が高であ
り、が低であり、V_PPがプログラム状態にあ
り、CT１が低か又はフロートしている場合には、
第２語消去モードで動作する。更に、データ信号
D₀−D₇がすべて高でなければならない。このモ
ードでは、データ入力バツフア４２はデータ信号
D₀−D₇を制御論理回路２０に結合し、そこでデ
ータ信号D₀−D₇のすべての高状態が検出される。
データ信号D₀−D₇のすべての高状態に応答しそ
の他の入力信号に応答して制御論理回路２０は
EE_HV信号を与える。その後、アドレスされた語
は第１語消去モードと同じ方法で消去される。

EEPROM１０は、が低であり、が通常の
論理高より高く、が高であり、V_PPがプログラ
ム状態にあり、CT１が低か又はフロートしてい
る場合には、列消去モードで動作する。このモー
ドでは、消去される語の列は、語消去モードで語
の列が選択されるのと同じ方法でアドレス信号
A₀−A₄を介して選択される。しかし、１行だけ
がイネーブルされるかわりにすべての行がＸデコ
ーダ３２によつてイネーブルされるので、語の選
択された列におけるすべての語位置が消去信号
EE_HVを受信する。特に、Ｘバツフア２４および
Ｘバツフアおよびアレーデバイダ２２はアドレス
信号A₅−A₁₁に応答してデイスエーブルされ、余
儀なく定常状態信号を与え、この定常状態信号は
Ｘデコーダ３２に、制御論理回路２０により発生
された否定された行制御信号C_Rに応答するCE_R／
CE_C発生器１８が与えた否定された行イネーブル
信号CE_Rに応答してすべての行を選択させる。

EEPROM１０は、が低であり、が通常の
論理高より高く、が通常の論理高より高く、
V_PPがブログラム状態にあり、CT１が低か又は
フロートしている場合には行消去モードで動作す
る。このモードでは消去される１つの行が、語消
去モードで行がイネーブルされるのと同じ方法で
アドレス信号A₅−A₁₁に応答してイネーブルされ
る。しかし、このモードでは語のすべての列が待
機モードの場合と同様に選択されるので、消去信
号EE_HVはイネーブルされた行のすべての語位置
に結合される。１つの相違点は、待機モードにお
いてはすべてのビツト線（語の１列につき８ビツ
ト線）がプリチヤージのためセンス増幅器４４に
結合されるが、行消去モードにおいては、すべて
の消去線（語の各列について１本）が消去信号
EE_HVに結合される。この結果イネーブルされた
行のすべての語位置は論理１状態に消去される。

EEPROM１０は、が低であり、が通常の
論理高より高く、が低であり、V_PPがプログラ
ム状態にあり、CT１か低か又はフロートしてい
る場合にはアレー消去モードで動作する。このモ
ードでは、すべての行は列消去モードにおける場
合と同じ方法でイネーブルされ、すべての列は行
消去モードにおける場合と同じ方法で選択され
る。特に、列制御信号および行制御信号はいづれ
も消去信号EE_HVと同様に制御論理回路２０によ
り発生される。語のすべての列が選択されすべて
の行がイネーブルされると、消去信号EE_HVはセ
ルアレー３６のすべてのセルに同時に結合され、
それによりセルアレー３６全体を論理１状態に消
去する。

EEPROM１０は、が低であり、が高であ
り、が低であり、V_PPがプログラム状態にあ
り、CT１が高であり、データ信号D₀−D₇がすべ
て低である場合にはバルクゼロモードで動作す
る。このモードでは、語のすべての行および列は
アレー消去モードにおけるのと同じ方法でイネー
ブルされる。更に、制御論理回路２０はプログラ
ムイネーブル信号PEを実行してデータバツフア
４２をイネーブルさせる。すべての行がイネーブ
ルされ、語のすべての列が選択され、データ入力
バツフア４２がイネーブルされ、データ信号D₀
−D₇がすべて低であると、セルアレー３６のあ
らゆるセルに論理ゼロ（０）がプログラムされ
る。

Ｘバツフアおよびアレーデバイダ２２は、行ア
ドレス信号A₁₀およびA₁₁をバツフアするのに加
えて、使用者がアクセスできる語記憶位置数を1/
２又は1/4に減らすのに用いることができる。２進
アドレス信号を受信するデコーダの通常の特性
は、受信した個々のアドレス信号の各々が語位置
選択の幅を1/2に狭めること、即ち個々のアドレ
ス信号の各々の各論理状態がアレーの1/2に対応
することである。従つて、永久的（固定的）に選
択された論理状態にある行アドレス信号A₁₁のよ
うなアドレス信号を与えると、セルアレー３６の
語位置の1/2だけがアドレス可能になる。永久的
に選択された論理状態にある行アドレス信号A₁₀
のような別のアドレス信号を与えることによつ
て、アクセス可能語位置は更に1/2に減るので、
セルアレー３６の語位置の1/4だけがアクセス可
能になる。従つて、例えば、EEPROM１０の製
造中に１つ又は複数の不良セルがセルアレー３６
の特定の部分に存在することが確認されると、そ
の部分は永久的にアクセス不可能となる。従つ
て、そのEEPROM１０は16Kか又は8Kユニツト
として適当に市販される。

好ましい実施例においては、選択された論理状
態にある行アドレス信号A₁₁および約15ボルトの
アレーデバイダ信号をプローブパツド４６に印加
すると、Ｘバツフアおよびアレーデバイダ２２を
して１つの行が選択されるモードで選択された論
理状態にあるバツフアされた行アドレス信号A₁₁
をその後内部的に発生させる。従つて、セルアレ
ー３６の選択された1/2だけが使用者にとつてア
クセス可能となる。同様に、選択された論理状態
にある行アドレス信号およびアレーデバイダ信号
を同時にプローブパツド４８に印加すると、Ｘバ
ツフアおよびアレーデバイダ２２は、単一の行が
選択されるモードで選択された論理状態にあるバ
ツフアされたアドレス信号A₁₀をその後内部的に
発生させる。従つて、セルアレー３６の1/4だけ
が使用者にとつてアクセス可能となる。

第２図にはチツプイネーブルバツフア１２およ
びCE_R／CE_C発生器１８が示されている。チツプ
イネーブルバツフア１２は内部チツプイネーブル
信号CEおよびを発生させ、CEはチツプイネ
ーブル信号の論理補数であり、はチツプイ
ネーブル信号と同じ論理状態にある。CE_R／
CE_C発生器１８は、チツプイネーブル信号に応
答し、また制御論理回路２０が発生させる行制御
信号C_Rおよび列制御信号C_Cに応答して従来の方
法により行イネーブル信号CE_Rおよび列イネーブ
ル信号CE_Cを発生させる。入力と出力との間の関
係を理解しやすくするために回路図に添付してあ
る表において、“１”および“０”はそれぞれ通
常の論理高および低を表わし、他方“HH”は通
常の論理高“１”の電圧より高い電圧を有する入
力信号を表わし、“HV”は少なくともセルをプ
ログラムするのに十分な高い電圧を表わす。

第３図には、書込みイネーブル信号および内
部チツプイネーブル信号CEに応答して内部書込
みイネーブル信号W_L，_L，W_H，_H，W_HHおよ
び_HHを発生させるバツフア１４が示されてい
る。通常の論理高より高いHHは、それぞれの入
力および負荷トランジスタのチヤネル長対幅比を
調節することにより従来の方法により通常の論理
高と区別される。高電圧論理信号V_PLおよび_PL
は従来のラツチをイネーブルさせるのに用いられ
るので、内部書込みイネーブル信号はたとえ書込
みイネーブル信号が変化しても安定した状態に
保つことができる。

第４図には、バツフアが書込みイネーブル信
号を与えるのと同じ方法で内部チツプ選択信号
G_L，_L，G_M，_M，W_HHおよび_HHを発生させる
Ｇバツフア１６が示されている。

第５図にはチツプイネーブル信号CEおよび
CE、内部書込みイネーブル信号W_L，W_Hおよび
W_HH、内部チツプ選択信号G_H、バルクゼロ信号
CH₁および高電圧論理信号V_PLに応答して行制御
信号C_Rおよび列制御信号C_Cを発生させる行制御
信号および列制御信号（C_R／C_C）発生器５１０
が示されている。行制御信号C_Rはアレー消去モ
ード、バルクゼロモードおよび行消去モードの期
間中は高である。C_R／C_C発生器５１０は第１図
に示してある制御論理回路２０の一部である。

第６図にはチツプ選択信号および内部チツプ
イネーブル信号CEに応答して出力イネーブル信
号CSおよびを発生させる出力イネーブル信号
発生器６１０が示されている。高電圧論理信号
V_PLが従来のラツチをイネーブルするのに用いら
れるので、出力イネーブル信号はチツプ選択信号
Ｇが変化しても安定した状態に保つことができ
る。出力イネーブル信号発生器は第１図に示して
ある制御論理回路２０の一部である。

第７図には高電圧信号V_PP、内部チツプイネー
ブル信号CEおよび、内部チツプ選択信号_Lお
よび_E、および内部書込みイネーブル信号_Hに
応答して高電圧論理信号V_PLおよび_PLを発生さ
せる高電圧論理信号（V_PL）発生器７１０が示さ
れている。内部高電圧電源V_PPIはまた高電圧信号
端子７１４と内部高電圧供給端子７１６との間に
接続された電流制限抵抗７１２を介して与えられ
る。EEPROM１０の回路のための電圧保護が、
接地されているゲートおよび高電圧供給端子７１
６に接続されているドレインおよびソースを有す
る1GFET718によつて与えられる。高電圧論理信
号V_PLは語プログラムモード、バルクゼロプログ
ラムモード、行消去モード、列消去モード、第１
および第２語消去モードおよびアレー消去モード
の期間中は高である。高電圧論理信号発生器７１
０は第１図の制御論理回路の一部である。

第８図には高電圧論理信号V_PLおよび_PLに応
答して高電圧制御信号V_PHを発生させるV_PH発生
器３０が示されている。高電圧制御信号V_PHは
V_PLが高である場合には内部高電圧電源V_PPIより
数ボルト高い電圧に容量的に上昇される。高電圧
制御信号V_PHは高電圧論理信号V_PLが高である場
合には高である。

第９図には反転データ信号₀−₇および内部
チツプイネーブル信号CEに応答してデータ高信
号DHを発生させるデータ高信号発生器９１０が
示されている。データ高信号DHはすべてのデー
タ信号D₀−D₇が高である場合には高である。デ
ータ高信号発生器９１０は第１図の制御論理回路
２０の一部である。

第１０図にはデータ高信号DH、内部書込みイ
ネーブル信号W_L、内部チツプ選択信号G_H、内部
チツプイネーブル信号および高電圧論理信号
V_PLに応答してプログラムイネーブル信号PEを発
生させるプログラムイネーブル信号発生器１０１
０が示されている。プログラムイネーブル信号
PEは第１語プログラムモードおよびバルクゼロ
プログラムモード期間中は高である。

第１１図には内部チツプイネーブル信号CE、
内部チツプ選択信号_HおよびG_HH、データ高信号
DH、書込みイネーブル信号_LおよびW_HH、高制
御信号V_PHおよび高電圧論理信号V_PLに応答して
消去信号EE_HVおよびを発生させる消去信号発
生器１１１０が示されている。消去信号EE_HVは
第１および第２語消去モード、行消去モード、列
消去モードおよびアレー消去モード期間中は内部
高電圧電源V_PPIの電圧以下のごく僅かな量の電圧
にある。消去信号発生器１１１０は第１図の制御
論理回路２０の一部である。

第１２図にはバルクゼロ信号CT１、プログラ
ムイネーブル信号PE、高電圧論理信号V_PL、高電
圧制御信号V_PHおよび内部チツプイネーブル信号
CEに応答して電源電圧Ｓを発生させる電源電圧
発生器１２１０が示されている。電源電圧は待機
モード、読出しモード、第１および第２語消去モ
ード、行消去モード、列消去モードおよびアレー
消去モードの期間中接地よりごく僅かな量だけ高
い電圧にある。電源電圧Ｓは語プログラムモード
期間中は正電源電圧V_DDよりごく僅かな量だけ低
い電圧にある。電源電圧Ｓはバルクゼロプログラ
ムモード期間中は高インピーダンスにある。

第１３図には列アドレス信号A_oおよび列イネ
ーブル信号CE_Cに応答して緩衝された列アドレス
信号BA_oおよび_oを発生させる代表的な列アド
レス緩衝回路１３１０が示されている。列イネー
ブル信号CE_Cが低である場合には、緩衝された列
イネーブル信号BA_oおよび_oもともに低にな
る。列イネーブル信号CE_Cが高であると、緩衝さ
れた列アドレス信号BA_oは列アドレス信号A_oの
論理状態と同じ論理状態にあり、緩衝された列ア
ドレス信号_oは列アドレス信号A_oの論理状態
の反対の論理状態にある。高電圧論理信号V_PLお
よび_PLは従来のラツチをイネーブルさせるの
で、緩衝された列アドレス信号はたとえ列アドレ
ス信号A_oが変化しても安定した状態に保つこと
ができる。第１図のＹバツフア２６は、列アドレ
ス信号A_0-3に応答して緩衝された列アドレス信
号BA_0-8および_0-3を与える４つの列アドレス
緩衝回路１３１０を含む。

第１４図には第１３図の列アドレス緩衝回路１
３１０とほゞ同じ回路である代表的な行アドレス
緩衝回路１４１０が示されている。第１図のＸバ
ツフア２４は、第１図のＹバツフア２６について
説明した方法で行アドレス信号A_5-9および行イ
ネーブル信号CE_Rに応答して緩衝された行アドレ
ス信号BA_5-9および_5-9を与える５つの行アド
レス緩衝回路を含む。

第１５図には列アドレス信号A₄および列イネ
ーブル信号CE_Cに応答して緩衝された信号BA₄お
よび₄を発生させる第１図のアレー部分選択バ
ツフア２８が示されている。BA₄および₄のう
ちの１つは、第１および第２消去モード、語プロ
グラムモードおよび列消去モードの期間中内部高
電圧供給電圧V_PPI以下のごく僅かな量の電圧レベ
ルにおいて選択に与えられる。列イネーブル信号
CE_Cが低になるとそれに応答して、緩衝されたA₄
信号BA₄および₄の両方は、行消去モード、ア
レー消去モードおよびバルクゼロモード期間中は
内部電源V_PPI以下のごく僅かな量である電圧レベ
ルにあり、待機モード期間中は論理高にある。読
出しモード期間中は緩衝されたA₄信号BA₄およ
び₄のうちの一つは高であり、他は低である。
高電圧論理信号V_PLおよび_PLは従来のラツチを
イネーブルさせるので、緩衝されたA₄信号は列
アドレス信号A₄が変化しても安定した状態に保
つことができる。

第１６図には、プログラムされていない場合に
は第１４図の列アドレスバツフア１４１０と同じ
方法で緩衝されたアドレス信号出力を発生させる
バツフアおよびアレーデバイダ回路１６１０が示
されている。バツフアおよびアレーデバイダ回路
１６１０は行アドレス信号A₁₁を入力として、緩
衝された行アドレス信号BA₁₁および₁₁を出力
として図示されている。バツフアおよびアレーデ
バイダ回路１６１０は、行アドレス信号A₁₀に応
答して緩衝された行アドレス信号BA₁₀および
BA₁₀を与える同様なプログラマブル緩衝回路と
ともに、第１図のＸバツフアおよびアレーデバイ
ダ２２を含む。バツフアおよびアレーデバイダ回
路１６１０は一般にバツフア部分１６１２とプロ
グラマブルデバイダ部１６１４からなる。プログ
ラマブルデバイダ部１６１４は線１６１６，１６
１８および１６２０によつてバツフア部分１６１
２に結合されている。プログラムされていないと
プログラマブルデバイダ部分１６１４は線１６１
８および１６２０を論理低に保持し、その結果バ
ツフアおよびアレーデバイダ回路１６１０は第１
４図の列アドレスバツフア１４１０と同じ方法で
動作する。線１６１８を論理高にプログラムし線
１６２０を低のまゝにしておくと、行イネーブル
信号CE_Rが低である場合を除いては緩衝された行
アドレス信号₁₁は論理低に保持され、緩衝さ
れた行アドレス信号BA₁₁は論理高に保持される。
線１６２０を論理高にプログラムし線１６１８を
低のまゝにしておくと、行イネーブル信号CE_Rが
低である場合を除いては緩衝された列アドレス信
号BA₁₁は論理低に保持され、緩衝された列アド
レス信号₁₁は論理高に保持される。行イネー
ブル信号CE_Rが論理低である場合には緩衝された
列アドレス信号BA₁₁および₁₁はいづれも論理
低になる。論理低を線１６１６に印加し、約15ボ
ルトのアレーデバイダ信号をプローブパツド４６
に印加することによつて線１６１８は論理高にプ
ログラムされる。アレーデバイダ信号はポリシリ
コンヒユーズ１６２２に結合され、その結果この
ヒユーズは開回路になる。ポリシリコンヒユーズ
１６２２が開回路になると、線１６１８は常に論
理高になる。この結果行イネーブル信号CE_Rが論
理高である限り、緩衝された行アドレス信号
BA₁₁および₁₁は論理低である。高を線１６１
６に印加しアレーデバイダ信号をプローブパツド
４６に印加することによつて線１６２０は論理高
にプログラムされる。次にアレーデバイダ信号は
ポリシリコン抵抗１６２４に結合され、この結果
この抵抗は開回路となる。ポリシリコンヒユーズ
１６２４が開回路になると、線１６２０は常に論
理高である。この結果行イネーブル信号CE_Rが論
理高である限り、緩衝された行アドレス信号
BA₁₁は論理低であり、緩衝された行アドレス信
号₁₁は論理高である。１つの行が選択される
これらのモードでは行イネーブル信号CE_Rは論理
高である。行アドレス信号A₁₀のためのバツフア
およびアレーデバイダ回路も同じ方法でプログラ
ムされる。

第１７図には緩衝された新たなアドレス信号
BA_5-11又は_5-11の独特な組合せに応答して行
デコーダ信号Ｘを発生させる行デコーダ回路１７
１０が示されている。第１図のＸデコーダ３２は
各行について１つづつ合計128の行デコーダ回路
１７１０を含む。特定の行アドレス回路１７１０
はそこへの全入力が低である場合に選択される。
選択されるとその行アドレス回路１７１０は、読
出しモードの期間中は論理高においてそれぞれの
行デコーダ信号Ｘを与え、語プログラムモード、
バルクゼロモード、第１および第２語消去モー
ド、列消去モード、行消去モードおよびアレー消
去モードの期間中は内部高電圧電源V_PPI以下のご
く僅かな量の電圧でそれぞれの行デコーダ信号Ｘ
を与える。行イネーブル信号C_Eが低である時の
モードでは、すべての緩衝された行アドレス信号
は低であり、このことが今度はＸデコーダ３２の
全行アドレス回路を選択し、それによりすべての
行をイネーブルさせる。

第１８図には緩衝された列アドレス信号BA_0-3
又は_0-3の独特な組合せに応答して列デコーダ
信号Y_0-15を発生させる列デコーダ回路１８１０
が示されている。第１図のＹデコーダ３４は１６
の列デコーダ回路を含む。列デコーダ回路１８１
０は行デコーダ回路１７１０と同じ動作をする
が、但し各列デコーダ回路１８１０は語の２列を
選択するのに対し、各行デコーダ回路１７１０は
１行だけを選択する。選択された列デコーダ回路
１８１０は第１図のＹゲートをして語の２列をア
レー選択ゲート４０に結合させる。列イネーブル
信号CE_Cが論理低にある時のモードでは、すべて
の緩衝された列アドレス信号は論理低となり、そ
れによつて第１図のＹデコーダ３４のすべての列
デコーダ回路を選択する。

第１９図には対応するデータ信号D_0-7に応答
してレベルシフトしたデータ信号_0-7を発生さ
せるデータ入力緩衝回路１９１０が示されてい
る。データ入力バツフア４２は８つのデータ入力
緩衝回路１９１０を含む。レベルシフトされたデ
ータ信号LD_0-7は語プログラムモードおよびバル
クゼロモードにおいては、論理高に応答して反転
されほゞ零ボルトにレベルシフトされ、論理低に
応答して内部高電圧電源V_PPIの電圧以下のごく僅
かな量である電圧にある。その他のモードでは高
インピーダンスが与えられる。更に、データ信号
D_0-7に応答して反転データ信号_0-7が与えられ
る。高電圧論理信号V_PLおよび_PLは従来のラツ
チをイネーブルさせるので、レベルシフトされた
データ信号LD_0-7および反転データ信号_0-7は
データ信号D_0-7が変化しても安定した状態に保
つことができる。

第２０図にはアクセスされたセル入力CD_0-7に
応答してデータ信号D_0-7を発生させるセンス増
幅器回路２０１０が示されている。第１図のセン
ス増幅器４４は８つのセンス増幅器回路２０１０
を含む。出力イネーブル信号CSおよびは読出
しモード期間中にのみセンス増幅器回路２０１０
をイネーブルさせてデータ信号D_0-7を発生させ
る。その他のモード期間中には高インピーダンス
が与えられ、第１図のセンス増幅器４４が第１図
のデータ入力バツフア４２を干渉するのを防止す
る。

第２１図にはセルアレー３６の一部、アレー部
分ゲート３８の一部およびＹゲート４０の一部を
含むアレー組織構造２１１０が示されている。語
位置X₀Y₀、X₁₂₇Y₀、X₀Y₁₅およびX₁₂₇Y₁₅の部分
が示されている。これらの語位置は緩衝された
A₄信号₄によつて選択されたセルアレー３６
の部分からのものである。これらの語位置におけ
るセルは、選択可能なしきい値電圧、例えば消去
された状態又は論理１状態では約5.0ボルト、プ
ログラムされた状態又は論理０状態では約−5.0
ボルトを有する従来のフローテイングゲート絶縁
ゲート電界効果トランジスタとすることができ
る。待機モードでは、すべての行デコーダ信号
X_0-127は論理低であり、すべての列デコーダ信号
は論理高であり、緩衝されたA₄信号BA₄および
BA₄は論理高である。この結果どの行もイネーブ
ルされず、他方すべての列は第１図のセンス増幅
器４４に結合されてプリチヤージされる。読出し
モードでは、論理高にある行デコーダ信号X_0-127
のうちの特定の行デコーダ信号、論理高にある列
デコーダ信号X_0-15のうちの特定の列デコーダ信
号、および論理高にある緩衝されたA₄信号BA₄
および₄のうちの１つによつてアクセスされる
語位置が選択される。この結果１つの語位置の８
つのセルがアクセスされたセル入力CD_0-7として
第１図のセンス増幅器４４に結合される。語プロ
グラムモードにおいては語位置は読出しモードと
同様な方法で選択されるが、但し特定のデコーダ
および緩衝されたA₄信号は、論理高においてで
はなく内部高電圧電源V_PPIの電圧以下のごく僅か
な量である電圧において与えられる。レベルシフ
トされたデータ信号LD_0-7は選択された語位置に
結合され、選択された語位置をプログラムする。
第１および第２語消去モードでは、語位置は語プ
ログラムモードと同じ方法で選択される。高電圧
における消去信号EE_HVは選択された語位置のセ
ルのゲートに結合され、選択語位置を消去する。
アレー消去モードでは、すべてのデコーダおよび
緩衝されたA₄信号は、内部電圧電源V_PPIの電圧
以下のごく僅かな量である電圧において与えられ
るので、すべての語位置が選択される。高電圧に
おける消去信号EE_HVはすべての語位置のセルの
ゲートに結合され、すべての語位置を消去する。
バルクゼロモードでは、すべての語位置はアレー
消去モードと同じ方法で選択される。レベルシフ
トされたデータ信号LD_0-7が内部電圧電源V_PPIの
電圧以下のごく僅かな量である電圧にあると、プ
ログラム信号がデータ入力バツフア４２から全語
位置に印加される。この結果すべての語位置のセ
ルは論理低にプログラムされる。行消去モードで
は、すべての列はアレー消去モードにおける場合
と同様に選択され、特定の行が第１および第２語
消去モードにおけるのと同様に選択される。消去
信号EE_HVは選択された行に沿つたすべての語位
置のセルのゲートに結合され、全体の行を消去す
る。列消去モードでは、すべての行はアレー消去
モードにおけるのと同様に選択され、１つの列が
第１および第２語消去モードにおけるのと同様に
選択される。消去信号EE_HVは選択された列に沿
つたすべての語位置のセルのゲートに結合され、
全体の列を消去する。

本発明を好ましい１実施例について記述した
が、開示した本発明は多くの方法によつて変形さ
れ、上記に具体的に説明、記述したもの以外の多
数の実施例の形をとりうることは当業者には明ら
かであろう。従つて、本発明の真の精神および範
囲内にある本発明のすべての変形を含むことが添
付の請求の範囲により意図されている。