JPS58501563A

JPS58501563A - 列および行消去可能ｅｅｐｒｏｍ

Info

Publication number: JPS58501563A
Application number: JP57502966A
Authority: JP
Inventors: クオ，クリントン　シー　ケー
Original assignee: モトロ−ラ・インコ−ポレ−テツド
Priority date: 1981-09-28
Filing date: 1982-09-17
Publication date: 1983-09-16
Also published as: JPH0157438B2; EP0090005A4; WO1983001148A1; US4408306A; EP0090005A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】列および行消去可能ＥＥＰＲＯＭ一連出願に対するクロスリファランス関連課題は本発明と同時に提出され本発明の譲受人に譲渡された下記関連出願に開示されている。

Ｌ　“固定アレー分割能力を具えたメモリ１と題する米国特許出願第３０５，８３０号２．１バルクゼロプログラム能力を具えたＥＥＰＲＯＭ　’と題する米国特許出願第３０６，１１９号技術的分野本発明は、電気的に消去可能なプログラマブル固定メモリ（ＥＥＦＲＯＭ）に関するものであり、更に具体的に云うとそこにあるメモリ素子の列および行を選択的に消去できるＥＥＦＲＯＭに関する。

先行技術の説明一般的にＥＥＰＲＯＭの各語位置はそれをプログラムできる前に消去されなければならない。ＥＥＦＲＯＭは、現在はアレー全体又は単一語を選択的に消去する能力を有している。アレー全体を再プログラムしようとする場合にはアレー消去モードが最も適している。このモードでは、アレー全体が同時に消去され、その後１度に１つの語位置が再プログラムされる。他方、選択された曙位置だけを再プログラムしようとする場合には語消去モードが最も適して・いる。こ、のモードでは、選択された語位置が１度に１つづつ消去され、その後１度に１つづつ再プログラムされる。しかし、かなり多数ではあるがアレー全体の語位置より少数の語位置を再プログラムしようとする場合に困難が生じる。アレー全体を消去してしまうと、アレー全体の一部のみを変える必要がある場合でもアレー全体を再プログラムしなければならない。逆に変更の必要とする語位置だけを消去して再プログラミング操作を節約しようとすると、１度に１つづつ語位置を消去しなければならないので、追加の消去操作が必要となる。

こ＼に開示しであるセルアレーに似たセルアレーは、電気的に変更可能なり−ドモーストリイメモリ（ｒｅａｄ−ｍｏｓｔｌｙ　ｍｅｍｏｒｙ）　”と題する米国特許第４．２６６．２８３号に開示されている。しかし、行ごと、又は列ご供の消去についての提案は行われていなり０発明の要約１回の操作でメモリ素子の１行全体又は１利金体を消去する能力をもっ九ＥＩＦＲＯＭが開示されている。このＥＥＦＲＯＭはアレーの複数の行および列の各々の交差点に前記メモリ素子の１つが置かれるように配置された電気的に消去可能なメモリ素子のアレーを有する。

列および行アドレス信号はどの列および行がそれぞれ選択されるかを決定する。

入力信号はＥＫＦＲＯＭの動作モードを決定する。論理回路が行制御信号および列制御信号を与え、各信号は入力信号により決定される論理状態を有する。ＥＥＦＲＯＭが消去モードにあると、列選択ｐ路は、舛礪季泪１神り列制御信号が第１論理状態にある場合に列アドレス信号によって選択される列に消去信号を結合させるが、その列選択回路は列選択信号が第２論理状態にある場合にはすべての列に消去信号を結合させる。同様にＥＥＦＲＯＭが消去モードにあると１、行制御信号が第１論理状態にある場合には行デコーダ回路は、行アドレス信号により選択された行が消去信号を受信できるようにするが、行制御信号が第２論理状態にある場合にはその行デコーダ回路は、すべての行が消去信号を受信できるようにする。従って、列側ａ信号が第２論理状態にあり行側ａ信号が第１論理状態にあると、消去信号はすべての列に結合されるので、行アドレス信号によって選択された行は電気的に消去される。同様に、列制御信号が第１論理状態にあシ行制御信号が第２論理状態にあると、すべての行は消去信号を受信できるようになるので、列アドレス信号によって選択された列は電気的に消去される。

図面の簡単な説明第１図は、本発明の好ましい実施例にょるＥＥＦＲＯＭのブロック図である。

第２図〜ＩＩ！１図は、第１図のＥＥＦＲＯＭのそれぞれ０部分０詳ｍな回路図である。

好ましい実施例ｏａｌｊＩ第１図にブロック８０の形式で示しであるの蝶、本発明の好着しい実施例によす構成された電子的に消去可能なプログラマブル同定メモリ（ＥＥＦＲＯＭ）である。図示され１いる形においては、ＥＥＦＲＯＭＩＯは一般にチップイネーブル（ｃｇ）バッファ■１畳込みイネーブル＜Ｗ＞バッファ１４　、チップ選択バッファ１６　、行イネーブル／列イネーブル信号（Ｃｌｅｗ／ＣＩＣｃ）発生器謁、制御論運翻路瀞、ｘバッファおよびアレーデバイダ２２＊ＸＡツフア２４．Ｙバッファ薦、アレ一部分選択バックア罵、高電圧制御信号（η１）発生器（資）、Ｘデコーダ３２．７デコーダ調、セルアレー３６．Ｙゲート田、アレ一部分グート菊、テータ入カパッ７ア稔およびセンス増＠１Ｂ４４からなる。図示されていｂ形においては、七ルアレー菖は、４０１１４０１１ビツトデータＩＩＯ全記憶薯量に対し８ビット語位置の１！８行×ｎ列として配列されえＳ暑、１６＄ピツ）を含む。好ましｂ実施例にシｈて社、セにアレー菖内の各セル社、先づ最ＭＪに消去されて−１，１状麓に＆！、　４１定ｃｓｍｔ−當む領々０セに紘遥択釣に一１１４１状態にプログラムしてもよい。所望゛する場合にはセル社再び消去されて論理１状態にすることができる。

好ましい実施例においては、ｇｌｉ；ＦＲＯＭＩＯは下記のモード、即ち待機（ｓｔａｎｄ−ｂ７）　モー　ト、読ｆｆ１ｌ、％−）、［ｔプログラムモード、バルクゼロプリグラムモード、第１および纂２１１消去モード、列消去モード、行消去モードおよびアレー消去モードのうちのどのモードでも動作できる。一般Ｅ　ＥＥＦＲＯＭＩＯの動作モードは下記の号ムＹおよびデータ信号ＤｎＯうちの１つ又はそれ以上の＠号によって抜足される。図示されている形式において社１列（＠・１ｗｕｓ）アドレス４Ｉ４＃ムＹ扛ム、−ム４であ夕信号ＤＩｌはＤ・−Ｄマである。入方信−号に応答して内−制御信号は典範的な場合には、アクティブ１４（ａｃｔｌマ・ｈｉｇｈ）又はアクティブｇｌｋ（ａｅｔＡｖ＊　ｌａｗ）　トシ”Ｃ実行（ａＢ−ｅｒｔ）　＠　ｆＬ　ｂ。　Ｌｌ−シＪｌ純化ｔ）ｔｊｂＫ、　ＫｇＰＲＯＭＩＧＯ下記ｏａＷＡ″ｔ′は、信号が実ＷＩＩＫアｌティブ高か又はアクティブ低であるかには関４に處〈内１制御信号０１１１１！ｔｆｌｌＨする。

み。こＯモードでは、４ＩＡのすべて０信号は岡＠にされない、ＥＬ＆であることに応答して、チップイネーブルバッファｕｃＥ＠／ＣＥｃ発生器謁への内部チップイネーブル信号ＣＸｆ否定して、ＥＥＦＲＯＭ　１０が待機モードにあることを示す。今度上ＣＥＩ　／　ＣＥｃ発生器１８社、Ｘバッファ訃よびアレーデバイダｎおよびＸバッファーをディスエーブル（、ｄｉＳａｂｌｅ）する行イネーブル信号ＣＥ鳳を否定する。Ｃ１ｈｔ／Ｃｌｃ発生器肋は、またＹバッファ２６およびアレ一部分選択バッファ２Ｂをディスエーブルする列イネーブル信号ＣＫｃを否定する。否定され喪内部チッグイネーブル信号ＣＥＫ応答して、Ｘデコーダ！はアドレス入力に関係なくすべでの行ｔディスエーブルされ丸状１１に保つ。これと紘対照的に、否定された内部チップイネーブル信号ＣＩＫ応答して、またディスエーブルされえマパッ７アｍ＞よびアレ一部分遺択バベての列が選択される６丁デコーダ３４拡デイスエーブルされ九ＹバッツァｍＫよって与えられる信号に応答して、また否定された内部制御信号（にに応答して列デコーダ信号ｔＹゲート３８に実行に移して（ａｓｓ＠ｒｔ）Ｙゲ−）３８ｔｔ、て語のすべてＯ列ｔアレ一部分（ｍ＠ｅｔｉｎｇ）グー）４０に８１合させる。アレ一部分ダート菊はさもなければディスエーブルされ九アレ一部分選択バッファ為によって肯定され大信号に応答してＩＩＯすべての列上プリチャージＯためセンス増＠Ｗｈ舗に結合さぜゐ。

また否定された内部チツプイネープに信号ＣＥに応答して、センス増＠Ｉ！４４Ｃ）全那力紘ディスエーブルされてデータＩ１０　ＩＩ　４６上に′ｉ＆インピーダンス出力會設定する。

像でＴｏプ、ＣＴ４が歌か又Ｆｉ、７０−卜してお多、ＶＰＰが２０．０〜２２．０ボルト場度Ｏプログラム状１１に６る場合には語プログラムモードで動作する。好ましい形においては、セルアレーあけ、セルアレー３５０それぞれ半分を含な２つの部分（１・ｅｔｉｏｎ）　ｔ−有する。Ｙグー）３Ｂは２つの鵠分會肩し、その各々はセルアレ−ｍ０ＩＩ分Ｏうちのそれぞれの１りｔアレ一部分グート初の対応する部分に結合させる。Ｙバッファ２６を介してのアドレス信号Ａ、〜ム３の受信に応答して、Ｙデコーダ讃は、列デコーダ信号をＴグー）３１１に実行し、ＩＩＯ鵞列（セルアレーＩの各部分から１列づつ）ｔ−アレ一部分グート菊の対応する部分に結合させる。アドレス信号ム４に応答してアレ一部分選択バッファ篤はバッファされ九＾信号をアレ一部分ゲート４０に肯定し、Ｙグー）３８０ＩＩ分のうち０％定０１つｔデータ入力バッファ４！Ｋｌ！ｆ合させる。ＸバッファＵシよびＸバッファおよびアレーデバイｆ鯰！介してＯアドレス信号Ａ、−ム、ｉ０受４に応答して、Ｘデコーダ！は行デコーダ信号をセルアレー３６に実行し、５ｉｏｅｊｉ！ｏ行、即ちセルアレーＳの語０４ｒ列における対応すｈ＠位置ｔイネーブルさぜる。

従って、データ信号Ｄ・−Ｄ？からなる８ビット語社データ人カパッファ４２【介してセルアレー蕊の選択され九列における語位置の各々に結合されるが、笑際にはイネーブルされた行にある語の選択された列ＫｉＰけるその特定の語位置にのみ記憶される。

好ましい形においては、データ人力バッファ４２は受信し−たデータ信号り、− Ｈ７の電圧レベルをセルアレーあのセルをプログラムするのに十分な電圧レベルにシフトする。従って、行デコーダ信号５列デコーダ信号およびバッファされたム４信号は、ｖＰＨ発生器３０によりＸデコーダ３２．Ｙデコーダ調およびアレ一部分選択バッツァ訪に与えられる高電圧制御信号Ｖｐａ　を用いて同様に適当なレベルにレベルシフトされるＯ　ＶＰＨ発生器３ｏ／ｌｉ、遣轟な入力信号に応答して制御−！！回路震が発生させる高電圧−Ｍ＠号ＶＰＬ　Ｋ応答して高電圧制御信号ＶＰＨを与える。

ｇＥＦＲＯＭ　１０は、ｉが低であり、ｄが低であり、ｉが高であり、ＣＴＩが低か又はフロートしている場合に社１１Ｒｍｌ　Ｌ　（ｒ＠ａｄ　）モードで動作する。特定ｏｓ位置に記憶されえデーターは、翼ｇＦＲＯＭｌｏが語プログラムモードＫＴｏゐ場合Ｋ１１位置をアクセスする０に用いる方法された＠位置に記憶され九デニタ醋紘Ｙグート蕊およヒアレ一部分ゲート４０會介して竜ル゛アレー３８　′ＸＰＧ）　＊ンス増暢器４４ＫＭ合される。アクセスされ友データ語の受＠に応答して竜ンス増＠Ｉｉ＋４４はアクセス石れ九データＩＮをデータ信号Ｄ・−り、としてｌ１０ｇ上に与える。

ＷＬ出しモードにおいては、行デコーダ９列デコーダおよびバッファされたム４信号に高電圧社必要ない。従って、為電圧制＠信号ＶＰＨはＶＰ）１発生器３０によって与えられない。

ＫＫＰＲＯＭ　１０　ｄ、Ｅカｔｉ？ア！ｌ、Ｇ＃Ａｆ＆り、ｖｐｐがプログラム状１１にあり、ＧＴＩが低か又はフロートしている場合には、第１ｍ）消去モードで動作する。更に、葺込みイネーブル信号ｉが通常の論理高よ）高い状態。

例えば８．０−　Ｈ６０ボルトになければならない。このモートチは、特定の＠位置は、ｌＩｉｅＰＩＯＭｍが一プ【グラムモードにある場合に語位置上アクセスする方法と同様な方法でアドレス人力＾・〜ム■によってアクセスされる。１つの相違点線、語プ目グラムモードでは、データｌＩを構成するｓビットはそれぞれのビット線を介してアクセスされた語位置における対応するセルに結合されるが％　Ｉ１１＠消去モードては、別備０消去■上に制御論１１ａ路Ｘ）Ｋより発生された消去信号鵞１’ｉｉｖはアレ一部分ゲート４０シよびＹゲート３８を介してアクセス１１ｆ′Ｌ九語位置Ｋをけるセル０各々に結合され　１１位置にシけるすべて０七ルを論１１１　Ｋ消去する。制御Ｉ１１理口略２０により発生された否足され九プログラムイネーブル信号ＰＥＫ応答して、データ人カバッ７ア社はディ２　ｘ−フルされ、アレ一部分グー）４０に高インピーダンスを与える。

ＥＥＦＲＯＭＩＯは、Ｅが低であり、Ｇが高であ夛、Ｗが低であ夛、ｖｒデがグログラム状態にあり、ＣＴＩが低か又はフロートしている場合には、纂２１１消去モードで動作する。更に、データ信号Ｄ・−り、がすべて高でなければ表らない。このモードでは、データ人力バッファ４！拡データ信号Ｄ・−Ｄｌを制御部ｍｉ！路ｍｌ’ｃ結合し、そこでデータ信号Ｄ・−Ｄ、のすべての高状態が検出される。データ信号Ｄ・−Ｄ、のすべてＯ高状態に応答しその弛Ｏ入力信号に応答して制御論１１回路２０絋Ｅｌ醇儒号を与える。そＯ後、アドレスされ九ｍ蝋第１語消去毫−ドと同じ方法で消去される。

１１ＰＩＬＯＭＩＯは、Ｅが低であり、Ｇが通常の一理轟より高く、Ｗが高であ ”）、ＶＰＰがプログラム状態にあり、ＣＴＩが低か又はフロートしている場合には、列消去モードで動作する。このモードで社、消去される飴の列は、Ｉｌ消去モードで１１０列が選択されるのと同じ方法でアドレス信号ム・−ム４を介して選択される。しかし、１行にけがイネーブルされるかわＤＫすべての行がＸデコーダ３２によってイネーブルされるので、ＩＩＯ選択され九列におけるすべてＯ語位置が消去信号ｇｉｃ、ｖを受信する。ＩＩ＃に、、Ｘバッファ２４およびＸバッファおよびアレーデバイダｎはアドレス信号Ａ、−人１１　Ｋ応答してディスエーブルされ、余儀なく定常状ｍｓ号を与え、この淀常状態信号はＸデコーダ３２に１制御輪！！回路Ｉにより発生された否定され丸打ｍ御信号Ｃ，に応答するＣＥｕ／ＣＫｃ発生器Ｌ８が与えた否足され走行イネーブル信号Ｃ１１１に応答してすべての行を選択させる。

ム状ｌｉｄあや、ＣＴＩが低か又はフロートしている場合には行消去モードで動作する。こ０モードでは消去される１つの行が、語消去モードで行がイネーブルされるのと同じ方法でアドレヌ信号ムーーム■に応答してイネーブルされる。しかし、ζ０モードては語のすべての列が待機モード０場合と同様に同時に選択され暮〇で、消去信号１１１１ｖはイネーブルされ丸打０すべて〇語位置ＫＭ合される。１つの相違点は、待機モードにｉｉＰいてはすべてのビット線（語の１列につきロビットＩｌ）がプリチャージの丸めセンス増幅器祠に結合されるが、行消去モードにおいては、すべて０儒去１１（＠Ｏ各列について１本）が消去１号ｚｉｃｌｖ　Ｋｊｉ！合される。

こＯＷｉ果イネーブルされ丸打のすべて０語位置は論理ｌ状１１に消去される。

リｍ＜、ｗが低であり、ＶＰＰがプログラム状態にあり、ＣＴＩが低か又はフロートしている場合にはアレー消去モードで動作する。このモードでは、すべての行り列消去毫−ドにおける場合と同じ方法でイネーブルされ、すべての列は行消去モードにおける場合と同じ方法で選択される。特に、列制御信号および行ｗ御信号社いづれも消去信号ｇｇＨｖと同様に１制御論理回路美により発生される。

語のすべての列が選択されすべての行がイネーブルされると、消去信号ＥＥ、ｖはセルアレー蔦のす、べてのセルに同時に結合され、それによりセルアレー蕊全体をｍ理１状態に消去する。

１ｅｌＰ］１０Ｍ１０は、Ｅが低であり、Ｇが７％テあや、Ｗが低であり、ｖｐｐがプログラム状ｍＫあり、ＣＴＩが高であ参、データ信号Ｄ・−Ｄ、がすべて低である場合Ｋｄバルクゼロモードで動作する。このモードでは、Ｗｋのすべて０行および列はアレー消去モードにおけるのと同じ方法でイネーブルされる。更に、制御論理回路Ｉはプログラムイネーブル信号ＰΣを実行してデータバッファ４２をイネーブルさせる。すべての行がイネーブルされ、語のすべての列が選択され、データ人カパツ７ア社がイネーブルされ、データ信号Ｄ・−Ｄ、がすべて低であると、セルアレー箕のあらゆるセルに論理ゼロ（０）がプログラムされる。

Ｘバッフアシよびアレーデバイダ２２紘、行アドレス信号ＡｓｓおよびＡｌｌをバッファするのに加えて、使用者がアクセスできる語記憶位置数をに又はｙ４に減らすのに用いることができる。２道アドレス信号を受信するデ、コーダの通常の特性は、受信し九儒身のアドレス信号０％々が語位置選択の＠を各に狭めること、即ち個々のアドレス信号の各々の各論理状態がアレーの号に対応することである。従って、永久的（固定的）に選択された論理状１１にある行アドレス信号Ａｌｌのようなアドレス信号を与えると、セルアレー％０語位置Ｏ号だけがアドレス可能になる。永久的に選択され要論層状ＷｉＫある行アドレス信号ム１・のような別のアドレス信号を与えることによって、アクセス可能語位置は更に３に減るので、竜ルアレー３６０１１位置ｏＨだけがアクセス可ｖＫ１にる。従って、例えば、鵞ＩＰＩＯ麗鱒の製造中に１つ又は複数の不良セルがセルアレー３６０特定の部分に存在すゐことが確認されると、そ０１１分は永久的にアクセス不可能となる。従って、その１ｅｌＰＲ−〇ＭＩＯは１６Ｋか又は８にユニットとして適轟ＫＷｊｌｌれる。

好ましい実施例においては、選択され要論層状１１にある行アドレス１号ム■訃よび約「ポル）０アレ一デバイダ信号をプローブバッド４６ＫＥＤ加すると、ｘＡッファおよびアレーデバイダ２をして１つの行が選択され為峰−ドで選択された論理状態にあるバッファされた行アドレス信号ム１１をその彼内部釣に発生させる、従って、セルアレー３６０選択されたｙだけが使用者に意とってアクセス可能となる。同様に、選択され九論理状態にある行アドレス信号およびアレーデバイダ信号を同時にプローブパッド祁に印加すると、Ｘバッファおよびアレーデバイダ２２Ｆｉ、単一０行が選択されるモードで選択された論理状１１にあるバッファされたアドレス信号Ａ１・【そＯ１ｌ内部的に発生させる。従って、セルアレー蔦のＫだけが使用者にとってアクセス可能となる。

第２図にはチップイネーブルバッファ１２およびＣＭ。

／ＣＲｃ発生器１８が示されている。チツプイネーブルバあ）、ｉはチップイネーブル信号ｉと同じ論１状態にある。ＣＲＹ／ＣＥｃ発生ｌ！１Ｆｌｓ社、チップイネーブル信号ｉに応答し、また制御論理Ｉｗ＆蜀が発生させる行制御信号ＣＢおよび列制御信号ＣＣに応答して従来の方決により行イネーブル信号ＣＩｍおよび列イネーブル信号Ｃ−ＺＣを発生させる。入力と出力との閣の関係な還解し中すくするためＫｌｌ路翻に添付しであるｌＩにをいて、“１’ｊＰよび“０１は七れぞれ遥霊ＯＭ運高および低を表わし、他方＠ＨＨ’は通常の論理高゛ｌ” の電圧より高い電圧を薯すゐ入力信号を表わし、“Ｈｖ″社少なくともセルをプログラムするのに十分な高い電圧を表わす。

第３図には、書込みイネーブル信号Ｗシよび内部チップイネーブル信号ＣＥＫ応答して内部書込みイネーブル信号ＷＬ　、　ＷＬ　＊　ＷＨ、ＷＨ、ＷＨ舊および蛎冒を発生させるＷバッファ１４が示されている。通常の論理高より高いＨＨは、それぞれの入力および負荷トランジスタのチャネル長対幅比を調節することにより従来の方法により通常の論理高と区別される。高電圧論理信号ｖＰＬおよびＶＰＬは従来のラッチをイネーブルさせるのに用いられるので、内部畳込みイネーブル信号はたとえ書込みイネーブル信号Ｗが変化しても安定した状態に保つことができる。

れている。

第５図にはチップイネーブル信号ＣＩおよびＣＢ、内部書込みイネーブル信号ＷＬ　、　ＷｌｌおよびＶｉＨＨｅ　内部チップ選択信号ＧＢ　ｅバルクゼロ信号ＣＨ，および高電圧論理信号ＶＰＬに応答して行制御信号Ｃ翼および列制御信号Ｃｃを発生させる行゛制御信号および列制御信号（ＣＢ／Ｃｃ）発生器５１０が示されている。行制御信号ＣＩはアレー消去モード、バルクゼロモードおよび行儒！！璧−ドの期間中は高で参る。ＣＩ／ＣＣ発生器１１０紘襲１図に示してある１１１１％論ｍａ路２ｏｃ１１一部テアル。

１１Ｅ６Ｅにはチップ選択信号ｄおよび内部チップイネーブル信号ＣＥに応答して出力イネーブル信号ｃｓおよされている。為電圧論理信号ｖＰＬが従来のラッチをイネーブルするのに用いられるので、出方イネーブル信号はチップ選択信号Ｇ＄変化しても安定した状態に保りことができる。出力イネーブル信号発生器は第１図に示しである鯛御論！１回路回の一部である。

纂７図には高電圧信号ＶＰＰ　＃内部チッグイネープル信号ＣＥおよびｉ、内部チップ選択信号面および五。

（ＶＰＬ）発生器７１０が示されている。内蕩高電圧電１＠ＶＰＰＩはまた高電圧信号端子７１４と内部高電圧供給端子ｆＸＳとＯＭＫｍ！Ｉ！され良電概制限抵抗７１２を介して与えられる。ＩｃＩ：ＰＰＲＯＭ１０４ＤＩ路のための電圧保護が、Ｉｌ！亀されているグートシよび高電圧供給端子７１６にＩＩ）絖されているドレインおよびソースを有するＩＧＦＥＴ　７１８　Ｋよって与えられる。高電圧論Ｉｌ信号Ｖｐｓ、Ｉｄ語グログラムモード、バルクゼロプログラムモード、行消去モード。

列消去モード、第１および＄１２１１消去そ−ドシよびアレー消失（−ドＯ期間中は高である。＾電圧一層信号発生＠１１０絋纂１１ＱＯ制御論理回路〇一部である。

第８図Ｋｒｉ高電圧論！！！＠号ｖＰＬおよびＶＰＬに応答して高電圧制御信号ＶＰＨを発生させるｖ？Ｈ発生器（資）が示されている。高電圧制御１＠号Ｖｐｕ　祉ＶＰＬが高である場合に淋内部高電圧電１１１Ｖｐｐｘより数メルト高い電圧に容量的に上昇される。高電圧制御信号ＶＰＨは高電圧論理信号ＶＰＬが高である場合には高である。

第９図には反転データ信号り、　−Ｄ、および内部チップイネーブル信号ＣＩに応答してデータ高信号ＤＨを発生させるデータ高信号発生器９ＸＯが示されている。データ島信号皿はすべてのデータ信号Ｄ・−Ｄマが鳥である場合には高である。データ高信号発生器９１０は第１國の制御部ＩＩ＠Ｗ！ｒ２００−ＩＢである。

第ＷＷＪに社データ高信号ＤＨ、内部畳込みイネーブル信号ＷＬ、内部チップ選択信号ら、内部チップイネーブル信号ＣＩおよび高電圧−運償号ＶＰＬ　Ｋ応答してグログラムイネーブル信号ＰＥを発生させるプログラムイネーブル信号発生器１ｏｉｏが示されている。プログラムイネーブル信号ＰＥはＩＩＩ１１語プログツムド訃よびバルクぞロプロダラムモード期関中紘＾である。

菖Ｕ図には内部チップイネーブル信号ｃＥ、内部チップ選択信号Ｇ１１）よびＧ、菫、データ高信寺田、書込みイネーブル信号尻シよびｈ■、高制御信号ＶＰＩ［および高電圧制御信号Ｖルに応答して消去１号罵ｚＮｖシよびｉを発生させる消去＠今発生ＩＩ　１１１Ｇが示されている。消去１号ＥＩＩ［ｖは第１および第２＠消去モード、行消去モード、列消去モードおよびアレー消去モード期間中線内部高電圧電源ｖｙ’ｐＸの電圧以下のごく僅かな量の電圧にある。消去信号発生器１１１０は第１図Ｏ制御論Ｉ１回路にの一部である。

露Ｕ図にはバルクゼロ信号Ｃ〒１．プログラムイネーブル信号ＰＥ、高電圧論理信号Ｖｐｔ、ｓｊ％電圧制御信号Ｖｌ’ｌｌおよび内部チップイネーブル信号ＣＥＫ応答して電源電圧ｓｔ発生させる電源電圧発生器１，２１０が示されている。

電源電圧は待機モード、説出しモード、第１シよび第２＠消去モード、行消去そ −ド９列消去モードおよびアレー消去モードの期間中接地よりごく僅かな量だけ高い電圧にある。電源電圧Ｓは語プログラムモード期間中は正電源電圧ＶＤＤよ）ごく僅かな量えけ低い電圧にある。電源電圧８はバルクゼロプログラムモード期間中は高インピーダンスにある。

第Ｕ図には列アドレス信号ムｎおよび列イネーブル信号ＣＢｃ　Ｋ応答して緩衝された列アドレス信号ＢＡ、およびＢＡｎｔｌｔ生させる代表的な列アドレス緩衝回路１ｍ１０が示されている。列イネーブル信号ＣＥｃが低である場合に社、緩衝されえ列イネーブル信号ＢＡｍおよびＲｈ、−もともに低Ｋｍゐ。列イネーブル信号ＣＸＣが高であると、緩ａＳれえ列アドレス信号１ム１は列アドレス１号ムｎＯ論層状態と岡じ論ｓｌ秋態にあり、緩ＩＩされ九列アドレス信号ＢＡｎは列アドレス信号人。の−理状態の反対従来のラッチをイネーブルさせるので、緩衝され九列アドレス信号は九とえ列アドレス信号Ａｎが変化しても安定した状態に保つことができる。第１図のＹバッファ謳は、列アドレス信号Ａ、−，Ｋ応答して緩衝され九列アドレス信号Ｂムト畠およびＢＡ・−１を与える４つの列アドレス緩１１回路１３１Ｇを含む。

第１４図には纂肋図０列アドレス緩衝回路１３１Ｏとはソ同じ回路である代表的な行アドレス緩衝回路１４１Ｏが示されている。第１図ＯＸバッファ謁は、第１図ＯＹバッファｍＫ′）ｈて説明した方法で行アドレス信号ムトーおよび行イネーブル信号Ｃ１ｈｔ　Ｋ応答して緩衝された行アドレス信号１１Ａｓ−ｓシよび１ｍ、−Ｉを与える５）０行アドレス緩衝回路を含む。

第「翻に拡列アドレス信号Ａ４および列イネーブｙ信号ＣＥｃ　Ｋ応答して緩衝された信号ＢＡ４およびＢＡ４を発生させるＩＩ１図のアレ一部分選択バッファ４が示されている。ＢＡ４およびＢＡａのうちの１つは、第１および第２＠消去モード、＠プロダラムモードシよび列消去モードの期間中内Ｓ高電圧供給電圧ＶＰＰ１以下のごく僅かな量の電圧レベルにシいて選択的に与えられる。列イネーブル信号ＣＩＣｃが低になるとそれに応答して、緩衝アレー消去モードおよびバルクゼロモード期間中り内部電源ＶＰＩ’１以下のごく僅か表置である電圧レベルにあり、待磯モード期間中は論理高にある。ｗｔ、出しモード期間中は緩衝されえム４１１号ＢＡ４およびｉＧＯうちの一つれ高であシ、他は低である。高電圧ＩＩ＋！！信号ＶＰＬおよびｖＰＬは従来のラッチをイネーブルさせるので、緩衝され九ム４信号は列アドレス信号Ａ４が変化しても安定した状ｍに保つことができる。

１Ｅ１６図には、プログラムされていない場合には第１４図の列アドレスバッファ１４１０と同じ方法で緩衝されたアドレス信号出力を発生させるバッファおよびアレーデバイダ回路１６１０が示されている。バッファおよびアレーデバイダ回１１１６１０は行アドレス信号Ａｌｌを入力として、緩衝された行アドレス信号ＢＡ　１　＠およびＢムロを出力として１示されている。バッファおよびアレーデバイダ回路１６１０は、行アドレス信号ムｎ　Ｋ応答して緩衝され先行アドレス信号Ｂム１・およびＢＡｓ・を与える同様なプログラマブル緩衝回路とともに、＄１１１！１０Ｘバッファおよびアレーデバイダ４を含む。バッファおよびアレーデバイダ回路１６１０　ｍ一般にバッファ部分１６１２とプログラマブルデバイダ＠　１４１１４から表る。プログラマブルデバイダＩＩ　１ｓｎａ紘＠　１６１＠　、　１６１８および１４１２０によってバッファ部分１ｓｘ２Ｋｊ１合されている。プログラムされていないとプログフｉプルデバイｆ部分１＠１４ａ＠　１６１８および１６２Ｇを論理低に保持し、その結果バッフアシよびアレーデバイダ回路１６１０　ｄ第１４図の列アドレスバッファ１４１Ｇと同じ方法で動作する。＠　１６１８￥を論理高にプログラムし＠　１１１２０を低Ｏオ〜にしておくと、行イネーブル信号ＣＥＲが低である場合を除いてａＳＳされた行アドレス信号１１Ａｏｔｉ論理低に保持され、緩衝された行アドレス信号ＢＡｘｔａ論理高に保持される。線１６２Ｇを論理高にプログラムしｌ１１１５１８を低のま＼にしてシ〈と、行イネーブル信号ＣＥＲが低である場合上線い１勺て杜緩衡された列アドレス信号ＢＡＨ，は論理低に保持され、緩衝された列アドレス信号Ｂム１１は論理高に保持される。行イネーブル信号ＣＩ＝が論理低である場合には緩衝された列アドレス信号Ｂム１１シよびＢム１１紘いづれも論理低に’ｌｋる。論理低を纏１＄１＠Ｋａ１ｍＬ、約ＭＳ　＆　ｋトＯアレーデバイダ儂考をプローブパッド４６に印加することによって＠１＠ＩＩＩは麹層１１＆にプログラムされる。

アレーデバイダ信号はポリシリコンヒユーズ１６２２に結合され、その結果こＯヒユーズ社−回路Ｋする。ポリシリコンヒユーズ１０２が開＠略になると％ｌ１ｌＵ８は常に論理高になる。こＯＩＩ果行イネーブル信号Ｃｆｆ１ｆｉが論理高であるＩｊ参、緩衝され大行アドレス値４１ＡｘｕおよびＢムロは論理低である。高を９１ｍ１８に印加しアレーデバイダ信号をプローブパッド４６に印加することによってｉｌｌ＠ｍＧは論理高にプ■グラムされる０次にアレーデバイダ信号はポリシリコン抵抗１６２４に結合され、この結果この抵抗線開回路となる。

ポリシリコンヒユーズ１６２４が開回路になると、１１！１６２Ｇは常に論理高である。

この結果性イネーブル信号Ｃ′ＥＲが論理高である限り、緩衝された行アドレス信号Ｂム、１は論理低てあ抄、緩衝され先行アドレス信号Ｂム１、は論理高である。１つの行が選択されるこれらのモードでは行イネーブル信号ＣＩ＝は論理高である。行アドレス信号Ａｌｅのためのバッファおよびアレーデバイダ回路４同じ方法でプログラムされる。

第１７図には緩衝された新たなアドレス信号ＢＡＳ−１１又ＦｉＢＡ、−１，０独特な組合せに応答して行デコーダ信号Ｘを発生させる行デコーダ回路１７１０が示されている。

菖１図のＸデコーダ冨は各行について１つづつ合計１２８とその行アドレス回路１７１０は、説出しモードの期間中紘−理高においてそれぞれの行デコーダ信号Ｘを与え、語プログラムモード、バルクゼロモード、鯖ｌおよびｗｔｘＩｌ消去モード、列消去モード、行消去モードおよびアレー消去モードの期間中は内部高電圧電ａ　Ｖ、、。

以下のごく僅かな量の電圧でそれぞれの行デコーダ信号Ｘを与える。行イネーブル信号Ｃ鵞が低である時０４−ドでは、すべての緩衝された行アドレス信号鉱低であシ、このことが今度はＸデコーダ蕊の全行アドレス１路を選択し、それによ）すべての行をイネーブルさの独Ｉ＃な組合せに応答して列デコーダ信号ｙ、− １１を発生させる列デコーダ回路１８１Ｇが示されている。ｉｌ１図のＹデコーダ調は１６０列デコーダ回路を含む。列デコーダ回路１８１０は行デコーダ回路１７１Ｏと同じ動作をするが、但し各列デコーダ回路１８１０　＃ｉ語の２列を選択するのに対し、各行デコーダ回路１７１０は１行だけを選択する。選択された列デコーダ回路１８１０は鎮１図のＹゲートをして飴の２列をアレー選択ゲート４０に結合させる。

列イネーブル信号ＣＥｃが論理低にあ・る峙Ｏモードでは、すべてＯ緩衝堪れ九列アドレス信号社論理低と１１゜それによって第１１ｉのＹデコーダ詞のすべてＯ列デコーダ回路を選択する。

第肋図Ｋｔｉ対応するデータ信号り、−７に応答してレベルシフトし九データ信号ＬＤ、−，を発生させるデータ入力緩ｆＩａ路１９１０が示されている。データ人カパツファ４２ＩＩｉ８つのデータ゛入力緩衝回路１９１Ｇを含む。レベルシフトされたデータ信号」・−マ祉語プログラムモードおよびパルクゼセモードにおいては、−堰高に応答して反転されはソ零ボルトにレベルタフ・トされ、論１低に応答して内部高電圧電ＩＩ　Ｖｐデ１０”電圧以下のどく僅かな量である電圧にある。その他のモードでは高インピーダンスが与えられる。更に、データ信号Ｄ・−丁に応答しで、レベルシフトされ九データ信号Ｗ・−！および反転データ信号ＬＤ・−７はデータ信号Ｄ・−ｉが変化しても安定した状態に保つことができる。

第ｍ図に＃ｉアクセスされたセル入力ＣＤ・−マに応答してデータ信号Ｄφ−丁を発生させるセンス増幅器回路ｇｏｉ。

が示されている。第１図のセンス増幅器舗は８つのセンス増幅器回路２乃１０を含む。出力イネーブル信号ｃｓおよびＣＳ＃ｉ＊出しモード期間中にのみセンス増幅器回路２０１０　ｆイネーブルさせてデータ信号Ｄ・−マを発生させる。

その他のモード期間中に鉱高インピーダンスが与えられ、纂１図のセンス増幅６舗が第１図のデータ人カパツ７ア社を干渉するＯｔ−紡止する。

第ｎ図に社セルアレー蕊の−Ｓ、アレ一部分ゲートあの一部およびＹグー）４００−８１１ＶＣ含むアレー組織構造！１１Ｇが示されている。語位置Ｘ＠　Ｙ＠　ｅ　Ｘｌｕ　Ｙ＠　ｅ　Ｘ＠　ＹｌＢおよびＸｌｘマＹ１ｓＯ部分が示されている。これら４０１１位置線緩衝されたム４信号ＢＡａ　Ｋよって選択されたセルアレーあの部分からのものである。これらの語位置におけるセルは、選択可能なしきい値電圧１例え＃ｉ消去され良状謙又紘論ｍｉ状態で鉱約Ｓ、Ｏゼルト、プＵ／ラムされた状態又は論理Ｏ状態では約−５，０ポル）１有する従来の７０ −ティングゲート絶縁ゲート電界効果トランジスタとすることができる。待機モードでは、すべての行デコーダ信号Ｘ・−１鵞丁社論理低であり、すべてＯ列デコーダ信号は論！Ｉｊｌ＆であり、緩衝されたム４＠号ＢＡ４およびＢｉ２　＃ ′ｉ、−理高である。この結果どの行もイネーブルされず、他方すべての列は第１図のセンス増幅６躬に結合されてプリチャージされる。ＷＬ出しモードでは、論理高にある行デコーダ信号Ｘビ１！ＴＯうちの特定の行デコーダ信号、論理高にある列デコーダ信号Ｘ・−１ｈｏうちの特定の列デコーダ信号、および論理高ＫＴｏｂ緩衡され九Ａ４信号Ｂム４およびＢｉ２のうちの１つによってアクセスされる語位置が選択される。この結果１つの語位置のｓつ０−ｋｋがアクセスされ九竜ル入力ＣＤ・−丁として第１図Ｏ−にンス増幅器４４に結合される。

語プログラムモードにおいては置位置紘凱出しモードと同様な方法で選択されるが、但し特定のデコーダおよび緩衝され九ム４＠号轄、論理高においてで蝋なく内部高電圧電源ｖＰ、ｘｏ電圧以下のごく僅かな量である電圧において与えられる。レベルシフトされたデータ信号ＬＤ・−丁は選択され一＃：、＠位置Ｋｊｉ！合され、選択され九語位置ｔプログラムする。第１および第２語消去モードでは、語位置は層プログラムモードと同じ方法で選択される。高電圧にシけｈｆ１４去信号ＢＥ駐は選択され九語位置のセルのグー）ＫＭ合され、選択船位ｉｌｌを消去する。アレー消去モードでは、すべてのデコーダおよび緩衝され九人４信号は、内部電圧電源ＶＰＰＩの電圧以下のごく僅かな量である電圧に！ｉＰいて与えられるので、すべての＠位置が選択される。高電圧における消去信号ＥｌｅＭｖはすべて０［Ｆ位置のセルのゲートに結合され、すべての語位置を消去する。バルクゼロモードでは、すべてＯ１１位置絋ア鉱−消去モードと同じ方法で選択される。レベルシフトされたデータ信号ＬＤ・−マが内部電圧電源ＶＰＰＩＯ電圧以下のごく僅かな量である電圧にあると、プログラム信号がデータ人力バッファＣから全語位置に印加される。このｆｒ果すべての語位置のセルは論理低にグログラムされる。行消去モードでは、すべての列線アレー消去モードにおける場合と一様に選択され、特定０行が纂ｌおよび第鵞語消去モードにおけるのと同様に選択される。消去信号ｇｇＭ、は選択され丸打に沿ったすべての語位置のセルのゲートに結合され、全体の行を消去する。列消去モードで社、すべての行鉱アレー消去モードにおけるのと同様に選択され、１つの列″ＩＩＸｇｉｓＰよびａｌ１語消去毫−ドにかけるのとＭ様に選択される。ｆ！４＊儂号ＥＮＨｖ絋選択鉱れ大月に沿つ九すべての語位置のセルのグー）Ｋ結合され、全体の列を消去する。

本発明を好ｔし％／％１実施例について記述し九が、−示した本発明は多くの方法によって変形され、上記に具体的に脱ｇＡ、記述し九もの以外の多数の実施例の形をとりうろことは当業者に線明らかであろう。従って、本発明ＯＸＯ精神および範囲内にある本発明のすべてＯ変形を含むことが添付の請求の範囲によ〉意図されている。

會　曽話　１爪化　匡ｏ　。

国際調査報告

Claims

【特許請求の範囲】Ｌ　アレーの複数の行と列の各々の交差点にメモリセルの１つが置かれるように配置された電気的に消去可能なメモリ素子のアレーと、行消去モード信号に応答して、第１論理状態において行制御信号を発生させ、第２論理状態において列制御信号を発生させる論理手段と、列制御信号が第２論理状態にある場合には消去信号を前記アレーのすべての列に結合させる列選択手段と、行制御信号が第１論理状態にある場合には列アドレス信号に応答して前記消去信号が選択された前記アレーの行を構成するメモリ素子を電気的に消去できるようにする行デコーダ手段とを含む電気的に消去可能なプログラマブル固定メモリ（Ｅｇ−ＰＲＯＭ　）。２　列選択手段は、その各列アドレスバッファ手段か、列制御信号が纂ｌ論理状態にある場合に、個々の列アドレス信号の２つの緩衝され喪アドレス信号即ち１つは真の、１つは補数の信号を与え、列制御信号が第２＠理状態にある場合には所定の論理状態におりて両方の緩衝されたアドレス信号を与える複数の列アドレスバッファ手段ト、複数Ｏ列アドレス手Ｒ（Ｄｌｌに％されたアドレス信号のすべてが前記所定ＯｗＩ理状態にあることに応答して前記消去信号を前記アレーのすべての夕１］に結合させる列デコーダ手段とを含む請求の範囲ｗｃ１項（２）　ＥＥＰＲＯＭ。＆　前記アレーの複数の行および列の各々の交差点に前記メモリ素子の１つが置かれるように配列された電気的に消去可能なメモリ素子のアレーと、列消去モード信号に応答して第１論理状態において列制御信号を与え、第２論理状態において行制御信号を発生させる論理手段と、行鄭ｊ御信号が第２論理状態にある場合には消去信号を前記アレーのすべての行に結合させる行選択手段と、列制御信号が＠１論理状態にある場合には前記消去信号が列アドレス信号に応答して選択されｆｌ：、前記アレーの列を構成するメモリ素子を電気的に消去することができるようにする列デコーダ手段と、を含む電気的に消去可能なプログラマブル固定メモリ（ＥＥ−ＦＲＯＭ）。 ζ　行選択手段は、その各行アドレスバツフア手段が、行制御信号が第１論理状態にある場合には個々の行アドレス信号の２つの緩衝されたアドレス信号即ち１つは真の、１つは補数の信号を与え、行制御信号が第２論理状１１にある場合には所定の論理状態において両方の緩衝されたアドレス信号を与える複数の行アドレスバツフア手段と、複数の行アドレス手段の緩衝されたアドレス信号のすべてが前記所定の論理状態にあることに応答して前記消去信号を前記アレーのすべての行に結合させる行デコーダ手段と、を含む請求の範囲第３項のＥＥ　Ｆ　ＲＯＭ　。