JP3039458B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電気的に書き込み及
び消去が可能なフラッシュＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory）等の不揮
発性半導体メモリに関するものである。
び消去が可能なフラッシュＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory）等の不揮
発性半導体メモリに関するものである。
【０００２】
【従来の技術】浮遊ゲートを有するＭＯＳトランジスタ
をメモリセルとする不揮発性半導体メモリでは、浮遊ゲ
ートに電子を注入することによりデータを書き込み、浮
遊ゲートから電子を引き抜くことによりデータの消去を
行う。浮遊ゲートに電子が注入されたメモリセルは制御
ゲートから見たメモリセルのしきい値電圧Ｖｔｈが上が
り、浮遊ゲートから電子を引き抜かれたメモリセルはそ
のしきい値電圧Ｖｔｈが下がる。データ読み出し時に
は、選択されたメモリセルの制御ゲートに対して所定の
ゲート電圧Ｖｃｇを印加し、そのときにメモリセルから
出力される読み出し電圧Ｖｓと、基準電圧Ｖｒｅｆとを
比較することにより、メモリセルの記録内容を再生す
る。
をメモリセルとする不揮発性半導体メモリでは、浮遊ゲ
ートに電子を注入することによりデータを書き込み、浮
遊ゲートから電子を引き抜くことによりデータの消去を
行う。浮遊ゲートに電子が注入されたメモリセルは制御
ゲートから見たメモリセルのしきい値電圧Ｖｔｈが上が
り、浮遊ゲートから電子を引き抜かれたメモリセルはそ
のしきい値電圧Ｖｔｈが下がる。データ読み出し時に
は、選択されたメモリセルの制御ゲートに対して所定の
ゲート電圧Ｖｃｇを印加し、そのときにメモリセルから
出力される読み出し電圧Ｖｓと、基準電圧Ｖｒｅｆとを
比較することにより、メモリセルの記録内容を再生す
る。
【０００３】なお、以下では、メモリセルのしきい値電
圧が低い状態を「オン状態」と称し、メモリセルのしき
い値電圧が高い状態を「オフ状態」と称する。
圧が低い状態を「オン状態」と称し、メモリセルのしき
い値電圧が高い状態を「オフ状態」と称する。
【０００４】図９は不揮発性半導体メモリの構成を示す
ブロック図である。
ブロック図である。
【０００５】図９において、不揮発性半導体メモリは、
格子状に配置された複数のメモリセルＭＣからなるメモ
リセルアレイ１０と、データの書き込みあるいは読み出
しを行うメモリセルＭＣに対応したワード線ＷＬを選択
するＸ−メインデコーダ２０及びＸ−プリデコーダ３０
と、データの書き込みあるいは読み出しを行うメモリセ
ルＭＣに対応したビット線ＢＬを選択するカラムセレク
タ４０と、ワード線ＷＬに接続される各メモリセルを駆
動するためのワード線ドライバ５０と、入力されたアド
レス信号を一時的に記憶するアドレスバッファ６０と、
メモリセルＭＣに記録する入力データ及びメモリセルＭ
Ｃから読み出された出力データを一時的に保持し、外部
装置との送受信を行うＩ／Ｏバッファ７０と、データが
記録されたメモリセルＭＣのオン／オフ状態を判別する
センスアンプ８０と、データ読み出し時に、センスアン
プ８０でメモリセルＭＣのオン／オフ状態を判定するた
めの基準電圧Ｖｒｅｆを出力するリファレンス電圧発生
回路９０と、データ読み出し時に、メモリセルＭＣに印
加するゲート電圧Ｖｃｇを出力する読出電圧発生回路１
００と、Ｉ／Ｏバッファ７０、センスアンプ８０、リフ
ァレンス電圧発生回路９０、及び読出電圧発生回路１０
０の動作をそれぞれ制御するための制御信号を出力する
制御回路１１０とによって構成されている。なお、図９
に示したセンスアンプ８０は、データ書き込み時に各メ
モリセルＭＣに対してデータを書き込むための書き込み
回路として動作する。
格子状に配置された複数のメモリセルＭＣからなるメモ
リセルアレイ１０と、データの書き込みあるいは読み出
しを行うメモリセルＭＣに対応したワード線ＷＬを選択
するＸ−メインデコーダ２０及びＸ−プリデコーダ３０
と、データの書き込みあるいは読み出しを行うメモリセ
ルＭＣに対応したビット線ＢＬを選択するカラムセレク
タ４０と、ワード線ＷＬに接続される各メモリセルを駆
動するためのワード線ドライバ５０と、入力されたアド
レス信号を一時的に記憶するアドレスバッファ６０と、
メモリセルＭＣに記録する入力データ及びメモリセルＭ
Ｃから読み出された出力データを一時的に保持し、外部
装置との送受信を行うＩ／Ｏバッファ７０と、データが
記録されたメモリセルＭＣのオン／オフ状態を判別する
センスアンプ８０と、データ読み出し時に、センスアン
プ８０でメモリセルＭＣのオン／オフ状態を判定するた
めの基準電圧Ｖｒｅｆを出力するリファレンス電圧発生
回路９０と、データ読み出し時に、メモリセルＭＣに印
加するゲート電圧Ｖｃｇを出力する読出電圧発生回路１
００と、Ｉ／Ｏバッファ７０、センスアンプ８０、リフ
ァレンス電圧発生回路９０、及び読出電圧発生回路１０
０の動作をそれぞれ制御するための制御信号を出力する
制御回路１１０とによって構成されている。なお、図９
に示したセンスアンプ８０は、データ書き込み時に各メ
モリセルＭＣに対してデータを書き込むための書き込み
回路として動作する。
【０００６】次に、図９に示した不揮発性半導体メモリ
の、データ読み出し時の各構成要素の動作について図１
０〜図１２を用いて説明する。
の、データ読み出し時の各構成要素の動作について図１
０〜図１２を用いて説明する。
【０００７】図１０は従来の不揮発性半導体メモリのデ
ータ読み出し時の各構成要素の関係を示すブロック図で
あり、図１１は図１０に示した不揮発性半導体メモリの
メモリセルの構造を示す断面図である。また、図１２は
図１０に示したリファレンスセルのＩＤ−Ｖｃｇ特性を
示すグラフである。なお、図１１に示した断面構造のう
ち、点線で囲まれた領域が１つのメモリセルＭＣの構造
を示している。
ータ読み出し時の各構成要素の関係を示すブロック図で
あり、図１１は図１０に示した不揮発性半導体メモリの
メモリセルの構造を示す断面図である。また、図１２は
図１０に示したリファレンスセルのＩＤ−Ｖｃｇ特性を
示すグラフである。なお、図１１に示した断面構造のう
ち、点線で囲まれた領域が１つのメモリセルＭＣの構造
を示している。
【０００８】図１０において、データ読み出し時には、
まず、Ｘ−メインデコーダ２０及びＸ−プリデコーダ３
０によってデータを読み出すメモリセルＭＣに対応した
ワード線ＷＬが選択され、選択されたワード線ＷＬに対
して読出電圧発生回路１００からゲート電圧Ｖｃｇが印
加される。
まず、Ｘ−メインデコーダ２０及びＸ−プリデコーダ３
０によってデータを読み出すメモリセルＭＣに対応した
ワード線ＷＬが選択され、選択されたワード線ＷＬに対
して読出電圧発生回路１００からゲート電圧Ｖｃｇが印
加される。
【０００９】このとき、カラムセレクタ４０によって選
択されたビット線ＢＬには、選択されたメモリセルＭＣ
のオン／オフ状態に応じたビット線電位Ｖｂが発生し、
ビット線電位Ｖｂは、負荷トランジスタＱ４によって増
幅され、読み出し電圧Ｖｓとしてセンスアンプ８０の一
方の入力端子に入力される。
択されたビット線ＢＬには、選択されたメモリセルＭＣ
のオン／オフ状態に応じたビット線電位Ｖｂが発生し、
ビット線電位Ｖｂは、負荷トランジスタＱ４によって増
幅され、読み出し電圧Ｖｓとしてセンスアンプ８０の一
方の入力端子に入力される。
【００１０】なお、トランジスタＱ５は制御回路１１０
から出力されるプリチャージ制御信号ＰＲＥＣにより制
御され、ビット線ＢＬに対してプリチャージを行うとき
にオンにされる。また、トランジスタＱ６は、データの
読み出し終了後、制御回路１１０から出力されるディス
チャージ制御信号ＤＩＳによりオンにされ、ビット線電
位Ｖｂ及び読み出し電圧Ｖｓをそれぞれ接地電位ＧＮＤ
にディスチャージする。
から出力されるプリチャージ制御信号ＰＲＥＣにより制
御され、ビット線ＢＬに対してプリチャージを行うとき
にオンにされる。また、トランジスタＱ６は、データの
読み出し終了後、制御回路１１０から出力されるディス
チャージ制御信号ＤＩＳによりオンにされ、ビット線電
位Ｖｂ及び読み出し電圧Ｖｓをそれぞれ接地電位ＧＮＤ
にディスチャージする。
【００１１】一方、リファレンス電圧発生回路９０が有
するリファレンスセルＲＣ３には、リファレンスセル制
御電圧発生回路９３からリファレンスセル制御電圧Ｖｒ
ｅｆｇが印加される。このとき、リファレンスセルＲＣ
３に流れる電流ＩＤが負荷トランジスタＱ１によって電
圧に変換され、リファレンス電圧Ｖｒｅｆとしてセンス
アンプ８の他方の入力端子に入力される。
するリファレンスセルＲＣ３には、リファレンスセル制
御電圧発生回路９３からリファレンスセル制御電圧Ｖｒ
ｅｆｇが印加される。このとき、リファレンスセルＲＣ
３に流れる電流ＩＤが負荷トランジスタＱ１によって電
圧に変換され、リファレンス電圧Ｖｒｅｆとしてセンス
アンプ８の他方の入力端子に入力される。
【００１２】センスアンプ８０は差動増幅器で構成さ
れ、読み出し電圧Ｖｓ及びリファレンス電圧Ｖｒｅｆの
差を増幅し、メモリセルＭＣに記録されたデータを再生
する。なお、トランジスタＱ２はトランジスタＱ５と同
様にプリチャージ時に用いられ、トランジスタＱ３はト
ランジスタＱ６と同様にリファレンスセルＲＣ３の出力
電圧及びリファレンス電圧Ｖｒｅｆをそれぞれ接地電位
ＧＮＤにディスチャージする。また、リファレンスセル
ＲＣ３は、その電気的特性がメモリセルＭＣと同一にな
るようにメモリセルＭＣと同一の構造で形成される。
れ、読み出し電圧Ｖｓ及びリファレンス電圧Ｖｒｅｆの
差を増幅し、メモリセルＭＣに記録されたデータを再生
する。なお、トランジスタＱ２はトランジスタＱ５と同
様にプリチャージ時に用いられ、トランジスタＱ３はト
ランジスタＱ６と同様にリファレンスセルＲＣ３の出力
電圧及びリファレンス電圧Ｖｒｅｆをそれぞれ接地電位
ＧＮＤにディスチャージする。また、リファレンスセル
ＲＣ３は、その電気的特性がメモリセルＭＣと同一にな
るようにメモリセルＭＣと同一の構造で形成される。
【００１３】図１１において、メモリセルＭＣは、ソー
ス３、ドレイン４、浮遊ゲート２、及び制御ゲート１を
備えたＭＯＳトランジスタによって構成され、上述した
ように浮遊ゲート２に電子を注入することでデータの書
き込みが行われ、浮遊ゲート２から電子が引き抜かれる
ことでデータの消去が行われる。
ス３、ドレイン４、浮遊ゲート２、及び制御ゲート１を
備えたＭＯＳトランジスタによって構成され、上述した
ように浮遊ゲート２に電子を注入することでデータの書
き込みが行われ、浮遊ゲート２から電子が引き抜かれる
ことでデータの消去が行われる。
【００１４】なお、図１１では図示していないが、浮遊
ゲート２と制御ゲート１の間、及び浮遊ゲート２とソー
ス３及びドレイン４の間はそれぞれ酸化膜によって絶縁
されている。
ゲート２と制御ゲート１の間、及び浮遊ゲート２とソー
ス３及びドレイン４の間はそれぞれ酸化膜によって絶縁
されている。
【００１５】ところで、センスアンプ８０で読み出し電
圧Ｖｓとリファレンス電圧Ｖｒｅｆとを確実に比較する
ためには（読み出しマージンを確保するため）、リファ
レンスセルＲＣ３のＩＤ−Ｖｃｇ特性を、メモリセルＭ
Ｃがオン状態のときのＩＤ−Ｖｃｇ特性ＩＭＣ”１”と
メモリセルＭＣがオフ状態のときのＩＤ−Ｖｃｇ特性Ｉ
ＭＣ”０”のほぼ中間の特性ＩＲＣ３にすればよい（図
１２参照）。
圧Ｖｓとリファレンス電圧Ｖｒｅｆとを確実に比較する
ためには（読み出しマージンを確保するため）、リファ
レンスセルＲＣ３のＩＤ−Ｖｃｇ特性を、メモリセルＭ
Ｃがオン状態のときのＩＤ−Ｖｃｇ特性ＩＭＣ”１”と
メモリセルＭＣがオフ状態のときのＩＤ−Ｖｃｇ特性Ｉ
ＭＣ”０”のほぼ中間の特性ＩＲＣ３にすればよい（図
１２参照）。
【００１６】ここで、リファレンスセルＲＣ３のＩＤ−
Ｖｃｇ特性を図１２に示したＩＲＣ３にするためには、
リファレンスセルＲＣ３のしきい値電圧を、メモリセル
ＭＣがオン状態のときのしきい値電圧とメモリセルＭＣ
がオフ状態のときのしきい値電圧とのほぼ中間の値に設
定し、データ読み出し時は、リファレンスセル制御電圧
発生回路９３の出力電圧Ｖｒｅｆｇを、メモリセルＭＣ
に印加されるゲート電圧Ｖｃｇと同じ値に設定すればよ
い。
Ｖｃｇ特性を図１２に示したＩＲＣ３にするためには、
リファレンスセルＲＣ３のしきい値電圧を、メモリセル
ＭＣがオン状態のときのしきい値電圧とメモリセルＭＣ
がオフ状態のときのしきい値電圧とのほぼ中間の値に設
定し、データ読み出し時は、リファレンスセル制御電圧
発生回路９３の出力電圧Ｖｒｅｆｇを、メモリセルＭＣ
に印加されるゲート電圧Ｖｃｇと同じ値に設定すればよ
い。
【００１７】また、リファレンスセルＲＣ３の浮遊ゲー
トから、メモリセルＭＣのオン状態と同じように電子を
引き抜き、データ読み出し時は、リファレンスセル制御
電圧発生回路９３の出力電圧Ｖｒｅｆｇを変化させるこ
とにより、リファレンスセルＲＣ３のＩＤ−Ｖｃｇ特性
を制御してもよい。
トから、メモリセルＭＣのオン状態と同じように電子を
引き抜き、データ読み出し時は、リファレンスセル制御
電圧発生回路９３の出力電圧Ｖｒｅｆｇを変化させるこ
とにより、リファレンスセルＲＣ３のＩＤ−Ｖｃｇ特性
を制御してもよい。
【００１８】次に、従来のリファレンスセル制御電圧発
生回路の構成について図１３及び図１４を用いて説明す
る。
生回路の構成について図１３及び図１４を用いて説明す
る。
【００１９】図１３は図１０に示したリファレンスセル
制御電圧発生回路の第１従来例の構成を示す回路図であ
り、図１４は図１０に示したリファレンスセル制御電圧
発生回路の第２従来例の構成を示す回路図である。
制御電圧発生回路の第１従来例の構成を示す回路図であ
り、図１４は図１０に示したリファレンスセル制御電圧
発生回路の第２従来例の構成を示す回路図である。
【００２０】図１３において、第１従来例のリファレン
スセル制御電圧発生回路９３は、リファレンス制御電圧
発生信号ＶＵＰで制御されるトランジスタＱ１０と、抵
抗器Ｒ１及び抵抗器Ｒ２とによって構成され、リファレ
ンスセル制御電圧Ｖｒｅｆｇは、トランジスタＱ１０を
介して与えられた外部電源電圧Ｖｃｃを抵抗器Ｒ１及び
抵抗器Ｒ２によって分割することで生成される。
スセル制御電圧発生回路９３は、リファレンス制御電圧
発生信号ＶＵＰで制御されるトランジスタＱ１０と、抵
抗器Ｒ１及び抵抗器Ｒ２とによって構成され、リファレ
ンスセル制御電圧Ｖｒｅｆｇは、トランジスタＱ１０を
介して与えられた外部電源電圧Ｖｃｃを抵抗器Ｒ１及び
抵抗器Ｒ２によって分割することで生成される。
【００２１】図１４において、第２従来例のリファレン
スセル制御電圧発生回路９４は、リファレンス制御電圧
発生信号ＶＵＰで制御されるトランジスタＱ１１と、抵
抗器Ｒ３及び抵抗器Ｒ４とによって構成され、リファレ
ンスセル制御電圧Ｖｒｅｆｇは、トランジスタＱ１１を
介して与えられたゲート電圧Ｖｃｇを抵抗器Ｒ３及び抵
抗器Ｒ４によって分割することで生成される。
スセル制御電圧発生回路９４は、リファレンス制御電圧
発生信号ＶＵＰで制御されるトランジスタＱ１１と、抵
抗器Ｒ３及び抵抗器Ｒ４とによって構成され、リファレ
ンスセル制御電圧Ｖｒｅｆｇは、トランジスタＱ１１を
介して与えられたゲート電圧Ｖｃｇを抵抗器Ｒ３及び抵
抗器Ｒ４によって分割することで生成される。
【００２２】ここで、図１３に示すような回路構成で
は、外部電源電圧Ｖｃｃ及びメモリセルＭＣに印加する
ゲート電圧Ｖｃｇが変動したときに、メモリセルＭＣ及
びリファレンスセルＲＣ３の電流がそれぞれ別々に変動
し、センスアンプ８０の読み出しマージンが狭くなる問
題がある。
は、外部電源電圧Ｖｃｃ及びメモリセルＭＣに印加する
ゲート電圧Ｖｃｇが変動したときに、メモリセルＭＣ及
びリファレンスセルＲＣ３の電流がそれぞれ別々に変動
し、センスアンプ８０の読み出しマージンが狭くなる問
題がある。
【００２３】そこで、図１４に示すリファレンスセル制
御電圧発生回路９４では、図１３に示したリファレンス
セル制御電圧発生回路９３の問題点を回避するため、ゲ
ート電圧Ｖｃｇを抵抗器Ｒ３及び抵抗器Ｒ４によって分
割してリファレンスセル制御電圧Ｖｒｅｆｇを生成して
いる。このようにすることで、メモリセルＭＣ及びリフ
ァレンスセルＲＣ３の電流は同じ電圧（ゲート電圧Ｖｃ
ｇ）の変動にのみ影響され、別々に変動することが抑制
される。
御電圧発生回路９４では、図１３に示したリファレンス
セル制御電圧発生回路９３の問題点を回避するため、ゲ
ート電圧Ｖｃｇを抵抗器Ｒ３及び抵抗器Ｒ４によって分
割してリファレンスセル制御電圧Ｖｒｅｆｇを生成して
いる。このようにすることで、メモリセルＭＣ及びリフ
ァレンスセルＲＣ３の電流は同じ電圧（ゲート電圧Ｖｃ
ｇ）の変動にのみ影響され、別々に変動することが抑制
される。
【００２４】なお、図１１に示すメモリセルＭＣでは、
制御ゲート１と浮遊ゲート２のカップリング容量をＣＣ
Ｆとし、ソース３、ドレイン４が形成される基板と浮遊
ゲート２のカップリング容量をＣＡＬＬとしたとき、そ
のレシオは０．６＝ＣＡＬＬ／／ＣＣＦであるとする。
すなわち制御ゲートに５Ｖが印加されたとき、浮遊ゲー
トには約３．０Ｖの電圧が印加される。
制御ゲート１と浮遊ゲート２のカップリング容量をＣＣ
Ｆとし、ソース３、ドレイン４が形成される基板と浮遊
ゲート２のカップリング容量をＣＡＬＬとしたとき、そ
のレシオは０．６＝ＣＡＬＬ／／ＣＣＦであるとする。
すなわち制御ゲートに５Ｖが印加されたとき、浮遊ゲー
トには約３．０Ｖの電圧が印加される。
【００２５】このとき、リファレンスセルＲＣ３に流れ
る電流ＩＤを、メモリセルＭＣがオン状態のときの電流
とメモリセルＭＣがオフ状態のときの電流のほぼ中間の
電流にするためには、リファレンス制御電圧Ｖｒｅｆｇ
を１．５０Ｖに設定すればよい。また、図１４に示す回
路をリファレンスセル制御電圧発生回路に採用した場
合、抵抗器Ｒ３及び抵抗器Ｒ４の比はＲ３：Ｒ４＝７：
３となる。
る電流ＩＤを、メモリセルＭＣがオン状態のときの電流
とメモリセルＭＣがオフ状態のときの電流のほぼ中間の
電流にするためには、リファレンス制御電圧Ｖｒｅｆｇ
を１．５０Ｖに設定すればよい。また、図１４に示す回
路をリファレンスセル制御電圧発生回路に採用した場
合、抵抗器Ｒ３及び抵抗器Ｒ４の比はＲ３：Ｒ４＝７：
３となる。
【００２６】
【発明が解決しようとする課題】しかしながら上記した
ような従来の不揮発性半導体メモリでは、リファレンス
セルのしきい値電圧を制御するためには、リファレンス
セルに対してメモリセルと同様に消去あるいは書き込み
動作を行う必要があり、その制御が繁雑になるという問
題があった。
ような従来の不揮発性半導体メモリでは、リファレンス
セルのしきい値電圧を制御するためには、リファレンス
セルに対してメモリセルと同様に消去あるいは書き込み
動作を行う必要があり、その制御が繁雑になるという問
題があった。
【００２７】また、リファレンスセルが浮遊ゲートを持
つため、データの読み出し毎にリファレンスセルに電流
が流れ、浮遊ゲートに電子が注入されて、しきい値電圧
が上昇する読み出しディスターブが発生する。このと
き、リファレンスセルのＩＤ−Ｖｃｇ特性は図１２に示
したＩＲＣ３’になる。
つため、データの読み出し毎にリファレンスセルに電流
が流れ、浮遊ゲートに電子が注入されて、しきい値電圧
が上昇する読み出しディスターブが発生する。このと
き、リファレンスセルのＩＤ−Ｖｃｇ特性は図１２に示
したＩＲＣ３’になる。
【００２８】図１５に示すように、読み出しディスター
ブが発生する前のリファレンス電圧Ｖｒｅｆは、メモリ
セルＭＣがオン状態のときの読み出し電位Ｖｓ（ｏｎ）
とオフ状態のときの読み出し電位Ｖｓ（ｏｆｆ）の、ほ
ぼ中間の電位Ｖｒｅｆ（０）になる。
ブが発生する前のリファレンス電圧Ｖｒｅｆは、メモリ
セルＭＣがオン状態のときの読み出し電位Ｖｓ（ｏｎ）
とオフ状態のときの読み出し電位Ｖｓ（ｏｆｆ）の、ほ
ぼ中間の電位Ｖｒｅｆ（０）になる。
【００２９】しかしながら、読み出しディスターブが発
生した後のリファレンス電圧Ｖｒｅｆは、リファレンス
セルＲＣ３のしきい値電圧が上昇してリファレンスセル
ＲＣ３に流れる電流が減少するため、Ｖｒｅｆ（０）よ
りも高い電圧Ｖｒｅｆ（１）になる。したがって、従来
の不揮発性半導体メモリではセンスアンプの読み出しマ
ージンが劣化するという問題があった。
生した後のリファレンス電圧Ｖｒｅｆは、リファレンス
セルＲＣ３のしきい値電圧が上昇してリファレンスセル
ＲＣ３に流れる電流が減少するため、Ｖｒｅｆ（０）よ
りも高い電圧Ｖｒｅｆ（１）になる。したがって、従来
の不揮発性半導体メモリではセンスアンプの読み出しマ
ージンが劣化するという問題があった。
【００３０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、データ
読み出し時の、センスアンプの読み出しマージンの劣化
を防止し、信頼性を高めた不揮発性半導体メモリを提供
することを目的とする。
る問題点を解決するためになされたものであり、データ
読み出し時の、センスアンプの読み出しマージンの劣化
を防止し、信頼性を高めた不揮発性半導体メモリを提供
することを目的とする。
【００３１】
【課題を解決するための手段】上記目的を達成するため
本発明の不揮発性半導体メモリは、浮遊ゲート及び制御
ゲートを有するＭＯＳトランジスタからなるメモリセル
と、データ読み出し時に、前記メモリセルから出力され
る読み出し電圧と所定の基準電圧とを比較し、該メモリ
セルに記録されたデータを再生するセンスアンプと、前
記メモリセルと同一構造のリファレンスセル、及び前記
リファレンスセルに印加するリファレンスセル制御電圧
を発生するリファレンスセル制御電圧発生回路を備え、
前記リファレンスセルの出力から前記基準電圧を発生す
るリファレンス電圧発生回路と、を有する不揮発性半導
体メモリにおいて、前記リファレンスセルの浮遊ゲート
と制御ゲートが短絡され、 前記リファレンスセル制御電
圧発生回路が、前記メモリセルに印加されるゲート電圧
を所定の抵抗比で分割して前記リファレンスセル制御電
圧として出力する、直列に接続された複数の分割用抵抗
器を有する構成である。
本発明の不揮発性半導体メモリは、浮遊ゲート及び制御
ゲートを有するＭＯＳトランジスタからなるメモリセル
と、データ読み出し時に、前記メモリセルから出力され
る読み出し電圧と所定の基準電圧とを比較し、該メモリ
セルに記録されたデータを再生するセンスアンプと、前
記メモリセルと同一構造のリファレンスセル、及び前記
リファレンスセルに印加するリファレンスセル制御電圧
を発生するリファレンスセル制御電圧発生回路を備え、
前記リファレンスセルの出力から前記基準電圧を発生す
るリファレンス電圧発生回路と、を有する不揮発性半導
体メモリにおいて、前記リファレンスセルの浮遊ゲート
と制御ゲートが短絡され、 前記リファレンスセル制御電
圧発生回路が、前記メモリセルに印加されるゲート電圧
を所定の抵抗比で分割して前記リファレンスセル制御電
圧として出力する、直列に接続された複数の分割用抵抗
器を有する構成である。
【００３２】また、浮遊ゲート及び制御ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、 データ読み
出し時に、前記メモリセルから出力される読み出し電圧
と所定の基準電圧とを比較し、該メモリセルに記録され
たデータを再生するセンスアンプと、 前記メモリセルと
同一構造のリファレンスセル、及び前記リファレンスセ
ルに印加するリファレンスセル制御電圧を発生するリフ
ァレンスセル制御電圧発生回路を備え、前記リファレン
スセルの出力から前記基準電圧を発生するリファレンス
電圧発生回路と、を有する不揮発性半導体メモリにおい
て、 前記リファレンスセルの浮遊ゲートと制御ゲートが
短絡され、 前記リファレンスセル制御電圧発生回路が、
前記メモリセルに印加されるゲート電圧を所定の容量比
で分割して前記リファレンスセル制御電圧として出力す
る、直列に接続された複数の分割用コンデンサを有する
構成である。
ＭＯＳトランジスタからなるメモリセルと、 データ読み
出し時に、前記メモリセルから出力される読み出し電圧
と所定の基準電圧とを比較し、該メモリセルに記録され
たデータを再生するセンスアンプと、 前記メモリセルと
同一構造のリファレンスセル、及び前記リファレンスセ
ルに印加するリファレンスセル制御電圧を発生するリフ
ァレンスセル制御電圧発生回路を備え、前記リファレン
スセルの出力から前記基準電圧を発生するリファレンス
電圧発生回路と、を有する不揮発性半導体メモリにおい
て、 前記リファレンスセルの浮遊ゲートと制御ゲートが
短絡され、 前記リファレンスセル制御電圧発生回路が、
前記メモリセルに印加されるゲート電圧を所定の容量比
で分割して前記リファレンスセル制御電圧として出力す
る、直列に接続された複数の分割用コンデンサを有する
構成である。
【００３３】このとき、前記分割用コンデンサは、前記
メモリセルの制御ゲート及び浮遊ゲートと同一の構造か
ら成る２つの電極と該２つの電極に挟まれた絶縁膜とに
よって構成される第１のコンデンサと、前記メモリセル
の浮遊ゲート及びソース、ドレインを含む基板と同一の
構造から成る２つの電極と該２つの電極に挟まれた絶縁
膜とによって構成される第２のコンデンサと、を有して
いてもよく、前記メモリセルの制御ゲート及び浮遊ゲー
トと同一の構造から成る２つの電極と該２つの電極に挟
まれた絶縁膜とによって構成される第１のコンデンサ
と、前記リファレンスセルの浮遊ゲート及びソース、ド
レインを含む基板から成る２つの電極と該２つの電極に
挟まれたゲート酸化膜によって構成される第２のコンデ
ンサと、を有していてもよい。
メモリセルの制御ゲート及び浮遊ゲートと同一の構造か
ら成る２つの電極と該２つの電極に挟まれた絶縁膜とに
よって構成される第１のコンデンサと、前記メモリセル
の浮遊ゲート及びソース、ドレインを含む基板と同一の
構造から成る２つの電極と該２つの電極に挟まれた絶縁
膜とによって構成される第２のコンデンサと、を有して
いてもよく、前記メモリセルの制御ゲート及び浮遊ゲー
トと同一の構造から成る２つの電極と該２つの電極に挟
まれた絶縁膜とによって構成される第１のコンデンサ
と、前記リファレンスセルの浮遊ゲート及びソース、ド
レインを含む基板から成る２つの電極と該２つの電極に
挟まれたゲート酸化膜によって構成される第２のコンデ
ンサと、を有していてもよい。
【００３４】上記のように構成された不揮発性半導体メ
モリは、リファレンスセルがメモリセルと同様に浮遊ゲ
ート及び制御ゲートをもち、その浮遊ゲートと制御ゲー
トを短絡することにより、読み出し時に浮遊ゲートに対
して電子が注入されないため（制御ゲートに吸収され
る）、読み出しディスターブが発生しなくなる。
モリは、リファレンスセルがメモリセルと同様に浮遊ゲ
ート及び制御ゲートをもち、その浮遊ゲートと制御ゲー
トを短絡することにより、読み出し時に浮遊ゲートに対
して電子が注入されないため（制御ゲートに吸収され
る）、読み出しディスターブが発生しなくなる。
【００３５】また、リファレンスセル制御電圧発生回路
が複数の分割用コンデンサを有し、分割用コンデンサに
よってメモリセルに印加されるゲート電圧を所定の容量
比で分割し、リファレンスセル制御電圧として出力する
ことで、メモリセルに印加されるゲート電圧が変動した
場合、その変動に応じてリファレンスセル制御電圧も同
様の比率で変動する。
が複数の分割用コンデンサを有し、分割用コンデンサに
よってメモリセルに印加されるゲート電圧を所定の容量
比で分割し、リファレンスセル制御電圧として出力する
ことで、メモリセルに印加されるゲート電圧が変動した
場合、その変動に応じてリファレンスセル制御電圧も同
様の比率で変動する。
【００３６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３７】（第１の実施の形態）本実施の形態の不揮
発性半導体メモリは、リファレンス電圧発生回路が有す
るリファレンスセルの浮遊ゲート及び制御ゲートを短絡
した点が従来の構成と異なっている、その他の構成は従
来と同様である。
発性半導体メモリは、リファレンス電圧発生回路が有す
るリファレンスセルの浮遊ゲート及び制御ゲートを短絡
した点が従来の構成と異なっている、その他の構成は従
来と同様である。
【００３８】図１は本発明の不揮発性半導体メモリのデ
ータ読み出し時の各構成要素の関係を示すブロック図で
あり、図２は図１に示したリファレンス電圧発生回路が
有するリファレンスセルの構造を示す断面図である。ま
た、図３は図１に示したリファレンス電圧発生回路が有
するリファレンスセルのＩＤ−Ｖｃｇ特性を示すグラフ
であり、図４は本発明の不揮発性半導体メモリの第１の
実施の形態のデータ読み出し時の読み出し電圧Ｖｓとリ
ファレンス電圧Ｖｒｅｆの様子を示す波形図である。
ータ読み出し時の各構成要素の関係を示すブロック図で
あり、図２は図１に示したリファレンス電圧発生回路が
有するリファレンスセルの構造を示す断面図である。ま
た、図３は図１に示したリファレンス電圧発生回路が有
するリファレンスセルのＩＤ−Ｖｃｇ特性を示すグラフ
であり、図４は本発明の不揮発性半導体メモリの第１の
実施の形態のデータ読み出し時の読み出し電圧Ｖｓとリ
ファレンス電圧Ｖｒｅｆの様子を示す波形図である。
【００３９】本実施の形態のリファレンスセルＲＣ１は
メモリセルＭＣと同様に浮遊ゲート２及び制御ゲート１
をそれぞれ備え、図２に示すように浮遊ゲート２と制御
ゲート１をコンタクト５で短絡する。
メモリセルＭＣと同様に浮遊ゲート２及び制御ゲート１
をそれぞれ備え、図２に示すように浮遊ゲート２と制御
ゲート１をコンタクト５で短絡する。
【００４０】ここで、リファレンスセルＲＣ１の浮遊ゲ
ート２からみたＭＯＳトランジスタはメモリセルＭＣと
同一の構造であり、浮遊ゲート２からみたＭＯＳトラン
ジスタのＩＤ−Ｖｃｇ特性はメモリセルＭＣのそれと同
一であるため、リファレンスセルＲＣ１のゲート電圧Ｖ
ｒｅｆｇを制御することにより、リファレンスセルＲＣ
１のＩＤ−Ｖｃｇ特性を、図３に示すようにオン状態の
メモリセルＭＣのＩＤ−Ｖｃｇ特性とオフ状態のメモリ
セルＭＣのＩＤ−Ｖｃｇ特性のほぼ中間の特性に設定す
ることができる。
ート２からみたＭＯＳトランジスタはメモリセルＭＣと
同一の構造であり、浮遊ゲート２からみたＭＯＳトラン
ジスタのＩＤ−Ｖｃｇ特性はメモリセルＭＣのそれと同
一であるため、リファレンスセルＲＣ１のゲート電圧Ｖ
ｒｅｆｇを制御することにより、リファレンスセルＲＣ
１のＩＤ−Ｖｃｇ特性を、図３に示すようにオン状態の
メモリセルＭＣのＩＤ−Ｖｃｇ特性とオフ状態のメモリ
セルＭＣのＩＤ−Ｖｃｇ特性のほぼ中間の特性に設定す
ることができる。
【００４１】また、図１に示すように、リファレンスセ
ルＲＣ１では浮遊ゲート２と制御ゲート１が短絡されて
いるため、読み出し時に浮遊ゲート２に対して電子が注
入されなくなり（制御ゲート１に吸収される）、読み出
しディスターブが発生しない。
ルＲＣ１では浮遊ゲート２と制御ゲート１が短絡されて
いるため、読み出し時に浮遊ゲート２に対して電子が注
入されなくなり（制御ゲート１に吸収される）、読み出
しディスターブが発生しない。
【００４２】したがって、図４に示すように、リファレ
ンス電圧Ｖｒｅｆは、常にメモリセルＭＣがオン状態の
ときの読み出し電圧Ｖｓ（ｏｎ）とオフ状態のときの読
み出し電圧Ｖｓ（ｏｆｆ）の中間の電圧に設定され、セ
ンスアンプの読み出しマージンの劣化が防止される。
ンス電圧Ｖｒｅｆは、常にメモリセルＭＣがオン状態の
ときの読み出し電圧Ｖｓ（ｏｎ）とオフ状態のときの読
み出し電圧Ｖｓ（ｏｆｆ）の中間の電圧に設定され、セ
ンスアンプの読み出しマージンの劣化が防止される。
【００４３】（第２の実施の形態）次に、本発明の第２
の実施の形態について図面を参照して説明する。
の実施の形態について図面を参照して説明する。
【００４４】本実施の形態の不揮発性半導体メモリは、
リファレンスセル制御電圧発生回路の構成が従来と異な
っている。その他の構成は従来と同様であるため、その
説明は省略する。
リファレンスセル制御電圧発生回路の構成が従来と異な
っている。その他の構成は従来と同様であるため、その
説明は省略する。
【００４５】図１４に示したように、リファレンスセル
制御電圧Ｖｒｅｆｇを２つの抵抗器を用いて発生させる
場合、ゲート電圧Ｖｃｇを出力する読出電圧発生回路１
０からは電流が定常的に出力されることになる。したが
って、読出電圧発生回路１０の電流駆動能力に余裕を持
たせる必要が生じ、その回路規模が増大する。
制御電圧Ｖｒｅｆｇを２つの抵抗器を用いて発生させる
場合、ゲート電圧Ｖｃｇを出力する読出電圧発生回路１
０からは電流が定常的に出力されることになる。したが
って、読出電圧発生回路１０の電流駆動能力に余裕を持
たせる必要が生じ、その回路規模が増大する。
【００４６】また、ゲート電圧Ｖｃｇが変動したとき、
メモリセルＭＣの浮遊ゲート２には制御ゲート１との間
のカップリング容量ＣＣＦを介してその変動が印加され
る。一方、リファレンスセルＲＣ１の浮遊ゲート２に
は、抵抗器で分割された電圧変動がそのまま印加され
る。したがって、両者のゲート電圧の変動にずれが生
じ、センスアンプの読み出しマージンが劣化する可能性
がある。
メモリセルＭＣの浮遊ゲート２には制御ゲート１との間
のカップリング容量ＣＣＦを介してその変動が印加され
る。一方、リファレンスセルＲＣ１の浮遊ゲート２に
は、抵抗器で分割された電圧変動がそのまま印加され
る。したがって、両者のゲート電圧の変動にずれが生
じ、センスアンプの読み出しマージンが劣化する可能性
がある。
【００４７】本実施の形態は、これらの問題点を解決す
るために、リファレンスセル制御電圧発生回路を図５に
示すような回路で構成する。
るために、リファレンスセル制御電圧発生回路を図５に
示すような回路で構成する。
【００４８】図５は本発明の不揮発性半導体メモリの第
２の実施の形態の構成を示す図であり、リファレンスセ
ル制御電圧発生回路の構成を示す回路図である。
２の実施の形態の構成を示す図であり、リファレンスセ
ル制御電圧発生回路の構成を示す回路図である。
【００４９】図５において、本実施の形態のリファレン
スセル制御電圧発生回路９２は、コンデンサＣ１とコン
デンサＣ２とによってゲート電圧Ｖｃｇを分割すること
によりリファレンスセル制御電圧Ｖｒｅｆｇを発生す
る。このようにすると、メモリセルＭＣと同様に、リフ
ァレンスセルＲＣ１の浮遊ゲート２にはゲート電圧Ｖｃ
ｇの変動がコンデンサＣ１及びコンデンサＣ２を介して
印加される。なお、トランジスタＱ８及びトランジスタ
Ｑ９は、読み出し終了後、コンデンサＣ１及びコンデン
サＣ２の各電極を接地電位ＧＮＤにディスチャージする
ためのものである。
スセル制御電圧発生回路９２は、コンデンサＣ１とコン
デンサＣ２とによってゲート電圧Ｖｃｇを分割すること
によりリファレンスセル制御電圧Ｖｒｅｆｇを発生す
る。このようにすると、メモリセルＭＣと同様に、リフ
ァレンスセルＲＣ１の浮遊ゲート２にはゲート電圧Ｖｃ
ｇの変動がコンデンサＣ１及びコンデンサＣ２を介して
印加される。なお、トランジスタＱ８及びトランジスタ
Ｑ９は、読み出し終了後、コンデンサＣ１及びコンデン
サＣ２の各電極を接地電位ＧＮＤにディスチャージする
ためのものである。
【００５０】なお、メモリセルＭＣに印加されるゲート
電圧Ｖｃｇを５．０Ｖとしたとき、リファレンスセル制
御電圧Ｖｒｅｆｇを１．５Ｖにするためには、コンデン
サＣ１とコンデンサＣ２の容量比をＣ１：Ｃ２＝３：７
に設定すればよい。
電圧Ｖｃｇを５．０Ｖとしたとき、リファレンスセル制
御電圧Ｖｒｅｆｇを１．５Ｖにするためには、コンデン
サＣ１とコンデンサＣ２の容量比をＣ１：Ｃ２＝３：７
に設定すればよい。
【００５１】次に、コンデンサＣ１とコンデンサＣ２の
形成方法について図６〜図８を用いて説明する。
形成方法について図６〜図８を用いて説明する。
【００５２】図６は図５に示したリファレンスセル制御
電圧発生回路のコンデンサＣ１及びコンデンサＣ２の形
成方法の一例を示す断面図であり、図７は図５に示した
リファレンスセル制御電圧発生回路のコンデンサＣ１及
びコンデンサＣ２の形成方法の他の例を示す断面図であ
る。また、図８は図５に示したリファレンスセル制御電
圧発生回路から出力されるリファレンスセル制御電圧の
様子を示す波形図である。
電圧発生回路のコンデンサＣ１及びコンデンサＣ２の形
成方法の一例を示す断面図であり、図７は図５に示した
リファレンスセル制御電圧発生回路のコンデンサＣ１及
びコンデンサＣ２の形成方法の他の例を示す断面図であ
る。また、図８は図５に示したリファレンスセル制御電
圧発生回路から出力されるリファレンスセル制御電圧の
様子を示す波形図である。
【００５３】図２に示したように、リファレンスセルＲ
Ｃ１は、浮遊ゲート２と制御ゲート１とがコンタクト５
によって短絡されている。ここで、浮遊ゲート２とソー
ス３、ドレイン４が形成される基板との間にはゲート酸
化膜があるため、浮遊ゲート２、基板、及びゲート酸化
膜によってコンデンサＣ２２が形成される。そこで、こ
のコンデンサＣ２２を図５に示したコンデンサＣ２とし
て用いる。また、図６に示すようにフィールド上にメモ
リセルＭＣと同じ構造でセルを形成すると、その浮遊ゲ
ート２、制御ゲート１、及び浮遊ゲート２と制御ゲート
１に挟まれる酸化膜によってコンデンサＣ１１が形成さ
れる。このコンデンサＣ１１を図５に示したコンデンサ
Ｃ１として用いる。
Ｃ１は、浮遊ゲート２と制御ゲート１とがコンタクト５
によって短絡されている。ここで、浮遊ゲート２とソー
ス３、ドレイン４が形成される基板との間にはゲート酸
化膜があるため、浮遊ゲート２、基板、及びゲート酸化
膜によってコンデンサＣ２２が形成される。そこで、こ
のコンデンサＣ２２を図５に示したコンデンサＣ２とし
て用いる。また、図６に示すようにフィールド上にメモ
リセルＭＣと同じ構造でセルを形成すると、その浮遊ゲ
ート２、制御ゲート１、及び浮遊ゲート２と制御ゲート
１に挟まれる酸化膜によってコンデンサＣ１１が形成さ
れる。このコンデンサＣ１１を図５に示したコンデンサ
Ｃ１として用いる。
【００５４】また、図７に示すように、フィールド上に
メモリセルＭＣと同じ構造のセルを形成し、そのソース
３及びドレイン４をそれぞれ基板と同電位にする。この
とき、基板、浮遊ゲート２、及び基板と浮遊ゲート２と
に挟まれる酸化膜とによってコンデンサＣ２２２が形成
される。また、浮遊ゲート２、制御ゲート１、及び浮遊
ゲート２と制御ゲート１に挟まれる酸化膜によってコン
デンサＣ１１１が形成される。このコンデンサＣ２２２
を図５に示したコンデンサＣ２として用い、コンデンサ
Ｃ１１１を図５に示したコンデンサＣ１として用いても
よい。
メモリセルＭＣと同じ構造のセルを形成し、そのソース
３及びドレイン４をそれぞれ基板と同電位にする。この
とき、基板、浮遊ゲート２、及び基板と浮遊ゲート２と
に挟まれる酸化膜とによってコンデンサＣ２２２が形成
される。また、浮遊ゲート２、制御ゲート１、及び浮遊
ゲート２と制御ゲート１に挟まれる酸化膜によってコン
デンサＣ１１１が形成される。このコンデンサＣ２２２
を図５に示したコンデンサＣ２として用い、コンデンサ
Ｃ１１１を図５に示したコンデンサＣ１として用いても
よい。
【００５５】ここで、コンデンサＣ１及びコンデンサＣ
２を用いてリファレンスセル制御電圧Ｖｒｅｆｇを発生
させたときの読み出し電圧Ｖｓとリファレンス電圧Ｖｒ
ｅｆの様子を図８に示す。
２を用いてリファレンスセル制御電圧Ｖｒｅｆｇを発生
させたときの読み出し電圧Ｖｓとリファレンス電圧Ｖｒ
ｅｆの様子を図８に示す。
【００５６】図８に示すように、ｔ１、及びｔ２の期間
でゲート電圧Ｖｃｇが変動しているが、リファレンスセ
ル制御電圧Ｖｒｅｆｇもゲート電圧Ｖｃｇの変動に応じ
てメモリセルＭＣと同様の比率で変化する。したがっ
て、本実施の形態の不揮発性半導体メモリにおいては、
センスアンプの読み出しマージンの劣化がより防止され
る。
でゲート電圧Ｖｃｇが変動しているが、リファレンスセ
ル制御電圧Ｖｒｅｆｇもゲート電圧Ｖｃｇの変動に応じ
てメモリセルＭＣと同様の比率で変化する。したがっ
て、本実施の形態の不揮発性半導体メモリにおいては、
センスアンプの読み出しマージンの劣化がより防止され
る。
【００５７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５８】リファレンスセルの浮遊ゲート及び制御ゲ
ートが短絡されていることで、読み出し時に浮遊ゲート
に対して電子が注入されないため、読み出しディスター
ブが発生しなくなる。
ートが短絡されていることで、読み出し時に浮遊ゲート
に対して電子が注入されないため、読み出しディスター
ブが発生しなくなる。
【００５９】したがって、センスアンプに入力される基
準電圧は、メモリセルがオン状態のときの読み出し電圧
とオフ状態のときの読み出し電圧の中間の電圧に設定さ
れ、センスアンプの読み出しマージンの劣化が防止され
る。
準電圧は、メモリセルがオン状態のときの読み出し電圧
とオフ状態のときの読み出し電圧の中間の電圧に設定さ
れ、センスアンプの読み出しマージンの劣化が防止され
る。
【００６０】また、リファレンスセル制御電圧発生回路
に、メモリセルに印加されるゲート電圧を所定の容量比
で分割し、リファレンスセル制御電圧として出力する、
直列に接続された複数の分割用コンデンサを有すること
で、メモリセルに印加されるゲート電圧が変動した場
合、その変動に応じてリファレンスセル制御電圧も同様
の比率で変動するため、センスアンプの読み出しマージ
ンの劣化がより防止される。
に、メモリセルに印加されるゲート電圧を所定の容量比
で分割し、リファレンスセル制御電圧として出力する、
直列に接続された複数の分割用コンデンサを有すること
で、メモリセルに印加されるゲート電圧が変動した場
合、その変動に応じてリファレンスセル制御電圧も同様
の比率で変動するため、センスアンプの読み出しマージ
ンの劣化がより防止される。
【図１】本発明の不揮発性半導体メモリのデータ読み出
し時の各構成要素の関係を示すブロック図である。
し時の各構成要素の関係を示すブロック図である。
【図２】図１に示したリファレンス電圧発生回路が有す
るリファレンスセルの構造を示す断面図である。
るリファレンスセルの構造を示す断面図である。
【図３】図１に示したリファレンス電圧発生回路が有す
るリファレンスセルのＩＤ−Ｖｃｇ特性を示すグラフで
ある。
るリファレンスセルのＩＤ−Ｖｃｇ特性を示すグラフで
ある。
【図４】本発明の不揮発性半導体メモリの第１の実施の
形態のデータ読み出し時の読み出し電圧Ｖｓとリファレ
ンス電圧Ｖｒｅｆの様子を示す波形図である。
形態のデータ読み出し時の読み出し電圧Ｖｓとリファレ
ンス電圧Ｖｒｅｆの様子を示す波形図である。
【図５】本発明の不揮発性半導体メモリの第２の実施の
形態の構成を示す図であり、リファレンスセル制御電圧
発生回路の構成を示す回路図である。
形態の構成を示す図であり、リファレンスセル制御電圧
発生回路の構成を示す回路図である。
【図６】図５に示したリファレンスセル制御電圧発生回
路のコンデンサＣ１及びコンデンサＣ２の形成方法の一
例を示す断面図である。
路のコンデンサＣ１及びコンデンサＣ２の形成方法の一
例を示す断面図である。
【図７】図５に示したリファレンスセル制御電圧発生回
路のコンデンサＣ１及びコンデンサＣ２の形成方法の他
の例を示す断面図である。
路のコンデンサＣ１及びコンデンサＣ２の形成方法の他
の例を示す断面図である。
【図８】図５に示したリファレンスセル制御電圧発生回
路から出力されるリファレンスセル制御電圧の様子を示
す波形図である。
路から出力されるリファレンスセル制御電圧の様子を示
す波形図である。
【図９】不揮発性半導体メモリの構成を示すブロック図
である。
である。
【図１０】従来の不揮発性半導体メモリのデータ読み出
し時の各構成要素の関係を示すブロック図である。
し時の各構成要素の関係を示すブロック図である。
【図１１】図１０に示した不揮発性半導体メモリのメモ
リセルの構造を示す断面図である。
リセルの構造を示す断面図である。
【図１２】図１０に示したリファレンスセルのＩＤ−Ｖ
ｃｇ特性を示すグラフである。
ｃｇ特性を示すグラフである。
【図１３】図１０に示したリファレンスセル制御電圧発
生回路の第１従来例の構成を示す回路図である。
生回路の第１従来例の構成を示す回路図である。
【図１４】図１０に示したリファレンスセル制御電圧発
生回路の第２従来例の構成を示す回路図である。
生回路の第２従来例の構成を示す回路図である。
【図１５】従来の不揮発性半導体メモリのデータ読み出
し時の読み出し電圧Ｖｓとリファレンス電圧Ｖｒｅｆの
様子を示す波形図である。
し時の読み出し電圧Ｖｓとリファレンス電圧Ｖｒｅｆの
様子を示す波形図である。
１ 制御ゲート ２ 浮遊ゲート ３ ソース ４ ドレイン ５ コンタクト ９１、９２ リファレンスセル制御電圧発生回路 Ｃ１、Ｃ２、Ｃ１１、Ｃ２２、Ｃ１１１、Ｃ２２２
コンデンサ ＭＣ メモリセル Ｑ１〜Ｑ９ トランジスタ ＲＣ１ リファレンスセル
コンデンサ ＭＣ メモリセル Ｑ１〜Ｑ９ トランジスタ ＲＣ１ リファレンスセル
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 G11C 16/06 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 浮遊ゲート及び制御ゲートを有するＭＯ
Ｓトランジスタからなるメモリセルと、 データ読み出し時に、前記メモリセルから出力される読
み出し電圧と所定の基準電圧とを比較し、該メモリセル
に記録されたデータを再生するセンスアンプと、 前記メモリセルと同一構造のリファレンスセル、及び前
記リファレンスセルに印加するリファレンスセル制御電
圧を発生するリファレンスセル制御電圧発生回路を備
え、前記リファレンスセルの出力から前記基準電圧を発
生するリファレンス電圧発生回路と、 を有する不揮発性半導体メモリにおいて、 前記リファレンスセルの浮遊ゲートと制御ゲートが短絡
され、 前記リファレンスセル制御電圧発生回路が、前記メモリ
セルに印加されるゲート電圧を所定の抵抗比で分割して
前記リファレンスセル制御電圧として出力する、直列に
接続された複数の分割用抵抗器を有する 不揮発性半導体
メモリ。 - 【請求項２】 浮遊ゲート及び制御ゲートを有するＭＯ
Ｓトランジスタからなるメモリセルと、 データ読み出し時に、前記メモリセルから出力される読
み出し電圧と所定の基準電圧とを比較し、該メモリセル
に記録されたデータを再生するセンスアンプと、 前記メモリセルと同一構造のリファレンスセル、及び前
記リファレンスセルに印加するリファレンスセル制御電
圧を発生するリファレンスセル制御電圧発生回路を備
え、前記リファレンスセルの出力から前記基準電圧を発
生するリファレンス電圧発生回路と、 を有する不揮発性半導体メモリにおいて、 前記リファレンスセルの浮遊ゲートと制御ゲートが短絡
され、 前記リファレンスセル制御電圧発生回路が、前記メモリ
セルに印加されるゲート電圧を所定の容量比で分割して
前記リファレンスセル制御電圧として出力する、直列に
接続された複数の分割用コンデンサを有する 不揮発性半
導体メモリ。 - 【請求項３】 前記分割用コンデンサは、前記 メモリセルの制御ゲート及び浮遊ゲートと同一の構
造から成る２つの電極と該２つの電極に挟まれた絶縁膜
とによって構成される第１のコンデンサと、前記 メモリセルの浮遊ゲート及びソース、ドレインを含
む基板と同一の構造から成る２つの電極と該２つの電極
に挟まれた絶縁膜とによって構成される第２のコンデン
サと、 を有する請求項２記載の不揮発性半導体メモリ。 - 【請求項４】 前記分割用コンデンサは、前記 メモリセルの制御ゲート及び浮遊ゲートと同一の構
造から成る２つの電極と該２つの電極に挟まれた絶縁膜
とによって構成される第１のコンデンサと、前記 リファレンスセルの浮遊ゲート及びソース、ドレイ
ンを含む基板から成る２つの電極と該２つの電極に挟ま
れたゲート酸化膜によって構成される第２のコンデンサ
と、 を有する請求項２記載の不揮発性半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18123597A JP3039458B2 (ja) | 1997-07-07 | 1997-07-07 | 不揮発性半導体メモリ |
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| JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4249352B2 (ja) * | 1999-11-09 | 2009-04-02 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP2001143487A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 半導体記憶装置 |
| US6411549B1 (en) * | 2000-06-21 | 2002-06-25 | Atmel Corporation | Reference cell for high speed sensing in non-volatile memories |
| US6327202B1 (en) * | 2000-08-25 | 2001-12-04 | Micron Technology, Inc. | Bit line pre-charge in a memory |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
| US6707715B2 (en) * | 2001-08-02 | 2004-03-16 | Stmicroelectronics, Inc. | Reference generator circuit and method for nonvolatile memory devices |
| JP2003242793A (ja) * | 2002-02-15 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びそのデータ読み出し方法 |
| US7123508B1 (en) * | 2002-03-18 | 2006-10-17 | T-Ram, Inc. | Reference cells for TCCT based memory cells |
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| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
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| JP2004342276A (ja) * | 2003-05-19 | 2004-12-02 | Sharp Corp | 半導体記憶装置およびそのプログラム方法 |
| US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| KR100517561B1 (ko) * | 2003-08-19 | 2005-09-28 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 |
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| JP4383223B2 (ja) * | 2004-03-30 | 2009-12-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
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| JP4329658B2 (ja) * | 2004-09-17 | 2009-09-09 | 株式会社デンソー | センスアンプ回路 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| JP4522217B2 (ja) * | 2004-10-15 | 2010-08-11 | パナソニック株式会社 | 不揮発性半導体メモリ |
| US7251164B2 (en) * | 2004-11-10 | 2007-07-31 | Innovative Silicon S.A. | Circuitry for and method of improving statistical distribution of integrated circuits |
| US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| JP4632422B2 (ja) * | 2004-12-22 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | 読み出し回路、及び不揮発性半導体記憶装置 |
| WO2006085459A1 (ja) | 2005-02-08 | 2006-08-17 | Nec Corporation | 半導体記憶装置及び半導体記憶装置の読み出し方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
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| US7212458B1 (en) * | 2005-10-25 | 2007-05-01 | Sigmatel, Inc. | Memory, processing system and methods for use therewith |
| JP4874637B2 (ja) * | 2005-11-30 | 2012-02-15 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置およびその読出し方法 |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
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| JP2009205798A (ja) * | 2009-06-18 | 2009-09-10 | Renesas Technology Corp | 半導体記憶装置 |
| US8804438B2 (en) * | 2012-08-04 | 2014-08-12 | Freescale Semiconductor, Inc. | Memory device |
| US8964485B2 (en) * | 2012-11-19 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit with transistors having different threshold voltages and method of operating the memory circuit |
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