KR100381352B1 - 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치 - Google Patents

제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치 Download PDF

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Abstract

전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM) 장치가 프리차지 회로(37)로부터의 제1 전류를 센스 증폭기(39)의 제1 입력 노드(38)를 통해 선택된 비트 라인(BL1 내지 BLn)으로 인가하여, 선택된 부유 게이트형 전계 효과 트랜지스터(MC11 내지 MCmn)가 제1 전류를 통과시키는지 또는 제1 전류를 차단하는지의 여부를 확인하고, 기준 전압 발생기(40)는 센스 증폭기의 제2 입력 노드(42)에 기준 전압(Vref)을 인가하여 제1 입력 노드와 제2 입력 노드 사이에 전위차를 발생시킨다. 기준 전압 발생기는 더미 프리차지 회로(dummy precharging circuit)(40a)로부터의 제2 전류(Ir)를 제2 입력 노드 및 기준 부유 게이트형 전계 효과 트랜지스터(RC1)를 통해 접지 라인(GND)로 인가하여 제2 입력 노드에서 기준 전압(Vref)을 발생시키고, 기준 부유 게이트형 전계 효과 트랜지스터(RC1)는 부유 게이트 전극(FG) 및 제어 게이트 전극(CG) 사이에 상호 접속부를 가져서 부유 게이트 전극에 전자가 축적되는 것을 방지한다.

Description

제어 게이트 전극과 부유 게이트 전극 사이에 단락된 부유 게이트형 기준 셀을 구비한 반도체 불휘발성 메모리 장치{SEMICONDUCTOR NON-VOLATILE MEMORY DEVICE HAVING FLOATING GATE TYPE REFERENCE CELL SHORT-CIRCUITED BETWEEN CONTROL GATE ELECTRODE AND FLOATING GATE ELECTRODE}
본 발명은 반도체 불휘발성 메모리 장치에 관한 것으로서, 특히 기준 전압을 발생시키기 위한 부유 게이트형 기준 전압 발생기를 구비한 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 (EEPROM)에 관한 것이다.
EEPROM은 부유 게이트형 전계 효과 트랜지스터에 데이타 비트를 저장한다. 부유 게이트형 전계 효과 트랜지스터는 부유 게이트 전극을 갖고 있으며, 부유 게이트 전극 안으로 전자가 주입되고 그로부터 전자가 방출된다. 전자는 전계 효과 트랜지스터의 임계치에 영향을 준다. 전자가 부유 게이트 안으로 주입되는 경우, 주입된 전자는 부유 게이트형 전계 효과 트랜지스터의 임계치를 상승시킨다. 부유 게이트형 전계 효과 트랜지스터는 전자를 방출한 후에 임계치를 초기 수준으로 복원한다. 임계치는 통상 부유 게이트 전극과 중첩된 제어 게이트 전극에 고임계치와 저임계치 사이의 판독 전위를 인가함으로써 검사된다. 채널을 통해 전류가 흐르는 경우에, 부유 게이트형 전계 효과 트랜지스터는 저임계치를 가지며, "기록 상태" 또는 "온 상태"로 언급된다. 한편, 전류가 흐르지 않는 경우, 부유 게이트형 전계 효과 트랜지스터는 고임계치를 가지며, "소거 상태" 또는 "오프 상태"로 언급된다.
도 1은 EEPROM의 대표적인 예를 나타낸다. 종래의 EEPROM은 메모리 셀 어레이(1a/1b)를 포함하며, 부유 게이트형 전계 효과 트랜지스터가 메모리 셀 어레이(1a/1b)를 구성한다. 즉, 부유 게이트형 전계 효과 트랜지스터는 메모리 셀의 역할을 한다. 도 1에는 도시되지 않았지만, 제어 게이트 전극이 워드 라인에 선택적으로 접속되며 소스 라인이 부유 게이트형 전계 효과 트랜지스터의 소스 노드에 접속된다. 비트 라인(BLA1-BLAn, BLB1-BLB2)은 부유 게이트형 전계 효과 트랜지스터의 드레인 노드에 선택적으로 접속되고, 칼럼 어드레스가 각각 비트 라인(BLA1-BLAn, BLB1-BLB2)에 할당된다. 로우 어드레스가 각각 워드 라인에 할당되고, 각각의 부유 게이트형 전계 효과 트랜지스터는 로우 어드레스와 칼럼 어드레스를 지정함으로써 액세스될 수 있다.
도 2는 메모리 셀(MC)의 구조를 나타낸다. 소스 영역(SR)과 드레인 영역(DR)은 반도체 기판(SB)상에 선택적으로 성장된 필드 산화층(FX)에 의해 정의되는 액티브 영역에 형성된다. 소스 영역(SR)은 소스 라인에 접속되고, 드레인 영역(DR)은 비트 라인(BLA1-BLAn, BLB1-BLB2) 중 하나에 접속된다. 반도체 기판(SB)과 필드 산화층(FX)은 절연 구조(IS)로 덮이고, 부유 게이트 전극(FD)은 절연 구조(IS) 안에 감싸인다. 부유 게이트 전극(FD) 하부의 절연 재료는 게이트 산화층(GX)의 역할을 하고, 부유 게이트 전극(FD) 상부의 절연 재료는 층간 절연층(IL)을 구성한다. 워드 라인(WL)은 층간 절연층(IL) 위에 연장되며, 부유 게이트 전극(FD) 상부의 워드 라인의 일부는 제어 게이트 전극(CG)의 역할을 한다. 제어 게이트 전극(CG)과 부유 게이트 전극(FD)간의 결합 용량은 CCF로 표시되며, 부유 게이트 전극(FD)과 기판(SB)간의 결합 용량은 CALL로 표시된다. 결합 용량 CCF에 대한 결합 용량 CALL의 비는 0.6으로 조절된다. 5V의 전위가 제어 게이트 전극(CG)에 인가되는 경우, 부유 게이트(FD)에는 3.0V가 인가된다.
도 1을 다시 참조하면, 종래 기술의 EEPROM 장치는 어드레스 포트(2b)에 접속된 어드레스 버퍼(2a)를 더 포함하고, 어드레스 신호(ADD1)는 어드레스 포트(2b)에 공급된다. 로우 어드레스 프리 디코더(Row address pre-decoder; 3a 및 3b) 및 메인 로우 어드레스 디코더(main row address decoder; 4)는 어드레스 버퍼(2a 및 2b)에 접속되고, 로우 어드레스 비트는 어드레스 버퍼(2a)로부터 로우 어드레스 프리 디코더(3a 및 3b) 및 메인 로우 어드레스 디코더(4)에 공급된다. 워드 라인은 워드 라인 드라이버(5a, 5b 및 5c)에 선택적으로 접속되고, 메인 로우 어드레스 디코더(4) 및 로우 어드레스 프리 디코더(3a 및 3b)는 워드 라인 드라이버(5a, 5b, 5c)가 로우 어드레스 비트에 의해 지정된 워드 라인에 에너지를 공급하게 한다. 전압 발생기(6)는 메인 로우 어드레스 디코더 및 로우 어드레스 프리 디코더(3a 및 3b)에 판독 전압(Vcg) 또는 기록 전압(Vp)를 선택적으로 공급한다. 워드 라인 드라이버(5a 및 5b)는 선택된 부유 게이트형 전계 효과 트랜지스터가 기록 상태에 있는지 또는 소거 상태에 있는지를 보기 위해 선택된 워드 라인을 판독 전압(Vcg)으로 바꾼다. 워드 라인 드라이버(5a 및 5b)는 부유 게이트 전극에 전자를 주입하기 위해 선택된 워드 라인을 기록 전압(Vp)으로 바꾼다.
종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 칼럼 어드레스 디코더/칼럼 셀렉터(7a 및 7b), 센스 증폭기(8a 및 8b) 및 기준 전압 발생기(9)를 더 포함한다. 칼럼 어드레스 디코더는 어드레스 버퍼(2a)에 접속되고, 칼럼 어드레스 비트는 칼럼 어드레스 디코더에 공급된다. 칼럼 셀렉터들은 비트 라인(BLA1 내지 BLAn 및 BLB1 내지 BLBn)에 각각 접속되고, 칼럼 어드레스 디코더는 칼럼 셀렉터가 비트 라인(BLA1 내지 BLAn 및 BLB1 내지 BLBn)을 센스 증폭기(8a 및 8b)에 선택적으로 접속시키게 한다. 센스 증폭기(8a 및 8b)는 차동 증폭기이다. 도 1에 도시되어 있지는 않지만, 프리차지 회로(precharging circuit; PCH)(도 3 참조)가 센스 증폭기(8a 및 8b)와 칼럼 셀렉터(7a 및 7b) 간의 도전 라인에 접속되고, 방전 회로(discharging circuit; DCH)가 도전 라인과 접지 라인 GND 사이와, 센스 증폭기(8a 및 8b)와 기준 전압 발생기(9) 간의 다른 도전 라인에 접속된다(도 3 참조).
프리차지 회로(PCH)에는 전원 라인(Vdd)과 각 도전 라인 사이에 접속된 부하 트랜지스터(Q1)와 스위칭 트랜지스터(Q2)가 직렬 결합되어 있고, 프리차지 제어 신호(PREC)는 스위칭 트랜지스터(Q2)의 게이트 전극에 공급된다. 프리차지 제어 신호(PREC)에 의해, 스위칭 트랜지스터(Q2)가 턴 온되고, 도전 라인에 전류가 흐른다. 전류는 칼럼 셀렉터(7a 및 7b) 및 선택된 비트 라인(BLA1 내지 BLAn 및 BLB1 내지 BLBn)을 통해 흐른다. 워드 라인(WL1 내지 WLm)중 하나는 판독 전압 수준(Vcg)로 바뀌고, 선택된 비트 라인상의 전위 수준(Vb)은 선택된 부유 게이트형 전계 효과 트랜지스터(MC)의 임계치에 따라 유지되거나 감소된다. 선택된 비트 라인 상의 전위 수준(Vb)은 칼럼 셀렉터(7a 및 7b)를 통해 전달되고, 도전 라인 상의 전위(Vs)를 바꾼다.
기준 전압 발생기(9)는 센스 증폭기(8a 및 8b)에 기준 전압(Vref)을 공급하고, 센스 증폭기(8a 및 8b)는 선택된 부유 게이트형 전계 효과 트랜지스터가 기록 상태에 있는지 소거 상태에 있는지를 알아보기 위해 전위 수준(Vs)과 기준 전압(Vref)을 비교한다. 센스 증폭기(8a 및 8b)는 선택된 부유 게이트형 전계 효과 트랜지스터(MC)의 현 상태를 신속하게 결정하여, 입력/출력 데이타 버퍼(10a)에 부유 게이트형 전계 효과 트랜지스터(MC)의 현 상태를 알린다. 결국, 제어 회로(11)는 방전 제어 신호(DIS)를 액티브 수준으로 바꾸고, 도전 라인은 방전 트랜지스터(Q3)를 통해 접지 라인(GND)으로 방전된다.
다시 도 1을 참조하면, 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 센스 증폭기(8a 및 8b) 및 전압 발생기(6)에 접속되는 입력/출력 데이타 버퍼(10a)를 더 포함한다. 판독 데이타 비트는 센스 증폭기(8a 및 8b)로부터 입력/출력 데이타 버퍼(10a)에 전송되고, 입력/출력 데이타 버퍼(10a)는 판독 데이타 비트에 대응하는 출력 데이타 신호(DOUT)를 전달한다. 한편, 입력 데이타 신호(Din)가 입력/출력 데이타 버퍼(10a)에 도달하면, 입력/출력 데이타 버퍼(10a)는 전압 발생기(6)에 입력 데이타 신호(Din)의 논리 수준을 알리고, 전압 발생기(6)는 기록 전압(Vp)을 인가할지의 여부를 결정한다.
종래 기술의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치는 제어 회로(!1)를 더 포함하고, 제어 회로(11)는 데이타 소거, 데이타 기록 및 데이타 판독을 선택적으로 수행하도록 다른 회로를 제어한다.
기준 전압 발생기(9)를 도 3을 참조하여 이하에서 상세하게 설명하겠다. 기준 전압 발생기(9)는 전원 라인(Vdd)과 도전 라인 사이에 접속된 더미 프리차지 회로(9a), 부유 게이트형 전계 효과 트랜지스터의 기준 메모리 셀(RC), 도전 라인과 기준 메모리 셀(RC) 사이에 접속된 더미 칼럼 셀렉터(9b) 및 기준 제어 전압(Vrefg)을 발생하는 제어 전압 발생기(9c)를 포함한다. 기준 제어 전압(Vrefg)은 기준 메모리 셀(RC)의 제어 게이트 전극(CG)에 공급된다.
더미 프리차지 회로(9a)는 직렬로 접속된 더미 부하 트랜지스터(dummy load trasistor; Q4) 및 더미 스위칭 트랜지스터(dummy switching transistor; Q5)를 포함하고, 더미 부하 트랜지스터(Q4) 및 더미 스위칭 트랜지스터(Q5)는 부하 트랜지스터(Q1) 및 스위칭 트랜지스터(Q2)와 각각 같다. 이런 이유로, 더미 프리차지 회로(9a)는 프리차지 회로(PCH)와 같은 임피던스를 제공한다. 유사하게, 더미 칼럼 셀렉터는 칼럼 셀렉터(7a 및 7b)와 같은 임피던스를 제공한다. 따라서, 더미 프리차지 회로(9a) 및 더미 칼럼 셀렉터(9b)는 프리차지 회로(PCH) 및 칼럼 셀렉터(7a 및 7b)와 같도록 고안되어 있다.
기준 메모리 셀(RC)은 도 2에 도시되어 있는 메모리 셀(MC)과 동일한 구조를 갖고, 메모리 셀(MC)과 동일한 크기를 갖는다. 상술한 바와 같이, 센스 증폭기(8a 및 8b)는 차동 증폭을 수행하고, 기준 전압(Vref)을 기록 상태에서 생성된 전위 수준(Vs)과 소거 상태에서 생성된 전위 수준(Vs) 사이의 중점으로 조정할 필요가 있다. 이러한 접근 방식 중의 하나는 기준 메모리 셀(RC)의 트랜지스터 특성(IRC3/IRC3')을 도 4에 도시된 바와 같이 기록 상태의 메모리 셀(MC)의 트랜지스터 특성(IMC"1")과 소거 상태의 기준 메모리 셀(MC)의 트랜지스터 특성(IMC"0") 사이로 조정하는 것이다. 채널 도핑을 하면 트랜지스터 특성을 메모리 셀(MC)과 기준 셀(RC) 사이로 다르게 할 수 있다. 기준 제어 전압(Vrefg)을 제어 전압(Vcg)와 같게 하면, 기준 셀(RC)을 흐르는 전류(IDr)는 소거 상태의 선택된 메모리 셀(MC)을 흐르는 전류(IDm)이하이고 기록 상태의 메모리 셀(MC)을 흐르는 전류 이상이 된다. 전류(IDm)는 전압(Vs)으로 변환되고, 전류(IDr)는 기준 전압(Vref)으로 변환된다. 기준 전압(Vref)은 두 개의 전압 수준(Vs) 내에 있고, 센스 증폭기(8a 및 8b)는 선택된 메모리 셀(MC)의 현 상태를 신속하게 결정한다. 서로 다른 트랜지스터 특성(IRC3/IRC3' 및 INC"1"/IMC"0")은 채널 도핑을 통해 성취된다. 그러나, 서로 다른 채널 도핑 단계는 제조 공정을 복잡하게 한다. 메모리 셀(MC)과 기준 셀(RC)은 동일한 트랜지스터 특성을 갖는 것이 바람직하다. 이러한 이유로, 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 제어 전압(Vcg)과는 다른 기준 제어 전압(Vregf)을 기준 셀(RC)의 제어 게이트 전극에 공급한다.
기준 제어 전압(Vrefg)이 도 5에 도시된 제어 전압 발생기(9c')에 의해 생성되면, 액티브 저수준의 인에이블 신호(VUP)는 p-채널 증강형(enhancement type) 스위칭 트랜지스터(Q10)이 턴 온되게 하여 저항기(R1 및 R2)를 통해 전력 전압 라인(Vdd)으로부터의 전류를 접지 라인에 공급하고, 기준 제어 전압(Vrefg)은 저항기(R1 및 R2) 사이의 노드로부터 도출된다. 제어 전압 발생기(9c')는 전력 전압 라인(Vdd) 상의 변동이 기준 제어 전압(Vrefg)에 영향을 주고, 기준 제어 전압(Vrefg)과 제어 전압(Vcg) 간의 마진(margin)을 변하게 한다는 문제에 직면한다. 마진이 센스 증폭기(8a 및 8b)의 최저의 검출 가능한 전위차 이하가 되면, 센스 증폭기(8a 및 8b)는 에러 상태로 된다. 이러한 이유로, 제어 전압 발생기(9c)는 도 6에 도시된 바와 같이 배치된다.
제어 전압 발생기(9c)는 p-채널 증강형 전계 효과 트랜지스터(Q11) 및 제어 전압 라인(Vcg)과 접지 라인(GND) 사이에 직렬로 접속된 두 개의 저항기(R3 및 R4)를 포함한다. 인에이블 신호(VUP)는 p-채널 증강형 전계 효과 트랜지스터(Q11)의 게이트 전극에 공급된다. 기준 제어 전압(Vrefg)은 저항기(R3 및 R4) 사이의 노드로부터 도출된다. 기준 전압 발생기(9c)는 제어 전압(Vcg)보다 낮은 기준 전압(Vrefg)을 발생시키고, 기준 전압 발생기(9)는 기준 전압(Vref)을 도 7에 도시된 바와 같이 기록 상태의 메모리 셀(MC)에 의해 생성된 전압 수준(Vs)(off)과 소거 상태의 메모리 셀(MC)에 의해 생성된 전압 수준(Vs)(on) 사이의 특정 수준으로 조정한다. 기준 제어 전압(Vrefg)이 1.50V로 조절되면, 기준 전압(Vref)은 전압 수준(Vs(on)) 및 (Vs(off)) 사이의 중점으로 조정된다. 저항기(R3 및 R4)가 7 : 3의 비율로 조정되면, 제어 전압 발생기(9c)는 기준 제어 전압(Vregf)을 1.50V로 조절한다.
상술한 바와 같이, 기준 셀(RC)은 메모리 셀(MC)과 동일한 구조를 갖고, 기준 셀(RC)에는 전자 주입이 필요하다. 환언하면, 전자 배출(evacuation) 및 전자 주입은 메모리 셀(MC)와 함께 메모리 셀(RC)에도 필요하다. 이는 제어 회로(11)가 데이타 소거 및 데이타 기록을 위해 메모리 셀(MC) 뿐만 아니라 기준 셀(RC)도 제어한다는 것을 의미한다. 기준 셀(RC) 상의 데이타 소거 동작 및 데이타 기록 동작은 회로 구성 및 회로 시퀀스를 복잡하게 한다. 이는 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치에 내재하는 첫 번째 문제이다.
또 다른 문제는 판독 방해 현상이다. 메모리 셀(MC)들 중의 하나에 거의 성공적으로 액세스하지 못한다. 그러나, 기준 제어 전압(Vrefg)은 모든 액세스에서 기준 셀(RC)의 제어 게이트 전극에 인가된다. 전류(IDr)가 기준 셀(RC)을 통해 흐르면, 소량의 전자가 부유 게이트 전극(FD)에 주입되고, 전자는 점차적으로 증가한다. 그 결과, 전압-전류 특성은 IRC3 대 IRC3'으로 표시한 바와 같이 이동된다(도 4 참조). 기준 전압(Vref)이 전압 수준(Vs(on))과 전압 수준(Vs(off))(도 7 참조) 간의 중점(Vref(0))으로 초기 조정되더라도, 축적된 전자는 기준 셀(RC)의 채널 컨덕턴스를 감소시키고, 기준 전압(Vref)은 중점(Vref(0))에서 특정 수준(Vref(1))로 리프트(lift)된다. 이는 전압 수준(Vs(off)) 및 기준 전압(Vref(1)) 간의 전위차의 감소를 가져온다.
따라서, 본 발명의 목적은 구성이 단순하고 판독 방해 현상이 없는 반도체 불휘발성 메모리 장치를 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명은 부유 게이트 전극에 기준 제어 전압을 인가함으로써 기준 셀의 채널 컨덕턴스를 직접 제어하는 것을 제안하였다.
본 발명의 한 양상에 따르면, 데이타 비트를 저장하기 위한 부유 게이트형 전계 효과 트랜지스터에 의해 각각 구현되는 복수의 어드레스 지정 가능 메모리 셀, 제1 입력 노드와 제2 입력 노드를 갖고 제1 입력 노드와 제2 입력 노드 간의 전위차에 대한 차동 증폭을 수행하는 센스 증폭기, 제1 전류를 제1 입력 노드를 통해 복수의 어드레스 지정 가능 메모리 셀들 중의 하나에 유도하여 제1 입력 노드에서의 논리 수준을 나타내는 전위 수준을 생성하는 셀렉터, 및 제2 전류를 제2 입력 노드 및 기준 셀을 통해 정전위원에 유도하여 하나의 논리 수준을 나타내는 전위 수준과 제2 입력 노드에서의 다른 논리 수준을 나타내는 전위 수준 간의 기준 전압을 생성하는 기준 전압 발생기 포함하되, 기준 셀은 제어 게이트 전극을 부유 게이트 전극에 전기적으로 접속시키는 상호 접속부를 갖는 부유 게이트형 전계 효과 트랜지스터 구조를 갖는다.
도 1은 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치의 구성을 도시하는 블록도.
도 2는 부유 게이트형 전계 효과 트랜지스터의 구조를 도시하는 단면도.
도 3은 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치 내에 포함된 기준 전압 발생기의 회로 구조를 도시하는 블록도.
도 4는 메모리 셀 및 기준 셀의 트랜지스터 특성을 도시하는 그래프.
도 5는 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치에 이용 가능한 종래 기술의 제어 전압 발생기를 도시하는 회로도.
도 6은 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치 내에 포함된 종래 기술의 제어 전압 발생기를 도시하는 회로도.
도 7은 종래 기술의 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치에 사용되는 제어 전압 및 기준 제어 전압을 도시하는 그래프.
도 8은 본 발명에 따른 전기적으로 소거 가능하고 프로그래밍 가능한 판독전용 메모리 장치의 기본적인 특징을 도시하는 회로도.
도 9는 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치 내에 포함된 기준 셀 구조를 도시하는 단면도.
도 10은 기준 셀 및 메모리 셀 양자의 전압-전류 특성을 도시하는 그래프.
도 11은 선택된 워드 라인 상의 전위 수준과 센스 증폭기에 접속된 도전 라인 상의 전위 수준을 도시하는 그래프.
도 12는 본 발명에 따른 또 다른 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치 내에 포함된 제어 전압 발생기의 회로 구조를 도시하는 회로도.
도 13은 기준 제어 전압 발생기 내에 포함되어 있는 직렬로 접속된 커패시터들의 구조를 도시하는 단면도.
도 14는 직렬로 접속된 다른 커패시터들의 구조를 도시하는 단면도.
도 15는 기준 전압 발생기의 동작을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1a, 1b : 메모리 셀 어레이
2a : 어드레스 버퍼
2b : 어드레스 포트
3a, 3b : 로우 어드레스 프리 디코더
4 : 메인 로우 어드레스 디코더
5a, 5b, 5c : 워드 라인 드라이버
6 : 전압 발생기
7a, 7b : 칼럼 셀렉터
8a, 8b : 센스 증폭기
9 : 기준 전압 발생기
10a : 입출력 데이타 버퍼
11 : 제어 회로
31 : 반도체 칩
32 : 메모리 셀 어레이
33 : 로우 어드레스 디코더/워드 라인 드라이버
34 : 전압 발생기
35 : 칼럼 셀렉터
36 : 칼럼 어드레스 디코더
37 : 프리차지 회로
38 : 도전성 라인
39 : 센스 증폭기
40 : 기준 전압 발생기
40a : 더미 프리차지 회로
40b : 더미 칼럼 셀렉터
40c : 제어 전압 발생기
41 : 데이타 버퍼
42 : 방전 회로
43 : 제어기
51 : 기준 전압 발생기
52 : 하부 전극
53 : 상부 전극
54, 55, 57 : 절연층
56 : 하부 도전층
58 : 상부 도전층
반도체 불휘발성 메모리 장치의 특징 및 장점들은 첨부된 도면을 참조하여 취해진 다음의 상세한 설명으로부터 보다 명백하게 이해될 것이다.
제1 실시예
도면의 도 8을 참조하면, 본 발명을 구현하는 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치가 단일 반도체 칩(31) 상에 제조되어 있고, 소거 모드, 기록 모드 및 판독 모드를 구비한다. 이 동작 모드들은 당 기술에 숙련된 자에게 잘 알려져 있고, 동작의 판독 모드 및 단순화하기 위한 관련된 구성 요소에 초점을 맞추어 설명하겠다.
전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 메모리 셀 어레이(32) 및 로우 어드레스 디코더/워드 라인 드라이버(33)를 포함한다. 복수의 메모리 셀(MC11, ....MC1n,....및 MCmn)은 메모리 셀 어레이(32)를 형성하고, 메모리 셀들(MC11 내지 MCmn) 각각은 부유 게이트형 전계 효과 트랜지스터에 의해 구현된다. 워드 라인(WL1 내지 WLm)은 메모리 셀(MC11 내지 MCmn)의 제어 게이트 전극에 선택적으로 접속되고, 비트 라인(BL1 내지 BLn)은 메모리 셀(MC11 내지 MCmn)의 드레인 노드에 선택적으로 접속된다. 로우 어드레스들은 워드 라인(WL1 내지 WLm)에 각각 할당되고, 칼럼 어드레스들은 비트 라인(BL1 내지 BLn)에 각각 할당된다. 이러한 이유로 인해, 메모리 셀들(MC11 내지 MCmn) 각각은 로우 어드레스 및 칼럼 어드레스를 사용하여 지정된다. 로우 어드레스 디코더/워드 라인 드라이버(33)는 워드 라인(WL1 내지 WLm)에 접속되고, 로우 어드레스를 나타내는 로우 어드레스 비트에 응답하여 워드 라인(WL1 내지 WLm)을 선택적으로 활성화한다. 전압 발생기(34)는 판독 모드 작동에서 로우 어드레스 디코더/워드 라인 드라이버(33)에 판독 전압(Vcg)을 인가하고, 로우 어드레스 디코더/워드 라인 드라이버(33)는 판독 전압(Vcg)에 선택된 워드 라인(WL1-WLm)의 목록을 작성한다.
전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 칼럼 셀렉터(35), 칼럼 어드레스 디코더(36), 및 프리차지 회로(37)를 더 포함한다. 칼럼 셀렉터(35)는 비트 라인(BL1 내지 BLn)과 도전 라인(38) 사이에 접속되고, 프리차지 회로(37)는 양의 전력 공급 라인(VDD) 및 도전 라인(38) 사이에 접속된다. n 채널 증강형 부하 트랜지스터(Q20)와 n 채널 증강형 스위칭 트랜지스터(Q21)의 직렬 결합은 프리차지 회로(37)를 형성하고, n 채널 증강형 스위칭 트랜지스터(Q21)는 프리차지 제어 신호(PREC)에 응답하여 도전 라인(38)을 n 채널 증강형 부하 트랜지스터(Q20)를 통해 양의 전력 공급 라인(VDD)에 접속시킨다. 칼럼 어드레스 디코더(36)는 칼럼 어드레스를 나타내는 칼럼 어드레스 비트에 응답하여, 칼럼 셀렉터(35)가 도전 라인(38)을 그 칼럼 어드레스 비트에 의해 지정되는 칼럼 어드레스에 할당된 비트 라인들(BL1 내지 BLn) 중의 하나에 전기적으로 접속시키도록 한다. 그 다음, 프리차지 회로(37)는 전류(Im)를 칼럼 셀렉터(35)를 통해 선택된 비트 라인에 공급한다.
선택된 메모리 셀의 부유 게이트 전극으로부터 전자가 이미 방출된 경우, 선택된 메모리 셀은 저임계치를 가지며, 관련 워드 라인 상의 판독 전압(Vcg)은 전류(Im)가 선택된 메모리 셀을 통해 접지 라인(GND)으로 흐르게 한다. 이러한 이유로 인해, 도전 라인(38) 상의 전위 수준(Vs)은 Vs(0)로 하강한다. 반면에, 전자가 선택된 메모리 셀의 부유 게이트 전극으로 주입된 경우, 선택된 메모리 셀은 고임계치를 가지고, 판독 전압은 선택된 메모리 셀에 도전성 채널을 발생시키지 못한다. 이러한 이유로 인해, 도전 라인(38)은 전위 수준 Vs(1)로 유지된다.
이러한 경우에 있어서, 로우 어드레스 디코더/워드 라인 드라이버(33), 칼럼 어드레스 디코더(36), 및 칼럼 셀렉터(35)는 전체로서 셀렉터를 구성한다.
전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 센스 증폭기(39), 기준 전압 발생기(40), 및 데이타 버퍼(41)를 더 포함한다. 센스 증폭기(39)는 차동 증폭을 수행하며, 두 개의 입력 노드를 가진다. 입력 노드 중 하나는 도전 라인(38)에 접속되고, 또 다른 입력 노드는 도전 라인(42)을 통해 기준 전압 발생기(40)에 접속된다. 기준 전압 발생기(40)는 기준 전압(Vref)을 발생시키고, 기준 전압(Vref)은 Vs(0) 및 Vs(1) 사이의 중간 수준으로 조정된다.
상세하게는, 기준 전압 발생기(40)는 양의 전압 공급 라인(VDD)에 접속된 더미 프리차지 회로(40a), 도전 라인(42)을 통해 더미 프리차지 회로(40a)에 접속되는 더미 칼럼 셀렉터(40b), 도전 라인(42)과 접지 라인(GND) 사이에 접속되는 기준 셀(RC1), 및 기준 셀(RC1)의 제어 게이트 전극에 접속되는 제어 전압 발생기(40c)를 포함한다. 프리차지 회로(40a)는 n 채널 증강형 더미 부하 트랜지스터(Q22) 및 n 채널 증강형 더미 스위칭 트랜지스터(Q23)의 직렬 결합에 의해 구현되고, n 채널 증강형 더미 부하 트랜지스터(Q22) 및 n 채널 증강형 더미 스위칭 트랜지스터(Q23)는 각각 n 채널 증강형 부하 트랜지스터(Q20) 및 n 채널 증강형 스위칭 트랜지스터(Q21)와 동등하다. 이러한 이유로 인해, n 채널 증강형 더미 부하 트랜지스터(Q22) 및 n 채널 증강형 더미 스위칭 트랜지스터(Q23)의 전체 저항은 n 채널 증강형 부하 트랜지스터(Q20) 및 n 채널 증강형 스위칭 트랜지스터(Q21)의 전체 저항과 동일하다. 더미 칼럼 셀렉터(40b)는 칼럼 셀렉터(35)와 동등하며, 칼럼 셀렉터(35)의 저항과 동등한 저항을 제공한다. 제어 전압 발생기(40c)는 인에이블 신호(VUP)에 응답하여 판독 전압 라인으로부터의 전류가 스위칭 트랜지스터 및 저항기들을 통해 흐르게 하고, 제어 전압(Vcg)으로부터 기준 제어 전압(Vref)을 발생시킨다. 스위칭 트랜지스터 및 저항의 배열은 도 6에 도시된 바와 같다.
기준 셀(RC1)은 메모리 셀(MC11 내지 MCmn)과 유사한 부유 게이트형 전계 효과 트랜지스터에 의해 구현된다. 그러나, 제어 게이트 전극(CG)은 수직 상호 접속부(VI)를 통해 부유 게이트 전극(FG)에 접속되고, 커패시터(C22)는 부유 게이트 전극(FG) 및 반도체 기판(31) 사이에 배치된다. 기준 셀(RC1)은 플롯(IRC1)에 의해 나타나는 전압-대-전류 특성을 가지고, 전압-대-전류 특성(IRC1)은 도 10에 도시된 바와 같이 전압-대-전류 특성(IMC"1") 및 전압-대-전류 특성(IMC"0") 사이의 범위 내로 떨어진다. 기준 제어 전압(Vrefg)은 기준 셀(RC1)이 기준 전압(Vref)을 Vs(1)과 Vs(0) 사이의 중간 수준으로 조절하게 한다. 기준 셀(RC1) 및 메모리 셀들(MC11 내지 MCmn)은 함께 제조되고, 접촉 홀(CH)만이 제어 게이트 전극(CG)을 위한 도전 재료의 증착 전에 형성된다. 이러한 이유로 인해, 수직 상호 접속부(VI)는 제조 공정을 복잡하게 하지 않는다.
다시 도 8로 돌아가면, 센스 증폭기(39)는 전위 수준(Vs)을 기준 전압(Vref)과 비교하여, 선택된 메모리 셀이 기입 상태에 있는지 또는 소거 상태에 있는지의 여부를 확인한다. 센스 증폭기(39)는 기입 또는 소거 상태를 표시하는 판독 데이타 신호를 데이타 버퍼(41)에 공급하고, 데이타 버퍼(41)는 이러한 판독 데이타 신호로부터 출력 데이타 신호를 생성한다.
전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 방전 회로(42) 및 제어기(43)를 더 포함한다. 방전 회로(42)는 도전 라인(38/42)과 접지 라인(GND)사이에 접속되는 n 채널 증강형 스위칭 트랜지스터(Q24 및 Q25)를 구비한다. n 채널 증강형 스위칭 트랜지스터(Q24/Q25)는 방전 제어 신호(DIS)에 응답하여 도전 라인(38/42)으로부터의 전위(Vs/Vref)가 접지 라인(GND)으로 방전하게 한다. 제어기(43)는 프리차지 제어 신호(PREC), 인에이블 신호(VUP), 및 방전 제어 신호(DIS)와 같은 내부 제어 신호들을 적절한 타이밍에서 생성하여, 그들은 다른 회로들에 공급한다.
전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 판독 모드 작동 시 하기와 같이 작동한다. 이제 메모리 셀(MC11)이 액세스된다고 가정하면, 로우 어드레스 비트 및 칼럼 어드레스 비트는 각각 로우 어드레스 디코더/워드 라인 드라이버(33) 및 칼럼 어드레스 디코더(36)에 각각 공급된다. 제어기(43)는 방전 제어 신호(DIS)를 인액티브 수준으로 바꾸고, 프리차지 제어 신호(PREC) 및 인에이블 신호(VUP)는 액티브 수준으로 바꾼다. 로우 어드레스 디코더/워드 라인 드라이버(33)는 판독 전압(Vcg)을 워드 라인(WL1)에 공급하고, 워드 라인(WL1)은 시간 t1에서 상승하기 시작한다(도 11 참조). 반면에, 칼럼 어드레스 디코더(36)는 칼럼 셀렉터(35)가 비트 라인(BL1)을 도전 라인(38)에 접속시키게 한다. 결과적으로, 전류(Im)는 비트 라인(BL1)으로 흐르고, 전류(Ir)는 표준 셀(RC1)으로 흐른다. 도전 라인(38) 상의 전위 수준(Vs)은 선택된 메모리 셀(MC11)의 현재 상태에 따라 유지(Vs(off) 참조) 또는 지연(Vs(on) 참조)된다.전위 수준(Vs) 및 기준 전압(Vref)는 시간 t2에서 안정해지고, 기준 전압(Vref)은 Vs(off) 및 Vs(on) 사이의 중간점에 있다. 센스 증폭기(39)는 선택된 메모리 셀(MC11)의 현재 상태를 판단하고, 판독 데이타 신호(DT)를 데이타 버퍼(41)에 공급한다. 전류(Ir)가 모든 데이타 액세스에서 흐르는 경우에서도, 전자는 부유 게이트 전극(FG)에 축적되지 않으며, 기준 셀(RC1)은 전압-대-전류 특성(IRC1)을 유지한다. 이는 기준 전압(Vref)이 전압 수준 Vs(0) 및 전압 수준 Vs(off) 사이의 중간점에 머물고, 센스 증폭기는 선택된 메모리 셀(MC)의 현재 상태를 오판하지 않음을 의미한다.
전술한 설명에서 예상할 수 있는 바와 같이, 수직 상호 접속부(VI)는 제어 게이트 전극(CG)을 부유 게이트 전극(FG)에 전기적으로 접속시키고, 기준 제어 전압(Vrefg)은 커패시터(C22)를 통해서만 채널의 전기적 특성에 영향을 미친다. 이러한 특성은 아래와 같은 장점을 가지게 한다. 첫째로, 기준 셀(RC1)이 기입 및 소거를 수행할 필요가 없고, 본 발명에 따른 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치는 배열이 간단하다. 둘째로, 전자가 부유 게이트 전극(FG)에 절대로 축적되지 않으므로, 기준 셀은 판독 방해 현상으로부터 자유롭다.
제2 실시예
도 12는 본 발명을 구현하는 또 다른 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치에 포함되는 또 다른 기준 제어 전압 발생기(51)를 도시한다. 다른 회로들은 도 8에 도시된 전기적으로 소거 가능하고 프로그래밍 가능한 메모리 장치의 회로들과 유사하며, 설명은 기준 전압 발생기(51)를 초점으로 한다.
전술한 바와 같이, 제어 전압 발생기(40c)는 도 6에 도시된 전압 발생기(9c)와 동일한 배열을 가진다. 제어 전압 발생기(40c)는 스위칭 트랜지스터 및 저항기를 통해 계속적으로 전류를 흐르게 하며, 전압 발생기(34)는 큰 전압 구동 능력을 요구한다. 이는 전압 발생기(34)가 반도체 칩(31) 상의 광범위한 영역을 차지함을 의미한다. 또한, 제어 전압(Vcg)이 변동하는 경우, 제어 전압(Vcg)은 제어 게이트 전극과 부유 게이트 전극 사이의 커패시터를 통해 선택된 메모리 셀의 채널 도전성에 영향을 미친다. 반면에, 제어 전압의 변동은 기준 메모리 셀의 부유 게이트 전극(FG)에 직접적으로 적용되어 기준 셀(RC1)의 채널 도전성에 강하게 영향을 미친다. 변동이 큰 경우, 기준 전압(Vref) 및 전위 수준(Vs) 간의 전위차는 센스 증폭기(39)가 검출할 수 있는 최소치의 전위차보다 작다.
변동의 영향을 감소시키기 위해, 제어 전압 발생기(40c)는 p 채널 증강형 스위칭 트랜지스터(Q31), p 채널 증강형 스위칭 트랜지스터(Q31)와 접지 라인(GND) 사이에 접속되는 직렬 커패시터(C31/C32), 및 p 채널 증강형 스위칭 트랜지스터(Q31)와 접지 라인(GND) 사이에 접속되는 직렬 접속된 n 채널 증강형 스위칭 트랜지스터(Q32/Q33)를 포함한다. n 채널 증강형 스위칭 트랜지스터(Q32 및 Q33) 사이의 중간 노드(N31)는 커패시터(C31 및 C32) 사이의 중간 노드(N32)에 접속되고, 방전 제어 신호(DIS)는 n 채널 증강형 스위칭 트랜지스터(Q32 및 Q33)의 게이트 전극들에 인가된다. 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리 장치가 판독 모드에서 작동하고 있는 동안, 방전 제어 신호(DIS)는 인액티브 수준에 있고, 제어 전압(Vcg)은 p 채널 증강형 스위칭 트랜지스터(Q31)를 통해 공급된다. 그 다음, 기준 제어 전압(Vrefg)은 중간 노드(N32)에서 발생한다. 제어 게이트 전압 (Vcg)이 5.0볼트라고 가정하면, C31: C32 = 3: 7이라는 조건 하에 기준 제어 전압 (Vrefg)을 1.5볼트로 조절한다.
직렬 접속된 커패시터(C31/C32)는 하기와 같이 실현된다. 커패시터(C22)(도 9 참조)는 커패시터(C32)와 유사하게 사용된다. 반도체 기판(31), 부유 게이트 전극(FG), 및 게이트 산화층(GX)이 커패시터(C22)를 형성한다. 반면에, 커패시터(C31)는 도 13에 도시된 바와 같이, 필드 산화층(FX) 상에 형성되고, 하부 전극(52), 상부 전극(53), 및 그들 사이의 절연층(54)은 커패시터(C31)의 결합으로 형성된다. 하부 전극(52) 및 상부 전극(53)은 각각 부유 게이트 전극(FG) 및 제어 게이트 전극(CG)과 동시에 형성되고, 절연재는 부유 게이트 전극(FG) 및 하부 전극(52) 위에 증착되어 절연층(54 및 IL)을 형성한다. 상부 전극(53)은 노드(N33)를 통해 p 채널 증강형 전계 효과 트랜지스터(Q31)에 접속된다.
대안적으로는, 직렬 접속된 커패시터(C31/C32)는 도 14에 도시된 바와 같이 액티브 영역 상에 형성된다. 직렬 접속된 커패시터(C31/C32)는 메모리 셀(MC11-MCmn)과 유사한 구조를 가지며, 그들과 동시에 형성된다. 절연층(55), 하부 도전층(56), 절연층(57), 및 상부 도전층(58)은 각각 게이트 산화층(GX), 부유 게이트 전극(FG), 절연층(IL), 및 제어 게이트 전극과 동시에 형성된다. 소스 영역(SR) 및 드레인 영역(DR)이 반도체 칩(31) 상에 형성된다. 반도체 칩(31), 절연층(55),및 하부 도전층(56)은 커패시터를 형성하고, 하부 도전층(55)은 커패시터(C32)를 형성하며, 하부 도전층(56), 절연층(57), 및 상부 도전층(58)은 커패시터(C31)를 형성한다. 따라서, 직렬 접속된 커패시터(C31/C32)는 제조 공정을 복잡하게 하지 않는다.
기준 전압 발생기(51)는 도 15에 도시된 바와 같이 작동한다. 첫째로, 방전 제어 신호(DIS)는 시간 t11에서 인액티브 수준으로 변하고, 커패시터(C31) 및 도전 라인(38/42)은 접지 라인(GND)으로부터 분리된다.
프리차지 제어 신호(PREC)는 시간(t12)에서 액티브 수준으로 변하고, 프리차지 회로(37) 및 더미 프리차지 회로(40a)는 각각 도전 라인(38/42)에 전류를 공급한다. 인에이블 신호(VUP)는 시간 t13에서 액티브 수준으로 변하고, 전류가 커패시터(C31)에 공급된다. 따라서, 기준 제어 신호(Vrefg)는 상승하기 시작한다.
전위 수준(Vs) 및 기준 전압(Vref)은 센스 증폭기(39)에 인가되고, 센스 증폭기(39)는 차동 증폭을 수행한다. 비록 제어 전압(Vcg)이 시간(t14) 및 시간(t15) 사이에서 감쇠되지만 시간(t16) 및 시간(t17) 사이에서 회복되므로 기준 제어 전압 (Vrefg)은 비례하여 감쇠 회복되고, 일시적 감쇠 및 회복은 차동 증폭에 영향을 주지 않는다.
프리차지 제어 신호(PREC) 및 인에이블 신호(VUP)는 시간(t18)에서 인액티브 수준으로 회복되고, 방전 제어 신호(DIS)는 시간(t19)에서 액티브 수준으로 변한다.
제2 실시예에서 구현되는 전기적으로 소거 가능하고 프로그래밍 가능한 판독전용 메모리 장치는 제1 실시예의 모든 장점을 획득하고, 커패시터(C31/C32)에 의해 차동 증폭의 안전성을 개선한다.
비록 본 발명의 각각의 실시예들이 도시되고 설명되었지만, 본 기술 분야의 숙련된 기술자들은 본 발명의 취지 및 범위를 벗어나지 않는 다양한 수정과 변경이 만들어질 수 있음을 이해할 수 있을 것이다.
전기적으로 소거 가능하고 프로그래밍 가능한 메모리 장치는 다른 매크로 블록(macro block)들과 함께 반도체 기판 상에 집적될 수 있다.
메모리 셀들(MC11 내지 MCmn)은 메모리 블록을 형성할 수 있으며, 이는 부분적으로 플래시 기록 메모리의 메모리 셀 블록 중 하나를 형성한다.
메모리 셀들은 전기적으로 소거 가능하지 않을 수도 있지만, 예를 들어 자외선광에 의해서는 소거된다.

Claims (8)

  1. 반도체 불휘발성 메모리 장치에 있어서,
    데이타 비트를 저장하기 위한 부유 게이트형 전계 효과 트랜지스터로 각각 구현되는 복수의 어드레스 가능 메모리 셀(MC11 내지 MCmn);
    제1 입력 노드(38) 및 제2 입력 노드(42)를 구비하며, 상기 제1 입력 노드와 상기 제2 입력 노드 간의 전위차에 대한 차동 증폭을 행하는 센스 증폭기(39);
    상기 제1 입력 노드(38)를 통해 상기 복수의 어드레스 가능 메모리 셀들(MC11 내지 MCmn) 중 하나로 제1 전류(Im)를 전도(lead)하여, 상기 제1 입력 노드에서 데이타 비트의 논리 레벨 중 어느 하나를 나타내는 전위 레벨(Vs)을 생성하는 셀렉터(33/35/36); 및
    상기 제2 입력 노드(42) 및 기준 셀(RC1)을 통해 정전위원(GND)으로 제2 전류(Ir)를 전도하여, 상기 제2 입력 노드에서 한 논리 레벨을 나타내는 상기 전위 레벨(Vs)과 다른 논리 레벨을 나타내는 상기 전위 레벨(Vs) 사이의 기준 전압(Vref)을 생성하는 기준 전압 발생기(40)를 포함하는 반도체 불휘발성 메모리 장치에 있어서,
    상기 기준 셀(RC1)은 제어 게이트 전극(CG)을 부유 게이트 전극(FG)에 전기적으로 접속시키는 상호 접속부(VI)를 구비한 상기 부유 게이트형 전계 효과 트랜지스터의 구조를 갖고,
    상기 기준 전압 발생기(40)는, 상기 기준 제어 전압 및 제어 전압이 상기 기준 셀의 상기 제어 게이트 전극(CG) 및 상기 복수의 메모리 셀들 중 상기 하나의 제어 게이트 전극에 각각 공급되도록, 상기 제어 전압(Vcg)으로부터 기준 제어 전압(Vrefg)을 생성하기 위한 기준 제어 전압 발생기(40c/51)를 더 포함하며,
    상기 기준 제어 전압 발생기(40c)는 상기 제어 전압(Vcg)원과 정전위 라인(GND) 사이에 접속된 직렬 결합의 저항 소자들(R3/R4)을 구비하여, 상기 직렬 저항 소자들의 중간 노드에서 상기 기준 제어 전압(Vrefg)을 생성하는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 셀(MC11 내지 MCmn)은 전기적으로 소거 가능하고 프로그래밍 가능한 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 기준 전압 발생기(40)는 제어 전압(Vcg)으로부터 기준 제어 전압(Vrefg)을 생성하기 위한 기준 제어 전압 발생기(40c/51)를 더 포함하며, 상기 기준 제어 전압 및 상기 제어 전압은 각각 상기 기준 셀의 상기 제어 게이트 전극(CG) 및 상기 복수의 메모리 셀들 중 상기 한 셀의 제어 게이트 전극에 인가되는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 기준 제어 전압 발생기(40c)는 상기 제어 전압(Vcg)원과 정전위 라인(GND) 사이에 접속된 직렬 결합의 저항 소자들(R3/R4)을 구비하여, 상기 직렬 저항 소자들의 중간 노드에서 상기 기준 제어 전압(Vrefg)을 생성하는것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 기준 제어 전압 발생기(51)는 상기 제어 전압(Vcg)원과 정전위 라인(GND) 사이에 접속된 직렬 결합의 커패시터들(C31/C32)을 구비하여, 상기 직렬 커패시터들(C31/C32)의 중간 노드(N32)에서 상기 기준 제어 전압(Vrefg)을 생성하는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 직렬 결합의 커패시터들 중 하나의 커패시터(C32)는 상기 기준 셀(RC1)의 상기 부유 게이트 전극(FG)과 반도체 기판(31) 사이에 형성되고, 상기 커패시터들 중 다른 커패시터(C31)는 상기 반도체 기판(31) 상에 선택적으로 성장된 필드 절연층(FX) 상에 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  7. 제5항에 있어서, 상기 직렬 결합은 상기 부유 게이트형 전계 효과 트랜지스터와 동일한 구조를 가지며, 상기 직렬 결합의 커패시터들 중 하나의 커패시터(C32)는 상기 동일 구조의 부유 게이트 전극(56)과 반도체 기판(31) 사이에 형성되고, 상기 커패시터들 중 다른 커패시터(C31)는 상기 부유 게이트 전극(56)과 상기 동일 구조의 제어 게이트 전극(58) 사이에 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
  8. 제5항에 있어서, 상기 기준 제어 전압 발생기(51)는 상기 직렬 결합의 커패시터들(C31/C32)과 상기 정전위 라인(GND) 사이에 접속되고, 방전 제어 신호(DIS)에 응답하여, 상기 복수의 메모리 셀(MC11 내지 MCmn)로의 데이타 액세스 완료 후 상기 커패시터(C31/C32)로부터의 전하를 상기 정전위 라인(GND)으로 방전시키는 스위칭 회로(Q32/Q33)를 더 포함하는 것을 특징으로 하는 반도체 불휘발성 메모리 장치.
KR10-1998-0027286A 1997-07-07 1998-07-07 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치 KR100381352B1 (ko)

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KR10-1998-0027286A KR100381352B1 (ko) 1997-07-07 1998-07-07 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치

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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11213684A (ja) * 1998-01-28 1999-08-06 Toshiba Corp 不揮発性半導体メモリ
US6297990B1 (en) * 1998-09-29 2001-10-02 Texas Instruments Incorporated Balanced reference sensing circuit
JP3166732B2 (ja) * 1998-10-14 2001-05-14 日本電気株式会社 半導体記憶装置
KR100287884B1 (ko) * 1998-11-26 2001-05-02 김영환 반도체 메모리소자의 센싱회로 및 그를 이용한센싱방법
US6128226A (en) * 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
KR100301817B1 (ko) * 1999-06-29 2001-11-01 김영환 레퍼런스 메모리셀의 초기화 회로 및 그를 이용한 초기화 방법
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4249352B2 (ja) * 1999-11-09 2009-04-02 富士通株式会社 不揮発性半導体記憶装置
JP2001143487A (ja) * 1999-11-15 2001-05-25 Nec Corp 半導体記憶装置
US6411549B1 (en) * 2000-06-21 2002-06-25 Atmel Corporation Reference cell for high speed sensing in non-volatile memories
US6327202B1 (en) * 2000-08-25 2001-12-04 Micron Technology, Inc. Bit line pre-charge in a memory
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6707715B2 (en) * 2001-08-02 2004-03-16 Stmicroelectronics, Inc. Reference generator circuit and method for nonvolatile memory devices
JP2003242793A (ja) * 2002-02-15 2003-08-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びそのデータ読み出し方法
US7123508B1 (en) * 2002-03-18 2006-10-17 T-Ram, Inc. Reference cells for TCCT based memory cells
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
IL161648A0 (en) * 2003-04-29 2004-09-27 Saifun Semiconductors Ltd Apparatus and methods for multi-level sensing in a memory array
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
KR100517561B1 (ko) * 2003-08-19 2005-09-28 삼성전자주식회사 불 휘발성 반도체 메모리 장치
US7301807B2 (en) 2003-10-23 2007-11-27 Sandisk Corporation Writable tracking cells
JP4383223B2 (ja) * 2004-03-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
JP4329658B2 (ja) * 2004-09-17 2009-09-09 株式会社デンソー センスアンプ回路
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
JP4632422B2 (ja) * 2004-12-22 2011-02-16 ルネサスエレクトロニクス株式会社 読み出し回路、及び不揮発性半導体記憶装置
WO2006085459A1 (ja) 2005-02-08 2006-08-17 Nec Corporation 半導体記憶装置及び半導体記憶装置の読み出し方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7212458B1 (en) * 2005-10-25 2007-05-01 Sigmatel, Inc. Memory, processing system and methods for use therewith
JP4874637B2 (ja) * 2005-11-30 2012-02-15 ラピスセミコンダクタ株式会社 不揮発性記憶装置およびその読出し方法
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
JP2009205798A (ja) * 2009-06-18 2009-09-10 Renesas Technology Corp 半導体記憶装置
US8804438B2 (en) * 2012-08-04 2014-08-12 Freescale Semiconductor, Inc. Memory device
US8964485B2 (en) * 2012-11-19 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit with transistors having different threshold voltages and method of operating the memory circuit
CN103854698B (zh) * 2012-11-29 2017-05-31 华邦电子股份有限公司 闪存存储器的感测放大器
JP6086818B2 (ja) * 2013-05-29 2017-03-01 サイプレス セミコンダクター コーポレーション 記憶回路
KR20170030697A (ko) * 2015-09-09 2017-03-20 에스케이하이닉스 주식회사 균일한 프로그램 문턱전압값을 갖는 불휘발성 메모리장치 및 그 프로그램 방법
FR3043245B1 (fr) 2015-11-03 2017-10-27 Stmicroelectronics Rousset Procede de lecture d'une memoire eeprom et dispositif correspondant

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152585A (en) * 1981-03-13 1982-09-20 Toshiba Corp Nonvolatile semiconductor memory
JPS63244490A (ja) * 1987-03-31 1988-10-11 Nec Corp 半導体メモリの入力アドレスバツフア回路
JPH0196897A (ja) * 1987-10-08 1989-04-14 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2853217B2 (ja) * 1989-11-21 1999-02-03 日本電気株式会社 半導体メモリ
JP3247402B2 (ja) * 1991-07-25 2002-01-15 株式会社東芝 半導体装置及び不揮発性半導体記憶装置
JP2564067B2 (ja) * 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
KR100276536B1 (ko) * 1995-02-10 2001-01-15 로데릭 더블류 루이스 판독바이어싱회로,고속감지회로및감지방법
JP3132637B2 (ja) * 1995-06-29 2001-02-05 日本電気株式会社 不揮発性半導体記憶装置
JPH09320286A (ja) * 1996-05-24 1997-12-12 Nec Corp 半導体記憶装置
US5859796A (en) * 1997-12-16 1999-01-12 Advanced Micro Devices, Inc. Programming of memory cells using connected floating gate analog reference cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152585A (en) * 1981-03-13 1982-09-20 Toshiba Corp Nonvolatile semiconductor memory
JPS63244490A (ja) * 1987-03-31 1988-10-11 Nec Corp 半導体メモリの入力アドレスバツフア回路
JPH0196897A (ja) * 1987-10-08 1989-04-14 Toshiba Corp 不揮発性半導体記憶装置

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Publication number Publication date
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KR19990013658A (ko) 1999-02-25
JPH1126727A (ja) 1999-01-29

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