JPH0863981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0863981A JPH0863981A JP19580594A JP19580594A JPH0863981A JP H0863981 A JPH0863981 A JP H0863981A JP 19580594 A JP19580594 A JP 19580594A JP 19580594 A JP19580594 A JP 19580594A JP H0863981 A JPH0863981 A JP H0863981A
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Abstract
(57)【要約】
【目的】読出し時におけるセル電流が小さく、かつ時定
数の大きい場合であっても高速にデータを読出すことの
できる半導体装置を提供する。 【構成】データの読出しに先だって単位セル（ＮＭＣ）
に接続されたビット線（ＢＬ）をプリチャージし、読出
し時にプリチャージ電荷が選択されたメモリセルを通し
て放電されたか否かを判定することによってデータの読
出しを行うようにした半導体記憶装置において、ゲート
とビット線（ＢＬ）との間に一定値Ｖ1 を越える電位差
が生じたときに導通するトランジスタ（Ｑ1 ）を設け、
データの読出しに先だって出力ノード（Ｎ1 ）をＶ2 の
電位に、ビット線をほぼ（Ｖ3 −Ｖ1 ）の電位にそれぞ
れプリチャージする手段（Ｑ11）設け、さらに読出し時
に出力ノードの電位がＶ2 か、Ｖ2 未満であるかを検出
して読出されたデータの内容を判定する判定手段
（Ｑ9 ，ＬＣ）を設けている。
数の大きい場合であっても高速にデータを読出すことの
できる半導体装置を提供する。 【構成】データの読出しに先だって単位セル（ＮＭＣ）
に接続されたビット線（ＢＬ）をプリチャージし、読出
し時にプリチャージ電荷が選択されたメモリセルを通し
て放電されたか否かを判定することによってデータの読
出しを行うようにした半導体記憶装置において、ゲート
とビット線（ＢＬ）との間に一定値Ｖ1 を越える電位差
が生じたときに導通するトランジスタ（Ｑ1 ）を設け、
データの読出しに先だって出力ノード（Ｎ1 ）をＶ2 の
電位に、ビット線をほぼ（Ｖ3 −Ｖ1 ）の電位にそれぞ
れプリチャージする手段（Ｑ11）設け、さらに読出し時
に出力ノードの電位がＶ2 か、Ｖ2 未満であるかを検出
して読出されたデータの内容を判定する判定手段
（Ｑ9 ，ＬＣ）を設けている。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）で代表される半
導体記憶装置に係り、特にメモリセルのデータを高速に
読出すことができるようにした半導体記憶装置に関す
る。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）で代表される半
導体記憶装置に係り、特にメモリセルのデータを高速に
読出すことができるようにした半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置、たとえばＥＥＰＲＯＭ
の１つとして、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯ
Ｍが知られている。その構成例は、たとえば特願平３−
２４７６９号等に示されている。
の１つとして、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯ
Ｍが知られている。その構成例は、たとえば特願平３−
２４７６９号等に示されている。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭは、複数（たとえ
ば８個）のメモリセルを、それらのソース、ドレインを
隣接するもの同士で共用する形に直列接続して１単位の
ＮＡＮＤセルとしてビット線に接続したものとなってい
る。メモリセルは通常、電荷蓄積層と制御ゲートとを積
層した構造を有する。メモリセルアレイは、ｐ型基板上
またはｎ型基板に形成されたｐ型ウェル上に集積形成さ
れる。
ば８個）のメモリセルを、それらのソース、ドレインを
隣接するもの同士で共用する形に直列接続して１単位の
ＮＡＮＤセルとしてビット線に接続したものとなってい
る。メモリセルは通常、電荷蓄積層と制御ゲートとを積
層した構造を有する。メモリセルアレイは、ｐ型基板上
またはｎ型基板に形成されたｐ型ウェル上に集積形成さ
れる。
【０００４】ＮＡＮＤセルのドレイン側は一方の選択ト
ランジスタを介してビット線に接続され、ソース側は他
方の選択トランジスタを介して共通ソース線に接続され
る。メモリセルの制御ゲートと選択トランジスタのゲー
トは、行方向に連続的に配設されたワード線と選択ゲー
ト線にそれぞれ接続される。
ランジスタを介してビット線に接続され、ソース側は他
方の選択トランジスタを介して共通ソース線に接続され
る。メモリセルの制御ゲートと選択トランジスタのゲー
トは、行方向に連続的に配設されたワード線と選択ゲー
ト線にそれぞれ接続される。
【０００５】このＮＡＮＤ型ＥＥＰＲＯＭの動作は次の
通りである。
通りである。
【０００６】データ書込みは、ビット線から最も離れた
位置のメモリセルから順に行なわれる。選択されたメモ
リセルのワード線に第１の高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にある非選択のメモ
リセルのワード線および選択ゲート線に第２の高電圧Ｖ
ｐｐｍ（＝１０Ｖ程度）を、また共通ソース線側にある
非選択のメモリセルのワード線と選択ゲート線とに０Ｖ
をそれぞれ印加し、ビット線にデータに応じて０Ｖまた
は第３の高電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線
に０Ｖが与えられると、その電位が選択メモリセルのド
レインまで転送され、電荷蓄積層に電子注入が生じる。
これにより、選択されたメモリセルのしきい値が当初の
負の値から正方向にシフトする。この状態をたとえば
“１”とする。ビット線にＶｍが与えられたときには電
子注入が起こらず、したがってしきい値が変化せず、負
に留まる。この状態を“０”とする。データ書込みはワ
ード線を共有するメモリセルに対して同時に行われる。
位置のメモリセルから順に行なわれる。選択されたメモ
リセルのワード線に第１の高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にある非選択のメモ
リセルのワード線および選択ゲート線に第２の高電圧Ｖ
ｐｐｍ（＝１０Ｖ程度）を、また共通ソース線側にある
非選択のメモリセルのワード線と選択ゲート線とに０Ｖ
をそれぞれ印加し、ビット線にデータに応じて０Ｖまた
は第３の高電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線
に０Ｖが与えられると、その電位が選択メモリセルのド
レインまで転送され、電荷蓄積層に電子注入が生じる。
これにより、選択されたメモリセルのしきい値が当初の
負の値から正方向にシフトする。この状態をたとえば
“１”とする。ビット線にＶｍが与えられたときには電
子注入が起こらず、したがってしきい値が変化せず、負
に留まる。この状態を“０”とする。データ書込みはワ
ード線を共有するメモリセルに対して同時に行われる。
【０００７】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。すなわち、全てのワ
ード線をＯＶとし、ｐ型基板またはｐ型ウェルを２０Ｖ
とする。このとき、選択ゲート線、ビット線、共通ソー
ス線にも２０Ｖを印加する。これにより、電荷蓄積層の
電子がｐ型基板またはｐ型ウェルに放出され、しきい値
が負方向にシフトし、全てのメモリセルが状態“０”に
なる。
モリセルに対して同時に行われる。すなわち、全てのワ
ード線をＯＶとし、ｐ型基板またはｐ型ウェルを２０Ｖ
とする。このとき、選択ゲート線、ビット線、共通ソー
ス線にも２０Ｖを印加する。これにより、電荷蓄積層の
電子がｐ型基板またはｐ型ウェルに放出され、しきい値
が負方向にシフトし、全てのメモリセルが状態“０”に
なる。
【０００８】データ読出しは、ビット線を電源電位Ｖｃ
ｃにプリチャージした後、選択されたメモリセルのワー
ド線を０Ｖとし、非選択のメモリセルのワード線および
選択ゲート線を電源電位Ｖｃｃとする。このとき、ビッ
ト線から選択メモリセルを経て共通ソース線に電流が流
れてビット線電荷が放電された（状態“０”）か、電流
が流れずビット線の電位がプリチャージされた状態に留
まっている（状態“１”）かを検出することにより行わ
れる。
ｃにプリチャージした後、選択されたメモリセルのワー
ド線を０Ｖとし、非選択のメモリセルのワード線および
選択ゲート線を電源電位Ｖｃｃとする。このとき、ビッ
ト線から選択メモリセルを経て共通ソース線に電流が流
れてビット線電荷が放電された（状態“０”）か、電流
が流れずビット線の電位がプリチャージされた状態に留
まっている（状態“１”）かを検出することにより行わ
れる。
【０００９】ところで、上記のようなデータ読出し方式
を採用したＥＥＰＲＯＭでは、読出し時に上述した状態
“０”の場合、つまり選択されたメモリセルのしきい値
が負の場合に、セル電流（放電電流）がＮＡＮＤセル内
の７個の非選択メモリセルとビット線側および共通ソー
ス線側の選択トランジスタを経由して流れることにな
る。このため、非選択メモリセルと選択トランジスタは
セル電流の経路の抵抗として作用する。この抵抗のため
に、セル電流は選択メモリセルのコンダクタンスで決ま
る値に比べ極めて小さく、かつ放電時定数が長いものと
なる。したがって、電源電位Ｖｃｃにプリチャージされ
たビット線電荷をセルを通して放電する時間が長くな
り、この結果としてデータの読出し時間が遅くなるとい
うＮＡＮＤ型ＥＥＰＲＯＭ特有の問題があった。たとえ
ば、メモリセルが８個でビット線の浮游容量が１ｐＦ程
度の場合、セル電流は１μＡ程度となる。この場合、Ｖ
ｃｃ（たとえば３Ｖ）にプリチャージされたビット線電
荷を１Ｖまで放電するのに２μｓ程度かかることにな
る。
を採用したＥＥＰＲＯＭでは、読出し時に上述した状態
“０”の場合、つまり選択されたメモリセルのしきい値
が負の場合に、セル電流（放電電流）がＮＡＮＤセル内
の７個の非選択メモリセルとビット線側および共通ソー
ス線側の選択トランジスタを経由して流れることにな
る。このため、非選択メモリセルと選択トランジスタは
セル電流の経路の抵抗として作用する。この抵抗のため
に、セル電流は選択メモリセルのコンダクタンスで決ま
る値に比べ極めて小さく、かつ放電時定数が長いものと
なる。したがって、電源電位Ｖｃｃにプリチャージされ
たビット線電荷をセルを通して放電する時間が長くな
り、この結果としてデータの読出し時間が遅くなるとい
うＮＡＮＤ型ＥＥＰＲＯＭ特有の問題があった。たとえ
ば、メモリセルが８個でビット線の浮游容量が１ｐＦ程
度の場合、セル電流は１μＡ程度となる。この場合、Ｖ
ｃｃ（たとえば３Ｖ）にプリチャージされたビット線電
荷を１Ｖまで放電するのに２μｓ程度かかることにな
る。
【００１０】大容量化が進むにつれて、ビット線の浮游
容量が大きくなり、メモリセルのコンダクタンスも小さ
くなる方向にあるので、この問題はますます厳しくなる
傾向にある。
容量が大きくなり、メモリセルのコンダクタンスも小さ
くなる方向にあるので、この問題はますます厳しくなる
傾向にある。
【００１１】
【発明が解決しようとする課題】上述の如く、ＮＡＮＤ
型ＥＥＰＲＯＭのように、メモリセルを複数直列に接続
した単位セルを備え、データの読出しに先だって単位セ
ルに接続されたビット線をプリチャージし、読出し時に
上記プリチャージ電荷が選択されたメモリセルを通して
放電されたか否かを判定することによって上記選択され
たメモリセルに記憶されているデータの読出しを行うよ
うにした従来の半導体記憶装置にあっては、ビット線の
浮遊容量が大きいこと、各メモリセルが放電路の抵抗と
して作用することとが原因してデータの読出しに比較的
長時間を要する問題があった。
型ＥＥＰＲＯＭのように、メモリセルを複数直列に接続
した単位セルを備え、データの読出しに先だって単位セ
ルに接続されたビット線をプリチャージし、読出し時に
上記プリチャージ電荷が選択されたメモリセルを通して
放電されたか否かを判定することによって上記選択され
たメモリセルに記憶されているデータの読出しを行うよ
うにした従来の半導体記憶装置にあっては、ビット線の
浮遊容量が大きいこと、各メモリセルが放電路の抵抗と
して作用することとが原因してデータの読出しに比較的
長時間を要する問題があった。
【００１２】そこで本発明は、読出し時におけるセル電
流が小さく、かつ時定数の大きい場合であっても高速に
データを読出すことのできる半導体装置を提供すること
を目的としている。
流が小さく、かつ時定数の大きい場合であっても高速に
データを読出すことのできる半導体装置を提供すること
を目的としている。
【００１３】また、本発明は、ビット線の充放電電流を
小さくでき、もって消費電力の低減化を図れる半導体装
置を提供することを他の目的としている。
小さくでき、もって消費電力の低減化を図れる半導体装
置を提供することを他の目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のメモリセルを備え、データの読出
しに先だって上記メモリセルに接続されたビット線をプ
リチャージし、読出し時に上記プリチャージ電荷が選択
されたメモリセルを通して放電されたか否かを判定する
ことによって上記選択されたメモリセルに記憶されてい
るデータの読出しを行うようにした半導体記憶装置にお
いて、前記ビット線に接続された出力ノードと、この出
力ノードと前記ビット線との間に設けられたＭＯＳトラ
ンジスタからなるスイッチング手段と、データの読出し
に先だって前記出力ノードをＶ2の電位に、前記ＭＯＳ
トランジスタのゲートをＶ3 の電位に、前記ビット線を
ほぼ（Ｖ3 −Ｖ1 ）（ただし、Ｖ1 は前記ＭＯＳトラン
ジスタのしきい値電圧）の電位にそれぞれプリチャージ
する手段と、読出し時に前記出力ノードの電位がＶ
2 か、Ｖ2 未満であるかを検出して読出された前記デー
タの内容を判定する判定手段とを備えている。
に、本発明は、複数のメモリセルを備え、データの読出
しに先だって上記メモリセルに接続されたビット線をプ
リチャージし、読出し時に上記プリチャージ電荷が選択
されたメモリセルを通して放電されたか否かを判定する
ことによって上記選択されたメモリセルに記憶されてい
るデータの読出しを行うようにした半導体記憶装置にお
いて、前記ビット線に接続された出力ノードと、この出
力ノードと前記ビット線との間に設けられたＭＯＳトラ
ンジスタからなるスイッチング手段と、データの読出し
に先だって前記出力ノードをＶ2の電位に、前記ＭＯＳ
トランジスタのゲートをＶ3 の電位に、前記ビット線を
ほぼ（Ｖ3 −Ｖ1 ）（ただし、Ｖ1 は前記ＭＯＳトラン
ジスタのしきい値電圧）の電位にそれぞれプリチャージ
する手段と、読出し時に前記出力ノードの電位がＶ
2 か、Ｖ2 未満であるかを検出して読出された前記デー
タの内容を判定する判定手段とを備えている。
【００１５】
【作用】ビット線には通常、複数のメモリセルが接続さ
れるので、ビット線の浮遊容量は出力ノードの浮遊容量
に比べて極めて大きい。データの読出しに先だって出力
ノードをＶ2 の電位に、ビット線をほぼ（Ｖ3 −Ｖ1 ）
の電位にそれぞれプリチャージした後に読出しを開始す
ると、選択されたメモリセルが前述した状態“０”の場
合、ビット線にプリチャージされた電荷がメモリセルを
通して放電されることになるが、この放電によってスイ
ッチング手段のゲート電圧とビット線電圧との差がＶ1
を僅か上回ると、出力ノードにプリチャージされていた
電荷がスイッチング手段を介してビット線側に流れ込
む。このため、出力ノードの電位がＶ2 の状態から大幅
に低下する。判定手段は、出力ノードの電位がＶ2 か、
Ｖ2 未満であるかを検出して読出されたデータの内容を
判定しているので、極めて短時間にデータの内容が
“０”であると判定され、読出し時間の高速化が可能と
なる。
れるので、ビット線の浮遊容量は出力ノードの浮遊容量
に比べて極めて大きい。データの読出しに先だって出力
ノードをＶ2 の電位に、ビット線をほぼ（Ｖ3 −Ｖ1 ）
の電位にそれぞれプリチャージした後に読出しを開始す
ると、選択されたメモリセルが前述した状態“０”の場
合、ビット線にプリチャージされた電荷がメモリセルを
通して放電されることになるが、この放電によってスイ
ッチング手段のゲート電圧とビット線電圧との差がＶ1
を僅か上回ると、出力ノードにプリチャージされていた
電荷がスイッチング手段を介してビット線側に流れ込
む。このため、出力ノードの電位がＶ2 の状態から大幅
に低下する。判定手段は、出力ノードの電位がＶ2 か、
Ｖ2 未満であるかを検出して読出されたデータの内容を
判定しているので、極めて短時間にデータの内容が
“０”であると判定され、読出し時間の高速化が可能と
なる。
【００１６】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１７】図１には本発明の一実施例に係るＮＡＮＤ
セル型ＥＥＰＲＯＭの構成が示されている。
セル型ＥＥＰＲＯＭの構成が示されている。
【００１８】メモリセルアレイ１に対して、データ書込
み，読出し，再書込およびベリファイ読出しを行うため
のビット線制御回路２が設けられている。このビット線
制御回路２はデータ入出力バッファ６につながり、アド
レスバッファ４からのアドレス信号を受けるカラムデコ
ーダー３の出力を入力として受ける。
み，読出し，再書込およびベリファイ読出しを行うため
のビット線制御回路２が設けられている。このビット線
制御回路２はデータ入出力バッファ６につながり、アド
レスバッファ４からのアドレス信号を受けるカラムデコ
ーダー３の出力を入力として受ける。
【００１９】また，メモリセルアレイ１に対して制御ゲ
ートおよび選択ゲートを制御するためにロウ・デコーダ
ー５が設けられ、さらにメモリセルアレイ１が形成され
るｐ基板（またはｐ型ウェル）の電位を制御するための
基板電位制御回路７が設けられている。
ートおよび選択ゲートを制御するためにロウ・デコーダ
ー５が設けられ、さらにメモリセルアレイ１が形成され
るｐ基板（またはｐ型ウェル）の電位を制御するための
基板電位制御回路７が設けられている。
【００２０】ビット線制御回路２は、書込むためのデー
タのラッチ動作、データを読出すためのセンス動作、書
込み後のベリファイ読出しのためのセンス動作、再書込
みデータのラッチ等を行う。
タのラッチ動作、データを読出すためのセンス動作、書
込み後のベリファイ読出しのためのセンス動作、再書込
みデータのラッチ等を行う。
【００２１】図２(a) ,(b)にはメモリセルアレイにおけ
る１つのＮＡＮＤセル部分の平面図と等価回路図が示さ
れており、図３(a),(b) にはそれぞれ図２(a) のＡ−
Ａ′およびＢ−Ｂ′断面図が示されている。
る１つのＮＡＮＤセル部分の平面図と等価回路図が示さ
れており、図３(a),(b) にはそれぞれ図２(a) のＡ−
Ａ′およびＢ−Ｂ′断面図が示されている。
【００２２】図３に示すように、素子分離酸化膜１２で
囲まれたｐ型シリコン基板（またはｐ型ウェル）１１に
複数のＮＡＮＤセルからなるメモリセルアレイが形成さ
れている。
囲まれたｐ型シリコン基板（またはｐ型ウェル）１１に
複数のＮＡＮＤセルからなるメモリセルアレイが形成さ
れている。
【００２３】１つのＮＡＮＤセルに着目して説明する
と、この実施例では、図２に示すように８個のメモリセ
ルＭ1 〜Ｍ8 が直列接続されて１つのＮＡＮＤセルを構
成している。メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４1 ，１４2 ，
…，１４8 ）が形成され、この上に層間絶縁膜１５を介
して制御ゲート１６（１６1 ，１６2 ，…，１６8 ）が
形成されて、構成されている。これらのメモリセルのソ
ース、ドレインであるｎ型拡散層１９は隣接するもの同
志が共用されており、これによって各メモリセルが直列
接続されている。
と、この実施例では、図２に示すように８個のメモリセ
ルＭ1 〜Ｍ8 が直列接続されて１つのＮＡＮＤセルを構
成している。メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４1 ，１４2 ，
…，１４8 ）が形成され、この上に層間絶縁膜１５を介
して制御ゲート１６（１６1 ，１６2 ，…，１６8 ）が
形成されて、構成されている。これらのメモリセルのソ
ース、ドレインであるｎ型拡散層１９は隣接するもの同
志が共用されており、これによって各メモリセルが直列
接続されている。
【００２４】ＮＡＮＤセルのドレイン側、ソース側には
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 および１４10，
１６10が設けられている。
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 および１４10，
１６10が設けられている。
【００２５】素子形成された基板上はＣＶＤ酸化膜１７
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８はＮＡＮＤセルの一端のドレイン側拡
散層１９にコンタクトしている。行方向に並ぶＮＡＮＤ
セルの制御ゲート１４は共通に制御ゲート線ＣＧ1 ，Ｃ
Ｇ2 ，…，ＣＧ8 として配設されている。これら制御ゲ
ート線はワード線となる。選択ゲート１４9 ，１６9 お
よび１４10，１６10もそれぞれ行方向に連続的に選択ゲ
ート線ＳＧ1 ，ＳＧ2 として配設されている。
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８はＮＡＮＤセルの一端のドレイン側拡
散層１９にコンタクトしている。行方向に並ぶＮＡＮＤ
セルの制御ゲート１４は共通に制御ゲート線ＣＧ1 ，Ｃ
Ｇ2 ，…，ＣＧ8 として配設されている。これら制御ゲ
ート線はワード線となる。選択ゲート１４9 ，１６9 お
よび１４10，１６10もそれぞれ行方向に連続的に選択ゲ
ート線ＳＧ1 ，ＳＧ2 として配設されている。
【００２６】図４には上述したＮＡＮＤセルがマトリク
ス配列されたメモリセルアレイの等価回路が示されてい
る。
ス配列されたメモリセルアレイの等価回路が示されてい
る。
【００２７】図５には図１中のビット線制御回路２にお
ける要部の具体的な構成が示されている。
ける要部の具体的な構成が示されている。
【００２８】図中、ＮＭＣ1 ，ＮＭＣ2 は図４に示すよ
うにマトリクス配列されたＮＡＮＤセルを示している。
ＮＡＮＤセルは、その一方に設けられた第１の選択トラ
ンジスタＳ1 を介してビット線ＢＬに接続され、他方に
設けられた第２の選択トランジスタＳ2 を介して共通ソ
ース線ＶS に接続されている。
うにマトリクス配列されたＮＡＮＤセルを示している。
ＮＡＮＤセルは、その一方に設けられた第１の選択トラ
ンジスタＳ1 を介してビット線ＢＬに接続され、他方に
設けられた第２の選択トランジスタＳ2 を介して共通ソ
ース線ＶS に接続されている。
【００２９】ビット線ＢＬは第１のトランスファーゲー
ト・トランジスタＱ1 を介して第１のノードＮ1 に接続
されるとともに、第２のトランスファーゲート・トラン
ジスタＱ2 を介して第２のノードＮ2 に接続されてい
る。
ト・トランジスタＱ1 を介して第１のノードＮ1 に接続
されるとともに、第２のトランスファーゲート・トラン
ジスタＱ2 を介して第２のノードＮ2 に接続されてい
る。
【００３０】ノードＮ2 はトランジスタＱ5 〜Ｑ8 で構
成されたラッチ回路ＬＣの一方の端子に接続されてい
る。ラッチ回路ＬＣの他方の端子は第３のノードＮ3 に
接続され、ノードＮ3 はトランジスタＱ9 のドレインに
接続されている。
成されたラッチ回路ＬＣの一方の端子に接続されてい
る。ラッチ回路ＬＣの他方の端子は第３のノードＮ3 に
接続され、ノードＮ3 はトランジスタＱ9 のドレインに
接続されている。
【００３１】ノードＮ1 はトランジスタＱ9 のゲートに
入力する。トランジスタＱ9 のソースはトランジスタＱ
10のドレインに接続され、トランジスタＱ10のソースは
接地されている。トランジスタＱ10のゲートには信号Ｓ
ＴＲが入力する。ノードＮ1にはプリチャージ・トラン
ジスタＱ11が接続されている。ノードＮ2 にはリセット
・トランジスタＱ4 が接続されている。また、ノードＮ
2 はカラム・デコーダ３の出力信号であるＣＳＬで制御
されるトランジスタＱ3 を介して入出力線Ｉ／Ｏとデー
タのやりとりを行う。
入力する。トランジスタＱ9 のソースはトランジスタＱ
10のドレインに接続され、トランジスタＱ10のソースは
接地されている。トランジスタＱ10のゲートには信号Ｓ
ＴＲが入力する。ノードＮ1にはプリチャージ・トラン
ジスタＱ11が接続されている。ノードＮ2 にはリセット
・トランジスタＱ4 が接続されている。また、ノードＮ
2 はカラム・デコーダ３の出力信号であるＣＳＬで制御
されるトランジスタＱ3 を介して入出力線Ｉ／Ｏとデー
タのやりとりを行う。
【００３２】次に、図６に示すタイミング図を参照しな
がらＥＥＰＲＯＭの読出し動作を説明する。ここでは、
メモリセルＭ2 が選択された場合を例にとり説明する。
がらＥＥＰＲＯＭの読出し動作を説明する。ここでは、
メモリセルＭ2 が選択された場合を例にとり説明する。
【００３３】まず、信号ＲＳＴが“Ｈ”になり、ノード
Ｎ2 を接地電位にする。これにより、ラッチ回路ＬＣの
他方の端子が接続するノードＮ3 がＶｃｃ（たとえば３
Ｖ）になる。ラッチ回路ＬＣの電源電圧ＶRWは読出しの
時はＶｃｃである。
Ｎ2 を接地電位にする。これにより、ラッチ回路ＬＣの
他方の端子が接続するノードＮ3 がＶｃｃ（たとえば３
Ｖ）になる。ラッチ回路ＬＣの電源電圧ＶRWは読出しの
時はＶｃｃである。
【００３４】ＲＳＴとほぼ同じ時間に信号／ΦP が
“Ｌ”になり、ノードＮ1 がＶｃｃにプリチャージされ
る。このとき、信号ＶR は“Ｈ”状態にあり、トランジ
スタＱ1を通してビット線ＢＬもプリチャージされる。
ビット線ＢＬの電圧がＶR −Ｖｔｈになると、トランジ
スタＱ1 が非導通になり、ビット線ＢＬの充電が停止す
る。なお、ＶR はトランジスタＱ1 のゲート電圧（＝Ｖ
3 ）、ＶｔｈはトランジスタＱ1 のしきい値電圧（＝Ｖ
1 ）である。
“Ｌ”になり、ノードＮ1 がＶｃｃにプリチャージされ
る。このとき、信号ＶR は“Ｈ”状態にあり、トランジ
スタＱ1を通してビット線ＢＬもプリチャージされる。
ビット線ＢＬの電圧がＶR −Ｖｔｈになると、トランジ
スタＱ1 が非導通になり、ビット線ＢＬの充電が停止す
る。なお、ＶR はトランジスタＱ1 のゲート電圧（＝Ｖ
3 ）、ＶｔｈはトランジスタＱ1 のしきい値電圧（＝Ｖ
1 ）である。
【００３５】ここで、ＶR −Ｖｔｈの値はラッチ回路Ｌ
ＣとトランジスタＱ9 ，Ｑ10で構成される回路が“Ｌ”
と判定するレベル、たとえば１Ｖに設定される。また、
ノードＮ1 のプリチャージ電圧Ｖｃｃ（＝Ｖ2 ）は
“Ｈ”と判定されるレベルである。
ＣとトランジスタＱ9 ，Ｑ10で構成される回路が“Ｌ”
と判定するレベル、たとえば１Ｖに設定される。また、
ノードＮ1 のプリチャージ電圧Ｖｃｃ（＝Ｖ2 ）は
“Ｈ”と判定されるレベルである。
【００３６】次に、選択されたメモリセルＭ2 のワード
線ＣＧ2 を０Ｖのままにして、選択ゲート線ＳＧ1 ，Ｓ
Ｇ2 と非選択メモリセルＭ1 ，Ｍ3 〜Ｍ8 のワード線Ｃ
Ｇ1，ＣＧ3 〜ＣＧ8 をＶｃｃにする。
線ＣＧ2 を０Ｖのままにして、選択ゲート線ＳＧ1 ，Ｓ
Ｇ2 と非選択メモリセルＭ1 ，Ｍ3 〜Ｍ8 のワード線Ｃ
Ｇ1，ＣＧ3 〜ＣＧ8 をＶｃｃにする。
【００３７】メモリセルＭ2 に記憶されているデータが
“０”であれば、選択トランジスタＳ1 、メモリセルＭ
1 〜Ｍ8 、選択トランジスタＳ2 を通してビット線ＢＬ
から共通ソース線Ｖｓに向けて電流が流れ、ビット線電
荷が放電される。ビット線ＢＬの電圧がＶR −Ｖｔｈよ
り低下するとトランジスタＱ1 が導通し、ノードＮ1の
電荷も放電される。
“０”であれば、選択トランジスタＳ1 、メモリセルＭ
1 〜Ｍ8 、選択トランジスタＳ2 を通してビット線ＢＬ
から共通ソース線Ｖｓに向けて電流が流れ、ビット線電
荷が放電される。ビット線ＢＬの電圧がＶR −Ｖｔｈよ
り低下するとトランジスタＱ1 が導通し、ノードＮ1の
電荷も放電される。
【００３８】ここで、ビット線ＢＬは、多数のＮＡＮＤ
セルが接続されると、メモリセルアレイの中を長い距離
にわたって配線される。このため、ビット線ＢＬの浮游
容量ＣＢは極めて大きい。これに対して、ノードＮ1 の
浮游容量ＣＳはほぼトランジスタＱ9 のゲート容量のみ
であるので小さい。たとえばＣＢが数100 ｆＦ〜数ｐＦ
であるのに対して、ＣＳは数10ｆＦ程度であり、その比
ＣＢ／ＣＳは１０を越える場合が多い。
セルが接続されると、メモリセルアレイの中を長い距離
にわたって配線される。このため、ビット線ＢＬの浮游
容量ＣＢは極めて大きい。これに対して、ノードＮ1 の
浮游容量ＣＳはほぼトランジスタＱ9 のゲート容量のみ
であるので小さい。たとえばＣＢが数100 ｆＦ〜数ｐＦ
であるのに対して、ＣＳは数10ｆＦ程度であり、その比
ＣＢ／ＣＳは１０を越える場合が多い。
【００３９】したがって、ビット線ＢＬの電荷が放電さ
れて、その電圧がわずかに低下するだけで、ノードＮ1
の電圧が大きく低下する。たとえば浮游容量の比が１０
であるとすると、ビット線ＢＬが０．２Ｖに相当する分
放電されると、ノードＮ1 はプリチャージ電圧Ｖｃｃ
（３Ｖ）から２Ｖ低下して１Ｖになる。前述したよう
に、これはラッチ回路ＬＣとトランジスタＱ9 ，Ｑ11で
構成される判定回路が“Ｌ”と判定するレベルである。
れて、その電圧がわずかに低下するだけで、ノードＮ1
の電圧が大きく低下する。たとえば浮游容量の比が１０
であるとすると、ビット線ＢＬが０．２Ｖに相当する分
放電されると、ノードＮ1 はプリチャージ電圧Ｖｃｃ
（３Ｖ）から２Ｖ低下して１Ｖになる。前述したよう
に、これはラッチ回路ＬＣとトランジスタＱ9 ，Ｑ11で
構成される判定回路が“Ｌ”と判定するレベルである。
【００４０】ここで、トランジスタＱ10のゲートに信号
ＳＴＲが入力される。しかし、ノードＮ1 は“Ｌ”であ
るため、ラッチ回路ＬＣの状態が変化せず、ノードＮ2
が０Ｖ、ノードＮ3 がＶｃｃのままである。この後、カ
ラム・デコーダ３の出力信号ＣＳＬによりトランジスタ
Ｑ3 が導通し、ノードＮ2 の電圧０Ｖを、データ“０”
としてデータ入出力線Ｉ／Ｏに出力する。
ＳＴＲが入力される。しかし、ノードＮ1 は“Ｌ”であ
るため、ラッチ回路ＬＣの状態が変化せず、ノードＮ2
が０Ｖ、ノードＮ3 がＶｃｃのままである。この後、カ
ラム・デコーダ３の出力信号ＣＳＬによりトランジスタ
Ｑ3 が導通し、ノードＮ2 の電圧０Ｖを、データ“０”
としてデータ入出力線Ｉ／Ｏに出力する。
【００４１】このように、ビット線ＢＬの浮游容量が１
ｐＦ、セル電流が１μＡとしたとき、従来のようにビッ
ト線ＢＬをＶｃｃにプリチャージし、ビット線ＢＬの電
位が１Ｖまで低下したときに“０”と判定する方式で
は、データ“０”を読出すのに２μｓかかっていたが、
本実施例では２００ｎｓで読出すことができ、読出しの
大幅な高速化が可能である。
ｐＦ、セル電流が１μＡとしたとき、従来のようにビッ
ト線ＢＬをＶｃｃにプリチャージし、ビット線ＢＬの電
位が１Ｖまで低下したときに“０”と判定する方式で
は、データ“０”を読出すのに２μｓかかっていたが、
本実施例では２００ｎｓで読出すことができ、読出しの
大幅な高速化が可能である。
【００４２】また、浮游容量の大きいビット線ＢＬの電
位振幅を小さくすることができるので、消費電力を大幅
に軽減できる。
位振幅を小さくすることができるので、消費電力を大幅
に軽減できる。
【００４３】なお、メモリセルに記憶されているデータ
が“１”であれば、選択されたメモリセルＭ2 は非導通
であるから電流は流れず、ビット線ＢＬの電荷は放電さ
れない。したがって、ビット線ＢＬの電位はＶR −Ｖｔ
ｈに留まるり、トランジスタＱ1 も導通しないでノード
Ｎ1 はプリチャージされた電圧Ｖｃｃのままである。
が“１”であれば、選択されたメモリセルＭ2 は非導通
であるから電流は流れず、ビット線ＢＬの電荷は放電さ
れない。したがって、ビット線ＢＬの電位はＶR −Ｖｔ
ｈに留まるり、トランジスタＱ1 も導通しないでノード
Ｎ1 はプリチャージされた電圧Ｖｃｃのままである。
【００４４】ここで、トランジスタＱ10のゲートに信号
ＳＴＲが入力される。ノードＮ1 は“Ｈ”であるから、
トランジスタＱ9 ，Ｑ10が導通してノードＮ3 を０Ｖに
放電する。その結果、ラッチ回路ＬＣの状態が反転し、
ノードＮ2 がＶｃｃ、ノードＮ3 が０Ｖになる。この
後、カラム・デコーダ３の出力信号ＣＳＬによりトラン
ジスタＱ3 が導通し、ノードＮ2 の電圧Ｖｃｃをデータ
“１”としてデータ入出力線Ｉ／Ｏに出力する。
ＳＴＲが入力される。ノードＮ1 は“Ｈ”であるから、
トランジスタＱ9 ，Ｑ10が導通してノードＮ3 を０Ｖに
放電する。その結果、ラッチ回路ＬＣの状態が反転し、
ノードＮ2 がＶｃｃ、ノードＮ3 が０Ｖになる。この
後、カラム・デコーダ３の出力信号ＣＳＬによりトラン
ジスタＱ3 が導通し、ノードＮ2 の電圧Ｖｃｃをデータ
“１”としてデータ入出力線Ｉ／Ｏに出力する。
【００４５】また、データ書込みは次のように行われ
る。メモリセルＭＣ2 が選択された場合を例にとり説明
する。
る。メモリセルＭＣ2 が選択された場合を例にとり説明
する。
【００４６】まず、カラム・デコーダ３の出力信号ＣＳ
Ｌが高電圧になり、トランジスタＱ3 が導通し、データ
入出力線Ｉ／Ｏからデータがラッチ回路ＬＣに取り込ま
れる。ノードＮ2 は、セルの電荷蓄積層に電子を注入す
る書込みを行う場合（データ“１”）には０Ｖ、書込み
を行わない場合（データ“０”）にはＶｃｃにセットさ
れる。
Ｌが高電圧になり、トランジスタＱ3 が導通し、データ
入出力線Ｉ／Ｏからデータがラッチ回路ＬＣに取り込ま
れる。ノードＮ2 は、セルの電荷蓄積層に電子を注入す
る書込みを行う場合（データ“１”）には０Ｖ、書込み
を行わない場合（データ“０”）にはＶｃｃにセットさ
れる。
【００４７】次に、信号ＷＲＴがＶｃｃに立上がり、こ
れによってトランジスタＱ2 が導通し、データ“１”の
場合はビット線ＢＬが０Ｖに，データ“０”の場合はビ
ット線ＢＬがＶｃｃに充電される。これとほぼ同時に、
データの書込みを行うセルを含むＮＡＮＤセルの選択ゲ
ート線ＳＧ1 とワード線ＣＧ1 、ＣＧ2 もＶｃｃとされ
る。選択されたメモリセルＭ2 より共通ソース線ＶS 側
にある非選択のメモリセルのワード線ＣＧ3 〜ＣＧ8 と
選択ゲート線ＳＧ2 には０Ｖが印加される。
れによってトランジスタＱ2 が導通し、データ“１”の
場合はビット線ＢＬが０Ｖに，データ“０”の場合はビ
ット線ＢＬがＶｃｃに充電される。これとほぼ同時に、
データの書込みを行うセルを含むＮＡＮＤセルの選択ゲ
ート線ＳＧ1 とワード線ＣＧ1 、ＣＧ2 もＶｃｃとされ
る。選択されたメモリセルＭ2 より共通ソース線ＶS 側
にある非選択のメモリセルのワード線ＣＧ3 〜ＣＧ8 と
選択ゲート線ＳＧ2 には０Ｖが印加される。
【００４８】次に、ラッチ回路ＬＣの電源電圧ＶRWが第
３の高電圧Ｖｍになり、信号ＷＲＴ，選択ゲート線ＳＧ
1 ，ワード線ＣＧ1 ，ＣＧ2 が第２の高電圧Ｖｐｐｍに
なる。書込むデータに応じて、ビット線ＢＬと選択され
たメモリセルのソースとドレインは０Ｖまたは第３の高
電圧Ｖｍになる。
３の高電圧Ｖｍになり、信号ＷＲＴ，選択ゲート線ＳＧ
1 ，ワード線ＣＧ1 ，ＣＧ2 が第２の高電圧Ｖｐｐｍに
なる。書込むデータに応じて、ビット線ＢＬと選択され
たメモリセルのソースとドレインは０Ｖまたは第３の高
電圧Ｖｍになる。
【００４９】そして、選択されたメモリセルＭ2 のワー
ド線ＣＧ2 に第１の高電圧Ｖｐｐを印加する。データが
“１”のときは、選択されたメモリセルＭ2 のソースと
ドレインは０Ｖ、ゲートにはＶｐｐの電圧が加えられ
る。この電圧差（Ｖｐｐ）により電荷蓄積層に電子が注
入され、選択されたメモリセルＭ2 のしきい値は当初の
負の値から正方向にシフトする。これが“１”書込みで
ある。
ド線ＣＧ2 に第１の高電圧Ｖｐｐを印加する。データが
“１”のときは、選択されたメモリセルＭ2 のソースと
ドレインは０Ｖ、ゲートにはＶｐｐの電圧が加えられ
る。この電圧差（Ｖｐｐ）により電荷蓄積層に電子が注
入され、選択されたメモリセルＭ2 のしきい値は当初の
負の値から正方向にシフトする。これが“１”書込みで
ある。
【００５０】データが“０”のときは、選択されたメモ
リセルＭ2 のソースとドレインはＶｍで、ゲートにはＶ
ｐｐの電圧が加えられる。このときの電圧差（Ｖｐｐ−
Ｖｍ）は電子を注入するには不十分で、しきい値は変化
せず、負に留まる。これが“０”書込みである。データ
書込みはワード線を共有するメモリセルに対して同時に
行われる。
リセルＭ2 のソースとドレインはＶｍで、ゲートにはＶ
ｐｐの電圧が加えられる。このときの電圧差（Ｖｐｐ−
Ｖｍ）は電子を注入するには不十分で、しきい値は変化
せず、負に留まる。これが“０”書込みである。データ
書込みはワード線を共有するメモリセルに対して同時に
行われる。
【００５１】なお、データ書込み後のメモリセルのしき
い値電圧のセル間でのばらつきを小さくするために、デ
ータ書込み動作後にベリファイ読出しが行なわれる。
い値電圧のセル間でのばらつきを小さくするために、デ
ータ書込み動作後にベリファイ読出しが行なわれる。
【００５２】ベリファイ読出しでは、メモリセルの書込
み状態を確認し、全てのセルに充分な書込みがなされて
いれば書込み動作を終了し、書込み不足のメモリセルが
あれば不足のセルにのみに追加書込みを行うためのデー
タを設定する。
み状態を確認し、全てのセルに充分な書込みがなされて
いれば書込み動作を終了し、書込み不足のメモリセルが
あれば不足のセルにのみに追加書込みを行うためのデー
タを設定する。
【００５３】ベリファイ読出しは前述した通常のデータ
読出しと似ている。しかし、通常のデータ読出しでは、
読出し動作に先だってラッチ回路ＬＣのノードＮ2 を０
Ｖ，ノードＮ3 をＶｃｃにセットしたのに対し、ベリフ
ァイ読出しでは書込むデータがセットされていること
と、選択されたメモリセルのワード線の電圧が通常の読
出し時では０Ｖであるのに対してベリファイ読出しで
は、たとえば０．５Ｖにすることが異なる。選択された
ワード線を０．５Ｖにするのは、データ“１”を書込ん
だ際にメモリセルのしきい値が負の値から上昇して、
０．５Ｖ以上になっていないと“１”書込み不足とマー
ジンを持って検出するためである。
読出しと似ている。しかし、通常のデータ読出しでは、
読出し動作に先だってラッチ回路ＬＣのノードＮ2 を０
Ｖ，ノードＮ3 をＶｃｃにセットしたのに対し、ベリフ
ァイ読出しでは書込むデータがセットされていること
と、選択されたメモリセルのワード線の電圧が通常の読
出し時では０Ｖであるのに対してベリファイ読出しで
は、たとえば０．５Ｖにすることが異なる。選択された
ワード線を０．５Ｖにするのは、データ“１”を書込ん
だ際にメモリセルのしきい値が負の値から上昇して、
０．５Ｖ以上になっていないと“１”書込み不足とマー
ジンを持って検出するためである。
【００５４】まず、通常の読出しのときと同様に、ノー
ドＮ1 をＶｃｃに、ビット線ＢＬをＶR −Ｖｔｈにプリ
チャージする。
ドＮ1 をＶｃｃに、ビット線ＢＬをＶR −Ｖｔｈにプリ
チャージする。
【００５５】次に、選択されたメモリセルＭ2 のワード
線ＣＧ2 を０．５Ｖに、選択ゲート線ＳＧ1 ，ＳＧ2 と
非選択メモリセルのワード線ＣＧ1 とＣＧ3 〜ＣＧ8 を
Ｖｃｃにする。
線ＣＧ2 を０．５Ｖに、選択ゲート線ＳＧ1 ，ＳＧ2 と
非選択メモリセルのワード線ＣＧ1 とＣＧ3 〜ＣＧ8 を
Ｖｃｃにする。
【００５６】メモリセルＭ2 に電流が流れると、ビット
線ＢＬ、ノードＮ1 の電荷が放電される。次に、トラン
ジスタＱ10のゲートに信号ＳＴＲを入力する。しかし、
ノードＮ1 は“Ｌ”であるため、ラッチ回路ＬＣの状態
は変化しない。つまり、ラッチ回路ＬＣのデータが
“１”であるときには、まだ書き込みが不十分であるこ
とを意味し、データ“１”を続けてラッチし、次の書込
みの時にも電子を注入するようにする。一方、ラッチ回
路ＬＣのデータが“０”のときには、セルのしきい値が
変化していないので、次のときも電子の注入を行わない
ようにデータ“０”を続けて保持する。
線ＢＬ、ノードＮ1 の電荷が放電される。次に、トラン
ジスタＱ10のゲートに信号ＳＴＲを入力する。しかし、
ノードＮ1 は“Ｌ”であるため、ラッチ回路ＬＣの状態
は変化しない。つまり、ラッチ回路ＬＣのデータが
“１”であるときには、まだ書き込みが不十分であるこ
とを意味し、データ“１”を続けてラッチし、次の書込
みの時にも電子を注入するようにする。一方、ラッチ回
路ＬＣのデータが“０”のときには、セルのしきい値が
変化していないので、次のときも電子の注入を行わない
ようにデータ“０”を続けて保持する。
【００５７】メモリセルＭ2 に電流が流れないときは、
セルに充分に“１”書込みがなされたことを示す。この
ときは、ビット線ＢＬとノードＮ1 はプリチャージされ
た電位に留まる。信号ＳＴＲがＶｃｃになると、トラン
ジスタＱ9 ，Ｑ10が導通し、ラッチ回路ＬＣがいずれの
データを保持していようとも、ノードＮ3 が０Ｖ，ノー
ドＮ2 がＶｃｃとなるように、つまりラッチ回路ＬＣの
データが“０”に変えられ、次には電子の注入が行われ
ないようにする。
セルに充分に“１”書込みがなされたことを示す。この
ときは、ビット線ＢＬとノードＮ1 はプリチャージされ
た電位に留まる。信号ＳＴＲがＶｃｃになると、トラン
ジスタＱ9 ，Ｑ10が導通し、ラッチ回路ＬＣがいずれの
データを保持していようとも、ノードＮ3 が０Ｖ，ノー
ドＮ2 がＶｃｃとなるように、つまりラッチ回路ＬＣの
データが“０”に変えられ、次には電子の注入が行われ
ないようにする。
【００５８】こうして書込み不足のセルにのみ書込みを
追加するように、書込み動作と書込みベリファイを繰り
返しながらデータ書込みをすることで、個々のメモリセ
ルに対してしきい値電圧および書込み時間が最適化され
る。
追加するように、書込み動作と書込みベリファイを繰り
返しながらデータ書込みをすることで、個々のメモリセ
ルに対してしきい値電圧および書込み時間が最適化され
る。
【００５９】ノードＮ3 の電圧をモニターして、全ての
ビット線ＢＬに接続するラッチ回路ＬＣのノードＮ3 が
０Ｖになったことが確認されたときに書込みを終了す
る。
ビット線ＢＬに接続するラッチ回路ＬＣのノードＮ3 が
０Ｖになったことが確認されたときに書込みを終了す
る。
【００６０】データの消去は、ワード線をＣＧ1 〜ＣＧ
8 を０Ｖとし、ｐ型基板またはｐ型ウェルを２０Ｖとす
る。このとき選択ゲート線ＳＧ1 ，ＳＧ2 、ビット線Ｂ
Ｌ、共通ソース線ＶS も２０Ｖにする。これにより、電
荷蓄積層の電子がｐ型基板またはｐ型ウェルに放出さ
れ、しきい値が負方向にシフトし、メモリセルが状態
“０”になる。消去は同一のワード線に接続するＮＡＮ
Ｄセルの全てのメモリセルに対して同時に行われる。
8 を０Ｖとし、ｐ型基板またはｐ型ウェルを２０Ｖとす
る。このとき選択ゲート線ＳＧ1 ，ＳＧ2 、ビット線Ｂ
Ｌ、共通ソース線ＶS も２０Ｖにする。これにより、電
荷蓄積層の電子がｐ型基板またはｐ型ウェルに放出さ
れ、しきい値が負方向にシフトし、メモリセルが状態
“０”になる。消去は同一のワード線に接続するＮＡＮ
Ｄセルの全てのメモリセルに対して同時に行われる。
【００６１】上述した実施例では、読出しに先立て、ト
ランジスタＱ1 を通して、ビット線ＢＬが（ＶR −Ｖｔ
ｈ）にプリチャージされるようにしている。このとき、
ビット線ＢＬに製造時の欠陥等によりリーク電流が流れ
たり、何らかの原因によりノイズがのったりしてビット
線ＢＬの電圧が僅かでも低下すると、ノードＮ1 の電圧
が不本意にも低下する懸念がある。これを防ぐには、図
７に示すように、ビット線ＢＬに別のプリチャージ・ト
ランジスタＱ12を設け、これによりビット線ＢＬをＶQ
＝ＶR −Ｖｔｈ＋α（たとえば、α＝０．１〜０．２
Ｖ）にプリチャージすると良い。こうすると、先の実施
例に比べて、メモリセルを介してビット線電荷の放電量
が増加し、読み出しが若干遅くなるが、従来例に比べて
もまだ充分速い読出しが行える。
ランジスタＱ1 を通して、ビット線ＢＬが（ＶR −Ｖｔ
ｈ）にプリチャージされるようにしている。このとき、
ビット線ＢＬに製造時の欠陥等によりリーク電流が流れ
たり、何らかの原因によりノイズがのったりしてビット
線ＢＬの電圧が僅かでも低下すると、ノードＮ1 の電圧
が不本意にも低下する懸念がある。これを防ぐには、図
７に示すように、ビット線ＢＬに別のプリチャージ・ト
ランジスタＱ12を設け、これによりビット線ＢＬをＶQ
＝ＶR −Ｖｔｈ＋α（たとえば、α＝０．１〜０．２
Ｖ）にプリチャージすると良い。こうすると、先の実施
例に比べて、メモリセルを介してビット線電荷の放電量
が増加し、読み出しが若干遅くなるが、従来例に比べて
もまだ充分速い読出しが行える。
【００６２】また、トランジスタＱ10に信号ＳＴＲを入
力して“０”の読出しを行った直後に、ワード線、選択
ゲート線の電圧を０Ｖに戻しても良い。こうすることに
より、ビット線電荷が継続して放電されることがなく、
消費電力を軽減することができる。
力して“０”の読出しを行った直後に、ワード線、選択
ゲート線の電圧を０Ｖに戻しても良い。こうすることに
より、ビット線電荷が継続して放電されることがなく、
消費電力を軽減することができる。
【００６３】また、上記実施例ではメモリセルとして、
ＮＡＮＤ型ＥＥＰＲＯＭセルを例にとっているが、メモ
リセルはＮＯＲ型ＥＥＰＲＯＭセルでも同様の効果が期
待できる。また、マスクＲＯＭ等他の半導体メモリでも
発明の主旨を変えない範囲で有効である。
ＮＡＮＤ型ＥＥＰＲＯＭセルを例にとっているが、メモ
リセルはＮＯＲ型ＥＥＰＲＯＭセルでも同様の効果が期
待できる。また、マスクＲＯＭ等他の半導体メモリでも
発明の主旨を変えない範囲で有効である。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
読出し時におけるセル電流が小さく、かつ時定数の大き
い場合であっても高速にデータを読出すことのできる。
読出し時におけるセル電流が小さく、かつ時定数の大き
い場合であっても高速にデータを読出すことのできる。
【図１】本発明の一実施例に係るＮＡＮＤセル型ＥＥＰ
ＲＯＭのブロック構成図
ＲＯＭのブロック構成図
【図２】ＮＡＮＤセル構成を示す平面図と等価回路図
【図３】図２(a) のＡ−Ａ′およびＢ−Ｂ′断面図
【図４】メモリセルアレイの等価回路図
【図５】ビット線制御回路の要部構成図
【図６】データ読出し動作を説明するためのタイミング
図
図
【図７】ビット線制御回路の変形例を説明するための図
１…メモリセルアレイ ２…ビット線制
御回路 ３…カラムデコーダ ４…アドレスバ
ッファ ５…ロウデコーダ ６…データ入出
力バッファ ７…基板バイアス回路 ＮＭＣ1 ，ＮＭ
Ｃ2 …ＮＡＮＤセル Ｓ1 ，Ｓ2 …選択トランジスタ Ｍ1 〜Ｍ8 …メ
モリセル ＳＧ1 ，ＳＧ2 …選択ゲート線 ＣＧ1 〜ＣＧ8
…ワード線 ＢＬ，ＢＬ1 〜ＢＬm …ビット線 ＶS …共通ソー
ス線 ＬＣ…ラッチ回路 Ｎ1 ，Ｎ2 ，Ｎ
3 …ノード Ｑ1 …電位差設定用のトランジスタ Ｑ3 …入出力用
のトランジスタ Ｑ4 …リセット用のトランジスタ Ｑ9 …判定用の
トランジスタ Ｑ11…プリチャージ用のトランジスタ
御回路 ３…カラムデコーダ ４…アドレスバ
ッファ ５…ロウデコーダ ６…データ入出
力バッファ ７…基板バイアス回路 ＮＭＣ1 ，ＮＭ
Ｃ2 …ＮＡＮＤセル Ｓ1 ，Ｓ2 …選択トランジスタ Ｍ1 〜Ｍ8 …メ
モリセル ＳＧ1 ，ＳＧ2 …選択ゲート線 ＣＧ1 〜ＣＧ8
…ワード線 ＢＬ，ＢＬ1 〜ＢＬm …ビット線 ＶS …共通ソー
ス線 ＬＣ…ラッチ回路 Ｎ1 ，Ｎ2 ，Ｎ
3 …ノード Ｑ1 …電位差設定用のトランジスタ Ｑ3 …入出力用
のトランジスタ Ｑ4 …リセット用のトランジスタ Ｑ9 …判定用の
トランジスタ Ｑ11…プリチャージ用のトランジスタ
Claims (3)
- 【請求項１】複数のメモリセルを備え、データの読出し
に先だって上記メモリセルに接続されたビット線をプリ
チャージし、読出し時に上記プリチャージ電荷が選択さ
れたメモリセルを通して放電されたか否かを判定するこ
とによって上記選択されたメモリセルに記憶されている
データの読出しを行うようにした半導体記憶装置におい
て、 前記ビット線に接続された出力ノードと、 この出力ノードと前記ビット線との間に設けられたＭＯ
Ｓトランジスタからなるスイッチング手段と、 データの読出しに先だって前記出力ノードをＶ2 の電位
に、前記ＭＯＳトランジスタのゲートをＶ3 の電位に、
前記ビット線をほぼ（Ｖ3 −Ｖ1 ）（ただし、Ｖ1 は前
記ＭＯＳトランジスタのしきい値電圧）の電位にそれぞ
れプリチャージする手段と、 読出し時に前記出力ノードの電位がＶ2 か、Ｖ2 未満で
あるかを検出して読出された前記データの内容を判定す
る判定手段とを具備してなることを特徴とする半導体記
憶装置。 - 【請求項２】前記プリチャージ電圧Ｖ2 は２進データの
一方、前記プリチャージ電圧（Ｖ3−Ｖ1 ）は２進デー
タの他方に対応した値であることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】前記メモリセルは、複数個づつ直列接続さ
れたＮＡＮＤセル構造を形成していることを特徴とする
請求項１または２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19580594A JPH0863981A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19580594A JPH0863981A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863981A true JPH0863981A (ja) | 1996-03-08 |
Family
ID=16347281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19580594A Abandoned JPH0863981A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863981A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012104165A (ja) * | 2010-11-05 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
-
1994
- 1994-08-19 JP JP19580594A patent/JPH0863981A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012104165A (ja) * | 2010-11-05 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040116 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040329 |