JP2001143486A - 不揮発性半導体記憶装置 - Google Patents
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】
【課題】 プログラム・ベリファイ電圧発生器およびイ
レーズ・ベリファイ電圧発生器を不要としたベリファイ
動作をおこなうこと。 【解決手段】 リファレンスセル３０のソース側ビット
線の出力部に本来並列に接続されている容量に加えて、
容量Ｃ２０を並列に接続し、さらにデータ読み出し時お
よびプログラム・ベリファイ時に並列に接続されかつイ
レーズ・ベリファイ時に切り離される容量Ｃ２１と、プ
ログラム・ベリファイ時に並列に接続される容量Ｃ２２
とを備える。これにより、プログラム・ベリファイとイ
レーズ・ベリファイ動作に応じて、リファレンスセル３
０側から出力されるＳＡＲＥＦ信号の電位を増減させる
ことができる。
レーズ・ベリファイ電圧発生器を不要としたベリファイ
動作をおこなうこと。 【解決手段】 リファレンスセル３０のソース側ビット
線の出力部に本来並列に接続されている容量に加えて、
容量Ｃ２０を並列に接続し、さらにデータ読み出し時お
よびプログラム・ベリファイ時に並列に接続されかつイ
レーズ・ベリファイ時に切り離される容量Ｃ２１と、プ
ログラム・ベリファイ時に並列に接続される容量Ｃ２２
とを備える。これにより、プログラム・ベリファイとイ
レーズ・ベリファイ動作に応じて、リファレンスセル３
０側から出力されるＳＡＲＥＦ信号の電位を増減させる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の電気的に書換え可能な不揮発性半導体記憶装置に関
し、特に読み出しセルのソース側ビット線およびリファ
レンスセルのソース側ビット線に容量を付加して、その
容量に充放電される電流変化に基づいて、プログラム・
ベリファイおよびイレーズ・ベリファイをおこなう不揮
発性半導体記憶装置に関する。
等の電気的に書換え可能な不揮発性半導体記憶装置に関
し、特に読み出しセルのソース側ビット線およびリファ
レンスセルのソース側ビット線に容量を付加して、その
容量に充放電される電流変化に基づいて、プログラム・
ベリファイおよびイレーズ・ベリファイをおこなう不揮
発性半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来の不揮発性半導体記憶装置
の要部を示す回路図であり、特にデータの読み出し、プ
ログラム・ベリファイおよびイレーズ・ベリファイの動
作を説明するための構成を示したものである。
の要部を示す回路図であり、特にデータの読み出し、プ
ログラム・ベリファイおよびイレーズ・ベリファイの動
作を説明するための構成を示したものである。
【０００３】図５に示す不揮発性半導体記憶装置は、デ
ータを記憶する複数のメモリセル（読み出しセル）を格
子状に配置したメモリセル・アレイ２０と、アドレスの
入力に基づいてメモリセル・アレイ２０のロウ方向、す
なわちワード線ＷＬ０〜ＷＬｎの一つを選択するロウデ
コーダ２２と、図示しないコラムデコーダから入力され
るコラム信号に基づいてメモリセル・アレイ２０のコラ
ム方向、すなわちビット線の一つを選択するドレイン側
ビット線２１およびソース側ビット線２３と、を備えて
いる。
ータを記憶する複数のメモリセル（読み出しセル）を格
子状に配置したメモリセル・アレイ２０と、アドレスの
入力に基づいてメモリセル・アレイ２０のロウ方向、す
なわちワード線ＷＬ０〜ＷＬｎの一つを選択するロウデ
コーダ２２と、図示しないコラムデコーダから入力され
るコラム信号に基づいてメモリセル・アレイ２０のコラ
ム方向、すなわちビット線の一つを選択するドレイン側
ビット線２１およびソース側ビット線２３と、を備えて
いる。
【０００４】また、この不揮発性半導体記憶装置は、デ
ータ読み出し時の記憶状態の判断、プログラム・ベリフ
ァイおよびイレーズ・ベリファイをおこなうためのリフ
ァレンスセル３０と、メモリセル・アレイ２０およびリ
ファレンスセル３０のそれぞれから出力される信号間を
比較するセンスアンプ４０と、を備えている。
ータ読み出し時の記憶状態の判断、プログラム・ベリフ
ァイおよびイレーズ・ベリファイをおこなうためのリフ
ァレンスセル３０と、メモリセル・アレイ２０およびリ
ファレンスセル３０のそれぞれから出力される信号間を
比較するセンスアンプ４０と、を備えている。
【０００５】また、データの読み出し、プログラム・ベ
リファイおよびイレーズ・ベリファイのそれぞれの動作
に応じた電圧をリファレンスセル３０のコントロール・
ゲートに印加するリファレンス・ワード線ドライバ３２
と、データの読み出し用の電圧を生成する読み出し電圧
発生器２４と、プログラム・ベリファイ用の電圧を生成
するプログラム・ベリファイ電圧発生器２６と、イレー
ズ・ベリファイ用の電圧を生成するイレーズ・ベリファ
イ電圧発生器２８と、を備えて構成されている。
リファイおよびイレーズ・ベリファイのそれぞれの動作
に応じた電圧をリファレンスセル３０のコントロール・
ゲートに印加するリファレンス・ワード線ドライバ３２
と、データの読み出し用の電圧を生成する読み出し電圧
発生器２４と、プログラム・ベリファイ用の電圧を生成
するプログラム・ベリファイ電圧発生器２６と、イレー
ズ・ベリファイ用の電圧を生成するイレーズ・ベリファ
イ電圧発生器２８と、を備えて構成されている。
【０００６】特に、メモリセル・アレイ２０側のソース
側ビット線２３とリファレンスセル３０側のソース側ビ
ット線には、それぞれの出力端部に並列に、メモリセル
・アレイ２０から出力された信号を充電するための所定
の容量が付加されており、後述するように、センスアン
プ４０が、これら容量間の充電速度の相違に基づく電位
差を検出することにより、データの読み出し、プログラ
ム・ベリファイおよびイレーズ・ベリファイをおこなう
ことができる。なお、通常これら容量は、センスアンプ
４０内の２つの入力線にそれぞれ並列に設けられる。
側ビット線２３とリファレンスセル３０側のソース側ビ
ット線には、それぞれの出力端部に並列に、メモリセル
・アレイ２０から出力された信号を充電するための所定
の容量が付加されており、後述するように、センスアン
プ４０が、これら容量間の充電速度の相違に基づく電位
差を検出することにより、データの読み出し、プログラ
ム・ベリファイおよびイレーズ・ベリファイをおこなう
ことができる。なお、通常これら容量は、センスアンプ
４０内の２つの入力線にそれぞれ並列に設けられる。
【０００７】また、上記した読み出しセルおよびリファ
レンスセル３０は、たとえば、ｐ型シリコン基板上に、
ソースおよびドレインとしてｎ型拡散層を形成し、これ
らソースおよびドレイン間に配置されかつ絶縁体で覆わ
れたフローティング・ゲートと、そのフローティング・
ゲートへのホットエレクトロン注入およびゲート電圧の
制御をおこなうコントロール・ゲートとから構成される
電気的に書換え可能な不揮発性半導体記憶素子であり、
たとえばフラッシュＥＥＰＲＯＭ（Electrically Erasa
ble Programmable Read-Only Memory）等である。
レンスセル３０は、たとえば、ｐ型シリコン基板上に、
ソースおよびドレインとしてｎ型拡散層を形成し、これ
らソースおよびドレイン間に配置されかつ絶縁体で覆わ
れたフローティング・ゲートと、そのフローティング・
ゲートへのホットエレクトロン注入およびゲート電圧の
制御をおこなうコントロール・ゲートとから構成される
電気的に書換え可能な不揮発性半導体記憶素子であり、
たとえばフラッシュＥＥＰＲＯＭ（Electrically Erasa
ble Programmable Read-Only Memory）等である。
【０００８】つぎに、この不揮発性半導体記憶装置のデ
ータ読み出し、プログラム・ベリファイおよびイレーズ
・ベリファイの動作について順に説明する。なお、デー
タの書き込み（プログラム）は、たとえば、ソース電圧
Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝５〜６［Ｖ］、コン
トロール・ゲート電圧Ｖcg＝１２［Ｖ］（プログラム電
圧）とし、ドレインからフローティング・ゲートにホッ
トエレクトロンを注入することによりおこなわれる。
ータ読み出し、プログラム・ベリファイおよびイレーズ
・ベリファイの動作について順に説明する。なお、デー
タの書き込み（プログラム）は、たとえば、ソース電圧
Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝５〜６［Ｖ］、コン
トロール・ゲート電圧Ｖcg＝１２［Ｖ］（プログラム電
圧）とし、ドレインからフローティング・ゲートにホッ
トエレクトロンを注入することによりおこなわれる。
【０００９】また、データの消去（イレーズ）は、たと
えば、ソース電圧Ｖs＝５［Ｖ］（電源電圧）、コント
ロール・ゲート電圧Ｖcg＝−８．５［Ｖ］（イレーズ電
圧）とし、ドレインを開放状態として、フローティング
・ゲートからソースに電子を引き抜くことによりおこな
われる。
えば、ソース電圧Ｖs＝５［Ｖ］（電源電圧）、コント
ロール・ゲート電圧Ｖcg＝−８．５［Ｖ］（イレーズ電
圧）とし、ドレインを開放状態として、フローティング
・ゲートからソースに電子を引き抜くことによりおこな
われる。
【００１０】（データ読み出し）まず、データ読み出し
動作においては、図５において、ｐチャネル型ＭＯＳト
ランジスタＴｒ１１およびＴｒ２１を、それぞれ信号Ｐ
Ｄ１、ＰＤ２によってＯＮ状態とする。
動作においては、図５において、ｐチャネル型ＭＯＳト
ランジスタＴｒ１１およびＴｒ２１を、それぞれ信号Ｐ
Ｄ１、ＰＤ２によってＯＮ状態とする。
【００１１】そして、アドレスの指定に対し、図示しな
いコラムデコーダがドレイン側ビット線２１とソース側
ビット線２３のそれぞれに接続されたＭＯＳトランジス
タをＯＮ状態とし（ビット線の選択）、ロウデコーダ２
２が、読み出し電圧発生器２４から供給される読み出し
電圧を読み出しセルのコントロール・ゲートに印加する
（ワード線の選択）。
いコラムデコーダがドレイン側ビット線２１とソース側
ビット線２３のそれぞれに接続されたＭＯＳトランジス
タをＯＮ状態とし（ビット線の選択）、ロウデコーダ２
２が、読み出し電圧発生器２４から供給される読み出し
電圧を読み出しセルのコントロール・ゲートに印加する
（ワード線の選択）。
【００１２】すなわち、これらビット線とワード線の選
択により、データ読み出しの対象となる読み出しセルが
選択される。そして、この状態において、ＭＯＳトラン
ジスタＴｒ１２およびＴｒ１３がコラムセレクト信号Ｃ
ＳによりＯＮ状態にされることで、選択されたビット線
が有効となり、読み出しセルに記憶されたデータを読み
出すことができる。
択により、データ読み出しの対象となる読み出しセルが
選択される。そして、この状態において、ＭＯＳトラン
ジスタＴｒ１２およびＴｒ１３がコラムセレクト信号Ｃ
ＳによりＯＮ状態にされることで、選択されたビット線
が有効となり、読み出しセルに記憶されたデータを読み
出すことができる。
【００１３】一方、リファレンスセル３０側では、デー
タ読み出し動作、プログラム動作およびイレーズ動作に
おいてセンスアンプ４０に入力される電流の特性を考慮
して、読み出しセル側の動作において制御されるＭＯＳ
トランジスタと同様な特性のＭＯＳトランジスタＴｒ２
２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、
これらＭＯＳトランジスタは常時ＯＮ状態とされてい
る。
タ読み出し動作、プログラム動作およびイレーズ動作に
おいてセンスアンプ４０に入力される電流の特性を考慮
して、読み出しセル側の動作において制御されるＭＯＳ
トランジスタと同様な特性のＭＯＳトランジスタＴｒ２
２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、
これらＭＯＳトランジスタは常時ＯＮ状態とされてい
る。
【００１４】そして、リファレンスセル３０側において
も、上記したメモリセル・アレイ２０側の動作にともな
って、リファレンス・ワード線ドライバ３２が、読み出
し電圧発生器２４から供給される読み出し電圧を、ワー
ド線ＷＬｒｅｆを介してリファレンスセル３０のコント
ロール・ゲートに印加する。
も、上記したメモリセル・アレイ２０側の動作にともな
って、リファレンス・ワード線ドライバ３２が、読み出
し電圧発生器２４から供給される読み出し電圧を、ワー
ド線ＷＬｒｅｆを介してリファレンスセル３０のコント
ロール・ゲートに印加する。
【００１５】そして、メモリセル・アレイ２０側とリフ
ァレンスセル３０側の双方において、それぞれＭＯＳト
ランジスタＴｒ１４およびＴｒ２４が信号ＥＱによりＯ
Ｎ状態とされ、上記した容量に蓄積された電荷が放電
（リセット）される。つづいて、所定のタイミングの信
号ＥＱの入力によりこれらＭＯＳトランジスタＴｒ１４
およびＴｒ２４がＯＦＦ状態とされる。
ァレンスセル３０側の双方において、それぞれＭＯＳト
ランジスタＴｒ１４およびＴｒ２４が信号ＥＱによりＯ
Ｎ状態とされ、上記した容量に蓄積された電荷が放電
（リセット）される。つづいて、所定のタイミングの信
号ＥＱの入力によりこれらＭＯＳトランジスタＴｒ１４
およびＴｒ２４がＯＦＦ状態とされる。
【００１６】これにより、メモリセル・アレイ２０側の
ソース側ビット線２３から出力される信号が、ＳＡＩＮ
信号として、ＭＯＳトランジスタＴｒ１３を介してセン
スアンプ４０に入力される。なお、このＳＡＩＮ信号
は、実際には、上記した容量の電位変化として現れる。
ソース側ビット線２３から出力される信号が、ＳＡＩＮ
信号として、ＭＯＳトランジスタＴｒ１３を介してセン
スアンプ４０に入力される。なお、このＳＡＩＮ信号
は、実際には、上記した容量の電位変化として現れる。
【００１７】また、リファレンスセル３０側において
も、ソース側ビット線を通じて出力される信号が、ＳＡ
ＲＥＦ信号としてセンスアンプ４０に入力される。な
お、このＳＡＲＥＦ信号もまた、上記した容量の電位変
化として現れる。
も、ソース側ビット線を通じて出力される信号が、ＳＡ
ＲＥＦ信号としてセンスアンプ４０に入力される。な
お、このＳＡＲＥＦ信号もまた、上記した容量の電位変
化として現れる。
【００１８】そして、センスアンプ４０が、ＳＡＩＮ信
号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記
した各容量への充電速度を検出することによって、ＳＡ
ＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記
した各容量への充電速度を検出することによって、ＳＡ
ＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００１９】たとえば、センスアンプ４０は、メモリセ
ル・アレイ２０側の上記容量への充電速度がリファレン
スセル３０側の上記容量への充電速度よりも小さく、か
つ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ
状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡ
ＲＥＦ信号の電位よりも小さい場合に、フローティング
・ゲートにホットエレクトロンが注入された状態である
と判断し、ＯＵＴ信号としてデータ“０”を出力する。
ル・アレイ２０側の上記容量への充電速度がリファレン
スセル３０側の上記容量への充電速度よりも小さく、か
つ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ
状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡ
ＲＥＦ信号の電位よりも小さい場合に、フローティング
・ゲートにホットエレクトロンが注入された状態である
と判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００２０】また、これとは逆に、メモリセル・アレイ
２０側の上記容量への充電速度がリファレンスセル３０
側の上記容量への充電速度よりも大きく、かつ信号ＬＴ
によってＭＯＳトランジスタＴｒ１５がＯＮ状態にされ
るタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号
の電位よりも大きい場合に、センスアンプ４０は、フロ
ーティング・ゲートの電子が引き抜かれた状態であると
判断し、ＯＵＴ信号としてデータ“１”を出力する。
２０側の上記容量への充電速度がリファレンスセル３０
側の上記容量への充電速度よりも大きく、かつ信号ＬＴ
によってＭＯＳトランジスタＴｒ１５がＯＮ状態にされ
るタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号
の電位よりも大きい場合に、センスアンプ４０は、フロ
ーティング・ゲートの電子が引き抜かれた状態であると
判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００２１】なお、このデータ読み出しは、たとえば、
ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝１
［Ｖ］、コントロール・ゲート電圧Ｖcg＝５［Ｖ］とし
ておこなわれる。
ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝１
［Ｖ］、コントロール・ゲート電圧Ｖcg＝５［Ｖ］とし
ておこなわれる。
【００２２】（プログラム・ベリファイ）プログラム・
ベリファイ動作についても、上記したデータ読み出し動
作と同様に、まず、メモリセル・アレイ２０側において
読み出しセルの選択をおこなう。ただし、リファレンス
セル３０側においては、リファレンス・ワード線ドライ
バ３２が、読み出し電圧発生器２４により生成される読
み出し電圧に代えて、プログラム・ベリファイ電圧発生
器２６により生成されるプログラム・ベリファイ電圧
を、リファレンスセル３０のコントロール・ゲートに印
加する。
ベリファイ動作についても、上記したデータ読み出し動
作と同様に、まず、メモリセル・アレイ２０側において
読み出しセルの選択をおこなう。ただし、リファレンス
セル３０側においては、リファレンス・ワード線ドライ
バ３２が、読み出し電圧発生器２４により生成される読
み出し電圧に代えて、プログラム・ベリファイ電圧発生
器２６により生成されるプログラム・ベリファイ電圧
を、リファレンスセル３０のコントロール・ゲートに印
加する。
【００２３】ここで、このプログラム・ベリファイ電圧
は、読み出し電圧が示す電圧値よりも低い値に設定され
る。これにより、センスアンプ４０は、データ読み出し
時よりも小さい電位を示すＳＡＲＥＦ信号に対し、信号
ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態に
されるタイミングにおいて、ＳＡＩＮ信号がさらに小さ
くなる場合に、正常にプログラム動作がおこなわれたも
のと判断し、ＯＵＴ信号としてデータ“０”を出力す
る。
は、読み出し電圧が示す電圧値よりも低い値に設定され
る。これにより、センスアンプ４０は、データ読み出し
時よりも小さい電位を示すＳＡＲＥＦ信号に対し、信号
ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態に
されるタイミングにおいて、ＳＡＩＮ信号がさらに小さ
くなる場合に、正常にプログラム動作がおこなわれたも
のと判断し、ＯＵＴ信号としてデータ“０”を出力す
る。
【００２４】（イレーズ・ベリファイ）一方、イレーズ
・ベリファイ動作も、上記したデータ読み出し動作と同
様に、メモリセル・アレイ２０側において読み出しセル
の選択をおこなう。ただし、リファレンスセル３０側に
おいては、リファレンス・ワード線ドライバ３２が、読
み出し電圧発生器２４により生成される読み出し電圧に
代えて、イレーズ・ベリファイ電圧発生器２８により生
成されるイレーズ・ベリファイ電圧を、リファレンスセ
ル３０のコントロール・ゲートに印加する。
・ベリファイ動作も、上記したデータ読み出し動作と同
様に、メモリセル・アレイ２０側において読み出しセル
の選択をおこなう。ただし、リファレンスセル３０側に
おいては、リファレンス・ワード線ドライバ３２が、読
み出し電圧発生器２４により生成される読み出し電圧に
代えて、イレーズ・ベリファイ電圧発生器２８により生
成されるイレーズ・ベリファイ電圧を、リファレンスセ
ル３０のコントロール・ゲートに印加する。
【００２５】ここで、このイレーズ・ベリファイ電圧
は、読み出し電圧が示す電圧値よりも大きい値に設定さ
れる。これにより、センスアンプ４０は、データ読み出
し時よりも大きな電位を示すＳＡＲＥＦ信号に対し、信
号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態
にされるタイミングにおいて、ＳＡＩＮ信号がさらに大
きくなる場合に、正常にイレーズ動作がおこなわれたも
のと判断し、ＯＵＴ信号としてデータ“１”を出力す
る。
は、読み出し電圧が示す電圧値よりも大きい値に設定さ
れる。これにより、センスアンプ４０は、データ読み出
し時よりも大きな電位を示すＳＡＲＥＦ信号に対し、信
号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態
にされるタイミングにおいて、ＳＡＩＮ信号がさらに大
きくなる場合に、正常にイレーズ動作がおこなわれたも
のと判断し、ＯＵＴ信号としてデータ“１”を出力す
る。
【００２６】以上に説明したように、従来の不揮発性半
導体記憶装置によれば、リファレンスセル３０側のコン
トロール・ゲートに印加する電圧を、通常のデータ読み
出し時の電圧に対して増減させることで、ベリファイ動
作をおこなっている。
導体記憶装置によれば、リファレンスセル３０側のコン
トロール・ゲートに印加する電圧を、通常のデータ読み
出し時の電圧に対して増減させることで、ベリファイ動
作をおこなっている。
【００２７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置では、ベリファイ動作
をおこなうために、プログラム・ベリファイ電圧を発生
するためのプログラム・ベリファイ電圧発生器２６と、
イレーズ・ベリファイ電圧を発生するためのイレーズ・
ベリファイ電圧発生器２８と、を備える必要があり、装
置構成が複雑・大型化するとともに、省電力化を妨げる
要因となっていた。
た従来の不揮発性半導体記憶装置では、ベリファイ動作
をおこなうために、プログラム・ベリファイ電圧を発生
するためのプログラム・ベリファイ電圧発生器２６と、
イレーズ・ベリファイ電圧を発生するためのイレーズ・
ベリファイ電圧発生器２８と、を備える必要があり、装
置構成が複雑・大型化するとともに、省電力化を妨げる
要因となっていた。
【００２８】本発明は、上述の問題点に鑑みてなされた
ものであって、上記したプログラム・ベリファイ電圧発
生器２６およびイレーズ・ベリファイ電圧発生器２８の
ようなベリファイ動作をおこなうための電圧発生器を不
要とし、装置構成を簡略化できるとともに、省電力化を
図ることのできる不揮発性半導体記憶装置を提供するこ
とを目的とする。
ものであって、上記したプログラム・ベリファイ電圧発
生器２６およびイレーズ・ベリファイ電圧発生器２８の
ようなベリファイ動作をおこなうための電圧発生器を不
要とし、装置構成を簡略化できるとともに、省電力化を
図ることのできる不揮発性半導体記憶装置を提供するこ
とを目的とする。
【００２９】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる不揮発性半導体
記憶装置は、電気的消去および書き込みを可能とするデ
ータ記憶用メモリセル（後述するメモリセル・アレイ２
０に相当）と、そのデータ記憶用メモリセルの記憶状態
を判断するためのリファレンス用メモリセル（後述する
リファレンスセル３０に相当）と、データ記憶用メモリ
セルに流れる電流を充電する第１の容量（後述する容量
Ｃ１０に相当）と、リファレンス用メモリ・セルに流れ
る電流を充電する第２の容量（後述する容量Ｃ１１に相
当）と、前記第１の容量と前記第２の容量との間の充電
速度差および電位差を検出するセンスアンプ（後述する
センスアンプ４０に相当）と、を備えている。
目的を達成するために、本発明にかかる不揮発性半導体
記憶装置は、電気的消去および書き込みを可能とするデ
ータ記憶用メモリセル（後述するメモリセル・アレイ２
０に相当）と、そのデータ記憶用メモリセルの記憶状態
を判断するためのリファレンス用メモリセル（後述する
リファレンスセル３０に相当）と、データ記憶用メモリ
セルに流れる電流を充電する第１の容量（後述する容量
Ｃ１０に相当）と、リファレンス用メモリ・セルに流れ
る電流を充電する第２の容量（後述する容量Ｃ１１に相
当）と、前記第１の容量と前記第２の容量との間の充電
速度差および電位差を検出するセンスアンプ（後述する
センスアンプ４０に相当）と、を備えている。
【００３０】そして、このセンスアンプによる検出結果
によってデータ記憶用メモリセルのデータ読み出し、プ
ログラム・ベリファイおよびイレーズ・ベリファイ動作
をおこなう不揮発性半導体記憶装置において、容量値可
変手段（後述する容量Ｃ２０〜Ｃ２２およびＭＯＳトラ
ンジスタＴｒ２１、Ｔｒ２２からなる構成に相当）によ
って、複数の容量を並列に接続または切り離すことによ
り、プログラム・ベリファイ動作時において、上記した
第２の容量の容量値をデータ読み出し動作時よりも大き
くし、イレーズ・ベリファイ動作時において、上記した
第２の容量の容量値をデータ読み出し動作時よりも小さ
くする。
によってデータ記憶用メモリセルのデータ読み出し、プ
ログラム・ベリファイおよびイレーズ・ベリファイ動作
をおこなう不揮発性半導体記憶装置において、容量値可
変手段（後述する容量Ｃ２０〜Ｃ２２およびＭＯＳトラ
ンジスタＴｒ２１、Ｔｒ２２からなる構成に相当）によ
って、複数の容量を並列に接続または切り離すことによ
り、プログラム・ベリファイ動作時において、上記した
第２の容量の容量値をデータ読み出し動作時よりも大き
くし、イレーズ・ベリファイ動作時において、上記した
第２の容量の容量値をデータ読み出し動作時よりも小さ
くする。
【００３１】これにより、プログラム・ベリファイ動作
とイレーズ・ベリファイ動作に応じて、リファレンス用
メモリ・セルに流れる電流の充電速度を増減させること
ができ、ベリファイ動作ごとにリファレンス用メモリ・
セルのゲートに印加する電圧を変化させることなく、す
なわちこのための電圧発生器を備えることなく、センス
アンプによるデータ読み出し動作およびベリファイ動作
が可能となる。
とイレーズ・ベリファイ動作に応じて、リファレンス用
メモリ・セルに流れる電流の充電速度を増減させること
ができ、ベリファイ動作ごとにリファレンス用メモリ・
セルのゲートに印加する電圧を変化させることなく、す
なわちこのための電圧発生器を備えることなく、センス
アンプによるデータ読み出し動作およびベリファイ動作
が可能となる。
【００３２】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる不揮発性半導体記憶装置の好適な実施の形
態を詳細に説明する。なお、この実施の形態によりこの
発明が限定されるものではない。
発明にかかる不揮発性半導体記憶装置の好適な実施の形
態を詳細に説明する。なお、この実施の形態によりこの
発明が限定されるものではない。
【００３３】〔実施の形態１〕まず、実施の形態１にか
かる不揮発性半導体記憶装置について説明する。実施の
形態１にかかる不揮発性半導体記憶装置は、従来の不揮
発性半導体記憶装置において必要であったプログラム・
ベリファイ電圧発生器とイレーズ・ベリファイ電圧発生
器を備えずに、リファレンスセル側のソース側ビット線
に、プログラム・ベリファイ動作とイレーズ・ベリファ
イ動作のそれぞれにおいて選択される容量を付加するこ
とで、これらベリファイ時のリファレンスセル側から出
力されるＳＡＲＥＦ信号の電位を変化させることを特徴
としている。
かる不揮発性半導体記憶装置について説明する。実施の
形態１にかかる不揮発性半導体記憶装置は、従来の不揮
発性半導体記憶装置において必要であったプログラム・
ベリファイ電圧発生器とイレーズ・ベリファイ電圧発生
器を備えずに、リファレンスセル側のソース側ビット線
に、プログラム・ベリファイ動作とイレーズ・ベリファ
イ動作のそれぞれにおいて選択される容量を付加するこ
とで、これらベリファイ時のリファレンスセル側から出
力されるＳＡＲＥＦ信号の電位を変化させることを特徴
としている。
【００３４】図１は、実施の形態１にかかる不揮発性半
導体記憶装置の要部を示す回路図であり、特にデータの
読み出し、プログラム・ベリファイおよびイレーズ・ベ
リファイの動作を説明するための構成を示したものであ
る。なお、図５と共通する部分には同一符号を付して、
その説明を省略する。
導体記憶装置の要部を示す回路図であり、特にデータの
読み出し、プログラム・ベリファイおよびイレーズ・ベ
リファイの動作を説明するための構成を示したものであ
る。なお、図５と共通する部分には同一符号を付して、
その説明を省略する。
【００３５】図１に示す不揮発性半導体記憶装置は、図
５に示した不揮発性半導体記憶装置に対し、プログラム
・ベリファイ電圧発生器２６とイレーズ・ベリファイ電
圧発生器２８を排除し、リファレンスセル３０のソース
側ビット線の出力部に、容量Ｃ２０、Ｃ２１およびＣ２
２を並列に設けている。
５に示した不揮発性半導体記憶装置に対し、プログラム
・ベリファイ電圧発生器２６とイレーズ・ベリファイ電
圧発生器２８を排除し、リファレンスセル３０のソース
側ビット線の出力部に、容量Ｃ２０、Ｃ２１およびＣ２
２を並列に設けている。
【００３６】さらに、容量Ｃ２１への電流の充放電をＯ
Ｎ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２１と、容
量Ｃ２２への電流の充放電をＯＮ／ＯＦＦ制御するＭＯ
ＳトランジスタＴｒ２２と、を備えて構成される。な
お、ここで、従来の不揮発性半導体記憶装置のメモリセ
ル・アレイ２０のソース側ビット線の出力部に並置され
た容量をＣ１０とし、リファレンスセル３０のソース側
ビット線の出力部に並置された容量をＣ１１として、上
記した容量Ｃ２０、Ｃ２１およびＣ２２と区別する。
Ｎ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２１と、容
量Ｃ２２への電流の充放電をＯＮ／ＯＦＦ制御するＭＯ
ＳトランジスタＴｒ２２と、を備えて構成される。な
お、ここで、従来の不揮発性半導体記憶装置のメモリセ
ル・アレイ２０のソース側ビット線の出力部に並置され
た容量をＣ１０とし、リファレンスセル３０のソース側
ビット線の出力部に並置された容量をＣ１１として、上
記した容量Ｃ２０、Ｃ２１およびＣ２２と区別する。
【００３７】つぎに、この不揮発性半導体記憶装置のデ
ータ読み出し、プログラム・ベリファイ動作およびイレ
ーズ・ベリファイの動作について、図２および図３に示
す波形図を参照しつつ順に説明する。なお、データの書
き込み（プログラム）およびデータの消去（イレーズ）
については、従来どおりであるので、ここではそれらの
説明を省略する。
ータ読み出し、プログラム・ベリファイ動作およびイレ
ーズ・ベリファイの動作について、図２および図３に示
す波形図を参照しつつ順に説明する。なお、データの書
き込み（プログラム）およびデータの消去（イレーズ）
については、従来どおりであるので、ここではそれらの
説明を省略する。
【００３８】（データ読み出し）まず、データ読み出し
動作においては、図１において、ｐチャネル型ＭＯＳト
ランジスタＴｒ１１およびＴｒ２１を、それぞれ信号Ｐ
Ｄ１、ＰＤ２によりＯＮ状態とする。
動作においては、図１において、ｐチャネル型ＭＯＳト
ランジスタＴｒ１１およびＴｒ２１を、それぞれ信号Ｐ
Ｄ１、ＰＤ２によりＯＮ状態とする。
【００３９】そして、アドレスの指定に対し、図示しな
いカラムデコーダがドレイン側ビット線２１（ＤＳ０、
ＤＳ１）とソース側ビット線２３（ＳＳ０、ＳＳ１）の
それぞれに接続されたＭＯＳトランジスタのうち、上記
したアドレスが示すものをＯＮ状態とし、ロウデコーダ
２２が、ワード線ＷＬ０〜ＷＬｎのうち、上記したアド
レスが示すものに対して読み出し電圧発生器２４から供
給される読み出し電圧を印加する。
いカラムデコーダがドレイン側ビット線２１（ＤＳ０、
ＤＳ１）とソース側ビット線２３（ＳＳ０、ＳＳ１）の
それぞれに接続されたＭＯＳトランジスタのうち、上記
したアドレスが示すものをＯＮ状態とし、ロウデコーダ
２２が、ワード線ＷＬ０〜ＷＬｎのうち、上記したアド
レスが示すものに対して読み出し電圧発生器２４から供
給される読み出し電圧を印加する。
【００４０】これにより、ビット線とワード線ＷＬの選
択、すなわちデータ読み出しの対象となる読み出しセル
の選択がおこなわれ、選択された読み出しセルのコント
ロール・ゲートに上記した読み出し電圧が印加される。
そして、この状態において、ＭＯＳトランジスタＴｒ１
２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ
状態にされることで、選択されたビット線が有効とな
り、読み出しセルのデータの読み出しが可能となる。
択、すなわちデータ読み出しの対象となる読み出しセル
の選択がおこなわれ、選択された読み出しセルのコント
ロール・ゲートに上記した読み出し電圧が印加される。
そして、この状態において、ＭＯＳトランジスタＴｒ１
２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ
状態にされることで、選択されたビット線が有効とな
り、読み出しセルのデータの読み出しが可能となる。
【００４１】一方、リファレンスセル３０側では、デー
タ読み出し、プログラムおよびイレーズ動作においてセ
ンスアンプ４０に入力される電流の特性を考慮して、読
み出しセル側の動作において制御されるＭＯＳトランジ
スタと同一特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２
３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯ
Ｓトランジスタは常時ＯＮ状態とされている。
タ読み出し、プログラムおよびイレーズ動作においてセ
ンスアンプ４０に入力される電流の特性を考慮して、読
み出しセル側の動作において制御されるＭＯＳトランジ
スタと同一特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２
３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯ
Ｓトランジスタは常時ＯＮ状態とされている。
【００４２】そして、リファレンスセル３０側において
も、上記したメモリセル・アレイ２０側の動作にともな
って、リファレンス・ワード線ドライバ３２が、読み出
し電圧発生器２４から供給される読み出し電圧を、ワー
ド線ＷＬｒｅｆを介してリファレンスセル３０のコント
ロール・ゲートに印加する。
も、上記したメモリセル・アレイ２０側の動作にともな
って、リファレンス・ワード線ドライバ３２が、読み出
し電圧発生器２４から供給される読み出し電圧を、ワー
ド線ＷＬｒｅｆを介してリファレンスセル３０のコント
ロール・ゲートに印加する。
【００４３】そして、図２に示すように、上記したワー
ド線ＷＬおよびＷＬｒｅｆに印可される読み出し電圧が
十分に立ち上がるまでの間、信号ＥＱがハイレベルに遷
移される。すなわち、読み出し電圧の印可と同時に、Ｍ
ＯＳトランジスタＴｒ１４およびＴｒ２４は、ハイレベ
ルを示す信号ＥＱをそのゲートに入力し、ＯＮ状態とさ
れる。
ド線ＷＬおよびＷＬｒｅｆに印可される読み出し電圧が
十分に立ち上がるまでの間、信号ＥＱがハイレベルに遷
移される。すなわち、読み出し電圧の印可と同時に、Ｍ
ＯＳトランジスタＴｒ１４およびＴｒ２４は、ハイレベ
ルを示す信号ＥＱをそのゲートに入力し、ＯＮ状態とさ
れる。
【００４４】さらに、この際、ＭＯＳトランジスタＴｒ
２１は、ローレベルを示す信号ＥＲＶによってインバー
タＧ１から出力されたハイレベルの信号をそのゲートに
入力することでＯＮ状態にされるとともに、ＭＯＳトラ
ンジスタＴｒ２２は、ハイレベルを示す信号ＰＧＭＶを
入力することでＯＮ状態とされる。これにより、上記容
量Ｃ１０、Ｃ１１、Ｃ２１、Ｃ２２およびＣ２３に蓄積
された電荷が放電（リセット）される。
２１は、ローレベルを示す信号ＥＲＶによってインバー
タＧ１から出力されたハイレベルの信号をそのゲートに
入力することでＯＮ状態にされるとともに、ＭＯＳトラ
ンジスタＴｒ２２は、ハイレベルを示す信号ＰＧＭＶを
入力することでＯＮ状態とされる。これにより、上記容
量Ｃ１０、Ｃ１１、Ｃ２１、Ｃ２２およびＣ２３に蓄積
された電荷が放電（リセット）される。
【００４５】そして、上記したワード線ＷＬおよびＷＬ
ｒｅｆに印可された読み出し電圧が十分に立ち上がる
と、信号ＥＱがローレベルに遷移され、これによりＭＯ
ＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態と
される。また、この際、信号ＥＲＶはハイレベルに遷移
され、信号ＰＧＭＶはローレベルに遷移されて、ＭＯＳ
トランジスタＴｒ２１およびＴｒ２２はともにＯＦＦ状
態とされる。すなわち、リファレンスセル３０側では、
容量Ｃ１１に加えて、容量Ｃ２０およびＣ２１が並列に
接続された形態となる。
ｒｅｆに印可された読み出し電圧が十分に立ち上がる
と、信号ＥＱがローレベルに遷移され、これによりＭＯ
ＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態と
される。また、この際、信号ＥＲＶはハイレベルに遷移
され、信号ＰＧＭＶはローレベルに遷移されて、ＭＯＳ
トランジスタＴｒ２１およびＴｒ２２はともにＯＦＦ状
態とされる。すなわち、リファレンスセル３０側では、
容量Ｃ１１に加えて、容量Ｃ２０およびＣ２１が並列に
接続された形態となる。
【００４６】そして、この状態において、メモリセル・
アレイ２０側のソース側ビット線から出力される信号
が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３
を介してセンスアンプ４０に入力される。なお、このＳ
ＡＩＮ信号は、実際には、上記した容量の電位変化とし
て現れる。
アレイ２０側のソース側ビット線から出力される信号
が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３
を介してセンスアンプ４０に入力される。なお、このＳ
ＡＩＮ信号は、実際には、上記した容量の電位変化とし
て現れる。
【００４７】また、リファレンスセル３０側において
も、ソース側ビット線を通じて出力される信号が、ＳＡ
ＲＥＦ信号としてセンスアンプ４０に入力される。な
お、このＳＡＲＥＦ信号もまた、上記した容量の電位変
化として現れる。
も、ソース側ビット線を通じて出力される信号が、ＳＡ
ＲＥＦ信号としてセンスアンプ４０に入力される。な
お、このＳＡＲＥＦ信号もまた、上記した容量の電位変
化として現れる。
【００４８】そして、センスアンプ４０が、ＳＡＩＮ信
号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記
した各容量への充電速度を検出することによって、ＳＡ
ＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記
した各容量への充電速度を検出することによって、ＳＡ
ＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００４９】たとえば、センスアンプ４０は、図２に示
すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２
０およびＣ２１への充電速度よりも小さく、かつ信号Ｌ
Ｔがハイレベルに遷移されるタイミングにおいてＳＡＩ
Ｎ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フ
ローティング・ゲートにホットエレクトロンが注入され
た状態であると判断し、ＯＵＴ信号としてデータ“０”
を出力する。
すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２
０およびＣ２１への充電速度よりも小さく、かつ信号Ｌ
Ｔがハイレベルに遷移されるタイミングにおいてＳＡＩ
Ｎ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フ
ローティング・ゲートにホットエレクトロンが注入され
た状態であると判断し、ＯＵＴ信号としてデータ“０”
を出力する。
【００５０】また、これとは逆に、図３に示すように、
容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ
２１への充電速度よりも大きく、かつ信号ＬＴがハイレ
ベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳ
ＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ
４０は、フローティング・ゲートの電子が引き抜かれた
状態であると判断し、ＯＵＴ信号としてデータ“１”を
出力する。
容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ
２１への充電速度よりも大きく、かつ信号ＬＴがハイレ
ベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳ
ＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ
４０は、フローティング・ゲートの電子が引き抜かれた
状態であると判断し、ＯＵＴ信号としてデータ“１”を
出力する。
【００５１】（プログラム・ベリファイ）つぎに、プロ
グラム・ベリファイ動作は、メモリセル・アレイ２０側
において上記したデータ読み出し動作と同様な読み出し
セルの選択をおこなう。ただし、リファレンスセル３０
側においては、信号ＥＲＶがローレベルに遷移されると
ともに信号ＰＧＭＶがハイレベルに遷移されることで、
ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯ
Ｎ状態とされ、リファレンスセル３０側のソース側ビッ
ト線から供給される電流により、容量Ｃ１１、Ｃ２０お
よびＣ２１とともに容量Ｃ２２が充電される。
グラム・ベリファイ動作は、メモリセル・アレイ２０側
において上記したデータ読み出し動作と同様な読み出し
セルの選択をおこなう。ただし、リファレンスセル３０
側においては、信号ＥＲＶがローレベルに遷移されると
ともに信号ＰＧＭＶがハイレベルに遷移されることで、
ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯ
Ｎ状態とされ、リファレンスセル３０側のソース側ビッ
ト線から供給される電流により、容量Ｃ１１、Ｃ２０お
よびＣ２１とともに容量Ｃ２２が充電される。
【００５２】すなわち、データ読み出し時と比較して、
容量Ｃ２２がさらに並列に接続されることにより、ＳＡ
ＲＥＦ信号として示される充電速度は、データ読み出し
時よりも小さくなる。よって、センスアンプ４０は、よ
り電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ
信号がさらに小さくなった際に、正常にプログラム動作
がおこなわれたものと判断し、ＯＵＴ信号としてデータ
“０”を出力する。
容量Ｃ２２がさらに並列に接続されることにより、ＳＡ
ＲＥＦ信号として示される充電速度は、データ読み出し
時よりも小さくなる。よって、センスアンプ４０は、よ
り電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ
信号がさらに小さくなった際に、正常にプログラム動作
がおこなわれたものと判断し、ＯＵＴ信号としてデータ
“０”を出力する。
【００５３】これは、リファレンスセル３０のコントロ
ール・ゲートに印加する電圧を変更することなく、すな
わちプログラム・ベリファイ電圧発生器を備えることな
く、プログラム・ベリファイ動作がおこなえることを意
味している。
ール・ゲートに印加する電圧を変更することなく、すな
わちプログラム・ベリファイ電圧発生器を備えることな
く、プログラム・ベリファイ動作がおこなえることを意
味している。
【００５４】（イレーズ・ベリファイ）一方、イレーズ
・ベリファイ動作は、プログラム・ベリファイ動作と同
様に、メモリセル・アレイ２０側においては上記したデ
ータ読み出し動作と同様な読み出しセルの選択をおこな
う。ただし、リファレンスセル３０側においては、信号
ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶ
がローレベルに遷移されることで、ＭＯＳトランジスタ
Ｔｒ２１およびＴｒ２２がともにＯＦＦ状態とされ、リ
ファレンスセル３０側のソース側ビット線から供給され
る電流は、容量Ｃ１１およびＣ２０を充電する。
・ベリファイ動作は、プログラム・ベリファイ動作と同
様に、メモリセル・アレイ２０側においては上記したデ
ータ読み出し動作と同様な読み出しセルの選択をおこな
う。ただし、リファレンスセル３０側においては、信号
ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶ
がローレベルに遷移されることで、ＭＯＳトランジスタ
Ｔｒ２１およびＴｒ２２がともにＯＦＦ状態とされ、リ
ファレンスセル３０側のソース側ビット線から供給され
る電流は、容量Ｃ１１およびＣ２０を充電する。
【００５５】すなわち、データ読み出し時と比較して、
容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥ
Ｆ信号として示される充電速度は、データ読み出し時よ
りも大きくなる。よって、センスアンプ４０は、より電
位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
がさらに大きくなった際に、正常にイレーズ動作がおこ
なわれたものと判断し、ＯＵＴ信号としてデータ“１”
を出力する。
容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥ
Ｆ信号として示される充電速度は、データ読み出し時よ
りも大きくなる。よって、センスアンプ４０は、より電
位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
がさらに大きくなった際に、正常にイレーズ動作がおこ
なわれたものと判断し、ＯＵＴ信号としてデータ“１”
を出力する。
【００５６】これは、リファレンスセル３０のコントロ
ール・ゲートに印加する電圧を変更することなく、すな
わちイレーズ・ベリファイ電圧発生器を備えることな
く、イレーズ・ベリファイ動作がおこなえることを意味
している。
ール・ゲートに印加する電圧を変更することなく、すな
わちイレーズ・ベリファイ電圧発生器を備えることな
く、イレーズ・ベリファイ動作がおこなえることを意味
している。
【００５７】以上に説明したように実施の形態１にかか
る不揮発性半導体記憶装置は、リファレンスセル３０の
ソース側ビット線の出力部に並列に接続される容量Ｃ１
１に加えて、容量Ｃ２０を並列に接続し、さらにデータ
読み出し時およびプログラム・ベリファイ時に並列に接
続されかつイレーズ・ベリファイ時に切り離される容量
Ｃ２１と、プログラム・ベリファイ時に並列に接続され
る容量Ｃ２２と、を備えているので、プログラム・ベリ
ファイとイレーズ・ベリファイ動作に応じて、リファレ
ンスセル３０側から出力されるＳＡＲＥＦ信号の電位を
増減させることができ、これにより、従来必要であった
プログラム・ベリファイ電圧発生器およびイレーズ・ベ
リファイ電圧発生器を排除できるため、装置構成を簡略
化できるとともに、低消費電力化を図ることができる。
る不揮発性半導体記憶装置は、リファレンスセル３０の
ソース側ビット線の出力部に並列に接続される容量Ｃ１
１に加えて、容量Ｃ２０を並列に接続し、さらにデータ
読み出し時およびプログラム・ベリファイ時に並列に接
続されかつイレーズ・ベリファイ時に切り離される容量
Ｃ２１と、プログラム・ベリファイ時に並列に接続され
る容量Ｃ２２と、を備えているので、プログラム・ベリ
ファイとイレーズ・ベリファイ動作に応じて、リファレ
ンスセル３０側から出力されるＳＡＲＥＦ信号の電位を
増減させることができ、これにより、従来必要であった
プログラム・ベリファイ電圧発生器およびイレーズ・ベ
リファイ電圧発生器を排除できるため、装置構成を簡略
化できるとともに、低消費電力化を図ることができる。
【００５８】〔実施の形態２〕つぎに、実施の形態２に
かかる不揮発性半導体記憶装置について説明する。実施
の形態２にかかる不揮発性半導体記憶装置は、メモリセ
ルが多値の記憶を可能とする構成である場合に、上述し
た実施の形態１に説明したベリファイ動作の概念を適用
させるものである。
かかる不揮発性半導体記憶装置について説明する。実施
の形態２にかかる不揮発性半導体記憶装置は、メモリセ
ルが多値の記憶を可能とする構成である場合に、上述し
た実施の形態１に説明したベリファイ動作の概念を適用
させるものである。
【００５９】実施の形態１にかかる不揮発性半導体記憶
装置においては、メモリセルを構成する一つのフローテ
ィング・ゲートにホットエレクトロンが注入されている
か否かの２値の記憶を可能にするものであったが、多値
の記憶を可能とするメモリセルも知られている。たとえ
ば、同出願人による特開平７−２７３２２７号に「不揮
発性多値記憶素子およびこれを用いた装置」が開示され
ている。
装置においては、メモリセルを構成する一つのフローテ
ィング・ゲートにホットエレクトロンが注入されている
か否かの２値の記憶を可能にするものであったが、多値
の記憶を可能とするメモリセルも知られている。たとえ
ば、同出願人による特開平７−２７３２２７号に「不揮
発性多値記憶素子およびこれを用いた装置」が開示され
ている。
【００６０】この「不揮発性多値記憶素子およびこれを
用いた装置」によれば、コントロール・ゲートと半導体
基板との間に複数のフローティング・ゲートが形成され
ており、多値の一つの増加に対して、しきい電圧が略一
定値変化するように複数のフローティング・ゲートの各
々に電荷を注入する。これにより、２値記憶素子と同じ
面積で多値を記憶することができるとともに、簡単な記
憶値の判定を可能としている。
用いた装置」によれば、コントロール・ゲートと半導体
基板との間に複数のフローティング・ゲートが形成され
ており、多値の一つの増加に対して、しきい電圧が略一
定値変化するように複数のフローティング・ゲートの各
々に電荷を注入する。これにより、２値記憶素子と同じ
面積で多値を記憶することができるとともに、簡単な記
憶値の判定を可能としている。
【００６１】図４は、実施の形態２にかかる不揮発性半
導体記憶装置の要部を示す回路図であり、特にデータの
読み出し、プログラム・ベリファイおよびイレーズ・ベ
リファイの動作を説明するための構成を示したものであ
る。なお、図１と共通する部分には同一符号を付して、
その説明を省略する。
導体記憶装置の要部を示す回路図であり、特にデータの
読み出し、プログラム・ベリファイおよびイレーズ・ベ
リファイの動作を説明するための構成を示したものであ
る。なお、図１と共通する部分には同一符号を付して、
その説明を省略する。
【００６２】図４において、図１と異なる点は、リファ
レンスセル３０側のソース側のビット線に並列に接続さ
れた容量Ｃ２０、Ｃ２１およびＣ２２に加えて、さら
に、プログラム・ベリファイ動作のための複数の容量Ｃ
２３〜Ｃ２ｎが並列に接続されていることである。
レンスセル３０側のソース側のビット線に並列に接続さ
れた容量Ｃ２０、Ｃ２１およびＣ２２に加えて、さら
に、プログラム・ベリファイ動作のための複数の容量Ｃ
２３〜Ｃ２ｎが並列に接続されていることである。
【００６３】また、これら複数の容量Ｃ２３〜Ｃ２ｎの
各々には、容量Ｃ２２とＭＯＳトランジスタＴｒ２２と
からなる構成と同様に、それら容量と上記したソース側
のビット線との接続を選択的にＯＮ／ＯＦＦ制御するた
めのＯＳトランジスタＴｒ２３〜Ｔｒ２ｎが設けられて
いる。なお、図中においてメモリセル・アレイ２０を構
成する読み出しセルおよびリファレンスセル３０を構成
するメモリセルは、上記した多値記憶を可能とする素子
構造を有している。
各々には、容量Ｃ２２とＭＯＳトランジスタＴｒ２２と
からなる構成と同様に、それら容量と上記したソース側
のビット線との接続を選択的にＯＮ／ＯＦＦ制御するた
めのＯＳトランジスタＴｒ２３〜Ｔｒ２ｎが設けられて
いる。なお、図中においてメモリセル・アレイ２０を構
成する読み出しセルおよびリファレンスセル３０を構成
するメモリセルは、上記した多値記憶を可能とする素子
構造を有している。
【００６４】づきに、この不揮発性半導体記憶装置のデ
ータ読み出し、プログラム・ベリファイ動作およびイレ
ーズ・ベリファイの動作について説明する。なお、デー
タのイレーズ動作については従来どおりであるが、デー
タのプログラム動作は、読み出しセルのコントロール・
ゲートに、記憶させる多値に応じて異なる電圧を印加
し、フローティング・ゲートに注入するホットエレクト
ロンの量を変化させることでおこなわれる。
ータ読み出し、プログラム・ベリファイ動作およびイレ
ーズ・ベリファイの動作について説明する。なお、デー
タのイレーズ動作については従来どおりであるが、デー
タのプログラム動作は、読み出しセルのコントロール・
ゲートに、記憶させる多値に応じて異なる電圧を印加
し、フローティング・ゲートに注入するホットエレクト
ロンの量を変化させることでおこなわれる。
【００６５】（データ読み出し）まず、データ読み出し
動作は、実施の形態１に説明した動作と同様であるた
め、ここではその説明を省略する。ただし、センスアン
プ４０において、たとえば、検出されたＳＡＩＮ信号と
ＳＡＲＥＦ信号との差分量に応じて、多値を判断する必
要がある。よって、センスアンプ４０から出力されるＯ
ＵＴ信号は、上記した差分量によって定まる電圧値を示
し、たとえば、５［Ｖ］、６［Ｖ］、７［Ｖ］および８
［Ｖ］を示すＯＵＴ信号を、順に記憶値“１”、
“２”、“３”および“４”として判断する。
動作は、実施の形態１に説明した動作と同様であるた
め、ここではその説明を省略する。ただし、センスアン
プ４０において、たとえば、検出されたＳＡＩＮ信号と
ＳＡＲＥＦ信号との差分量に応じて、多値を判断する必
要がある。よって、センスアンプ４０から出力されるＯ
ＵＴ信号は、上記した差分量によって定まる電圧値を示
し、たとえば、５［Ｖ］、６［Ｖ］、７［Ｖ］および８
［Ｖ］を示すＯＵＴ信号を、順に記憶値“１”、
“２”、“３”および“４”として判断する。
【００６６】（プログラム・ベリファイ）つぎに、プロ
グラム・ベリファイ動作は、上記したデータ読み出し動
作と同様に、メモリセル・アレイ２０側において読み出
しセルの選択をおこなう。ただし、リファレンスセル３
０側においては、信号ＥＲＶがローレベルに遷移される
とともに、プログラムした記憶値に応じて、信号ＰＧＭ
Ｖ１〜ＰＧＭＶｎがハイレベルに遷移されることで、Ｍ
ＯＳトランジスタＴｒ２１と、ＭＯＳトランジスタＴｒ
２２〜Ｔｒ２ｎのいくつかとがともにＯＮ状態とされ、
リファレンスセル３０側のソース側ビット線から供給さ
れる電流により、容量Ｃ１１、Ｃ２０およびＣ２１とと
もに容量Ｃ２２〜Ｃ２ｎのいくつかが充電される。
グラム・ベリファイ動作は、上記したデータ読み出し動
作と同様に、メモリセル・アレイ２０側において読み出
しセルの選択をおこなう。ただし、リファレンスセル３
０側においては、信号ＥＲＶがローレベルに遷移される
とともに、プログラムした記憶値に応じて、信号ＰＧＭ
Ｖ１〜ＰＧＭＶｎがハイレベルに遷移されることで、Ｍ
ＯＳトランジスタＴｒ２１と、ＭＯＳトランジスタＴｒ
２２〜Ｔｒ２ｎのいくつかとがともにＯＮ状態とされ、
リファレンスセル３０側のソース側ビット線から供給さ
れる電流により、容量Ｃ１１、Ｃ２０およびＣ２１とと
もに容量Ｃ２２〜Ｃ２ｎのいくつかが充電される。
【００６７】たとえば、記憶値“１”のプログラム・ベ
リファイ動作をおこなうには、信号ＥＲＶをローレベル
にするとともに、信号ＰＧＭＶ１をハイレベルにし、記
憶値“２”のプログラム・ベリファイ動作をおこなうに
は、信号ＥＲＶをローレベルにするとともに、信号ＰＧ
ＭＶ１およびＰＧＭＶ２をハイレベルにする。このよう
に、記憶値が増加するごとに、ハイレベルに遷移させる
信号ＰＧＭＶ１〜ＰＧＭＶｎを順に重畳していく。
リファイ動作をおこなうには、信号ＥＲＶをローレベル
にするとともに、信号ＰＧＭＶ１をハイレベルにし、記
憶値“２”のプログラム・ベリファイ動作をおこなうに
は、信号ＥＲＶをローレベルにするとともに、信号ＰＧ
ＭＶ１およびＰＧＭＶ２をハイレベルにする。このよう
に、記憶値が増加するごとに、ハイレベルに遷移させる
信号ＰＧＭＶ１〜ＰＧＭＶｎを順に重畳していく。
【００６８】すなわち、データ読み出し時と比較して、
容量Ｃ２２〜Ｃ２ｎがさらに並列に重畳して接続される
ことにより、ＳＡＲＥＦ信号として示される充電速度
は、データ読み出し時よりも小さくなり、かつ記憶値に
応じて変化する。よって、センスアンプ４０は、より電
位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
が記憶値に応じた範囲内でさらに小さくなった際に、正
常にプログラム動作がおこなわれたものと判断し、ＯＵ
Ｔ信号として記憶値を出力する。
容量Ｃ２２〜Ｃ２ｎがさらに並列に重畳して接続される
ことにより、ＳＡＲＥＦ信号として示される充電速度
は、データ読み出し時よりも小さくなり、かつ記憶値に
応じて変化する。よって、センスアンプ４０は、より電
位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
が記憶値に応じた範囲内でさらに小さくなった際に、正
常にプログラム動作がおこなわれたものと判断し、ＯＵ
Ｔ信号として記憶値を出力する。
【００６９】これは、リファレンスセル３０のコントロ
ール・ゲートに印加する電圧を変更することなく、すな
わちプログラム・ベリファイ電圧発生器を備えることな
く、多値のプログラム・ベリファイ動作がおこなえるこ
とを意味している。
ール・ゲートに印加する電圧を変更することなく、すな
わちプログラム・ベリファイ電圧発生器を備えることな
く、多値のプログラム・ベリファイ動作がおこなえるこ
とを意味している。
【００７０】（イレーズ・ベリファイ）一方、イレーズ
・ベリファイ動作は、上記したデータ読み出し動作と同
様に、メモリセル・アレイ２０側において読み出しセル
の選択をおこなう。ただし、リファレンスセル３０側に
おいては、信号ＥＲＶがハイレベルに遷移されるととも
に信号ＰＧＭＶ１〜ＰＧＭＶｎのすべてがローレベルに
遷移されることで、ＭＯＳトランジスタＴｒ２１〜Ｔｒ
２ｎがすべてＯＦＦ状態とされ、リファレンスセル３０
側のソース側ビット線から供給される電流は、容量Ｃ１
１およびＣ２０を充電する。
・ベリファイ動作は、上記したデータ読み出し動作と同
様に、メモリセル・アレイ２０側において読み出しセル
の選択をおこなう。ただし、リファレンスセル３０側に
おいては、信号ＥＲＶがハイレベルに遷移されるととも
に信号ＰＧＭＶ１〜ＰＧＭＶｎのすべてがローレベルに
遷移されることで、ＭＯＳトランジスタＴｒ２１〜Ｔｒ
２ｎがすべてＯＦＦ状態とされ、リファレンスセル３０
側のソース側ビット線から供給される電流は、容量Ｃ１
１およびＣ２０を充電する。
【００７１】すなわち、データ読み出し時と比較して、
容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥ
Ｆ信号として示される充電速度は、データ読み出し時よ
りも大きくなる。よって、センスアンプ４０は、より電
位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
がさらに大きくなった際に、正常にイレーズ動作がおこ
なわれたものと判断し、ＯＵＴ信号として消去状態を示
す値を出力する。
容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥ
Ｆ信号として示される充電速度は、データ読み出し時よ
りも大きくなる。よって、センスアンプ４０は、より電
位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号
がさらに大きくなった際に、正常にイレーズ動作がおこ
なわれたものと判断し、ＯＵＴ信号として消去状態を示
す値を出力する。
【００７２】これは、リファレンスセル３０のコントロ
ール・ゲートに印加する電圧を変更することなく、すな
わちイレーズ・ベリファイ電圧発生器を備えることな
く、多値のイレーズ・ベリファイ動作がおこなえること
を意味している。
ール・ゲートに印加する電圧を変更することなく、すな
わちイレーズ・ベリファイ電圧発生器を備えることな
く、多値のイレーズ・ベリファイ動作がおこなえること
を意味している。
【００７３】以上に説明したように実施の形態２にかか
る不揮発性半導体記憶装置は、リファレンスセル３０の
ソース側ビット線の出力部に並列に接続される容量Ｃ１
１に加えて、容量Ｃ２０を並列に接続し、さらにデータ
読み出し時およびプログラム・ベリファイ時に多値の記
憶状態に応じて並列に接続されかつイレーズ・ベリファ
イ時に切り離される容量Ｃ２１と、プログラム・ベリフ
ァイ時に多値の記憶状態に応じて並列に接続される容量
Ｃ２２〜Ｃ２ｎと、を備えているので、実施の形態１に
よる効果を、多値の記憶を可能とする不揮発性半導体記
憶装置においても享受することができる。
る不揮発性半導体記憶装置は、リファレンスセル３０の
ソース側ビット線の出力部に並列に接続される容量Ｃ１
１に加えて、容量Ｃ２０を並列に接続し、さらにデータ
読み出し時およびプログラム・ベリファイ時に多値の記
憶状態に応じて並列に接続されかつイレーズ・ベリファ
イ時に切り離される容量Ｃ２１と、プログラム・ベリフ
ァイ時に多値の記憶状態に応じて並列に接続される容量
Ｃ２２〜Ｃ２ｎと、を備えているので、実施の形態１に
よる効果を、多値の記憶を可能とする不揮発性半導体記
憶装置においても享受することができる。
【００７４】
【発明の効果】以上説明したとおり、本発明によれば、
プログラム・ベリファイ動作とイレーズ・ベリファイ動
作に応じて、リファレンス用メモリ・セルに流れる電流
の充電速度を増減させることができ、これにより、従来
必要であったプログラム・ベリファイ電圧発生器および
イレーズ・ベリファイ電圧発生器を排除できるため、装
置構成を簡略化できるとともに、低消費電力化を図るこ
とができる。
プログラム・ベリファイ動作とイレーズ・ベリファイ動
作に応じて、リファレンス用メモリ・セルに流れる電流
の充電速度を増減させることができ、これにより、従来
必要であったプログラム・ベリファイ電圧発生器および
イレーズ・ベリファイ電圧発生器を排除できるため、装
置構成を簡略化できるとともに、低消費電力化を図るこ
とができる。
【図１】実施の形態１にかかる不揮発性半導体記憶装置
の要部を示す回路図である。
の要部を示す回路図である。
【図２】実施の形態１にかかる不揮発性半導体記憶装置
の動作を説明するための波形図である。
の動作を説明するための波形図である。
【図３】実施の形態１にかかる不揮発性半導体記憶装置
の動作を説明するための波形図である。
の動作を説明するための波形図である。
【図４】実施の形態２にかかる不揮発性半導体記憶装置
の要部を示す回路図である。
の要部を示す回路図である。
【図５】従来の不揮発性半導体記憶装置の要部を示す回
路図である。
路図である。
２０ メモリセル・アレイ ２１ ドレイン側ビット線 ２２ ロウデコーダ ２３ ソース側ビット線 ２４ 読み出し電圧発生器 ２６ プログラム・ベリファイ電圧発生器 ２８ イレーズ・ベリファイ電圧発生器 ３０ リファレンスセル ３２ リファレンス・ワード線ドライバ ４０ センスアンプ Ｃ２０〜Ｃ２３ 容量 Ｇ１ インバータ Ｔｒ１１〜Ｔｒ１５，Ｔｒ２１〜Ｔｒ２６ ＭＯＳトラ
ンジスタ
ンジスタ
Claims (4)
- 【請求項１】 電気的消去および書き込みを可能とする
データ記憶用メモリセルと、前記データ記憶用メモリセ
ルの記憶状態を判断するためのリファレンス用メモリセ
ルと、前記データ記憶用メモリセルに流れる電流を充電
する第１の容量と前記リファレンス用メモリ・セルに流
れる電流を充電する第２の容量との間の充電速度差およ
び電位差を検出するセンスアンプと、を具備し、前記セ
ンスアンプによる検出結果によって前記データ記憶用メ
モリセルのデータ読み出し、プログラム・ベリファイお
よびイレーズ・ベリファイ動作をおこなう不揮発性半導
体記憶装置において、 前記データ読み出し、プログラム・ベリファイおよびイ
レーズ・ベリファイ動作に応じて、前記第２の容量の容
量値を変化させる容量値可変手段を備えたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記容量値可変手段は、 複数の容量を並列に接続または切り離すことにより、前
記第２の容量の容量値を変化させることを特徴とする請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記容量値可変手段は、 前記プログラム・ベリファイ動作時において、前記第２
の容量の容量値を前記データ読み出し動作時よりも大き
くし、 前記イレーズ・ベリファイ動作時において、前記第２の
容量の容量値を前記データ読み出し動作時よりも小さく
することを特徴とする請求項１または２に記載の不揮発
性半導体記憶装置。 - 【請求項４】 前記データ記憶用メモリセルおよび前記
リファレンス用メモリセルは、多値を記憶する記憶素子
により構成され、 前記容量値可変手段は、 前記プログラム・ベリファイ動作時において、前記第２
の容量の容量値を前記データ読み出し動作時よりも、前
記多値が示す記憶状態ごとに異なる大きさで大きくし、 前記イレーズ・ベリファイ動作時において、前記第２の
容量の容量値を前記データ読み出し動作時よりも小さく
することを特徴とする請求項１または２に記載の不揮発
性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31882499A JP4249352B2 (ja) | 1999-11-09 | 1999-11-09 | 不揮発性半導体記憶装置 |
| KR1020000044978A KR100589925B1 (ko) | 1999-11-09 | 2000-08-03 | 비휘발성 반도체 기억 장치 |
| US09/635,869 US6301156B1 (en) | 1999-11-09 | 2000-08-10 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31882499A JP4249352B2 (ja) | 1999-11-09 | 1999-11-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143486A true JP2001143486A (ja) | 2001-05-25 |
| JP4249352B2 JP4249352B2 (ja) | 2009-04-02 |
Family
ID=18103374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31882499A Expired - Fee Related JP4249352B2 (ja) | 1999-11-09 | 1999-11-09 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6301156B1 (ja) |
| JP (1) | JP4249352B2 (ja) |
| KR (1) | KR100589925B1 (ja) |
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| KR100463954B1 (ko) * | 2002-05-17 | 2004-12-30 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 방법 |
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| JP4010995B2 (ja) * | 2003-07-31 | 2007-11-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ及びそのリファレンス電位発生方法 |
| JP2005222625A (ja) * | 2004-02-06 | 2005-08-18 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP4522217B2 (ja) * | 2004-10-15 | 2010-08-11 | パナソニック株式会社 | 不揮発性半導体メモリ |
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| DE602006011451D1 (de) | 2006-06-21 | 2010-02-11 | Hynix Semiconductor Inc | Verfahren und Vorrichtung zum elektrischen Programmieren von Halbleiterspeicherzellen |
| ATE509350T1 (de) | 2007-12-21 | 2011-05-15 | Em Microelectronic Marin Sa | Lesevorrichtung eines nichtflüchtigen speichers mit geringem energieverbrauch und ihr anwendungsverfahren |
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| CN110610738B (zh) * | 2018-06-15 | 2023-08-18 | 硅存储技术公司 | 用于闪存存储器系统的改进的感测放大器 |
| US11145368B2 (en) * | 2020-01-06 | 2021-10-12 | Microchip Technology Incorporated | Method and system for reliable and secure memory erase |
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1999
- 1999-11-09 JP JP31882499A patent/JP4249352B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-03 KR KR1020000044978A patent/KR100589925B1/ko not_active IP Right Cessation
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