KR20010070012A - 비휘발성 반도체 기억 장치 - Google Patents

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Abstract

프로그램 검증(verify) 전압 발생기 및 소거 검증 전압 발생기를 구비할 필요가 없이 검증 동작을 행하는 것이다.
기준 셀(30)의 소스측 비트선의 출력부에 본래 병렬로 접속되어 있는 커패시터에 부가해서 커패시터(C20)를 병렬로 접속하고, 데이터 판독시 및 프로그램 검증시에 병렬로 접속됨과 동시에, 소거 검증시에 분리되는 커패시터(C21)와, 프로그램 검증시에 병렬로 접속되는 커패시터(C22)를 구비한다. 이것에 의해, 프로그램 검증 동작과 소거 검증 동작에 따라서 기준 셀(30)측에서 출력되는 SAREF 신호의 전위를 증감시킬 수 있다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 플래시 메모리 등의 전기적으로 재기록 가능한 비휘발성 반도체 기억 장치에 관한 것으로, 특히 판독 셀의 소스측 비트선 및 기준 셀의 소스측 비트선에 커패시터를 부가하여 그 커패시터에 충방전되는 전류 변화에 기초하여 프로그램 검증 및 소거 검증을 행하는 비휘발성 반도체 기억 장치에 관한 것이다.
도 5는 종래의 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도로서, 특히 데이터의 판독, 프로그램 검증 및 소거 검증의 동작을 설명하기 위한 구성을 도시한 것이다.
도 5에 도시하는 비휘발성 반도체 기억 장치는 데이터를 기억하는 복수의 메모리 셀(판독 셀)을 격자형으로 배치한 메모리 셀 어레이(20)와, 어드레스의 입력에 기초하여 메모리 셀 어레이(20)의 로우 방향, 즉 워드선(WL0∼WLn) 중의 하나를선택하는 로우 디코더(22)와, 도시하지 않는 컬럼 디코더로부터 입력되는 컬럼 신호에 기초하여 메모리 셀 어레이(20)의 컬럼 방향, 즉 비트선의 하나를 선택하는 드레인측 비트선(21) 및 소스측 비트선(23)을 구비하고 있다.
또한, 이 비휘발성 반도체 기억 장치는 데이터 판독시의 기억 상태의 판단, 프로그램 검증 및 소거 검증을 행하기 위한 기준 셀(30)과, 메모리 셀 어레이(20) 및 기준 셀(30)의 각각으로부터 출력되는 신호 사이를 비교하는 센스 앰프(40)를 구비하고 있다.
또한, 데이터의 판독, 프로그램 검증 및 소거 검증의 각 동작에 따른 전압을 기준 셀(30)의 제어 게이트에 인가하는 기준 워드선 드라이버(32)와, 데이터의 판독용 전압을 생성하는 판독 전압 발생기(24)와, 프로그램 검증용 전압을 생성하는 프로그램 검증 전압 발생기(26)와, 소거 검증용 전압을 생성하는 소거 검증 전압 발생기(28)를 구비하여 구성되고 있다.
특히, 메모리 셀 어레이(20)측의 소스측 비트선(23)과 기준 셀(30)측의 소스측 비트선에는 각각의 출력 단부에 병렬로 메모리 셀 어레이(20)로부터 출력된 신호를 충전하기 위한 소정의 커패시터가 부가되어 있고, 후술하는 바와 같이, 센스 앰프(40)가 이들 커패시터 사이의 충전 속도의 차이에 기초하는 전위차를 검출함으로써, 데이터의 판독, 프로그램 검증 및 소거 검증을 행할 수 있다. 또한, 통상 이들 커패시터는 센스 앰프(40) 내의 2개의 입력선에 각각 병렬로 설치된다.
또한, 상기한 판독 셀 및 기준 셀(30)은 예컨대 p형 실리콘 기판상에 소스 및 드레인으로서 n형 확산층을 형성하고, 이들 소스 및 드레인 사이에 배치됨과 동시에 절연체로 덮힌 플로우팅 게이트와, 그 플로우팅 게이트로의 열 전자 주입 및 게이트 전압의 제어를 행하는 제어 게이트로 구성되는 전기적으로 재기록 가능한 비휘발성 반도체 기억 소자이며, 예컨대 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory) 등이다.
다음에, 이 비휘발성 반도체 기억 장치의 데이터 판독, 프로그램 검증 및 소거 검증의 동작에 대해서 순서대로 설명한다. 또한, 데이터의 기록(프로그램)은 예컨대 소스 전압 Vs=0[V], 드레인 전압 Vd=5∼6[V], 제어 게이트 전압 Vcg=12[V](프로그램 전압)로 하고, 드레인으로부터 플로우팅 게이트로 열 전자를 주입함으로써 행해진다.
또한, 데이터의 소거(erase)는 예컨대, 소스 전압 Vs=5[V](전원 전압), 제어 게이트 전압 Vcg=-8.5[V](소거 전압)로 하고, 드레인을 개방 상태로 하여 플로우팅 게이트로부터 소스로 전자를 방출함으로써 행해진다.
(데이터 판독)
먼저, 데이터 판독 동작에 있어서는, 도 5에 있어서 p채널형 MOS 트랜지스터(Tr11, Tr21)를 각각 신호(PD1, PD2)에 의해서 ON 상태로 한다.
그리고, 어드레스의 지정에 대하여, 도시하지 않은 컬럼 디코더가 드레인측 비트선(21)과 소스측 비트선(23)의 각각에 접속된 MOS 트랜지스터를 ON 상태로 하고(비트선의 선택), 로우 디코더(22)가 판독 전압 발생기(24)로부터 공급되는 판독 전압을 판독 셀의 제어 게이트에 인가한다(워드선의 선택).
즉, 이들 비트선과 워드선의 선택에 의해, 데이터 판독의 대상이 되는 판독셀이 선택된다. 그리고, 이 상태에 있어서, MOS 트랜지스터(Tr12, Tr13)가 컬럼 선택 신호(CS)에 의해 ON 상태로 됨으로써, 선택된 비트선이 유효하게 되어 판독 셀에 기억된 데이터를 판독할 수 있다.
한편, 기준 셀(30)측에서는 데이터 판독 동작, 프로그램 동작 및 소거 동작에 있어서 센스 앰프(40)에 입력되는 전류의 특성을 고려하여, 판독 셀측의 동작에 있어서 제어되는 MOS 트랜지스터와 동일한 특성의 MOS 트랜지스터(Tr22, Tr23, Tr25, Tr26)가 배치되어 있고, 이들 MOS 트랜지스터는 항상 ON 상태로 되어 있다.
그리고, 기준 셀(30)측에 있어서도, 상기한 메모리 셀 어레이(20)측의 동작에 수반하여, 기준 워드선 드라이버(32)가 판독 전압 발생기(24)로부터 공급되는 판독 전압을 워드선(WLref)을 통해 기준 셀(30)의 제어 게이트에 인가한다.
그리고, 메모리 셀 어레이(20)측과 기준 셀(30)측의 양 쪽에 있어서, 각각 MOS 트랜지스터(Tr14, Tr24)가 신호(EQ)에 의해 ON 상태가 되고, 상기한 커패시터에 축적된 전하가 방전(리셋트)된다. 계속해서, 소정의 타이밍 신호(EQ)의 입력에 의해 이들 MOS 트랜지스터(Tr14, Tr24)가 OFF 상태가 된다.
이것에 의해, 메모리 셀 어레이(20)측의 소스측 비트선(23)으로부터 출력되는 신호가 SAIN 신호로서 MOS 트랜지스터(Tr13)를 통해 센스 앰프(40)에 입력된다. 또한, 이 SAIN 신호는 실제로는 상기한 커패시터의 전위 변화로서 나타난다.
또한, 기준 셀(30)측에 있어서도 소스측 비트선을 통하여 출력되는 신호가 SAREF 신호로서 센스 앰프(40)에 입력된다. 또한, 이 SAREF 신호도 역시 상기한 커패시터의 전위 변화로서 나타난다.
그리고, 센스 앰프(40)가 SAIN 신호와 SAREF 신호와의 사이의 전위 변화, 즉, 상기한 각 커패시터의 충전 속도를 검출함으로써 SAIN 신호와 SAREF 신호와의 전위차를 연산한다.
예컨대, 센스 앰프(40)는 메모리 셀 어레이(20)측의 상기 커패시터의 충전 속도가 기준 셀(30)측의 상기 커패시터의 충전 속도보다도 작고, 또한 신호(LT)에 의해서 MOS 트랜지스터(Tr15)가 ON 상태가 되는 타이밍에 있어서, SAIN 신호가 SAREF 신호의 전위보다도 작은 경우에 플로우팅 게이트에 열 전자가 주입된 상태라고 판단하고, OUT 신호로서 데이터 "0"을 출력한다.
또한, 이와는 반대로 메모리 셀 어레이(20)측의 상기 커패시터의 충전 속도가 기준 셀(30)측의 상기 커패시터의 충전 속도보다도 크고, 또한 신호(LT)에 의해서 MOS 트랜지스터(Tr15)가 ON 상태로 되는 타이밍에 있어서, SAIN 신호가 SAREF 신호의 전위보다도 큰 경우에, 센스 앰프(40)는 플로우팅 게이트의 전자가 방출된 상태라고 판단하고, OUT 신호로서 데이터 "1"을 출력한다.
또한, 이 데이터 판독은 예컨대 소스 전압 Vs=0[V], 드레인 전압 Vd=1[V],제어 게이트 전압 Vcg=5[V]로서 행해진다.
(프로그램 검증)
프로그램 검증 동작에 대해서도 상기한 데이터 판독 동작과 마찬가지로 먼저 메모리 셀 어레이(20)측에 있어서 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에 있어서는 기준 워드선 드라이버(32)가 판독 전압 발생기(24)에 의해 생성되는 판독 전압 대신에 프로그램 검증 전압 발생기(26)에 의해 생성되는 프로그램 검증전압을 기준 셀(30)의 제어 게이트에 인가한다.
여기서, 이 프로그램 검증 전압은 판독 전압이 나타내는 전압값보다도 낮은 값으로 설정된다. 이것에 의해, 센스 앰프(40)는 데이터 판독시보다도 작은 전위를 나타내는 SAREF 신호에 대하여, 신호(LT)에 의해서 MOS 트랜지스터(Tr15)가 ON 상태가 되는 타이밍에 있어서, SAIN 신호가 더욱 작아지는 경우에, 정상적으로 프로그램 동작이 행해진 것으로 판단하고, OUT 신호로서 데이터 "0"을 출력한다.
(소거 검증)
한편, 소거 검증 동작도 상기한 데이터 판독 동작과 마찬가지로, 메모리 셀 어레이(20)측에 있어서 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에 있어서는 기준 워드선 드라이버(32)가 판독 전압 발생기(24)에 의해 생성되는 판독 전압 대신에, 소거 검증 전압 발생기(28)에 의해 생성되는 소거 검증 전압을 기준 셀(30)의 제어 게이트에 인가한다.
여기서, 이 소거 검증 전압은 판독 전압이 나타내는 전압값보다도 큰 값으로 설정된다. 이것에 의해, 센스 앰프(40)는 데이터 판독시보다도 큰 전위를 나타내는 SAREF 신호에 대하여, 신호(LT)에 의해서 MOS 트랜지스터(Tr15)가 ON 상태로 되는 타이밍에 있어서, SAIN 신호가 더욱 커지는 경우에, 정상적으로 소거 동작이 행해진 것으로 판단하고, OUT 신호로서 데이터 "1"을 출력한다.
이상에 설명한 바와 같이, 종래의 비휘발성 반도체 기억 장치에 따르면, 기준 셀(30)측의 제어 게이트에 인가하는 전압을 통상의 데이터 판독시의 전압에 대하여 증감시킴으로써 검증 동작을 행하고 있다.
그러나, 상술한 종래의 비휘발성 반도체 기억 장치에서는 검증 동작을 행하기 위해서, 프로그램 검증 전압을 발생하기 위한 프로그램 검증 전압 발생기(26)와, 소거 검증 전압을 발생하기 위한 소거 검증 전압 발생기(28)를 구비할 필요가 있고, 장치의 구성이 복잡·대형화됨과 동시에 저소비 전력화를 방해하는 요인이 되고 있었다.
본 발명은 전술한 문제점을 감안하여 이루어진 것으로서, 상기한 프로그램 검증 전압 발생기(26) 및 소거 검증 전압 발생기(28)와 같은 검증 동작을 행하기 위한 전압 발생기를 구비할 필요가 없이 장치의 구성을 간략화할 수 있는 동시에, 저소비 전력화를 도모할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도.
도 2는 제1 실시예에 따른 비휘발성 반도체 기억 장치의 동작을 설명하기 위한 파형도.
도 3은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 동작을 설명하기 위한 파형도.
도 4는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도.
도 5는 종래의 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 메모리 셀 어레이
21 : 드레인측 비트선
22 : 로우 디코더
23 : 소스측 비트선
24 : 판독 전압 발생기
26 : 프로그램 검증 전압 발생기
28 : 소거 검증 전압 발생기
30 : 기준 셀
32 : 기준 워드선 드라이버
40 : 센스 앰프
C20∼C23 : 커패시터
G1 : 인버터
Tr11∼Tr15, Tr21∼Tr26 : MOS 트랜지스터
전술한 과제를 해결하여 본원의 목적을 달성하기 위해서, 본 발명에 따른 비휘발성 반도체 기억 장치는, 전기적 소거 및 기록을 가능하게 하는 데이터 기억용 메모리 셀[후술하는 메모리 셀 어레이(20)에 해당]과, 그 데이터 기억용 메모리 셀의 기억 상태를 판단하기 위한 기준용 메모리 셀[후술하는 기준 셀(30)에 해당]과, 상기 데이터 기억용 메모리 셀에 흐르는 전류를 충전하는 제1 커패시터[(후술하는 커패시터(C10)에 해당]와, 상기 기준용 메모리 셀에 흐르는 전류를 충전하는 제2 커패시터[후술하는 커패시터(C11)에 해당]와, 상기 제1 커패시터와 상기 제2 커패시터와의 사이의 충전 속도차 및 전위차를 검출하는 센스 앰프[후술하는 센스앰프(40)에 해당]를 구비하고 있다.
그리고, 이 센스 앰프에 의한 검출 결과에 의해서 데이터 기억용 메모리 셀의 데이터 판독, 프로그램 검증 및 소거 검증 동작을 행하는 비휘발성 반도체 기억 장치에 있어서, 용량값 가변 수단[후술하는 커패시터(C20∼C22) 및 MOS 트랜지스터(Tr21, Tr22)로 이루어지는 구성에 해당]에 의해서, 복수개의 커패시터를 병렬로 접속 또는 분리함으로써, 프로그램 검증 동작시에 있어서 상기한 제2 커패시터의 용량값을 데이터 판독 동작시보다도 크게 하고, 소거 검증 동작시에 있어서 상기한 제2 커패시터의 용량값을 데이터 판독 동작시보다도 작게 한다.
이것에 의해, 프로그램 검증 동작과 소거 검증 동작에 따라서 기준용 메모리 셀에 흐르는 전류의 충전 속도를 증감시킬 수 있고, 검증 동작마다 기준용 메모리 셀의 게이트에 인가하는 전압을 변화시키는 일이 없이, 즉 이를 위한 전압 발생기를 구비할 필요가 없이 센스 앰프에 의한 데이터 판독 동작 및 검증 동작이 가능하게 된다.
이하, 첨부 도면을 참조하여, 본 발명에 따른 비휘발성 반도체 기억 장치의 바람직한 실시예를 상세히 설명한다. 또한, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.
〔제1 실시예〕
먼저, 제1 실시예에 따른 비휘발성 반도체 기억 장치에 대해서 설명한다. 제1 실시예에 따른 비휘발성 반도체 기억 장치는 종래의 비휘발성 반도체 기억 장치에 있어서 필요한 프로그램 검증 전압 발생기와 소거 검증 전압 발생기를 구비하지 않고서, 기준 셀측의 소스측 비트선에 프로그램 검증 동작과 소거 검증 동작의 각각에 있어서 선택되는 커패시터를 부가함으로써, 이들 검증시의 기준 셀측에서 출력되는 SAREF 신호의 전위를 변화시키는 것을 특징으로 한다.
도 1은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도로서, 특히 데이터의 판독, 프로그램 검증 및 소거 검증의 동작을 설명하기 위한 구성을 도시한 것이다. 또한, 도 5와 공통되는 부분에는 동일한 부호를 붙여 그 설명을 생략한다.
도 1에 도시하는 비휘발성 반도체 기억 장치는 도 5에 도시한 비휘발성 반도체 기억 장치에 대하여, 프로그램 검증 전압 발생기(26)와 소거 검증 전압 발생기(28)를 배제하고, 기준 셀(30)의 소스측 비트선의 출력부에 커패시터(C20, C21, C22)를 병렬로 설치하고 있다.
또한, 커패시터(C21)의 전류의 충방전을 ON/OFF 제어하는 MOS 트랜지스터 (Tr21)와, 커패시터(C22)의 전류의 충방전을 ON/OFF 제어하는 MOS 트랜지스터 (Tr22)를 구비하여 구성된다. 또한, 여기서 종래의 비휘발성 반도체 기억 장치의 메모리 셀 어레이(20)의 소스측 비트선의 출력부에 배치된 커패시터를 C10으로 하고, 기준 셀(30)의 소스측 비트선의 출력부에 배치된 커패시터를 C11으로 하여, 전술한 커패시터(C20, C21, C22)와 구별한다.
다음에, 이 비휘발성 반도체 기억 장치의 데이터 판독, 프로그램 검증 동작 및 소거 검증의 동작에 대해서, 도 2 및 도 3에 도시하는 파형도를 참조하면서 순서대로 설명한다. 또한, 데이터의 기록(프로그램) 및 데이터의 소거(erase)에 대해서는 종래와 동일하므로 여기서는 이들의 설명을 생략한다.
(데이터 판독)
먼저, 데이터 판독 동작에 있어서는 도 1에 있어서, p채널형 MOS 트랜지스터(Tr11, Tr21)를 각각 신호(PD1, PD2)에 의해 ON 상태로 한다.
그리고, 어드레스의 지정에 대하여, 도시하지 않은 컬럼 디코더가 드레인측 비트선(21)(DS0, DS1)과 소스측 비트선(23)(SS0, SS1)의 각각에 접속된 MOS 트랜지스터 중, 상기한 어드레스가 나타내는 것을 ON 상태로 하고, 로우 디코더(22)가 워드선(WL0∼WLn)중 상기한 어드레스가 나타내는 것에 대하여 판독 전압 발생기(24)로부터 공급되는 판독 전압을 인가한다.
이것에 의해, 비트선과 워드선(WL)의 선택, 즉 데이터 판독의 대상이 되는 판독 셀의 선택이 행해지고, 선택된 판독 셀의 제어 게이트에 상기한 판독 전압이 인가된다. 그리고, 이 상태에서, MOS 트랜지스터(Tr12, Tr13)가 컬럼 선택 신호(CS)에 의해 ON 상태가 됨으로써 선택된 비트선이 유효하게 되고, 판독 셀의 데이터의 판독이 가능하게 된다.
한편, 기준 셀(30)측에서는 데이터 판독, 프로그램 및 소거 동작에 있어서 센스 앰프(40)에 입력되는 전류의 특성을 고려하여 판독 셀측의 동작에 있어서 제어되는 MOS 트랜지스터와 동일한 특성의 MOS 트랜지스터(Tr22, Tr23, Tr25, Tr26)가 배치되어 있고, 이들 MOS 트랜지스터는 항상 ON 상태로 되어 있다.
그리고, 기준 셀(30)측에 있어서도 상기한 메모리 셀 어레이(20)측의 동작에 수반하여, 기준 워드선 드라이버(32)가 판독 전압 발생기(24)로부터 공급되는 판독전압을 워드선(WLref)을 통해 기준 셀(30)의 제어 게이트에 인가한다.
그리고, 도 2에 도시한 바와 같이 상기한 워드선(WL, WLref)에 인가되는 판독 전압이 충분히 상승하기 까지의 사이에서 신호(EQ)가 하이 레벨로 천이된다. 즉, 판독 전압의 인가와 동시에, MOS 트랜지스터(Tr14, Tr24)는 하이 레벨을 나타내는 신호(EQ)를 그 게이트에 입력하고, ON 상태가 된다.
또한, 이 때 MOS 트랜지스터(Tr21)는 로우 레벨을 나타내는 신호(ERV)에 의해서 인버터(G1)로부터 출력된 하이 레벨의 신호를 그 게이트에 입력시킴으로써 ON 상태가 됨과 동시에, MOS 트랜지스터(Tr22)는 하이 레벨을 나타내는 신호(PGMV)를 입력시킴으로써 ON 상태가 된다. 이것에 의해, 상기 커패시터(C10, C11, C21, C22, C23)에 축적된 전하가 방전(리셋)된다.
그리고, 상기한 워드선(WL, WLref)에 인가된 판독 전압이 충분히 상승하면, 신호(EQ)가 로우 레벨로 천이되고, 이것에 의해 MOS 트랜지스터(Tr14, Tr24)가 OFF 상태가 된다. 또한, 이 때 신호(ERV)는 하이 레벨로 천이되고, 신호(PGMV)는 로우 레벨로 천이되어 MOS 트랜지스터(Tr21, Tr22)는 모두 OFF 상태가 된다. 즉, 기준 셀(30)측에서는 커패시터(C11)에 부가해서 커패시터(C20, C21)가 병렬로 접속된 형태로 된다.
그리고, 이 상태에서 메모리 셀 어레이(20)측의 소스측 비트선에서 출력되는 신호가 SAIN 신호로서 MOS 트랜지스터(Tr13)를 통해 센스 앰프(40)에 입력된다. 또한, 이 SAIN 신호는 실제로는 상기한 커패시터의 전위 변화로서 나타난다.
또한, 기준 셀(30)측에 있어서도 소스측 비트선을 통하여 출력되는 신호가SAREF 신호로서 센스 앰프(40)에 입력된다. 또한, 이 SAREF 신호도 역시 상기한 커패시터의 전위 변화로서 나타난다.
그리고, 센스 앰프(40)가 SAIN 신호와 SAREF 신호와의 사이의 전위 변화, 즉, 상기한 각 커패시터의 충전 속도를 검출함으로써 SAIN 신호와 SAREF 신호와의 전위차를 연산한다.
예컨대, 센스 앰프(40)는 도 2에 도시한 바와 같이, 커패시터(C10)의 충전 속도가 커패시터(C11, C20, C21)의 충전 속도보다도 작고, 또한 신호(LT)가 하이 레벨로 천이되는 타이밍에 있어서 SAIN 신호가 SAREF 신호의 전위보다도 작은 경우에, 플로우팅 게이트에 열 전자가 주입된 상태라고 판단하고, OUT 신호로서 데이터 "0"을 출력한다.
또한, 이와는 반대로 도 3에 도시한 바와 같이, 커패시터(C10)의 충전 속도가 커패시터(C11, C20, C21)의 충전 속도보다도 크고, 또한 신호(LT)가 하이 레벨로 천이되는 타이밍에 있어서 SAIN 신호가 SAREF 신호의 전위보다도 큰 경우에, 센스 앰프(40)는 플로우팅 게이트의 전자가 방출된 상태라고 판단하고, OUT 신호로서 데이터 "1"을 출력한다.
(프로그램 검증)
다음에, 프로그램 검증 동작은 메모리 셀 어레이(20)측에 있어서 상기한 데이터 판독 동작과 동일한 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에 있어서는 신호(ERV)가 로우 레벨로 천이됨과 동시에 신호(PGMV)가 하이 레벨로 천이됨으로써, MOS 트랜지스터(Tr21, Tr22)가 모두 ON 상태가 되고, 기준 셀(30)측의 소스측 비트선에서 공급되는 전류에 의해 커패시터(C11, C20, C21)와 함께 커패시터(C22)가 충전된다.
즉, 데이터 판독시와 비교하여 커패시터(C22)가 더욱 병렬로 접속됨으로써, SAREF 신호로서 표시되는 충전 속도는 데이터 판독시보다도 작아진다. 따라서, 센스 앰프(40)는 보다 전위가 작아진 SAREF 신호에 대하여 SAIN 신호가 더욱 작아졌을 때에, 정상적으로 프로그램 동작이 행해진 것으로 판단하고, OUT 신호로서 데이터 "0"을 출력한다.
이것은 기준 셀(30)의 제어 게이트에 인가하는 전압을 변경하는 일이 없이, 즉 프로그램 검증 전압 발생기를 구비할 필요가 없이 프로그램 검증 동작을 행할 수 있는 것을 의미하고 있다.
(소거 검증)
한편, 소거 검증 동작은 프로그램 검증 동작과 마찬가지로 메모리 셀 어레이(20)측에서는 상기한 데이터 판독 동작과 동일한 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에 있어서는 신호(ERV)가 하이 레벨로 천이됨과 동시에 신호(PGMV)가 로우 레벨로 천이됨으로써, MOS 트랜지스터(Tr21, Tr22)가 모두 OFF 상태가 되고, 기준 셀(30)측의 소스측 비트선에서 공급되는 전류는 커패시터(C11, C20)를 충전한다.
즉, 데이터 판독시와 비교하여, 커패시터(C21)의 접속이 분리됨으로써, SAREF 신호로서 표시되는 충전 속도는 데이터 판독시보다도 크게 된다. 따라서, 센스 앰프(40)는 보다 전위가 커진 SAREF 신호에 대하여 SAIN 신호가 더욱 커졌을때에, 정상적으로 소거 동작이 행해진 것으로 판단하고, OUT 신호로서 데이터 "1"을 출력한다.
이것은 기준 셀(30)의 제어 게이트에 인가하는 전압을 변경하는 일이 없이, 즉 소거 검증 전압 발생기를 구비할 필요가 없이 소거 검증 동작을 행할 수 있는 것을 의미하고 있다.
이상 설명한 바와 같이 제1 실시예에 따른 비휘발성 반도체 기억 장치는 기준 셀(30)의 소스측 비트선의 출력부에 병렬로 접속되는 커패시터(C11)에 부가해서 커패시터(C20)를 병렬로 접속하고, 또한 데이터 판독시 및 프로그램 검증시에 병렬로 접속됨과 동시에 소거 검증시에 분리되는 커패시터(C21)와, 프로그램 검증시에 병렬로 접속되는 커패시터(C22)를 구비하고 있기 때문에, 프로그램 검증과 소거 검증 동작에 따라 기준 셀(30)측에서 출력되는 SAREF 신호의 전위를 증감시킬 수 있고, 이것에 의해, 종래에 필요로 되었던 프로그램 검증 전압 발생기 및 소거 검증 전압 발생기를 배제할 수 있기 때문에, 장치의 구성을 간략화할 수 있는 동시에, 저소비 전력화를 도모할 수 있다.
〔제2 실시예〕
다음에, 제2 실시예에 따른 비휘발성 반도체 기억 장치에 대해서 설명한다. 제2 실시예에 따른 비휘발성 반도체 기억 장치는 메모리 셀이 다중값의 기억을 가능하게 하는 구성인 경우에, 상술한 제1 실시예에 설명한 검증 동작의 개념을 적용시키는 것이다.
제1 실시예에 따른 비휘발성 반도체 기억 장치에 있어서는, 메모리 셀을 구성하는 하나의 플로우팅 게이트에 열 전자가 주입되어 있는지의 여부의 2 값의 기억을 가능하게 하는 것이었지만, 다중값의 기억을 가능하게 하는 메모리 셀도 알려져 있다. 예컨대, 동일 출원인에 의한 일본 특허 공개 공보 평7-273227호에「비휘발성 다중값 기억 소자 및 이것을 이용한 장치」가 개시되어 있다.
이「비휘발성 다중값 기억 소자 및 이것을 이용한 장치」에 따르면, 제어 게이트와 반도체 기판과의 사이에 복수의 플로우팅 게이트가 형성되어 있고, 다중값의 하나의 증가에 대하여, 임계 전압이 대략 일정한 값으로 변화되도록 복수의 플로우팅 게이트의 각각에 전하를 주입한다. 이것에 의해, 2 값 기억 소자와 동일한 면적으로 다중값을 기억할 수 있는 동시에, 간단한 기억값의 판정을 가능하게 하고 있다.
도 4는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 주요부를 도시하는 회로도로서, 특히 데이터의 판독, 프로그램 검증 및 소거 검증의 동작을 설명하기 위한 구성을 도시한 것이다. 또한, 도 1과 공통되는 부분에는 동일한 부호를 붙여 그 설명을 생략한다.
도 4에 있어서 도 1과 상이한 점은 기준 셀(30)측의 소스측의 비트선에 병렬로 접속된 커패시터(C20, C21, C22)에 부가해서 프로그램 검증 동작을 위한 복수개의 커패시터(C23∼C2n)가 병렬로 접속되어 있는 것이다.
또한, 이들 복수의 커패시터(C23∼C2n)의 각각에는, 커패시터(C22)와 MOS 트랜지스터(Tr22)로 이루어지는 구성과 동일하게 이들 커패시터와 상기한 소스측의 비트선과의 접속을 선택적으로 ON/OFF 제어하기 위한 MOS 트랜지스터(Tr23∼Tr2n)가 설치되어 있다. 또한, 도면 중에 있어서 메모리 셀 어레이(20)를 구성하는 판독 셀 및 기준 셀(30)을 구성하는 메모리 셀은 상기한 다중값 기억을 가능하게 하는 소자 구조를 가지고 있다.
다음에, 이 비휘발성 반도체 기억 장치의 데이터 판독, 프로그램 검증 동작 및 소거 검증의 동작에 대해서 설명한다. 또한, 데이터의 소거 동작에 대해서는 종래와 동일하지만, 데이터의 프로그램 동작은 판독 셀의 제어 게이트에 기억시키는 다중값에 따라서 서로 다른 전압을 인가하고, 플로우팅 게이트에 주입하는 열 전자의 양을 변화시키는 것으로 행해진다.
(데이터 판독)
먼저, 데이터 판독 동작은 제1 실시예에 설명한 동작과 동일하기 때문에, 여기서는 그 설명을 생략한다. 다만, 센스 앰프(40)에 있어서 예컨대 검출된 SAIN 신호와 SAREF 신호와의 차분량에 따라서 다중값을 판단할 필요가 있다. 따라서, 센스 앰프(40)에서 출력되는 OUT 신호는 상기한 차분량에 의해서 정해지는 전압값을 나타내고, 예컨대, 5[V], 6[V], 7[V] 및 8[V]를 나타내는 OUT 신호를 순서대로 기억값 "1", "2", "3" 및 "4" 로서 판단한다.
(프로그램 검증)
다음에, 프로그램 검증 동작은 상기한 데이터 판독 동작과 동일하게 메모리 셀 어레이(20)측에 있어서 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에서는 신호(ERV)가 로우 레벨로 천이됨과 동시에, 프로그램된 기억값에 따라서 신호 (PGMV1∼PGMVn)가 하이 레벨로 천이됨으로써, MOS 트랜지스터(Tr21)와, MOS 트랜지스터(Tr22∼Tr2n)의 몇 개인가가 함께 ON 상태가 되고, 기준 셀(30)측의 소스측 비트선에서 공급되는 전류에 의해, 커패시터(C11, C20, C21)와 함께 커패시터(C22∼C2n)의 몇 개인가가 충전된다.
예컨대, 기억값 "1"의 프로그램 검증 동작을 행하기 위해서는, 신호(ERV)를 로우 레벨로 함과 동시에 신호(PGMV1)를 하이 레벨로 하고, 기억값 "2"의 프로그램 검증 동작을 행하기 위해서는 신호(ERV)를 로우 레벨로 함과 동시에 신호(PGMV1, PGMV2)를 하이 레벨로 한다. 이와 같이, 기억값이 증가할 때마다 하이 레벨로 천이시키는 신호(PGMVl∼PGMVn)를 순서대로 중첩해간다.
즉, 데이터 판독시와 비교하여, 커패시터(C22∼C2n)가 더욱 병렬로 중첩하여 접속됨으로써, SAREF 신호로서 표시되는 충전 속도는 데이터 판독시보다도 작아짐과 동시에 기억값에 따라서 변화된다. 따라서, 센스 앰프(40)는 보다 전위가 작아진 SAREF 신호에 대하여, SAIN 신호가 기억값에 따른 범위 내에서 더욱 작아졌을 때에, 정상적으로 프로그램 동작이 행해진 것으로 판단하고, OUT 신호로서 기억값을 출력한다.
이것은 기준 셀(30)의 제어 게이트에 인가하는 전압을 변경하는 일이 없이, 즉 프로그램 검증 전압 발생기를 구비할 필요가 없이, 다중값의 프로그램 검증 동작을 행할 수 있는 것을 의미하고 있다.
(소거 검증)
한편, 소거 검증 동작은 상기한 데이터 판독 동작과 마찬가지로, 메모리 셀 어레이(20)측에 있어서 판독 셀의 선택을 행한다. 다만, 기준 셀(30)측에 있어서는 신호(ERV)가 하이 레벨로 천이됨과 동시에 신호(PGMV1∼PGMVn)의 전부가 로우 레벨로 천이됨으로써, MOS 트랜지스터(Tr21∼Tr2n)가 전부 OFF 상태가 되고, 기준 셀(30)측의 소스측 비트선에서 공급되는 전류는 커패시터(C11, C20)를 충전한다.
즉, 데이터 판독시와 비교하여, 커패시터(C21)의 접속이 분리됨으로써, SAREF 신호로서 표시되는 충전 속도는 데이터 판독시보다도 크게 된다. 따라서, 센스 앰프(40)는 보다 전위가 커진 SAREF 신호에 대하여, SAIN 신호가 더욱 커졌을 때에, 정상적으로 소거 동작이 행해진 것으로 판단하고, OUT 신호로서 소거 상태를 나타내는 값을 출력한다.
이것은 기준 셀(30)의 제어 게이트에 인가하는 전압을 변경하는 일이 없이, 즉 소거 검증 전압 발생기를 구비할 필요가 없이 다중값의 소거 검증 동작을 행할 수 있는 것을 의미하고 있다.
이상 설명한 바와 같이 제2 실시예에 따른 비휘발성 반도체 기억 장치는 기준 셀(30)의 소스측 비트선의 출력부에 병렬로 접속되는 커패시터(C11)에 부가해서 커패시터(C20)를 병렬로 접속하고, 데이터 판독시 및 프로그램 검증시에 다중값의 기억 상태에 따라서 병렬로 접속됨과 동시에 소거 검증시에 분리되는 커패시터(C21)와, 프로그램 검증시에 다중값의 기억 상태에 따라서 병렬로 접속되는 커패시터(C22∼C2n)를 구비하고 있기 때문에, 제1 실시예에 의한 효과를 다중값의 기억을 가능하게 하는 비휘발성 반도체 기억 장치에 있어서도 동일한 효과를 실현할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 프로그램 검증 동작과 소거 검증 동작에 따라 기준용 메모리 셀에 흐르는 전류의 충전 속도를 증감시킬 수 있고, 이것에 의해, 종래에 필요로 되었던 프로그램 검증 전압 발생기 및 소거 검증 전압 발생기를 배제할 수 있기 때문에, 장치의 구성을 간략화할 수 있는 동시에, 저소비 전력화를 도모할 수 있다.

Claims (4)

  1. 전기적 소거 및 기록을 가능하게 하는 데이터 기억용 메모리 셀과, 상기 데이터 기억용 메모리 셀의 기억 상태를 판단하기 위한 기준용 메모리 셀과, 상기 데이터 기억용 메모리 셀에 흐르는 전류를 충전하는 제1 커패시터와 상기 기준용 메모리 셀에 흐르는 전류를 충전하는 제2 커패시터와의 사이의 충전 속도차 및 전위차를 검출하는 센스 앰프를 구비하고, 상기 센스 앰프에 의한 검출 결과에 의해서 상기 데이터 기억용 메모리 셀의 데이터 판독, 프로그램 검증 및 소거 검증 동작을 행하는 비휘발성 반도체 기억 장치에 있어서,
    상기 데이터 판독, 프로그램 검증 및 소거 검증 동작에 따라서 상기 제2 커패시터의 용량값을 변화시키는 용량값 가변 수단을 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 용량값 가변 수단은,
    복수개의 커패시터를 병렬로 접속 또는 분리함으로써, 상기 제2 커패시터의 용량값을 변화시키는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 용량값 가변 수단은,
    상기 프로그램 검증 동작시에 있어서 상기 제2 커패시터의 용량값을 상기 데이터 판독 동작시보다도 크게 하고,
    상기 소거 검증 동작시에 있어서 상기 제2 커패시터의 용량값을 상기 데이터 판독 동작시보다도 작게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서, 상기 데이터 기억용 메모리 셀 및 상기 기준용 메모리 셀은 다중값을 기억하는 기억 소자에 의해 구성되고,
    상기 용량값 가변 수단은,
    상기 프로그램 검증 동작시에 있어서 상기 제2 커패시터의 용량값을 상기 데이터 판독 동작시보다도 상기 다중값이 나타내는 기억 상태마다 서로 다른 크기로 크게 하고,
    상기 소거 검증 동작시에 있어서 상기 제2 커패시터의 용량값을 상기 데이터 판독 동작시보다도 작게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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