JP3920943B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、不揮発性メモリセルに書込まれたデータの確認動作を行なう回路構成に関する。より特定的には、電源電位が変動した場合も、不揮発性メモリ素子への書込データの確認動作を安定に行なうことができ、信頼性の高い読出／書込動作が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、従来外部記憶装置として用いられていた磁気ディスク装置の置き換え等を行なうことをその１つの目的として、開発が進められている。特に携帯型コンピュータにおいて、従来の外部記憶装置であるハードディスク装置やフロッピーディスク装置を置き換えるための要請が強い。
【０００３】
上記の場合、特に、低コスト、低電圧・低消費電力、高速書換え、高信頼性等の要求に応える必要がある。
【０００４】
図１２は、従来の不揮発性半導体記憶装置のメモリセルを構成するフローティングゲート型トランジスタの構成と、それに対する書込および消去動作における各部の電位を説明するための模式断面図である、（ａ）は書込動作の場合を、（ｂ）は消去動作の場合をそれぞれ示している。
【０００５】
図１２を参照して、メモリセルトランジスタは、たとえば、ｐ型半導体基板５００表面に形成されるｎ型ドレイン領域５０２およびｎ型ソース領域５０４と、上記ドレイン領域５０２およびソース領域５０４との間のチャネル領域上に薄いトンネル酸化膜（たとえば、膜厚＝１０ｎｍ）を介して形成されるフローティングゲート５０６と、フローティングゲート５０６上に、絶縁膜を介して積層される制御ゲート５０８とを含む。
【０００６】
ドレイン領域５０２には、ビット線ＢＬが接続され、ソース領域５０４は、ソース線ＳＬ（図示せず）を介して、選択的に所定の電位が供給され、あるいはフローティング状態とされる構成となっている。
【０００７】
ソースドレイン間の導伝度（コンダクタンス）は、制御ゲートに印加される電位に応じて変化する。上記のような構成においては、制御ゲートに印加される電位が正方向に増加するほどチャネルコンダクタンスが増加する。すなわちドレインソース間に所定の電圧が印加された状態で、制御ゲートの電位を増加させると、ソースドレイン間に流れる電流Ｉｄｓも増加することになる。
【０００８】
ここで、制御ゲートの電位を増加させることにより、ソースドレイン間に電流Ｉｄｓが流れ始める制御ゲート電位をセルしきい値と呼ぶ。
【０００９】
このセルしきい値は、フローティングゲート５０６が電気的に中性な状態から、フローティングゲート５０６に電子が蓄積されるにつれて増加する。
【００１０】
言い換えると、フローティングゲート５０６に電子が蓄積されるほど、より高い電圧を制御ゲートに印加しなければ、ソースドレイン間に電流が流れないことになる。
【００１１】
フローティングゲートは、文字通り外部から絶縁膜により電気的に遮断されているので、この蓄積された電子により、情報が不揮発的に記憶される構成となっている。したがって、メモリセルにデータが書込まれている状態において、ソースドレイン間に所定の電位差、たとえば１Ｖを印加し、制御ゲート５０８には一定の電位、たとえば３Ｖを与えたときに、ソースドレイン間に電流が流れるか否かによって、このメモリセルに書込まれているデータを判別することになる。
【００１２】
図１３は、上記メモリセルへデータを書込む場合、データを消去する場合およびデータの読出しを行なう場合のそれぞれにおいて、ビット線ＢＬ、制御ゲート５０８、ソース線ＳＬおよび基板５００にそれぞれ印加する電位の一例を示す図である。
【００１３】
図１２（ａ）および図１３を参照して、以下書込動作および消去動作について簡単に説明する。
【００１４】
［書込動作］
メモリセルへのデータの書込みは、フローティングゲート５０６から蓄積されている電子を引抜くことにより行なう。
【００１５】
つまり、データの読出時において、制御ゲート５０８には電源電圧Ｖｃｃが印加されるものとすると、書込状態のセルしきい値を０Ｖ以上電源電圧Ｖｃｃ以下となるように設定する。
【００１６】
一般に、非選択状態のメモリセルの制御ゲート５０８の電位レベルは、０Ｖに保持され、選択状態のメモリセルの制御ゲート５０８は電源電圧Ｖｃｃに保持される。したがって、上記のようにセルしきい値を設定すると、選択状態となったメモリセルにデータが書込まれている場合は、そのメモリセルを構成するフローティングゲート型トランジスタには、ソースドレイン間に電流が流れることになる。
【００１７】
データの書込みにおいては、一例として、ビット線に５Ｖの電位を、制御ゲートに−８Ｖの電位を、基板に０Ｖの電位を与え、ソース線ＳＬはフローティング状態とする。
【００１８】
このように、電位を設定すると、フローティングゲート５０６からドレイン領域５０２に電子の引抜きが行なわれる。すなわち、セルしきい値が低下していくことになる。
【００１９】
［消去動作］
次に、図１２（ｂ）と図１３とを参照して、消去動作について説明する。
【００２０】
消去動作においては、一例として、ビット線ＢＬはフローティング状態に、制御ゲート５０８の電位は１０Ｖに、ソース線ＳＬの電位は−８Ｖに、基板５００の電位は−８Ｖに設定される。
【００２１】
この場合は、正側にバイアスされている制御ゲート５０８に向かって、基板５００側、すなわちチャネル領域からフローティングゲート５０６に対して電子の注入が行なわれる。
【００２２】
つまり、フローティングゲート５０６に電子が蓄積されることとなり、セルしきい値が上昇する。
【００２３】
したがって、上述したとおり、読出動作において、ビット線ＢＬの電位を１Ｖに、制御ゲート５０８の電位を３Ｖに、ソース線ＳＬおよび基板５００の電位レベルを０Ｖとすると、消去されたメモリセルが選択された場合は、ソースドレイン間には電流が流れないこととなる。
【００２４】
以上説明したとおり、フローティングゲート５０６への電子の注入または引抜きにより、セルしきい値を変化させることが可能で、読出動作においては選択されたメモリセルに電流が流れるか否かを検知することで、記憶されているデータを読出すことが可能となる。
【００２５】
［メモリセルへのプログラム動作］
実際のメモリセルへのデータの書込みは、一般に以下に述べるような手順で行なわれる。
【００２６】
すなわち、まずデータの書込みを行なうメモリセルのブロックに含まれる全ビットのメモリセルを消去状態、すなわちセルしきい値が高い状態に揃える。
【００２７】
続いて、図１２および図１３において説明したような書込動作をパルス的に行なうことで、データの書込まれるべきメモリセルトランジスタのフローティングゲートから徐々に電子に引抜きを行なう。つまり、パルス的に電子の引抜きを行なった後、当該書込みが行なわれるメモリセルトランジスタのしきい値の検証（以下、プログラムベリファイと呼ぶ。）を行ない、しきい値が所定の値となっているかの確認を行なう。
【００２８】
以下、上記書込および検証を繰返して、徐々にセルトランジスタのしきい値を減少させ、書込みを行なうブロック中で最もセルしきい値の変化が遅いメモリセルのセルしきい値が設定値に到達した時点で書込動作を終了する。
【００２９】
以上説明した手順は、メモリセルへのデータの書込手順の一例であるが、後に説明するように、信頼性の高いデータ書込動作を保証するためには、上述したメモリセルしきい値の検証動作を行なうことが不可欠である。
【００３０】
メモリセルへのデータ書込におけるセルしきい値の変化を図１４に示す。
図１４は、横軸にセルしきい値（以下、Ｖｔｈで表わす）を取り、縦軸に、横軸に対応するセルしきい値を有するメモリセルの数（以下、ビット数と呼ぶ）を取って図示したものである。
【００３１】
まず、データの書込みが行なわれるブロック中のメモリセルに対して消去動作を行ない、そのしきい値分布が図１４中Ｄ１で表すようになったものとする。
【００３２】
この場合、やはりブロック中のすべてのメモリセルについて消去状態となっているか否かを検証するために、ワード線に所定の電位、すなわち消去ベリファイ時のワード線電位を印加することで、当該ブロック中に電流の流れるメモリセルが存在しないことの確認動作と消去動作の反復が行なわれる。
【００３３】
続いて、パルス的に書込動作が繰返され、プログラム状態においては、ブロック中のセルしきい値の分布が図１４中Ｄ２で表わされる分布になったものとする。
【００３４】
この場合、上述のとおりワード線に所定の電位、すなわちプログラムベリファイ時のワード線電位（以下、ＶＰＶＲＦＹで表わす）を印加し、書込みが行なわれたメモリセルについて、電流が流れないことの検証が行なわれる。
【００３５】
データ書込動作（プログラム動作）においては、後に述べるように、ワード線に電位ＶＰＶＲＦＹを印加して行なうベリファイ動作に高い精度が要求される。
【００３６】
すなわち、上記プログラムベリファイにおいて、セルしきい値の変化が設定値以下となり、たとえば図１４に示した分布Ｄ３となった場合について考えてみる。
【００３７】
この場合、分布Ｄ３の裾においては、セルしきい値がマイナスの値となっているセル（過剰書込セル）が存在する。
【００３８】
このような過剰書込セルの存在は、フラッシュメモリ等の不揮発性半導体記憶装置においては、その動作に対する致命的な欠陥となる。
【００３９】
つまり、ビット線上のあるメモリセルのデータを読出す際に、同一ビット線上に過剰書込みのセルが存在すると、消去状態、すなわちオフ状態のセルを、オン状態であると誤って判断してしまう。
【００４０】
これは、非選択状態、すなわち制御ゲート電位が０Ｖである過剰書込セルを通って電流が流れてしまうため、選択状態のメモリセルが消去状態、すなわちオフ状態であっても、外部からはオン状態と判断されてしまうためである。
【００４１】
図１５は、従来のフラッシュメモリにおいて、メモリセルトランジスタＱＣ１，ＱＣ２と、ビット線ＢＬを介して接続されたセンスアンプ６００の構成を示す概略ブロック図である。
【００４２】
すなわち、以下の説明では簡単のために、１つのビット線ＢＬに対して、メモリセルトランジスタが２つ接続されている場合について説明することにする。
【００４３】
メモリセルトランジスタＱＣ１およびＱＣ２は、いずれもドレインがビット線ＢＬに接続し、ソースは接地電位と結合しているものとする。
【００４４】
メモリセルトランジスタＱＣ１の制御ゲートＣＧ１は、ワード線ＷＬ１と接続している。メモリセルトランジスタＱＣ２の制御ゲートＣＧ２は、ワード線ＷＬ２と接続している。
【００４５】
ビット線ＢＬは、列選択信号Ｙ１に応じて導通／非導通状態となるトランジスタＱ２３を介して、センスアンプ６００と接続している。
【００４６】
センスアンプ６００は、基本的な構成は、ビット線ＢＬに定電流を供給する電流源として動作するｐチャネルＭＯＳトランジスタＱ２８と、ｐチャネルＭＯＳトランジスタＱ２８のドレインノード（以下ノードＡと呼ぶ）の電位レベルを入力として受け、読出データＲＤを出力する反転回路６０６とを含む。
【００４７】
ｐチャネルＭＯＳトランジスタＱ２８のソースは電源電位Ｖｃｃと、ゲートは接地電位Ｖｓｓとそれぞれ接続している。
【００４８】
センスアンプ６００は、さらに、電流源として動作し、ソースが電源電位Ｖｃｃと、ゲートが接地電位Ｖｓｓと接続するｐチャネルＭＯＳトランジスタＱ２９と、トランジスタＱ２９のドレインと接地電位Ｖｓｓとの間に接続されるｎチャネルＭＯＳトランジスタＱ２６と、ドレインがノードＡと、ソースがｎチャネルＭＯＳトランジスタＱ２６のゲートおよびｎチャネルＭＯＳトランジスタＱ２３のドレインと、ゲートがｎチャネルＭＯＳトランジスタＱ２６のドレインと接続するｎチャネルＭＯＳトランジスタＱ２５と、ドレインが電源電位Ｖｃｃと、ソースがｎチャネルＭＯＳトランジスタＱ２６のゲートと、ゲートがｎチャネルＭＯＳトランジスタＱ２５のゲートと接続するｎチャネルＭＯＳトランジスタＱ２７とを含む。
【００４９】
以下、ｎチャネルＭＯＳトランジスタＱ２５とｎチャネルＭＯＳトランジスタＱ２３との接続点をノードＢと呼ぶことにする。
【００５０】
次に、センスアンプ６００の動作を簡単に説明する。ノードＢの電位レベルが低下すると、トランジスタＱ２６がオフ状態となる。これにより、トランジスタＱ２５の電位が上昇し、トランジスタＱ２５の導伝度が上昇するので、トランジスタＱ２８による電圧降下のためノードＡの電位が低下し、反転回路６０６の出力は“Ｈ”レベルとなる。逆に、ノードＢの電位レベルが高い場合は、トランジスタＴ１がオン状態となる。これにより、トランジスタＱ２５のゲート電位が低下し、トランジスタＱ２５はオフ状態となる。したがって、ノードＡの電位レベルが上昇し、反転回路６０６の出力は“Ｌ”レベルとなる。
【００５１】
すなわち、ノードＢの電位レベルに応じて、反転回路６０６から読出データＲＤが出力される構成となっている。
【００５２】
以下では、メモリセルが過剰書込み状態となっている場合の不都合を説明するために、メモリセルトランジスタＱＣ１は、消去状態、すなわちセルしきい値が高い状態であり、セルトランジスタＱＣ２は過剰書込状態、すなわちセルしきい値が負の状態となっているものとする。
【００５３】
以上のような状態において、メモリセルトランジスタＱＣ１が選択状態とされ、ワード線ＷＬ１の電位レベルが読出時の電位レベル（一般に電源電位Ｖｃｃ）とされ、メモリセルトランジスタＱＣ２は非選択状態であって、ワード線ＷＬ２の電位レベルは０Ｖであるものとする。
【００５４】
トランジスタＱ２３が列選択信号Ｙ１により導通状態となった場合に、本来メモリセルトランジスタＱＣ１は消去状態であって、オフ状態のため、ノードＢの電位レベルは“Ｈ”レベルとなって、センスアンプ６０４からの読出データＲＤは“Ｌ”レベルとなるはずである。
【００５５】
しかしながら、非選択状態であるメモリセルトランジスタＱＣ２が過剰書込状態であって、ワード線ＷＬ２の電位レベルが０Ｖである場合も電流が流れる状態となっているため、ノードＢの電位レベルが低下する。これに応じて、ノードＡの電位レベルも“Ｌ”レベルとなるため、読出データＲＤは“Ｈ”レベルとなる。
【００５６】
すなわち、本来読出データＲＤとして“Ｌ”レベルが出力されるべきところ、誤って“Ｈ”レベルが出力されることになる。
【００５７】
したがって、一連のプログラム動作においては、プログラムベリファイを正確に行なうことにより、上記過剰書込状態のメモリセルが発生しないようにすることが必要となる。
【００５８】
【発明が解決しようとする課題】
一方で、低電圧動作・低消費電力動作が要求されることにより、読出時のワード線電位、すなわち電源電位レベルＶｃｃが低下するため、書込状態となっているメモリセルのセルしきい値は、上記過剰書込みを防止するために、０Ｖ以上であることが必要なだけでなく、読出時のワード線電位に対しても十分なマージンを持っていることが必要となる。
【００５９】
すなわち、図１４に示したように、プログラムベリファイを行なう際のワード線電位ＶＰＶＲＦＹと読出時のワード線電位Ｖｃｃとは誤動作が生じない程度に十分なマージンを持っていることが必要とされる。
【００６０】
一般に、プログラムベリファイ時にワード線に与えられる電位、すなわち制御ゲートに与えれる電位ＶＰＶＲＦＹは、読出時のワード線電位Ｖｃｃよりも低いことが必要であるため、不揮発性半導体記憶装置内の内部降圧回路により発生される。この電位ＶＰＶＲＦＹは、一般には外部電源電位Ｖｃｃの変動に対して一定値を有するように内部降圧回路が設計される。
【００６１】
図１６は、従来の基準電位発生回路５００と、センスアンプ６００と、メモリセルアレイ中の要部を示す概略ブロック図である。
【００６２】
図１６においては、簡単のためにメモリセルトランジスタＱ２１のみにかかわる部分についてのみ図示することにする。
【００６３】
図１６においては、ビット線は以下に述べるような階層的な構成を有している。
【００６４】
主ビット線ＢＬは、２ビットの制御信号Ｙ１およびＹ２によりそれぞれゲート電位が制御される列選択ｎチャネルＭＯＳトランジスタＱ２３およびＱ２４を介して、センスアンプ６００と接続している。
【００６５】
一方、主ビット線ＢＬは、ゲート電位が信号ＳＧにより制御される選択ゲートトランジスタＱ２２を介して、メモリセルトランジスタＱ２１のドレインと接続している。メモリセルトランジスタＱ２１のソース電位は、ソース線ＳＬにより所定の電位に設定される。
【００６６】
メモリセルトランジスタＱ２１の制御ゲートは、ワード線ＷＬと接続し、このワード線ＷＬの電位レベルは、ベリファイ電圧発生回路５００から発生するベリファイ電位ＶＰＶＲＦＹを受けるワード線ドライバ回路５２０により駆動される。すなわち、以上の構成は、メモリセルトランジスタＱ２１に所定のデータが書込まれた後に、メモリセルトランジスタＱ２１中に書込まれたデータの確認動作（ベリファイ動作）を行なう場合の主要な構成部分のみを示していることになる。
【００６７】
ベリファイ動作においては、列選択ゲートＱ２３およびＱ２４は導通状態となり、選択ゲートＱ２２も導通状態となっている。
【００６８】
この状態では、ワード線ドライバ回路５２０は、ワード線ＷＬの電位レベルを、ベリファイ電圧発生回路５００から出力される電位ＶＰＶＲＦＹに設定する。
【００６９】
ソース線ＳＬの電位レベルは、０Ｖとなっており、センスアンプ６００は、メモリセルトランジスタＱ２１に電流が流れるか否かを検知することで、メモリセルＱ２１中に記録されているデータの検証動作を行なう。
【００７０】
ここで、ベリファイ電圧発生回路５００は、一定の基準電位ＶＲＥＦを受けるフィードバック型差動増幅器２０で構成されているため、その出力される電位ＶＰＶＲＦＹは電源電圧依存性を持たない。
【００７１】
ベリファイ電位ＶＰＶＲＦＹが電源電圧Ｖｃｃ依存性を有さないことは以下のような問題を生じる。
【００７２】
図１７は、電源電位Ｖｃｃが変動した場合のプログラムベリファイ動作時におけるセンスアンプ６００の動作を説明するための動作説明図である。
【００７３】
ここで、図１７の横軸は、メモリセルトランジスタのソースおよびドレイン間の電圧ないしセンスアンプ６００中の定電流源トランジスタＱ２８のソースドレイン間電圧を示し、縦軸は、メモリセルトランジスタを流れる電流ないし電流源トランジスタＱ２８を流れる電流を示している。
【００７４】
ここで、上述のとおり、プログラムベリファイ時におけるメモリセルトランジスタの制御ゲートに印加される電位ＶＰＶＲＦＹは、外部電源電位Ｖｃｃが変動した場合も一定値が保持されるため、メモリセルトランジスタを流れる電流のソース・ドレイン間電圧依存性は、外部電源電圧Ｖｃｃが変化しても変化しない。
【００７５】
これに対して、電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８の供給する電流は、電源電位Ｖｃｃの変動に応じて変化する。
【００７６】
図１７中ＩCS2 で表わした曲線は、電源電位Ｖｃｃが典型的な値である場合の電流源トランジスタＱ２８の供給電流のソース・ドレイン間電圧依存性を示す。一方、曲線ＩCS1 は、電源電位Ｖｃｃが規格値の最大である場合の電流源ｐチャネルＭＯＳトランジスタＱ２８のドレイン電流のソース・ドレイン間電圧依存性を示す。
【００７７】
さらに、曲線ＩCS3 は、電源電圧Ｖｃｃが規格値の最小である場合の電流源ｐチャネルＭＯＳトランジスタＱ２８のドレイン電流のソース・ドレイン間電圧依存性を示す。
【００７８】
図１７中において、これら曲線ＩCS1 〜ＩCS3 と、メモリセルトランジスタのセル電流特性を示す曲線との交点が、メモリセルトランジスタに一定のベリファイ電位ＶＰＶＲＦＹを印加した場合の図１５中のセンスアンプ６００のノードＡの電位レベルを示す。
【００７９】
たとえば電源電位Ｖｃｃが最大値である場合の交点の電位Ａ′は、電源電位Ｖｃｃが典型値である場合の交点Ａの電位レベルよりも上昇している。
【００８０】
つまり、電源電位Ｖｃｃが規格値の最大である場合は、センスアンプ６００中の反転回路６０６の反転しきい値が上昇することを意味する。
【００８１】
このことは、言い換えると反転回路６０６の出力レベルが反転する時点で、メモリセルトランジスタを流れる電流値は、電源電位Ｖｃｃが典型値である場合に比べて最大値である場合の方が、より大きな値となることが必要なことを意味する。
【００８２】
つまり、電源電位Ｖｃｃが規格値の最大である場合に、プログラムベリファイを行なうときは、メモリセルの制御ゲートに電位ＶＰＶＲＦＹが印加された際のセル電流値を増加させる必要がある。このことは、よりセルしきい値を低下させる必要があることを意味し、書込動作およびプログラムベリファイ動作の反復により、よりセルしきい値の低い側まで書込動作が行なわれることになる。
【００８３】
これに対して、電源電位Ｖｃｃが規格値の最小である場合に、プログラムベリファイを行なうときは、センスアンプ６００からの読出データＲＤが反転するためにはメモリセルを流れる電流値は電源電位Ｖｃｃが典型値である場合よりも小さくてよい。言い換えると、上記電源電位Ｖｃｃが最大値である場合ほどセルしきい値を低下させなくても、センスアンプ６００からの読出データは反転することになる。したがって、この場合に書込動作およびプログラムベリファイ動作を反復すると、より高いセルしきい値において、書込動作が完了したものと判定されることになる。
【００８４】
以上説明した電源電位Ｖｃｃと、データ書込およびプログラムベリファイ動作との関係を、メモリセルトランジスタのチャネルコンダクタンスｇC の観点から説明することも可能である。
【００８５】
図１８は、コントロールゲートに印加される電位ＶCGとチャネルコンダクタンスｇC との関係を消去状態および書込状態について比較したグラフであり、（ａ）は、電源電位Ｖｃｃが典型値である場合に書込みおよびプログラムベリファイ動作を行なった場合の関係を、（ｂ）は、電源電位Ｖｃｃが規格値の最小値である場合に書込みおよびプログラムベリファイ動作を行なった場合の関係をそれぞれ示す。
【００８６】
まず図１８（ａ）を参照して、消去状態においては、メモリセルトランジスタのしきい値電圧はＶｔｈｅであって、コントロールゲートにこのしきい値Ｖｔｈｅ以上の電位が印加されるにつれて、メモリセルトランジスタのチャネルコンダクタンスｇC が増加していく。
【００８７】
この場合、電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８から供給される定電流に対して、メモリセルトランジスタのチャネルコンダクタンスが所定の値ｇt 以上となると、ノードＡの電位が十分低下してそのレベルが“Ｌ”レベルであると検知され、図１６に示した反転回路６０６の出力レベルが“Ｈ”レベルとなるものとする。
【００８８】
一方で、チャネルコンダクタンスｇC が所定のしきい値ｇt 以下である場合は、ノードＡの電位レベルが“Ｈ”レベルと検知され、反転回路６０６からの出力が“Ｌ”レベルとなるものとする。
【００８９】
この状態で、プログラムベリファイおよび書込動作を行なうと、メモリセルトランジスタのコントロールゲートに電位ＶＰＶＲＦＹを印加したときのチャネルコンダクタンスがちょうどｇt となるような曲線、すなわちしきい値電圧がＶｔｈｐであるような曲線にＶCG−ｇC 特性曲線が変化するまで書込動作が反復されることになる。
【００９０】
以上のようなプログラム動作が行なわれた後、メモリセルからのデータ読出時には、ワード線に電源電位Ｖｃｃの典型値が印加されるものとすると、この電位Ｖｃｃとしきい値Ｖｔｈｐとの差が読出時におけるセルしきい値のマージンとなる。
【００９１】
上述のとおり、このセルしきい値マージンが十分確保されないと読出時における誤動作の原因となる。
【００９２】
一方で、図１８（ｂ）を参照して、電源電位Ｖｃｃが規格値の最小値において、書込動作およびプログラムベリファイ動作を行なった場合について以下考えることにする。
【００９３】
この場合は、図１６に示した電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８から供給される電流値が減少するため、ノードＡの電位が“Ｌ”レベルであると判定されるためのチャネルコンダクタンスのしきい値ｇ′t は、図１８（ａ）の場合に比べて低下する。
【００９４】
したがって、消去状態におけるメモリセルトランジスタのしきい値電圧が図１８（ａ）の場合と同様のＶｔｈｅであるとしても、書込およびプログラムベリファイ動作が終了した時点でのしきい値電圧Ｖ′ｔｈｐは図１８（ａ）の場合とは異なったものとなる。
【００９５】
すなわち、しきい値のコンダクタンスｇ′t が減少しているため、ＶCG−ｇC 特性曲線は、消去状態における曲線から変化量が小さく、すなわちしきい値Ｖ′ｔｈｐが、しきい値Ｖｔｈｐの値まで減少しなくても、制御ゲート電位が電位ＶＰＶＲＦＹにおいて、ノードＡの電位が“Ｌ”レベルとなったものと検知される。
【００９６】
以上のようにして、書込およびプログラムベリファイ動作を行なってデータの書込みが終了した後、読出動作を行なうときには、外部電源電位が典型値に復帰しており、データ読出時において制御ゲートに印加される電源電位Ｖｃｃが図１８（ａ）の場合と同一となったとしても、この電位Ｖｃｃと書込状態におけるしきい値電圧Ｖ′ｔｈｐとの差は、図１８（ａ）の場合よりも小さくなる。すなわち、電源電位Ｖｃｃが典型値よりも小さい状態で書込およびプログラムベリファイ動作を行なったメモリセルに対しては、データ読出時において、セルしきい値のマージンが減少してしまう。
【００９７】
さらに、読出し時において、電源電位Ｖｃｃが規格値の最小値である場合は、セルしきい値のマージンは一層小さくなってしまう。
【００９８】
このことは、不揮発性半導体記憶装置にユーザがデータの書込みを行なった後、読出動作を行なう際に、誤動作する確率が上昇することを意味する。
【００９９】
本発明は、上記のような問題を解決するためになされたものであって、その目的は、外部電源電圧が変動した場合にも、読出時における十分なセルしきい値マージンを確保することが可能な不揮発性半導体記憶装置を提供することである。
【０１００】
【課題を解決するための手段】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行に対応して設けられる複数のワード線と、外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、各メモリセルは、第１および第２のノードならびにワード線に接続する制御ノードを有し、セルしきい値が、書込まれるデータに応じて不揮発的に変化し、メモリセルアレイの列に対応して設けられ、各々が少なくとも１つのメモリセルの第１のノードと接続するビット線と、第２の電位を供給する第２の内部電圧発生手段と、外部からのアドレス信号に応じて、ワード線とビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、複数のセンスアンプと、データ書込手段を制御し、対応するワード線に第２の電位を選択的に供給した場合のセンスアンプの出力に応じて、対応するメモリセルのセルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、各センスアンプは、第１の電位を受けて動作し、対応するメモリセルと、ビット線を介して接続し、ビット線を介して対応するメモリセルの第１のノードおよび第２のノード間を流れる電流を供給する電流供給手段と、ビット線と電流供給手段との接続ノードの電位を検知して、読出データを出力する電位検知手段とを含み、第２の内部電圧発生手段は、第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、第２の可変抵抗に所定の定電流を供給し、第２の可変抵抗に供給する定電流の電流値を変更するための第３の可変抵抗を含む定電流源と、第１および第２の入力ノードならびに出力ノードを有し、基準電位ノードと第１の入力ノードとが接続し、出力ノードと第２の入力ノードとが接続して、出力ノードに第２の電位を供給する差動増幅手段とを含み、第２の内部電圧発生手段は、第１の電位の値に応じて変化する電流供給手段の供給電流値によりビット線と電流供給手段との接続ノードの電位が変化しないように、第２の電位を変化させる。
【０１０５】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む。
【０１０６】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、スイッチ手段の各々は、書込制御手段からの制御信号に応じて開閉される。
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体間の接続ノードのそれぞれと一端との間に接続され、書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む。
【０１０７】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行に対応して設けられる複数のワード線と、外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、各メモリセルは、第１および第２のノードならびにワード線に接続する制御ノードを有し、セルしきい値が、書込まれるデータに応じて不揮発的に変化し、メモリセルアレイの列に対応して設けられ、各々が少なくとも１つのメモリセルの第１のノードと接続するビット線と、第２の電位を供給する第２の内部電圧発生手段と、外部からのアドレス信号に応じて、ワード線とビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、複数のセンスアンプと、データ書込手段を制御し、対応するワード線に第２の電位を選択的に供給した場合のセンスアンプの出力に応じて、対応するメモリセルのセルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、各センスアンプは、第１の電位を受けて動作し、対応するメモリセルと、ビット線を介して接続し、ビット線を介して対応するメモリセルの第１のノードおよび第２のノード間を流れる電流を供給する電流供給手段と、ビット線と電流供給手段との接続ノードの電位を検知して、読出データを出力する電位検知手段とを含み、第２の内部電圧発生手段は、第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、第１および第２の入力ノードならびに出力ノードとを有し、第１の入力ノードと基準電位ノードの接続する差動増幅手段と、出力ノードと第２の入力ノードとの間に、出力ノードから第２の入力ノードへ向かう方向を順方向としてダイオード接続されるＭＯＳトランジスタと、ＭＯＳトランジスタから順方向に流れる定電流を受け、ＭＯＳトランジスタから受ける定電流の電流値を変更するための第３の可変抵抗を含む定電流源とを含み、第２の内部電圧発生手段は、第１の電位の値に応じて変化する電流供給手段の供給電流値によりビット線と電流供給手段との接続ノードの電位が変化しないように、第２の電位を変化させる。
【０１０８】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む。
【０１０９】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、スイッチ手段の各々は、書込制御手段からの制御信号に応じて開閉される。
【０１１０】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体の接続ノードのそれぞれと、一端との間に接続され、書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む。
【０１１１】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【０１１２】
図１を参照して不揮発性半導体記憶装置１０００は、外部からのアドレス信号Ａ０〜Ａｉを受けて、対応する内部行アドレス信号Ａｘと対応する内部列アドレス信号Ａｙとを出力するアドレスバッファ１０２と、メモリセルが行列状に配置されるメモリセルアレイ１０４と、アドレスバッファ１０２からの内部行アドレス信号Ａｘを受けて、対応するメモリセルアレイ１０４の行（ワード線）を選択するＸデコーダ１０６と、アドレスバッファ１０２からの内部列アドレス信号Ａｉを受けて、メモリセルアレイ１０４の対応する列を選択するＹデコーダ１０８とを含む。
【０１１３】
ここで、メモリセルアレイ１０４は、２つのメモリセルアレイブロックＢＬＫ０およびＢＬＫ１を含む。図１に示した例では、簡単のために、１つのメモリセルアレイブロックＢＬＫ０またはＢＬＫ１は、各々４つのメモリセルトランジスタを含み、メモリセルアレイブロックＢＬＫ０は、副ビット線ＳＢＬ１に各々ドレインが接続するメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂと、副ビット線ＳＢＬ２に各々ドレインが接続するメモリセルトランジスタＭＣ２ａおよびＭＣ２ｂと、主ビット線ＢＬ１と副ビット線ＳＢＬ１との接続を開閉する選択ゲートＳＧ１と、主ビット線ＢＬ２と副ビット線ＳＢＬ２との接続を開閉する選択ゲートＳＧ２とを含む。
【０１１４】
メモリセルトランジスタＭＣ１ａおよびＭＣ２ａの制御ゲートは、ともにワード線ＷＬ１に接続し、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂの制御ゲートはワード線ＷＬ２に接続している。
【０１１５】
メモリセルアレイブロックＢＬＫ１も、同様に、副ビット線ＳＢＬ３と各々ドレインが接続するメモリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビット線ＳＢＬ４と各々ドレインが接続するメモリセルトランジスタＭＣ４ａおよびＭＣ４ｂとを含む。
【０１１６】
メモリセルアレイブロックＢＬＫ１は、さらに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４とを含む。
【０１１７】
メモリセルトランジスタＭＣ３ａとＭＣ４ａの制御ゲートはワード線ＷＬ３に接続し、メモリセルトランジスタＭＣ３ｂとＭＣ４ｂの制御ゲートは、ワード線ＷＬ４に接続してものとする。
【０１１８】
Ｘデコーダ１０６は、アドレスバッファ１０２から与えられる内部行アドレス信号Ａｘに応じて、対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択する。
【０１１９】
不揮発性半導体記憶装置１０００は、さらに、外部電源電圧を受けて、メモリセルへのデータ書込あるいは消去動作に必要な高電圧を発生する高電圧発生回路１１０と、外部電源電圧Ｖｃｃを受けて、メモリセルアレイへの書込みあるいは消去動作において必要な負電圧を発生する負電圧発生回路１１２と、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、対応する選択ゲートＳＧ１〜ＳＧ４のゲート電位を制御し、選択的に副ビット線と主ビット線とを接続するセレクトゲートデコーダ１１４と、負電圧発生回路１１２の出力を受けて、メモリセルトランジスタの形成される半導体基板表面のウェル電位を制御するウェル電位駆動回路１２０とを含む。
【０１２０】
Ｘデコーダ１０６は、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、書込動作においては、選択されたワード線に所定の負電圧を、消去動作においては、選択されたワード線に高電圧を供給する。
【０１２１】
不揮発性半導体記憶装置１０００は、さらに、メモリセルへの書込動作および消去動作を制御する書込／消去制御回路１２２と、外部からのデータを受けて内部回路に、あるいはメモリセルから読出されたデータを受けて外部に出力するデータ入出力バッファ１２４と、データ入出力バッファ１２４に入力された書込データを受けて、対応するビット線電位を駆動するデータドライバ１２６と、データ読出時において、ビット線ＢＬ１またはＢＬ２を介して、選択されたメモリセルの記憶情報に応じて、対応する読出データを出力するセンスアンプ１２８と、データドライバ１２６からの書込データを受けて保持し、高電圧発生回路１１０からの高電圧を、対応するビット線に供給する書込回路１３０と、ベリファイ動作時にＸデコーダ１０６にベリファイ電位ＶＰＶＲＦＹを供給するベリファイ電圧発生回路１００とを含む。
【０１２２】
データドライバ１２６およびセンスアンプ１２８は、ビット線ＢＬ１に対しては列選択ゲートＳＬＧ１を介して、ビット線ＢＬ２に対しては列選択ゲートＳＬＧ２を介して接続し、選択ゲートＳＬＧ１およびＳＬＧ２のゲート電位は、Ｙデコーダ１０８により制御される。したがって、アドレスバッファ１０２からの内部列アドレス信号Ａｙに応じて、選択されたビット線とセンスアンプ１２８またはデータドライバ１２６とが接続される。
【０１２３】
上記の構成において、ビット線を主ビット線および副ビット線からなる階層構造としているのは以下の理由による。
【０１２４】
すなわち、１つのビット線ＢＬ１にメモリセルアレイブロックＢＬＫ０中のメモリセルトランジスタＭＣ１ａ，ＭＣ１ｂとメモリセルアレイブロックＢＬＫ１のメモリセルトランジスタＭＣ３ａ，ＭＣ３ｂとが同時に接続する構成となっている場合、たとえばメモリセルアレイブロックＢＬＫ０中のメモリセルに対してのみデータの書込を行なう場合にも、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのドレインにも高電圧が印加されてしまう。このため、隣のメモリセルアレイブロックＢＬＫ０へのデータ書込中に、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのフローティングゲート中の電荷量が変化し、最悪の場合、書込まれているデータが変化してしまうという問題がある。
【０１２５】
上記の問題の対策としては、データの書込を行なうメモリセルアレイブロックごとにビット線を別々にすればよい。すなわち、主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４の２層構造とし、主ビット線はすべてのメモリセルアレイブロックを結び、副ビット線ＳＢＬ１〜ＳＢＬ４によって、各メモリセルアレイブロック内でのメモリセルトランジスタを接続する。
【０１２６】
主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４との間には、選択ゲートＳＧ１〜ＳＧ４が存在し、書込動作においては、選択されていないメモリセルアレイブロックをこの選択ゲートにより主ビット線から電気的に切離す。
【０１２７】
このようにすることで、１つのメモリセルアレイブロックの書換中に他のメモリセルアレイブロックのメモリセルトランジスタに影響を与えることを防ぐことができる。
【０１２８】
ただし、以下の説明において明らかとなるように、本発明は上記のようにビット線を階層構造とした場合に限定されることなく、一般の不揮発性半導体記憶装置に適用することが可能である。
【０１２９】
次に、不揮発性半導体記憶装置１０００の動作について簡単に説明する。
［プログラム動作］
メモリセルに対して、データを書込む場合には、アドレスバッファ１０２に選択されるべきメモリセルのアドレスを指定するアドレス信号Ａ０〜Ａｉが与えられる。一方、データ入出力バッファ１２４には、書込まれるべきデータが与えられ、これに応じて、データドライバ１２６が対応するビット線の電位レベルを駆動する。書込回路１３０は、ビット線ＢＬ１を介して、データドライバ１２６から書込データを受取る。
【０１３０】
以下では、選択されたメモリセルがメモリセルアレイブロックＢＬＫ０中のＭＣ１ａとＭＣ１ｂであるものとする。まずメモリセルアレイブロックＢＬＫ０中のメモリセルアレイＭＣ１ａおよびＭＣ１ｂに対する消去動作が行なわれる。すなわち、書込／消去制御回路１２２に制御されて、副ビット線ＳＢＬ１はフローティング状態とされ、高電圧発生回路および負電圧発生回路はそれぞれ所定の高電圧および負電圧を発生する。これに応じて、ソースデコーダ１１６はソース線ＳＬ１を介してメモリセルアレイブロックＢＬＫ０中のメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂのソース電位を所定の負電位とする。一方、ウェル電位発生回路１２０も、メモリセルトランジスタのウェル電位をメモリセルトランジスタのソース電位と同一の負電位（たとえば、−８Ｖ）とする。
【０１３１】
一方Ｘデコーダ１０６も、書込／消去制御回路１２２に制御されて、高電圧発生回路１１０から出力される高電圧（たとえば、１０Ｖ）を、ワード線ＷＬ１およびＷＬ２に供給する。
【０１３２】
これにより、メモリセルトランジスタＭＣ１ａおよびＭＣ１ｂのフローティングゲートに基板側から電子が注入され、これらメモリセルトランジスタのしきい値が上昇する。
【０１３３】
以後書込回路１３０は、書込／消去制御回路１２２に制御されて、パルス的にビット線ＢＬ１の電位レベルを駆動する。すなわち、メモリセルＭＣ１ａに対してのみデータの書込を行なう場合は、ソースデコーダ１１６は、ソース線ＳＬ１をフローティング状態とする。ウェル電位駆動回路１２０は、書込／消去制御回路１２２に制御されて、ウェル電位を、たとえば０Ｖとする。Ｘデコーダ１０６は、書込／消去制御回路１２２に制御されて、負電圧発生回路１１２から与えられる負電位（たとえば、−８Ｖ）をワード線ＷＬ１に供給する。書込回路１３０も、書込／消去制御回路１２２に制御されて、ビット線ＢＬ１のレベルを高電圧発生回路１１０から出力される高電圧に基づいて、所定の高電位（たとえば、５Ｖ）とする。
【０１３４】
以上のような電位がパルス的にメモリセルトランジスタＭＣ１ａに印加されることで、フローティングゲートから電子の引抜きが行なわれ、メモリセルトランジスタＭＣ１ａのしきい値電圧が変化する。
【０１３５】
１回のパルス印加動作が終了すると、不揮発性半導体記憶装置１０００は、書込／消去制御回路１２２に制御されて、以下のようなプログラムベリファイ動作を行なう。すなわち、列選択ゲートＳＬＧ１が導通状態となって、センスアンプ１２８とビット線ＢＬ１とが接続される。メモリセルトランジスタＭＣ１ａのソースおよびウェル電位は、それぞれソースデコーダ１１６およびウェル電位駆動回路１２０により、ともに０Ｖの電位レベルに保持される。一方、Ｘデコーダ１０６は、ベリファイ電圧発生回路１００からの出力電位を受けて、この電位をワード線ＷＬ１に供給する。選択ゲートＳＧ１は、セレクトゲートデコーダ１１４により、導通状態となっているので、この状態でセンスアンプ１２８とメモリセルトランジスタＭＣ１ａのドレインとは主ビット線ＢＬ１、選択ゲートＳＧ１、副ビット線ＳＢＬ１を介して接続している。センスアンプ１２８からの読出データを受けて、書込／消去制御回路１２２は、メモリセルＭＣ１ａに書込まれているデータの確認を行なう。
【０１３６】
以上の動作により、メモリセルトランジスタＭＣ１ａに書込まれるべきデータの書込が完了していないと、書込／消去制御回路１２２が判断すると、再び、書込のためのパルス電位がメモリセルトランジスタＭＣ１ａに印加され、その後プログラムベリファイ動作が行なわれる。
【０１３７】
メモリセルトランジスタＭＣ１ａのしきい値電圧がワード線ＷＬ１の電位レベルがベリファイ電圧発生回路１００から供給される電位ＶＰＶＲＦＹの状態において、書込まれるべきデータに対応する値となるまで、書込パルスの印加とプログラムベリファイ動作が反復される。
【０１３８】
このようにして、選択されたメモリセルＭＣ１ａに対して、所定のデータが書込まれることになる。
【０１３９】
図２は、本発明の実施の形態１のベリファイ電圧発生回路１００の構成を示す概略ブロック図である。
【０１４０】
ベリファイ電圧発生回路１００は、基準電位発生回路１０と、基準電位発生回路１０から出力される基準電位Ｖａを一方の入力に受け、プログラムベリファイ電位ＶＰＶＲＦＹとを出力する差動増幅アンプ２０とを含む。差動増幅アンプ２０の出力ノードと第２の入力ノードとから接続され、負帰還がかかる構成となっている。
【０１４１】
基準電位発生回路１０は、外部電源電位Ｖｃｃと基準電位発生回路１０の出力ノードとの間に接続される可変抵抗Ｒ１と、基準電位発生回路１０の出力ノードと接地電位との間に接続される可変抵抗Ｒ２と、可変抵抗Ｒ２に所定の定電流を供給する定電流源３０とを含む。
【０１４２】
定電流源３０は、一端が電源電位Ｖｃｃと接続する可変抵抗Ｒ３と、ソースが電源電位Ｖｃｃと接続し、ゲートが可変抵抗Ｒ３の他端と接続するｐチャネルＭＯＳトランジスタＱ３と、ソースが可変抵抗Ｒ３の他端と接続し、ゲートがｐチャネルＭＯＳトランジスタＱ３のドレインと接続するｐチャネルＭＯＳトランジスタＱ４と、ゲートに電源電位Ｖｃｃを受け、ｐチャネルＭＯＳトランジスタＱ３のドレインと接地電位との間に接続されるｎチャネルＭＯＳトランジスタＱ１と、ドレインがｐチャネルＭＯＳトランジスタＱ４のドレインと、ソースが接地電位と接続し、ドレインおよびゲートが互いに接続されるｎチャネルＭＯＳトランジスタＱ２とを含む。
【０１４３】
定電流源回路３０は、さらに、ソースが接地電位と、ゲートがｎチャネルＭＯＳトランジスタＱ２のゲートと接続するｎチャネルＭＯＳトランジスタＱ５と、ソースが電源電位Ｖｃｃと、ドレインがｎチャネルＭＯＳトランジスタＱ５のドレインと接続し、そのゲートとドレインとが互いに接続されるｐチャネルＭＯＳトランジスタＱ６と、ソースが電源電位Ｖｃｃと、ドレインが可変抵抗Ｒ１およびＲ２の接続点と接続し、ゲートがｐチャネルＭＯＳトランジスタＱ６のゲートと接続するｐチャネルＭＯＳトランジスタＱ７とを含む。
【０１４４】
次に、ベリファイ電圧発生回路１００の動作について説明する。
可変抵抗Ｒ３の抵抗値を所定の値とすることで、ｐチャネルＭＯＳトランジスタＱ３をサブスレッショルド領域で動作させることが可能である。このとき、ｐチャネルＭＯＳトランジスタＱ３のソースとゲート間の電位差はｐチャネルＭＯＳトランジスタＱ３のしきい値電圧ＶＱ３ｔｈとなる。したがって、可変抵抗Ｒ３の両端に印加される電圧もこのしきい値電圧ＶＱ３ｔｈとなるため、この可変抵抗Ｒ３を流れる電流Ｉ３は以下の式で表わされる。
【０１４５】
Ｉ３＝ＶＱ３ｔｈ／Ｒ３ …（１）
したがって、トランジスタＱ４およびＱ２を流れる電流はこの電流値Ｉ３に固定される。
【０１４６】
ここで、トランジスタＱ２とトランジスタＱ５とはこの２つでカレントミラー回路を構成しているため、トランジスタＱ５に流れる電流、すなわちトランジスタＱ６に流れる電流もこの電流値Ｉ３に固定される。
【０１４７】
一方、トランジスタＱ６とトランジスタＱ７もこの２つでカレントミラー回路を構成しているため、トランジスタＱ７を流れる電流もこの電流値Ｉ３に固定される。
【０１４８】
したがって、可変抵抗Ｒ２には、このトランジスタＱ７から定電流Ｉ３が供給されることになる。
【０１４９】
ここで、可変抵抗Ｒ１を流れる電流値をＩ１で表わすことにすると、可変抵抗Ｒ１およびＲ２の接続点の電位、すなわち差動増幅器２０に供給される基準電位Ｖａと、電流Ｉ１およびＩ３との間には以下の関係が成り立つ。
【０１５０】
Ｖｃｃ＝Ｒ１・Ｉ１＋Ｒ２・（Ｉ１＋Ｉ３） …（２）
Ｖａ＝Ｒ２・（Ｉ１＋Ｉ３） …（３）
式（１），（２），（３）から、Ｉ１およびＩ３を消去して、基準電位ＶａをＲ１，Ｒ２，Ｒ３，ＶｃｃおよびＶＱ３ｔｈで表わすと以下のようになる。
【０１５１】
Ｖａ＝［Ｒ２・Ｖｃｃ＋Ｒ１・Ｒ２・ＶＱ３ｔｈ／Ｒ３］／（Ｒ１＋Ｒ２）…（４）
差動増幅器２０は、プラス入力ノードに上記基準電位Ｖａを受け、その出力ノードとマイナス入力ノードとが接続される構成となっている。したがって、差動増幅器２０は、利得１の増幅器として動作し、基準電位Ｖａをもとに、十分な電流駆動能力を持ったプログラムベリファイ電位ＶＰＶＲＦＹを出力する。
【０１５２】
すなわち、プログラムベリファイ電位ＶＰＶＲＦＹは、その動作領域において以下の式で表わされる。
【０１５３】
図３は、式（５）で示したプログラムベリファイ電位ＶＰＶＲＦＹの電源電位Ｖｃｃに対する依存性を示すグラフである。
【０１５４】
プログラムベリファイ電位ＶＰＶＲＦＹは、動作領域においては、電源電位Ｖｃｃに対し、傾きｋ＝Ｒ２／（Ｒ１＋Ｒ２）であって、切片ａ＝Ｒ１・Ｒ２・ＶＱ３ｔｈ／［Ｒ３・（Ｒ１＋Ｒ２）］の一次関数で表わされる依存性を有する。
【０１５５】
図１８において説明したとおり、センスアンプが、対応するメモリセルからその記憶データの読出を行なう際は、この記憶データが“１”であるか“０”であるかを検出するときのメモリセルの導電度に対する検出しきい値ｇt が電源電位Ｖｃｃにより変化する。すなわち、電源電位Ｖｃｃが小さくなるにつれて、このメモリセル導電度に対する検出しきい値も減少する。
【０１５６】
したがって、電源電位Ｖｃｃが減少した際は、プログラムベリファイ時にメモリセルトランジスタの制御ゲート、すなわちワード線に与えるベリファイ電位も低下させる必要がある。
【０１５７】
このことは、図１８（ｂ）において、プログラムベリファイ電位ＶＰＶＲＦＹを減少させることで、書込状態におけるメモリセルトランジスタのしきい値Ｖ′ｔｈｐを減少させ、読出時におけるセルしきい値マージンを増大させることに対応する。
【０１５８】
つまり、図３に示したプログラムベリファイ電位ＶＰＶＲＦＹの電源電位Ｖｃｃに対する依存性が、このセンスアンプの検出しきい値変化に対応するように、抵抗値Ｒ１，Ｒ２，Ｒ３を選ぶことが可能である。
【０１５９】
図４は、このようにプログラムベリファイ電位ＶＰＶＲＦＹを、電源電位Ｖｃｃの変化に応じて、所定の依存性をもって変化させた場合に、図１５に示したセンスアンプ６００中の定電流源トランジスタｐチャネルＭＯＳトランジスタＱ８およびメモリセルトランジスタのソースドレイン間電圧とドレイン電流との関係を表わす図であって、図１７に対比される図である。
【０１６０】
図１７においては、プログラムベリファイ動作中に、メモリセルトランジスタの制御ゲートに印加されるプログラムベリファイ電位ＶＰＶＲＦＹが一定値であったため、電源電位Ｖｃｃの変化により定電流源トランジスタｐチャネルＭＯＳトランジスタＱ８の電流供給能力が変化すると、それに応じて、メモリセルトランジスタを流れる電流と、電流源トランジスタＱ２８を流れる電流とが釣合う点が、図１７のグラフ中において次段のインバータの論理しきい値とは無関係に移動した。すなわち、外部電源電位Ｖｃｃの変化に応じて、図１５中のセンスアンプ６０４中のノードＡの電極レベルが変化してしまい、センスアンプの検出感度（検出しきい値）が変化した。
【０１６１】
これに対して、図４に示した本願発明の実施の形態１のプログラムベリファイ電圧発生回路１００では、電源電圧Ｖｃｃの減少に伴って、所定の依存性を有してプログラムベリファイ電位ＶＰＶＲＦＹも減少する。
【０１６２】
このため、電源電位Ｖｃｃが変化することで、図１５に示したセンスアンプ６００中の電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８の電流供給能力が変化した場合でも、メモリセルトランジスタを流れ得る電流値も同時に変化するため、電源電圧Ｖｃｃが変化した場合でも、センスアンプ６００の検出感度（検出しきい値）は変化することがない。
【０１６３】
図５は、図２に示した可変抵抗Ｒ１の構成の一例を示す図である。
すなわち、可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと、基準電位Ｖａを供給するノードＢとの間に直列に接続された抵抗体Ｒ１１，Ｒ１２，…，Ｒ１ｎ−１，Ｒ１ｎを含む。
【０１６４】
可変抵抗Ｒ１は、さらに、各抵抗体Ｒ１１〜Ｒ１ｎと並列に接続するヒューズ素子Ｆ１〜Ｆｎを含む。
【０１６５】
ヒューズ素子Ｆ１〜Ｆｎを、所定の値となるように切断することで、可変抵抗Ｒ１の抵抗値を所望の値に設定することが可能である。
【０１６６】
可変抵抗Ｒ２およびＲ３についても、全く同様の構成とすることが可能である。
【０１６７】
図６は、可変抵抗Ｒ１の他の例を示す回路図である。
図６に示した可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと、基準電位Ｖａを供給するノードＢとの間に、直列に接続される抵抗体Ｒ１１〜Ｒ１ｎと、各抵抗体Ｒ１１〜Ｒ１ｎに並列に接続されるｎチャネルＭＯＳトランジスタＱ１〜Ｑｎを有する。
【０１６８】
ｎチャネルＭＯＳトランジスタＱ１〜Ｑｎは、それぞれ信号φ１〜φｎによって制御されて、開閉される構成となっている。
【０１６９】
ここで、信号φ１〜φｎは、図１に示した書込／消去制御回路１２２から出力され、ｎチャネルＭＯＳトランジスタＱ１〜Ｑｎをそれぞれ導通状態または非導通状態とすることで、所定の抵抗値に設定する。たとえば、予め設定された抵抗値となるように、書込／消去制御回路１２２中に、不揮発的に信号φ１〜φｎのそれぞれのレベルを記憶したメモリを有する構成とすることで、可変抵抗Ｒ１の値を設定することが可能である。
【０１７０】
可変抵抗Ｒ２およびＲ３についても同様な構成とすることが可能である。
図７は、図２に示した可変抵抗Ｒ１のさらに他の例を示す回路図である。
【０１７１】
図７に示した可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと基準電位Ｖａを供給するノードＢとの間に直列に接続される抵抗体Ｒ１１〜Ｒ１ｎと、これら抵抗体Ｒ１１〜Ｒ１ｎとのそれぞれの接続点とノードＡとの間にソースおよびドレインがそれぞれ接続され、ゲート電位が制御信号φ１〜φｎにより制御されるｐチャネルＭＯＳトランジスタＱ１〜Ｑｎを含む。
【０１７２】
この場合も、図１に示した書込／消去制御回路１２２から出力される制御信号φ１〜φｎにより、ｐチャネルＭＯＳトランジスタＱ１〜Ｑｎの導通／非導通状態をそれぞれ制御することで、可変抵抗Ｒ１を所定の値に設定することが可能である。
【０１７３】
φ１〜φｎの電位レベルの制御については、図６の場合と同様に、書込／消去制御回路１２２中の不揮発性メモリの記憶データに応じて制御する構成とすることが可能である。
【０１７４】
可変抵抗Ｒ２およびＲ３についても全く同様の構成とすることが可能である。
図８は、図１に示したセンスアンプ１２８、Ｘデコーダ１０６、ベリファイ電圧発生回路１００およびメモリセルアレイ１０４の要部を示す概略ブロック図である。
【０１７５】
センスアンプ１２８の構成は、図１５に示したセンスアンプ６００の構成と同様であるので、同一部分には同一参照符号を付してその説明は省略する。
【０１７６】
図８に示した例では、センスアンプ１２８と主ビット線ＢＬとは、２ビットの信号Ｙ１およびＹ２により制御される列選択ゲートトランジスタＱ２３およびＱ２４を介して接続される構成となっている。
【０１７７】
以下では、説明を簡略化するために、メモリセル中には１つのメモリセルトランジスタＱ２１のみが含まれる構成となっているものとする。
【０１７８】
主ビット線ＢＬと副ビット線ＳＢＬとは選択ゲートトランジスタＱ２２を介して接続されている。トランジスタＱ２２のゲート電位はセグメントゲートデコーダ１１４からの信号ＳＧにより制御され、この副ビット線ＳＢＬに接続するメモリセルが選択された場合に導通状態となる。
【０１７９】
メモリセルトランジスタＱ２１のドレインは、副ビット線ＳＢＬを介して選択ゲートトランジスタＱ２２と接続している。メモリセルトランジスタＱ２１のソースは、ソース線ＳＬにより、選択的に所定の電位が供給される。
【０１８０】
メモリセルトランジスタＱ２１の制御ゲートは、ワード線ＷＬと接続し、ワード線ＷＬの電位レベルはＸデコーダ１０６により制御される。
【０１８１】
特に、プログラムベリファイ動作中は、ベリファイ電圧発生回路１００から供給されるプログラムベリファイ電位ＶＰＶＲＦＹが、Ｘデコーダ１０６により選択されたワード線ＷＬに供給される構成となっている。
【０１８２】
ベリファイ電圧発生回路１００の動作およびＸデコーダ１０６の選択動作は、図１中の書込／消去制御回路１２２により制御される。
【０１８３】
図１５において示した従来例と同様に、電流を供給するｐチャネルＭＯＳトランジスタＱ２８のドレインノード、すなわちノードＡの電位レベルに応じて、反転回路６０６が読出データＲＤを出力する。ワード線ＷＬに所定の電位レベルが印加された際に、メモリセルトランジスタＱ２１が導通状態となるか、非導通状態であるかに応じて、ノードＡの電位レベルが変化し、この電位レベル変化が読出データＲＤとして出力される。
【０１８４】
図９は、図８に示した回路の書込動作およびベリファイ動作における主要な信号の時間変化を示すタイミングチャートである。
【０１８５】
時刻ｔ１において、書込／消去制御回路１２２から出力されるプログラム電位印加信号が活性状態（電位レベルＶｃｃ）となって、Ｘデコーダ１０６は、これに応じて負電圧発生回路１１２から出力される負電位（たとえば、−８Ｖ）を選択されたワード線ＷＬに対して出力する。このとき、主ビット線ＢＬには、書込回路（カラムラッチ）から所定の電位（たとえば、５Ｖ）が供給されている。一方、ソース線ＳＬはフローティング状態に保持され、基板電位は０Ｖに保持されている。
【０１８６】
したがって、メモリセルトランジスタのフローティングゲートからビット線に対して電子が引抜かれ、選択されたメモリセルトランジスタのセルしきい値が低下する。時刻ｔ２において、プログラム電位印加信号が“Ｌ”レベル（接地電位ＧＮＤ）となって、Ｘデコーダ１０６は、ワード線ＷＬへの電圧印加を停止する。
【０１８７】
時刻ｔ３において、書込／消去制御回路１２２からのプログラムベリファイ電位印加信号が“Ｈ”レベルとなって、ベリファイ電位発生回路１００から所定のプログラムベリファイ電位ＶＰＶＲＦＹが出力される。一方、Ｘデコーダ１０６は、ベリファイ電位発生回路１００の出力電位を受けて、選択されたワード線ＷＬに対して出力する。
【０１８８】
このとき、選択されたメモリセルに対応するビット線ＢＬの列選択ゲートＱ２３およびＱ２４とともに導通状態となっており、センスアンプ１２８中の電流源トランジスタＱ２８からの電流が、メモリセルトランジスタＱ１のドレインに供給される。時刻ｔ１〜時刻ｔ２における書込動作において、メモリセルトランジスタＱ２１のセルしきい値が十分に低下し、プログラムベリファイ電位が制御ゲートに印加されているときのメモリセルトランジスタの導電度が十分大きくなっていれば、センスアンプ１２８中のノードＡの電位レベルが低下し、読出データＲＤとして“１”レベルが読出される。
【０１８９】
一方、時刻ｔ１〜時刻ｔ２における書込動作では、メモリセルトランジスタのしきい値変化が不十分で、メモリセルトランジスタＱ２１の制御ゲートにプログラムベリファイ電圧ＶＰＶＲＦＹが印加されている状態での導電度がしきい値以下である場合には、センスアンプ１２８中のノードＡの電位レベルが低下せず、読出データＲＤとして、“０”レベルが読出される。
【０１９０】
読出データとして“１”が読出された場合は、書込／消去制御回路１２２は、選択されたメモリセルに対する書込が終了したものと判断する。
【０１９１】
一方、読出データが“０”レベルである場合は、書込／消去制御回路１２２は、書込動作が終了していないものと判断し、再び選択されたメモリセルトランジスタＱ２１に対して、書込動作を行なうことになる。
【０１９２】
実施の形態１のベリファイ電位発生回路１００では、電源電圧Ｖｃｃの変化に応じて、プログラムベリファイ電位ＶＰＶＲＦＹを変化させる構成としているので、電源電圧Ｖｃｃの変動に応じて、センスアンプ１２８のメモリセルトランジスタの導電度に対する検出しきい値が変動した場合でも、読出データＲＤの検出レベルがそれに応じて変化する。したがって、たとえば、電源電位Ｖｃｃが低下した場合においても、メモリセルトランジスタＱ１のしきい値は読出動作時におけるワード線電位レベルに対して十分な読出マージンを持った値まで変化させることが可能である。
【０１９３】
なお上記の書込動作において、ワード線，ビット線，ソース線および基板に印加する電位の値やその組合せについては一例にすぎず、トランジスタの特性や読出回路や書込回路の回路構成に応じて変化するものである。
【０１９４】
たとえば、上記の実施例においては、メモリセルトランジスタのセルしきい値が０Ｖ以上ワード線の読出時の電位レベル以下の状態となった場合を、書込状態（“１”の記憶状態）としたが、この状態を消去状態（“０”の記憶状態）となるように回路構成を行なうことも可能で、この場合は、書込動作時におけるメモリセルトランジスタの各部の電位レベルの組合せと消去動作時の電位レベルの組合せとを入替えた構成とすることも可能である。
【０１９５】
［実施の形態２］
図１０は、本発明の実施の形態２のプログラムベリファイ電圧発生回路２００の構成を示す概略ブロック図である。
【０１９６】
プログラムベリファイ電位発生回路２００は、電源電位Ｖｃｃが供給されるノードと接地電位ＧＮＤが供給されるノードとの間に直列に接続される可変抵抗Ｒ１およびＲ２と、可変抵抗Ｒ１およびＲ２の接続点の電位Ｖａをプラス入力ノードに受ける差動増幅回路２０と、差動増幅回路２０の出力ノードとソースが、差動増幅回路２０のマイナス入力ノードとゲートおよびドレインが接続するｐチャネルＭＯＳトランジスタＱ１０と、ｐチャネルＭＯＳトランジスタＱ１０のドレインから、所定の定電流を引抜く定電流源回路２１０とを含む。
【０１９７】
差動増幅回路２０がベリファイ電位ＶＰＶＲＦＹを出力する。
以下、差動増幅回路２０のマイナス入力ノードの電位レベルをＶｂで表わすことにする。
【０１９８】
定電流源回路２１０は、電源電位Ｖｃｃが供給されるノードと一端が接続する可変抵抗Ｒ３と、電源電位Ｖｃｃが供給されるノードとソースが、ゲートが可変抵抗Ｒ３の他端と接続するｐチャネルＭＯＳトランジスタＱ３と、可変抵抗Ｒ３の他端とソースが、ゲートがｐチャネルＭＯＳトランジスタＱ３のドレインと接続するｐチャネルＭＯＳトランジスタＱ４と、ｐチャネルＭＯＳトランジスタＱ３のドレインと接地電位が供給されるノードとの間に接続され、ゲートが電源電位Ｖｃｃに保持されるｎチャネルＭＯＳトランジスタＱ１と、ｐチャネルＭＯＳトランジスタＱ４のドレインと、接地電位が供給されるノードとの間にソースおよびドレインが接続され、ドレインとゲートとが接続されるｎチャネルＭＯＳトランジスタＱ２と、ｐチャネルＭＯＳトランジスタＱ１０のドレインが、接地電位が供給されるノードとソースが接続し、ゲートがｎチャネルＭＯＳトランジスタＱ２のゲートと接続するｎチャネルＭＯＳトランジスタＱ５とを含む。
【０１９９】
次に、ベリファイ電位発生回路２００の動作について説明する。
定電流源２１０によって、ｐチャネルＭＯＳトランジスタＱ１０には常に所定の定電流が流れている。
【０２００】
したがって、差動増幅回路２０のマイナスノードの電位レベルＶｂは、差動増幅回路２０の出力電位レベルＶＰＶＲＦＹから常にトランジスタＱ１０のしきい値ＶＱ１０ｔｈとこのトランジスタＱ１０に流れる電流値に応じて定まる定数αとの和である（ＶＱ１０ｔｈ＋α）だけシフトした値となっている。
【０２０１】
すなわち、以下の関係が成り立つ。
Ｖｂ＝ＶＰＶＲＦＹ−（ＶＱｂｔｈ＋α） （６）
この電位Ｖｂと、可変抵抗Ｒ１およびＲ２の接続点との電位Ｖａ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃとを比較した結果を、差動増幅回路２０がＶＰＶＲＦＹとして出力することになる。
【０２０２】
図１１は、図１０に示したベリファイ電位発生回路の動作を説明するための図である。
【０２０３】
以下では、電位Ｖａの電源電位Ｖｃｃに対する依存性をもとに、差動増幅回路２０の出力する電位ＶＰＶＲＦＹのＶｃｃ依存性の切片および傾きを求めることにする。
【０２０４】
まず、差動増幅回路２０が電位Ｖａと電位Ｖｂとの比較結果を増幅し出力することから、以下のようにして、プログラムベリファイ電位ＶＰＶＲＦＹの電源電位Ｖｃｃ依存性における切片を求めることができる。
【０２０５】
すなわち図１１中、点線で示された式Ｖａ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃの直線と、直線Ｖｃｃ−（ＶＱ１０ｔｈ＋α）の直線との交点ＣにおけるＶｃｃの値が切片の値になる。
【０２０６】
電源電位Ｖｃｃがこの交点Ｃの値以上となると、差動増幅回路２０は、電位Ｖａと出力ノードからフィードバックされた電位Ｖｂとを比較して出力するため、その出力電位ＶＰＶＲＦＹのＶｃｃ依存性は、図１１中の実線で示されるように、電位ＶａのＶｃｃ依存性と同じ傾きになる。
【０２０７】
つまり、プログラムベリファイ電位発生回路２００から出力されるプログラムベリファイ電位ＶＰＶＲＦＹは、その傾きが可変抵抗Ｒ１とＲ２の抵抗比により表わされ、その切片が定電流源回路２１０により流れる電流とトランジスタＱ１０のしきい値ＶＱ１０によって定まる定数により以下のように表わされる。
【０２０８】
ＶＰＶＲＦＹ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃ＋（ＶＱ１０ｔｈ＋α）…（７）
すなわち、ベリファイ電位発生回路２００の出力電位ＶＰＶＲＦＹも、電源電位Ｖｃｃに対して、一次関数で表わされる依存性を有することになる。
【０２０９】
したがって、実施の形態１のプログラム電位発生回路１００と同様に、電源電位Ｖｃｃが変動し、それに応じてセンスアンプ１２８のメモリセルの導電度に対するしきい値が変化した場合でも、書込動作後のメモリセルのセルしきい値Ｖ′ｔｈｐと読出動作時におけるワード線電位との間のマージンを確保することが可能である。
【０２１０】
【発明の効果】
請求項１記載の不揮発性半導体記憶装置は、読出増幅手段に供給される第１の電位レベルの変化により、読出増幅手段の検出しきい値が変化するのに応じて、メモリセルへ書込まれたデータの確認動作においてメモリセルの制御ノードに印加される第２の電位を変化させるので、検出しきい値が変動した場合でも、正確な書込データの確認動作を行なうことが可能である。
【０２１１】
請求項２記載の不揮発性半導体記憶装置は、センスアンプに供給される第１の電位レベルの変化に応じて、メモリセルへの書込動作において、メモリセルの制御ノードに印加する第２の電位を変化させるので、メモリセルへの書込動作を第１の電位の変動とかかわりなく十分なマージンをもって行なうことが可能である。
【０２１２】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、各センスアンプは、電流供給手段により対応するメモリセルに所定の定電流を供給した場合のビット線と電流供給手段との接続ノードの電位に応じて読出データを出力する構成となっているので、第１の電位の変動により電流供給手段の供給電流値が変動しても、データの書込を安定に行なうことが可能である。
【０２１３】
請求項４記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、各メモリセルは、フローティングゲートを有するフローティングゲート型トランジスタを含むので、このフローティングゲートに注入された電荷量に応じて、所定の電位が制御ノードに印加された場合の第１および第２のノード間の導電度を変化させることが可能である。
【０２１４】
請求項５記載の不揮発性半導体記憶装置は、差動増幅手段から出力される第２の電位が、第１の電位の変動に対して一次関数的に変化し、その変化の割合を第１および第２の可変抵抗値および定電流源から供給される定電流値により変化させることが可能で、メモリセルに書込まれたデータを確認する際にメモリセルの制御ノードに印加する電位を第１の電位の変化に応じて変化させることが可能である。
【０２１５】
請求項６記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の値を、ヒューズ素子の切断によって所定の値に設定することが可能である。
【０２１６】
請求項７記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の抵抗値を、書込制御手段から制御することが可能で、第１の電位の変動に対する第２の電位の変動の割合を所定の値に設定することが可能である。
【０２１７】
請求項８記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の各々の値を、書込制御手段からの制御信号に応じて設定することが可能で、第１の電位の変動に対する第２の電位の変化の割合を所定の値に設定することが可能である。
【０２１８】
請求項９記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、第２の内部電圧発生手段から供給される第２の電位レベルの第１の電位の変動に対する変化の割合を、第１および第２の可変抵抗の抵抗値ならびに定電流源から供給される定電流値により所望の値に設定することが可能である。
【０２１９】
請求項１０記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の値を、ヒューズ素子の切断によって所定の値に設定することが可能である。
請求項１１記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の抵抗値を、書込制御手段から制御することが可能で、第１の電位の変動に対する第２の電位の変動の割合を所定の値に設定することが可能である。
【０２２０】
請求項１２記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の各々の値を、書込制御手段からの制御信号に応じて設定することが可能で、第１の電位の変動に対する第２の電位の変化の割合を所定の値に設定することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 不揮発性半導体記憶装置１０００のベリファイ電圧発生回路１００の構成を示す概略ブロック図である。
【図３】 ベリファイ電圧発生回路１００の動作を説明する動作説明図である。
【図４】 実施の形態１の不揮発性半導体記憶装置におけるセンスアンプの動作を説明するための図である。
【図５】 ベリファイ電圧発生回路１００中の可変抵抗の構成を示す回路図である。
【図６】 ベリファイ電圧発生回路１００における可変抵抗の他の例を示す回路図である。
【図７】 ベリファイ電圧発生回路１００における可変抵抗のさらに他の例を示す回路図である。
【図８】 不揮発性半導体記憶装置１０００の要部回路図である。
【図９】 不揮発性半導体記憶装置１０００の動作を説明するタイミングチャートである。
【図１０】 本発明の実施の形態２のベリファイ電圧発生回路２００の構成を示す概略ブロック図である。
【図１１】 ベリファイ電圧発生回路２００の動作を説明するための動作説明図である。
【図１２】 従来の不揮発性半導体記憶装置のメモリセルトランジスタの構成および動作を説明するための断面模式図であり、（ａ）は書込動作における各部分の電位を、（ｂ）は消去動作における各部の電位をそれぞれ示す。
【図１３】 従来の不揮発性半導体記憶装置に対する書込動作，消去動作および読出動作における各電位レベルを示す図である。
【図１４】 従来の不揮発性半導体記憶装置のプログラム動作におけるメモリセルトランジスタのしきい値分布を示す図である。
【図１５】 従来の不揮発性半導体記憶装置の要部回路図である。
【図１６】 従来の不揮発性半導体記憶装置のベリファイ電圧発生回路５００を含む要部回路図である。
【図１７】 従来の不揮発性半導体記憶装置のセンスアンプの動作を説明するための動作説明図である。
【図１８】 センスアンプ動作の電源電圧依存性を説明するための動作説明図であり、（ａ）は電源電圧Ｖｃｃが典型値である場合の、（ｂ）は電源電圧Ｖｃｃが典型値よりも小さい場合の動作をそれぞれ示す。
【符号の説明】
１００ ベリファイ電圧発生回路、１０２ アドレスバッファ、１０４ メモリセルアレイ、１０６ Ｘデコーダ、１０８ Ｙデコーダ、１１０ 高電圧発生回路、１１２ 負電圧発生回路、１１４ セレクトゲートデコーダ、１１６，１１８ ソースデコーダ、１２０ ウェル電位駆動回路、１２２ 書込／消去制御回路、１２４ データ入出力バッファ、１２６ データドライバ、１２８ センスアンプ、１３０ 書込回路、２００ ベリファイ電位発生回路、１０００ 不揮発性半導体記憶装置。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、不揮発性メモリセルに書込まれたデータの確認動作を行なう回路構成に関する。より特定的には、電源電位が変動した場合も、不揮発性メモリ素子への書込データの確認動作を安定に行なうことができ、信頼性の高い読出／書込動作が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、従来外部記憶装置として用いられていた磁気ディスク装置の置き換え等を行なうことをその１つの目的として、開発が進められている。特に携帯型コンピュータにおいて、従来の外部記憶装置であるハードディスク装置やフロッピーディスク装置を置き換えるための要請が強い。
【０００３】
上記の場合、特に、低コスト、低電圧・低消費電力、高速書換え、高信頼性等の要求に応える必要がある。
【０００４】
図１２は、従来の不揮発性半導体記憶装置のメモリセルを構成するフローティングゲート型トランジスタの構成と、それに対する書込および消去動作における各部の電位を説明するための模式断面図である、（ａ）は書込動作の場合を、（ｂ）は消去動作の場合をそれぞれ示している。
【０００５】
図１２を参照して、メモリセルトランジスタは、たとえば、ｐ型半導体基板５００表面に形成されるｎ型ドレイン領域５０２およびｎ型ソース領域５０４と、上記ドレイン領域５０２およびソース領域５０４との間のチャネル領域上に薄いトンネル酸化膜（たとえば、膜厚＝１０ｎｍ）を介して形成されるフローティングゲート５０６と、フローティングゲート５０６上に、絶縁膜を介して積層される制御ゲート５０８とを含む。
【０００６】
ドレイン領域５０２には、ビット線ＢＬが接続され、ソース領域５０４は、ソース線ＳＬ（図示せず）を介して、選択的に所定の電位が供給され、あるいはフローティング状態とされる構成となっている。
【０００７】
ソースドレイン間の導伝度（コンダクタンス）は、制御ゲートに印加される電位に応じて変化する。上記のような構成においては、制御ゲートに印加される電位が正方向に増加するほどチャネルコンダクタンスが増加する。すなわちドレインソース間に所定の電圧が印加された状態で、制御ゲートの電位を増加させると、ソースドレイン間に流れる電流Ｉｄｓも増加することになる。
【０００８】
ここで、制御ゲートの電位を増加させることにより、ソースドレイン間に電流Ｉｄｓが流れ始める制御ゲート電位をセルしきい値と呼ぶ。
【０００９】
このセルしきい値は、フローティングゲート５０６が電気的に中性な状態から、フローティングゲート５０６に電子が蓄積されるにつれて増加する。
【００１０】
言い換えると、フローティングゲート５０６に電子が蓄積されるほど、より高い電圧を制御ゲートに印加しなければ、ソースドレイン間に電流が流れないことになる。
【００１１】
フローティングゲートは、文字通り外部から絶縁膜により電気的に遮断されているので、この蓄積された電子により、情報が不揮発的に記憶される構成となっている。したがって、メモリセルにデータが書込まれている状態において、ソースドレイン間に所定の電位差、たとえば１Ｖを印加し、制御ゲート５０８には一定の電位、たとえば３Ｖを与えたときに、ソースドレイン間に電流が流れるか否かによって、このメモリセルに書込まれているデータを判別することになる。
【００１２】
図１３は、上記メモリセルへデータを書込む場合、データを消去する場合およびデータの読出しを行なう場合のそれぞれにおいて、ビット線ＢＬ、制御ゲート５０８、ソース線ＳＬおよび基板５００にそれぞれ印加する電位の一例を示す図である。
【００１３】
図１２（ａ）および図１３を参照して、以下書込動作および消去動作について簡単に説明する。
【００１４】
［書込動作］
メモリセルへのデータの書込みは、フローティングゲート５０６から蓄積されている電子を引抜くことにより行なう。
【００１５】
つまり、データの読出時において、制御ゲート５０８には電源電圧Ｖｃｃが印加されるものとすると、書込状態のセルしきい値を０Ｖ以上電源電圧Ｖｃｃ以下となるように設定する。
【００１６】
一般に、非選択状態のメモリセルの制御ゲート５０８の電位レベルは、０Ｖに保持され、選択状態のメモリセルの制御ゲート５０８は電源電圧Ｖｃｃに保持される。したがって、上記のようにセルしきい値を設定すると、選択状態となったメモリセルにデータが書込まれている場合は、そのメモリセルを構成するフローティングゲート型トランジスタには、ソースドレイン間に電流が流れることになる。
【００１７】
データの書込みにおいては、一例として、ビット線に５Ｖの電位を、制御ゲートに−８Ｖの電位を、基板に０Ｖの電位を与え、ソース線ＳＬはフローティング状態とする。
【００１８】
このように、電位を設定すると、フローティングゲート５０６からドレイン領域５０２に電子の引抜きが行なわれる。すなわち、セルしきい値が低下していくことになる。
【００１９】
［消去動作］
次に、図１２（ｂ）と図１３とを参照して、消去動作について説明する。
【００２０】
消去動作においては、一例として、ビット線ＢＬはフローティング状態に、制御ゲート５０８の電位は１０Ｖに、ソース線ＳＬの電位は−８Ｖに、基板５００の電位は−８Ｖに設定される。
【００２１】
この場合は、正側にバイアスされている制御ゲート５０８に向かって、基板５００側、すなわちチャネル領域からフローティングゲート５０６に対して電子の注入が行なわれる。
【００２２】
つまり、フローティングゲート５０６に電子が蓄積されることとなり、セルしきい値が上昇する。
【００２３】
したがって、上述したとおり、読出動作において、ビット線ＢＬの電位を１Ｖに、制御ゲート５０８の電位を３Ｖに、ソース線ＳＬおよび基板５００の電位レベルを０Ｖとすると、消去されたメモリセルが選択された場合は、ソースドレイン間には電流が流れないこととなる。
【００２４】
以上説明したとおり、フローティングゲート５０６への電子の注入または引抜きにより、セルしきい値を変化させることが可能で、読出動作においては選択されたメモリセルに電流が流れるか否かを検知することで、記憶されているデータを読出すことが可能となる。
【００２５】
［メモリセルへのプログラム動作］
実際のメモリセルへのデータの書込みは、一般に以下に述べるような手順で行なわれる。
【００２６】
すなわち、まずデータの書込みを行なうメモリセルのブロックに含まれる全ビットのメモリセルを消去状態、すなわちセルしきい値が高い状態に揃える。
【００２７】
続いて、図１２および図１３において説明したような書込動作をパルス的に行なうことで、データの書込まれるべきメモリセルトランジスタのフローティングゲートから徐々に電子に引抜きを行なう。つまり、パルス的に電子の引抜きを行なった後、当該書込みが行なわれるメモリセルトランジスタのしきい値の検証（以下、プログラムベリファイと呼ぶ。）を行ない、しきい値が所定の値となっているかの確認を行なう。
【００２８】
以下、上記書込および検証を繰返して、徐々にセルトランジスタのしきい値を減少させ、書込みを行なうブロック中で最もセルしきい値の変化が遅いメモリセルのセルしきい値が設定値に到達した時点で書込動作を終了する。
【００２９】
以上説明した手順は、メモリセルへのデータの書込手順の一例であるが、後に説明するように、信頼性の高いデータ書込動作を保証するためには、上述したメモリセルしきい値の検証動作を行なうことが不可欠である。
【００３０】
メモリセルへのデータ書込におけるセルしきい値の変化を図１４に示す。
図１４は、横軸にセルしきい値（以下、Ｖｔｈで表わす）を取り、縦軸に、横軸に対応するセルしきい値を有するメモリセルの数（以下、ビット数と呼ぶ）を取って図示したものである。
【００３１】
まず、データの書込みが行なわれるブロック中のメモリセルに対して消去動作を行ない、そのしきい値分布が図１４中Ｄ１で表すようになったものとする。
【００３２】
この場合、やはりブロック中のすべてのメモリセルについて消去状態となっているか否かを検証するために、ワード線に所定の電位、すなわち消去ベリファイ時のワード線電位を印加することで、当該ブロック中に電流の流れるメモリセルが存在しないことの確認動作と消去動作の反復が行なわれる。
【００３３】
続いて、パルス的に書込動作が繰返され、プログラム状態においては、ブロック中のセルしきい値の分布が図１４中Ｄ２で表わされる分布になったものとする。
【００３４】
この場合、上述のとおりワード線に所定の電位、すなわちプログラムベリファイ時のワード線電位（以下、ＶＰＶＲＦＹで表わす）を印加し、書込みが行なわれたメモリセルについて、電流が流れないことの検証が行なわれる。
【００３５】
データ書込動作（プログラム動作）においては、後に述べるように、ワード線に電位ＶＰＶＲＦＹを印加して行なうベリファイ動作に高い精度が要求される。
【００３６】
すなわち、上記プログラムベリファイにおいて、セルしきい値の変化が設定値以下となり、たとえば図１４に示した分布Ｄ３となった場合について考えてみる。
【００３７】
この場合、分布Ｄ３の裾においては、セルしきい値がマイナスの値となっているセル（過剰書込セル）が存在する。
【００３８】
このような過剰書込セルの存在は、フラッシュメモリ等の不揮発性半導体記憶装置においては、その動作に対する致命的な欠陥となる。
【００３９】
つまり、ビット線上のあるメモリセルのデータを読出す際に、同一ビット線上に過剰書込みのセルが存在すると、消去状態、すなわちオフ状態のセルを、オン状態であると誤って判断してしまう。
【００４０】
これは、非選択状態、すなわち制御ゲート電位が０Ｖである過剰書込セルを通って電流が流れてしまうため、選択状態のメモリセルが消去状態、すなわちオフ状態であっても、外部からはオン状態と判断されてしまうためである。
【００４１】
図１５は、従来のフラッシュメモリにおいて、メモリセルトランジスタＱＣ１，ＱＣ２と、ビット線ＢＬを介して接続されたセンスアンプ６００の構成を示す概略ブロック図である。
【００４２】
すなわち、以下の説明では簡単のために、１つのビット線ＢＬに対して、メモリセルトランジスタが２つ接続されている場合について説明することにする。
【００４３】
メモリセルトランジスタＱＣ１およびＱＣ２は、いずれもドレインがビット線ＢＬに接続し、ソースは接地電位と結合しているものとする。
【００４４】
メモリセルトランジスタＱＣ１の制御ゲートＣＧ１は、ワード線ＷＬ１と接続している。メモリセルトランジスタＱＣ２の制御ゲートＣＧ２は、ワード線ＷＬ２と接続している。
【００４５】
ビット線ＢＬは、列選択信号Ｙ１に応じて導通／非導通状態となるトランジスタＱ２３を介して、センスアンプ６００と接続している。
【００４６】
センスアンプ６００は、基本的な構成は、ビット線ＢＬに定電流を供給する電流源として動作するｐチャネルＭＯＳトランジスタＱ２８と、ｐチャネルＭＯＳトランジスタＱ２８のドレインノード（以下ノードＡと呼ぶ）の電位レベルを入力として受け、読出データＲＤを出力する反転回路６０６とを含む。
【００４７】
ｐチャネルＭＯＳトランジスタＱ２８のソースは電源電位Ｖｃｃと、ゲートは接地電位Ｖｓｓとそれぞれ接続している。
【００４８】
センスアンプ６００は、さらに、電流源として動作し、ソースが電源電位Ｖｃｃと、ゲートが接地電位Ｖｓｓと接続するｐチャネルＭＯＳトランジスタＱ２９と、トランジスタＱ２９のドレインと接地電位Ｖｓｓとの間に接続されるｎチャネルＭＯＳトランジスタＱ２６と、ドレインがノードＡと、ソースがｎチャネルＭＯＳトランジスタＱ２６のゲートおよびｎチャネルＭＯＳトランジスタＱ２３のドレインと、ゲートがｎチャネルＭＯＳトランジスタＱ２６のドレインと接続するｎチャネルＭＯＳトランジスタＱ２５と、ドレインが電源電位Ｖｃｃと、ソースがｎチャネルＭＯＳトランジスタＱ２６のゲートと、ゲートがｎチャネルＭＯＳトランジスタＱ２５のゲートと接続するｎチャネルＭＯＳトランジスタＱ２７とを含む。
【００４９】
以下、ｎチャネルＭＯＳトランジスタＱ２５とｎチャネルＭＯＳトランジスタＱ２３との接続点をノードＢと呼ぶことにする。
【００５０】
次に、センスアンプ６００の動作を簡単に説明する。ノードＢの電位レベルが低下すると、トランジスタＱ２６がオフ状態となる。これにより、トランジスタＱ２５の電位が上昇し、トランジスタＱ２５の導伝度が上昇するので、トランジスタＱ２８による電圧降下のためノードＡの電位が低下し、反転回路６０６の出力は“Ｈ”レベルとなる。逆に、ノードＢの電位レベルが高い場合は、トランジスタＴ１がオン状態となる。これにより、トランジスタＱ２５のゲート電位が低下し、トランジスタＱ２５はオフ状態となる。したがって、ノードＡの電位レベルが上昇し、反転回路６０６の出力は“Ｌ”レベルとなる。
【００５１】
すなわち、ノードＢの電位レベルに応じて、反転回路６０６から読出データＲＤが出力される構成となっている。
【００５２】
以下では、メモリセルが過剰書込み状態となっている場合の不都合を説明するために、メモリセルトランジスタＱＣ１は、消去状態、すなわちセルしきい値が高い状態であり、セルトランジスタＱＣ２は過剰書込状態、すなわちセルしきい値が負の状態となっているものとする。
【００５３】
以上のような状態において、メモリセルトランジスタＱＣ１が選択状態とされ、ワード線ＷＬ１の電位レベルが読出時の電位レベル（一般に電源電位Ｖｃｃ）とされ、メモリセルトランジスタＱＣ２は非選択状態であって、ワード線ＷＬ２の電位レベルは０Ｖであるものとする。
【００５４】
トランジスタＱ２３が列選択信号Ｙ１により導通状態となった場合に、本来メモリセルトランジスタＱＣ１は消去状態であって、オフ状態のため、ノードＢの電位レベルは“Ｈ”レベルとなって、センスアンプ６０４からの読出データＲＤは“Ｌ”レベルとなるはずである。
【００５５】
しかしながら、非選択状態であるメモリセルトランジスタＱＣ２が過剰書込状態であって、ワード線ＷＬ２の電位レベルが０Ｖである場合も電流が流れる状態となっているため、ノードＢの電位レベルが低下する。これに応じて、ノードＡの電位レベルも“Ｌ”レベルとなるため、読出データＲＤは“Ｈ”レベルとなる。
【００５６】
すなわち、本来読出データＲＤとして“Ｌ”レベルが出力されるべきところ、誤って“Ｈ”レベルが出力されることになる。
【００５７】
したがって、一連のプログラム動作においては、プログラムベリファイを正確に行なうことにより、上記過剰書込状態のメモリセルが発生しないようにすることが必要となる。
【００５８】
【発明が解決しようとする課題】
一方で、低電圧動作・低消費電力動作が要求されることにより、読出時のワード線電位、すなわち電源電位レベルＶｃｃが低下するため、書込状態となっているメモリセルのセルしきい値は、上記過剰書込みを防止するために、０Ｖ以上であることが必要なだけでなく、読出時のワード線電位に対しても十分なマージンを持っていることが必要となる。
【００５９】
すなわち、図１４に示したように、プログラムベリファイを行なう際のワード線電位ＶＰＶＲＦＹと読出時のワード線電位Ｖｃｃとは誤動作が生じない程度に十分なマージンを持っていることが必要とされる。
【００６０】
一般に、プログラムベリファイ時にワード線に与えられる電位、すなわち制御ゲートに与えれる電位ＶＰＶＲＦＹは、読出時のワード線電位Ｖｃｃよりも低いことが必要であるため、不揮発性半導体記憶装置内の内部降圧回路により発生される。この電位ＶＰＶＲＦＹは、一般には外部電源電位Ｖｃｃの変動に対して一定値を有するように内部降圧回路が設計される。
【００６１】
図１６は、従来の基準電位発生回路５００と、センスアンプ６００と、メモリセルアレイ中の要部を示す概略ブロック図である。
【００６２】
図１６においては、簡単のためにメモリセルトランジスタＱ２１のみにかかわる部分についてのみ図示することにする。
【００６３】
図１６においては、ビット線は以下に述べるような階層的な構成を有している。
【００６４】
主ビット線ＢＬは、２ビットの制御信号Ｙ１およびＹ２によりそれぞれゲート電位が制御される列選択ｎチャネルＭＯＳトランジスタＱ２３およびＱ２４を介して、センスアンプ６００と接続している。
【００６５】
一方、主ビット線ＢＬは、ゲート電位が信号ＳＧにより制御される選択ゲートトランジスタＱ２２を介して、メモリセルトランジスタＱ２１のドレインと接続している。メモリセルトランジスタＱ２１のソース電位は、ソース線ＳＬにより所定の電位に設定される。
【００６６】
メモリセルトランジスタＱ２１の制御ゲートは、ワード線ＷＬと接続し、このワード線ＷＬの電位レベルは、ベリファイ電圧発生回路５００から発生するベリファイ電位ＶＰＶＲＦＹを受けるワード線ドライバ回路５２０により駆動される。すなわち、以上の構成は、メモリセルトランジスタＱ２１に所定のデータが書込まれた後に、メモリセルトランジスタＱ２１中に書込まれたデータの確認動作（ベリファイ動作）を行なう場合の主要な構成部分のみを示していることになる。
【００６７】
ベリファイ動作においては、列選択ゲートＱ２３およびＱ２４は導通状態となり、選択ゲートＱ２２も導通状態となっている。
【００６８】
この状態では、ワード線ドライバ回路５２０は、ワード線ＷＬの電位レベルを、ベリファイ電圧発生回路５００から出力される電位ＶＰＶＲＦＹに設定する。
【００６９】
ソース線ＳＬの電位レベルは、０Ｖとなっており、センスアンプ６００は、メモリセルトランジスタＱ２１に電流が流れるか否かを検知することで、メモリセルＱ２１中に記録されているデータの検証動作を行なう。
【００７０】
ここで、ベリファイ電圧発生回路５００は、一定の基準電位ＶＲＥＦを受けるフィードバック型差動増幅器２０で構成されているため、その出力される電位ＶＰＶＲＦＹは電源電圧依存性を持たない。
【００７１】
ベリファイ電位ＶＰＶＲＦＹが電源電圧Ｖｃｃ依存性を有さないことは以下のような問題を生じる。
【００７２】
図１７は、電源電位Ｖｃｃが変動した場合のプログラムベリファイ動作時におけるセンスアンプ６００の動作を説明するための動作説明図である。
【００７３】
ここで、図１７の横軸は、メモリセルトランジスタのソースおよびドレイン間の電圧ないしセンスアンプ６００中の定電流源トランジスタＱ２８のソースドレイン間電圧を示し、縦軸は、メモリセルトランジスタを流れる電流ないし電流源トランジスタＱ２８を流れる電流を示している。
【００７４】
ここで、上述のとおり、プログラムベリファイ時におけるメモリセルトランジスタの制御ゲートに印加される電位ＶＰＶＲＦＹは、外部電源電位Ｖｃｃが変動した場合も一定値が保持されるため、メモリセルトランジスタを流れる電流のソース・ドレイン間電圧依存性は、外部電源電圧Ｖｃｃが変化しても変化しない。
【００７５】
これに対して、電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８の供給する電流は、電源電位Ｖｃｃの変動に応じて変化する。
【００７６】
図１７中ＩCS2 で表わした曲線は、電源電位Ｖｃｃが典型的な値である場合の電流源トランジスタＱ２８の供給電流のソース・ドレイン間電圧依存性を示す。一方、曲線ＩCS1 は、電源電位Ｖｃｃが規格値の最大である場合の電流源ｐチャネルＭＯＳトランジスタＱ２８のドレイン電流のソース・ドレイン間電圧依存性を示す。
【００７７】
さらに、曲線ＩCS3 は、電源電圧Ｖｃｃが規格値の最小である場合の電流源ｐチャネルＭＯＳトランジスタＱ２８のドレイン電流のソース・ドレイン間電圧依存性を示す。
【００７８】
図１７中において、これら曲線ＩCS1 〜ＩCS3 と、メモリセルトランジスタのセル電流特性を示す曲線との交点が、メモリセルトランジスタに一定のベリファイ電位ＶＰＶＲＦＹを印加した場合の図１５中のセンスアンプ６００のノードＡの電位レベルを示す。
【００７９】
たとえば電源電位Ｖｃｃが最大値である場合の交点の電位Ａ′は、電源電位Ｖｃｃが典型値である場合の交点Ａの電位レベルよりも上昇している。
【００８０】
つまり、電源電位Ｖｃｃが規格値の最大である場合は、センスアンプ６００中の反転回路６０６の反転しきい値が上昇することを意味する。
【００８１】
このことは、言い換えると反転回路６０６の出力レベルが反転する時点で、メモリセルトランジスタを流れる電流値は、電源電位Ｖｃｃが典型値である場合に比べて最大値である場合の方が、より大きな値となることが必要なことを意味する。
【００８２】
つまり、電源電位Ｖｃｃが規格値の最大である場合に、プログラムベリファイを行なうときは、メモリセルの制御ゲートに電位ＶＰＶＲＦＹが印加された際のセル電流値を増加させる必要がある。このことは、よりセルしきい値を低下させる必要があることを意味し、書込動作およびプログラムベリファイ動作の反復により、よりセルしきい値の低い側まで書込動作が行なわれることになる。
【００８３】
これに対して、電源電位Ｖｃｃが規格値の最小である場合に、プログラムベリファイを行なうときは、センスアンプ６００からの読出データＲＤが反転するためにはメモリセルを流れる電流値は電源電位Ｖｃｃが典型値である場合よりも小さくてよい。言い換えると、上記電源電位Ｖｃｃが最大値である場合ほどセルしきい値を低下させなくても、センスアンプ６００からの読出データは反転することになる。したがって、この場合に書込動作およびプログラムベリファイ動作を反復すると、より高いセルしきい値において、書込動作が完了したものと判定されることになる。
【００８４】
以上説明した電源電位Ｖｃｃと、データ書込およびプログラムベリファイ動作との関係を、メモリセルトランジスタのチャネルコンダクタンスｇC の観点から説明することも可能である。
【００８５】
図１８は、コントロールゲートに印加される電位ＶCGとチャネルコンダクタンスｇC との関係を消去状態および書込状態について比較したグラフであり、（ａ）は、電源電位Ｖｃｃが典型値である場合に書込みおよびプログラムベリファイ動作を行なった場合の関係を、（ｂ）は、電源電位Ｖｃｃが規格値の最小値である場合に書込みおよびプログラムベリファイ動作を行なった場合の関係をそれぞれ示す。
【００８６】
まず図１８（ａ）を参照して、消去状態においては、メモリセルトランジスタのしきい値電圧はＶｔｈｅであって、コントロールゲートにこのしきい値Ｖｔｈｅ以上の電位が印加されるにつれて、メモリセルトランジスタのチャネルコンダクタンスｇC が増加していく。
【００８７】
この場合、電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８から供給される定電流に対して、メモリセルトランジスタのチャネルコンダクタンスが所定の値ｇt 以上となると、ノードＡの電位が十分低下してそのレベルが“Ｌ”レベルであると検知され、図１６に示した反転回路６０６の出力レベルが“Ｈ”レベルとなるものとする。
【００８８】
一方で、チャネルコンダクタンスｇC が所定のしきい値ｇt 以下である場合は、ノードＡの電位レベルが“Ｈ”レベルと検知され、反転回路６０６からの出力が“Ｌ”レベルとなるものとする。
【００８９】
この状態で、プログラムベリファイおよび書込動作を行なうと、メモリセルトランジスタのコントロールゲートに電位ＶＰＶＲＦＹを印加したときのチャネルコンダクタンスがちょうどｇt となるような曲線、すなわちしきい値電圧がＶｔｈｐであるような曲線にＶCG−ｇC 特性曲線が変化するまで書込動作が反復されることになる。
【００９０】
以上のようなプログラム動作が行なわれた後、メモリセルからのデータ読出時には、ワード線に電源電位Ｖｃｃの典型値が印加されるものとすると、この電位Ｖｃｃとしきい値Ｖｔｈｐとの差が読出時におけるセルしきい値のマージンとなる。
【００９１】
上述のとおり、このセルしきい値マージンが十分確保されないと読出時における誤動作の原因となる。
【００９２】
一方で、図１８（ｂ）を参照して、電源電位Ｖｃｃが規格値の最小値において、書込動作およびプログラムベリファイ動作を行なった場合について以下考えることにする。
【００９３】
この場合は、図１６に示した電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８から供給される電流値が減少するため、ノードＡの電位が“Ｌ”レベルであると判定されるためのチャネルコンダクタンスのしきい値ｇ′t は、図１８（ａ）の場合に比べて低下する。
【００９４】
したがって、消去状態におけるメモリセルトランジスタのしきい値電圧が図１８（ａ）の場合と同様のＶｔｈｅであるとしても、書込およびプログラムベリファイ動作が終了した時点でのしきい値電圧Ｖ′ｔｈｐは図１８（ａ）の場合とは異なったものとなる。
【００９５】
すなわち、しきい値のコンダクタンスｇ′t が減少しているため、ＶCG−ｇC 特性曲線は、消去状態における曲線から変化量が小さく、すなわちしきい値Ｖ′ｔｈｐが、しきい値Ｖｔｈｐの値まで減少しなくても、制御ゲート電位が電位ＶＰＶＲＦＹにおいて、ノードＡの電位が“Ｌ”レベルとなったものと検知される。
【００９６】
以上のようにして、書込およびプログラムベリファイ動作を行なってデータの書込みが終了した後、読出動作を行なうときには、外部電源電位が典型値に復帰しており、データ読出時において制御ゲートに印加される電源電位Ｖｃｃが図１８（ａ）の場合と同一となったとしても、この電位Ｖｃｃと書込状態におけるしきい値電圧Ｖ′ｔｈｐとの差は、図１８（ａ）の場合よりも小さくなる。すなわち、電源電位Ｖｃｃが典型値よりも小さい状態で書込およびプログラムベリファイ動作を行なったメモリセルに対しては、データ読出時において、セルしきい値のマージンが減少してしまう。
【００９７】
さらに、読出し時において、電源電位Ｖｃｃが規格値の最小値である場合は、セルしきい値のマージンは一層小さくなってしまう。
【００９８】
このことは、不揮発性半導体記憶装置にユーザがデータの書込みを行なった後、読出動作を行なう際に、誤動作する確率が上昇することを意味する。
【００９９】
本発明は、上記のような問題を解決するためになされたものであって、その目的は、外部電源電圧が変動した場合にも、読出時における十分なセルしきい値マージンを確保することが可能な不揮発性半導体記憶装置を提供することである。
【０１００】
【課題を解決するための手段】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行に対応して設けられる複数のワード線と、外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、各メモリセルは、第１および第２のノードならびにワード線に接続する制御ノードを有し、セルしきい値が、書込まれるデータに応じて不揮発的に変化し、メモリセルアレイの列に対応して設けられ、各々が少なくとも１つのメモリセルの第１のノードと接続するビット線と、第２の電位を供給する第２の内部電圧発生手段と、外部からのアドレス信号に応じて、ワード線とビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、複数のセンスアンプと、データ書込手段を制御し、対応するワード線に第２の電位を選択的に供給した場合のセンスアンプの出力に応じて、対応するメモリセルのセルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、各センスアンプは、第１の電位を受けて動作し、対応するメモリセルと、ビット線を介して接続し、ビット線を介して対応するメモリセルの第１のノードおよび第２のノード間を流れる電流を供給する電流供給手段と、ビット線と電流供給手段との接続ノードの電位を検知して、読出データを出力する電位検知手段とを含み、第２の内部電圧発生手段は、第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、第２の可変抵抗に所定の定電流を供給し、第２の可変抵抗に供給する定電流の電流値を変更するための第３の可変抵抗を含む定電流源と、第１および第２の入力ノードならびに出力ノードを有し、基準電位ノードと第１の入力ノードとが接続し、出力ノードと第２の入力ノードとが接続して、出力ノードに第２の電位を供給する差動増幅手段とを含み、第２の内部電圧発生手段は、第１の電位の値に応じて変化する電流供給手段の供給電流値によりビット線と電流供給手段との接続ノードの電位が変化しないように、第２の電位を変化させる。
【０１０５】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む。
【０１０６】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、スイッチ手段の各々は、書込制御手段からの制御信号に応じて開閉される。
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体間の接続ノードのそれぞれと一端との間に接続され、書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む。
【０１０７】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行に対応して設けられる複数のワード線と、外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、各メモリセルは、第１および第２のノードならびにワード線に接続する制御ノードを有し、セルしきい値が、書込まれるデータに応じて不揮発的に変化し、メモリセルアレイの列に対応して設けられ、各々が少なくとも１つのメモリセルの第１のノードと接続するビット線と、第２の電位を供給する第２の内部電圧発生手段と、外部からのアドレス信号に応じて、ワード線とビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、複数のセンスアンプと、データ書込手段を制御し、対応するワード線に第２の電位を選択的に供給した場合のセンスアンプの出力に応じて、対応するメモリセルのセルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、各センスアンプは、第１の電位を受けて動作し、対応するメモリセルと、ビット線を介して接続し、ビット線を介して対応するメモリセルの第１のノードおよび第２のノード間を流れる電流を供給する電流供給手段と、ビット線と電流供給手段との接続ノードの電位を検知して、読出データを出力する電位検知手段とを含み、第２の内部電圧発生手段は、第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、第１および第２の入力ノードならびに出力ノードとを有し、第１の入力ノードと基準電位ノードの接続する差動増幅手段と、出力ノードと第２の入力ノードとの間に、出力ノードから第２の入力ノードへ向かう方向を順方向としてダイオード接続されるＭＯＳトランジスタと、ＭＯＳトランジスタから順方向に流れる定電流を受け、ＭＯＳトランジスタから受ける定電流の電流値を変更するための第３の可変抵抗を含む定電流源とを含み、第２の内部電圧発生手段は、第１の電位の値に応じて変化する電流供給手段の供給電流値によりビット線と電流供給手段との接続ノードの電位が変化しないように、第２の電位を変化させる。
【０１０８】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む。
【０１０９】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、スイッチ手段の各々は、書込制御手段からの制御信号に応じて開閉される。
【０１１０】
好ましくは、第１および第２の可変抵抗の各々は、一端と他端との間に直列に接続される複数の抵抗体と、複数の抵抗体の接続ノードのそれぞれと、一端との間に接続され、書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む。
【０１１１】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【０１１２】
図１を参照して不揮発性半導体記憶装置１０００は、外部からのアドレス信号Ａ０〜Ａｉを受けて、対応する内部行アドレス信号Ａｘと対応する内部列アドレス信号Ａｙとを出力するアドレスバッファ１０２と、メモリセルが行列状に配置されるメモリセルアレイ１０４と、アドレスバッファ１０２からの内部行アドレス信号Ａｘを受けて、対応するメモリセルアレイ１０４の行（ワード線）を選択するＸデコーダ１０６と、アドレスバッファ１０２からの内部列アドレス信号Ａｉを受けて、メモリセルアレイ１０４の対応する列を選択するＹデコーダ１０８とを含む。
【０１１３】
ここで、メモリセルアレイ１０４は、２つのメモリセルアレイブロックＢＬＫ０およびＢＬＫ１を含む。図１に示した例では、簡単のために、１つのメモリセルアレイブロックＢＬＫ０またはＢＬＫ１は、各々４つのメモリセルトランジスタを含み、メモリセルアレイブロックＢＬＫ０は、副ビット線ＳＢＬ１に各々ドレインが接続するメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂと、副ビット線ＳＢＬ２に各々ドレインが接続するメモリセルトランジスタＭＣ２ａおよびＭＣ２ｂと、主ビット線ＢＬ１と副ビット線ＳＢＬ１との接続を開閉する選択ゲートＳＧ１と、主ビット線ＢＬ２と副ビット線ＳＢＬ２との接続を開閉する選択ゲートＳＧ２とを含む。
【０１１４】
メモリセルトランジスタＭＣ１ａおよびＭＣ２ａの制御ゲートは、ともにワード線ＷＬ１に接続し、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂの制御ゲートはワード線ＷＬ２に接続している。
【０１１５】
メモリセルアレイブロックＢＬＫ１も、同様に、副ビット線ＳＢＬ３と各々ドレインが接続するメモリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビット線ＳＢＬ４と各々ドレインが接続するメモリセルトランジスタＭＣ４ａおよびＭＣ４ｂとを含む。
【０１１６】
メモリセルアレイブロックＢＬＫ１は、さらに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４とを含む。
【０１１７】
メモリセルトランジスタＭＣ３ａとＭＣ４ａの制御ゲートはワード線ＷＬ３に接続し、メモリセルトランジスタＭＣ３ｂとＭＣ４ｂの制御ゲートは、ワード線ＷＬ４に接続してものとする。
【０１１８】
Ｘデコーダ１０６は、アドレスバッファ１０２から与えられる内部行アドレス信号Ａｘに応じて、対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択する。
【０１１９】
不揮発性半導体記憶装置１０００は、さらに、外部電源電圧を受けて、メモリセルへのデータ書込あるいは消去動作に必要な高電圧を発生する高電圧発生回路１１０と、外部電源電圧Ｖｃｃを受けて、メモリセルアレイへの書込みあるいは消去動作において必要な負電圧を発生する負電圧発生回路１１２と、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、対応する選択ゲートＳＧ１〜ＳＧ４のゲート電位を制御し、選択的に副ビット線と主ビット線とを接続するセレクトゲートデコーダ１１４と、負電圧発生回路１１２の出力を受けて、メモリセルトランジスタの形成される半導体基板表面のウェル電位を制御するウェル電位駆動回路１２０とを含む。
【０１２０】
Ｘデコーダ１０６は、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、書込動作においては、選択されたワード線に所定の負電圧を、消去動作においては、選択されたワード線に高電圧を供給する。
【０１２１】
不揮発性半導体記憶装置１０００は、さらに、メモリセルへの書込動作および消去動作を制御する書込／消去制御回路１２２と、外部からのデータを受けて内部回路に、あるいはメモリセルから読出されたデータを受けて外部に出力するデータ入出力バッファ１２４と、データ入出力バッファ１２４に入力された書込データを受けて、対応するビット線電位を駆動するデータドライバ１２６と、データ読出時において、ビット線ＢＬ１またはＢＬ２を介して、選択されたメモリセルの記憶情報に応じて、対応する読出データを出力するセンスアンプ１２８と、データドライバ１２６からの書込データを受けて保持し、高電圧発生回路１１０からの高電圧を、対応するビット線に供給する書込回路１３０と、ベリファイ動作時にＸデコーダ１０６にベリファイ電位ＶＰＶＲＦＹを供給するベリファイ電圧発生回路１００とを含む。
【０１２２】
データドライバ１２６およびセンスアンプ１２８は、ビット線ＢＬ１に対しては列選択ゲートＳＬＧ１を介して、ビット線ＢＬ２に対しては列選択ゲートＳＬＧ２を介して接続し、選択ゲートＳＬＧ１およびＳＬＧ２のゲート電位は、Ｙデコーダ１０８により制御される。したがって、アドレスバッファ１０２からの内部列アドレス信号Ａｙに応じて、選択されたビット線とセンスアンプ１２８またはデータドライバ１２６とが接続される。
【０１２３】
上記の構成において、ビット線を主ビット線および副ビット線からなる階層構造としているのは以下の理由による。
【０１２４】
すなわち、１つのビット線ＢＬ１にメモリセルアレイブロックＢＬＫ０中のメモリセルトランジスタＭＣ１ａ，ＭＣ１ｂとメモリセルアレイブロックＢＬＫ１のメモリセルトランジスタＭＣ３ａ，ＭＣ３ｂとが同時に接続する構成となっている場合、たとえばメモリセルアレイブロックＢＬＫ０中のメモリセルに対してのみデータの書込を行なう場合にも、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのドレインにも高電圧が印加されてしまう。このため、隣のメモリセルアレイブロックＢＬＫ０へのデータ書込中に、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのフローティングゲート中の電荷量が変化し、最悪の場合、書込まれているデータが変化してしまうという問題がある。
【０１２５】
上記の問題の対策としては、データの書込を行なうメモリセルアレイブロックごとにビット線を別々にすればよい。すなわち、主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４の２層構造とし、主ビット線はすべてのメモリセルアレイブロックを結び、副ビット線ＳＢＬ１〜ＳＢＬ４によって、各メモリセルアレイブロック内でのメモリセルトランジスタを接続する。
【０１２６】
主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４との間には、選択ゲートＳＧ１〜ＳＧ４が存在し、書込動作においては、選択されていないメモリセルアレイブロックをこの選択ゲートにより主ビット線から電気的に切離す。
【０１２７】
このようにすることで、１つのメモリセルアレイブロックの書換中に他のメモリセルアレイブロックのメモリセルトランジスタに影響を与えることを防ぐことができる。
【０１２８】
ただし、以下の説明において明らかとなるように、本発明は上記のようにビット線を階層構造とした場合に限定されることなく、一般の不揮発性半導体記憶装置に適用することが可能である。
【０１２９】
次に、不揮発性半導体記憶装置１０００の動作について簡単に説明する。
［プログラム動作］
メモリセルに対して、データを書込む場合には、アドレスバッファ１０２に選択されるべきメモリセルのアドレスを指定するアドレス信号Ａ０〜Ａｉが与えられる。一方、データ入出力バッファ１２４には、書込まれるべきデータが与えられ、これに応じて、データドライバ１２６が対応するビット線の電位レベルを駆動する。書込回路１３０は、ビット線ＢＬ１を介して、データドライバ１２６から書込データを受取る。
【０１３０】
以下では、選択されたメモリセルがメモリセルアレイブロックＢＬＫ０中のＭＣ１ａとＭＣ１ｂであるものとする。まずメモリセルアレイブロックＢＬＫ０中のメモリセルアレイＭＣ１ａおよびＭＣ１ｂに対する消去動作が行なわれる。すなわち、書込／消去制御回路１２２に制御されて、副ビット線ＳＢＬ１はフローティング状態とされ、高電圧発生回路および負電圧発生回路はそれぞれ所定の高電圧および負電圧を発生する。これに応じて、ソースデコーダ１１６はソース線ＳＬ１を介してメモリセルアレイブロックＢＬＫ０中のメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂのソース電位を所定の負電位とする。一方、ウェル電位発生回路１２０も、メモリセルトランジスタのウェル電位をメモリセルトランジスタのソース電位と同一の負電位（たとえば、−８Ｖ）とする。
【０１３１】
一方Ｘデコーダ１０６も、書込／消去制御回路１２２に制御されて、高電圧発生回路１１０から出力される高電圧（たとえば、１０Ｖ）を、ワード線ＷＬ１およびＷＬ２に供給する。
【０１３２】
これにより、メモリセルトランジスタＭＣ１ａおよびＭＣ１ｂのフローティングゲートに基板側から電子が注入され、これらメモリセルトランジスタのしきい値が上昇する。
【０１３３】
以後書込回路１３０は、書込／消去制御回路１２２に制御されて、パルス的にビット線ＢＬ１の電位レベルを駆動する。すなわち、メモリセルＭＣ１ａに対してのみデータの書込を行なう場合は、ソースデコーダ１１６は、ソース線ＳＬ１をフローティング状態とする。ウェル電位駆動回路１２０は、書込／消去制御回路１２２に制御されて、ウェル電位を、たとえば０Ｖとする。Ｘデコーダ１０６は、書込／消去制御回路１２２に制御されて、負電圧発生回路１１２から与えられる負電位（たとえば、−８Ｖ）をワード線ＷＬ１に供給する。書込回路１３０も、書込／消去制御回路１２２に制御されて、ビット線ＢＬ１のレベルを高電圧発生回路１１０から出力される高電圧に基づいて、所定の高電位（たとえば、５Ｖ）とする。
【０１３４】
以上のような電位がパルス的にメモリセルトランジスタＭＣ１ａに印加されることで、フローティングゲートから電子の引抜きが行なわれ、メモリセルトランジスタＭＣ１ａのしきい値電圧が変化する。
【０１３５】
１回のパルス印加動作が終了すると、不揮発性半導体記憶装置１０００は、書込／消去制御回路１２２に制御されて、以下のようなプログラムベリファイ動作を行なう。すなわち、列選択ゲートＳＬＧ１が導通状態となって、センスアンプ１２８とビット線ＢＬ１とが接続される。メモリセルトランジスタＭＣ１ａのソースおよびウェル電位は、それぞれソースデコーダ１１６およびウェル電位駆動回路１２０により、ともに０Ｖの電位レベルに保持される。一方、Ｘデコーダ１０６は、ベリファイ電圧発生回路１００からの出力電位を受けて、この電位をワード線ＷＬ１に供給する。選択ゲートＳＧ１は、セレクトゲートデコーダ１１４により、導通状態となっているので、この状態でセンスアンプ１２８とメモリセルトランジスタＭＣ１ａのドレインとは主ビット線ＢＬ１、選択ゲートＳＧ１、副ビット線ＳＢＬ１を介して接続している。センスアンプ１２８からの読出データを受けて、書込／消去制御回路１２２は、メモリセルＭＣ１ａに書込まれているデータの確認を行なう。
【０１３６】
以上の動作により、メモリセルトランジスタＭＣ１ａに書込まれるべきデータの書込が完了していないと、書込／消去制御回路１２２が判断すると、再び、書込のためのパルス電位がメモリセルトランジスタＭＣ１ａに印加され、その後プログラムベリファイ動作が行なわれる。
【０１３７】
メモリセルトランジスタＭＣ１ａのしきい値電圧がワード線ＷＬ１の電位レベルがベリファイ電圧発生回路１００から供給される電位ＶＰＶＲＦＹの状態において、書込まれるべきデータに対応する値となるまで、書込パルスの印加とプログラムベリファイ動作が反復される。
【０１３８】
このようにして、選択されたメモリセルＭＣ１ａに対して、所定のデータが書込まれることになる。
【０１３９】
図２は、本発明の実施の形態１のベリファイ電圧発生回路１００の構成を示す概略ブロック図である。
【０１４０】
ベリファイ電圧発生回路１００は、基準電位発生回路１０と、基準電位発生回路１０から出力される基準電位Ｖａを一方の入力に受け、プログラムベリファイ電位ＶＰＶＲＦＹとを出力する差動増幅アンプ２０とを含む。差動増幅アンプ２０の出力ノードと第２の入力ノードとから接続され、負帰還がかかる構成となっている。
【０１４１】
基準電位発生回路１０は、外部電源電位Ｖｃｃと基準電位発生回路１０の出力ノードとの間に接続される可変抵抗Ｒ１と、基準電位発生回路１０の出力ノードと接地電位との間に接続される可変抵抗Ｒ２と、可変抵抗Ｒ２に所定の定電流を供給する定電流源３０とを含む。
【０１４２】
定電流源３０は、一端が電源電位Ｖｃｃと接続する可変抵抗Ｒ３と、ソースが電源電位Ｖｃｃと接続し、ゲートが可変抵抗Ｒ３の他端と接続するｐチャネルＭＯＳトランジスタＱ３と、ソースが可変抵抗Ｒ３の他端と接続し、ゲートがｐチャネルＭＯＳトランジスタＱ３のドレインと接続するｐチャネルＭＯＳトランジスタＱ４と、ゲートに電源電位Ｖｃｃを受け、ｐチャネルＭＯＳトランジスタＱ３のドレインと接地電位との間に接続されるｎチャネルＭＯＳトランジスタＱ１と、ドレインがｐチャネルＭＯＳトランジスタＱ４のドレインと、ソースが接地電位と接続し、ドレインおよびゲートが互いに接続されるｎチャネルＭＯＳトランジスタＱ２とを含む。
【０１４３】
定電流源回路３０は、さらに、ソースが接地電位と、ゲートがｎチャネルＭＯＳトランジスタＱ２のゲートと接続するｎチャネルＭＯＳトランジスタＱ５と、ソースが電源電位Ｖｃｃと、ドレインがｎチャネルＭＯＳトランジスタＱ５のドレインと接続し、そのゲートとドレインとが互いに接続されるｐチャネルＭＯＳトランジスタＱ６と、ソースが電源電位Ｖｃｃと、ドレインが可変抵抗Ｒ１およびＲ２の接続点と接続し、ゲートがｐチャネルＭＯＳトランジスタＱ６のゲートと接続するｐチャネルＭＯＳトランジスタＱ７とを含む。
【０１４４】
次に、ベリファイ電圧発生回路１００の動作について説明する。
可変抵抗Ｒ３の抵抗値を所定の値とすることで、ｐチャネルＭＯＳトランジスタＱ３をサブスレッショルド領域で動作させることが可能である。このとき、ｐチャネルＭＯＳトランジスタＱ３のソースとゲート間の電位差はｐチャネルＭＯＳトランジスタＱ３のしきい値電圧ＶＱ３ｔｈとなる。したがって、可変抵抗Ｒ３の両端に印加される電圧もこのしきい値電圧ＶＱ３ｔｈとなるため、この可変抵抗Ｒ３を流れる電流Ｉ３は以下の式で表わされる。
【０１４５】
Ｉ３＝ＶＱ３ｔｈ／Ｒ３ …（１）
したがって、トランジスタＱ４およびＱ２を流れる電流はこの電流値Ｉ３に固定される。
【０１４６】
ここで、トランジスタＱ２とトランジスタＱ５とはこの２つでカレントミラー回路を構成しているため、トランジスタＱ５に流れる電流、すなわちトランジスタＱ６に流れる電流もこの電流値Ｉ３に固定される。
【０１４７】
一方、トランジスタＱ６とトランジスタＱ７もこの２つでカレントミラー回路を構成しているため、トランジスタＱ７を流れる電流もこの電流値Ｉ３に固定される。
【０１４８】
したがって、可変抵抗Ｒ２には、このトランジスタＱ７から定電流Ｉ３が供給されることになる。
【０１４９】
ここで、可変抵抗Ｒ１を流れる電流値をＩ１で表わすことにすると、可変抵抗Ｒ１およびＲ２の接続点の電位、すなわち差動増幅器２０に供給される基準電位Ｖａと、電流Ｉ１およびＩ３との間には以下の関係が成り立つ。
【０１５０】
Ｖｃｃ＝Ｒ１・Ｉ１＋Ｒ２・（Ｉ１＋Ｉ３） …（２）
Ｖａ＝Ｒ２・（Ｉ１＋Ｉ３） …（３）
式（１），（２），（３）から、Ｉ１およびＩ３を消去して、基準電位ＶａをＲ１，Ｒ２，Ｒ３，ＶｃｃおよびＶＱ３ｔｈで表わすと以下のようになる。
【０１５１】
Ｖａ＝［Ｒ２・Ｖｃｃ＋Ｒ１・Ｒ２・ＶＱ３ｔｈ／Ｒ３］／（Ｒ１＋Ｒ２）…（４）
差動増幅器２０は、プラス入力ノードに上記基準電位Ｖａを受け、その出力ノードとマイナス入力ノードとが接続される構成となっている。したがって、差動増幅器２０は、利得１の増幅器として動作し、基準電位Ｖａをもとに、十分な電流駆動能力を持ったプログラムベリファイ電位ＶＰＶＲＦＹを出力する。
【０１５２】
すなわち、プログラムベリファイ電位ＶＰＶＲＦＹは、その動作領域において以下の式で表わされる。
【０１５３】
【０１５４】
プログラムベリファイ電位ＶＰＶＲＦＹは、動作領域においては、電源電位Ｖｃｃに対し、傾きｋ＝Ｒ２／（Ｒ１＋Ｒ２）であって、切片ａ＝Ｒ１・Ｒ２・ＶＱ３ｔｈ／［Ｒ３・（Ｒ１＋Ｒ２）］の一次関数で表わされる依存性を有する。
【０１５５】
図１８において説明したとおり、センスアンプが、対応するメモリセルからその記憶データの読出を行なう際は、この記憶データが“１”であるか“０”であるかを検出するときのメモリセルの導電度に対する検出しきい値ｇt が電源電位Ｖｃｃにより変化する。すなわち、電源電位Ｖｃｃが小さくなるにつれて、このメモリセル導電度に対する検出しきい値も減少する。
【０１５６】
したがって、電源電位Ｖｃｃが減少した際は、プログラムベリファイ時にメモリセルトランジスタの制御ゲート、すなわちワード線に与えるベリファイ電位も低下させる必要がある。
【０１５７】
このことは、図１８（ｂ）において、プログラムベリファイ電位ＶＰＶＲＦＹを減少させることで、書込状態におけるメモリセルトランジスタのしきい値Ｖ′ｔｈｐを減少させ、読出時におけるセルしきい値マージンを増大させることに対応する。
【０１５８】
つまり、図３に示したプログラムベリファイ電位ＶＰＶＲＦＹの電源電位Ｖｃｃに対する依存性が、このセンスアンプの検出しきい値変化に対応するように、抵抗値Ｒ１，Ｒ２，Ｒ３を選ぶことが可能である。
【０１５９】
図４は、このようにプログラムベリファイ電位ＶＰＶＲＦＹを、電源電位Ｖｃｃの変化に応じて、所定の依存性をもって変化させた場合に、図１５に示したセンスアンプ６００中の定電流源トランジスタｐチャネルＭＯＳトランジスタＱ８およびメモリセルトランジスタのソースドレイン間電圧とドレイン電流との関係を表わす図であって、図１７に対比される図である。
【０１６０】
図１７においては、プログラムベリファイ動作中に、メモリセルトランジスタの制御ゲートに印加されるプログラムベリファイ電位ＶＰＶＲＦＹが一定値であったため、電源電位Ｖｃｃの変化により定電流源トランジスタｐチャネルＭＯＳトランジスタＱ８の電流供給能力が変化すると、それに応じて、メモリセルトランジスタを流れる電流と、電流源トランジスタＱ２８を流れる電流とが釣合う点が、図１７のグラフ中において次段のインバータの論理しきい値とは無関係に移動した。すなわち、外部電源電位Ｖｃｃの変化に応じて、図１５中のセンスアンプ６０４中のノードＡの電極レベルが変化してしまい、センスアンプの検出感度（検出しきい値）が変化した。
【０１６１】
これに対して、図４に示した本願発明の実施の形態１のプログラムベリファイ電圧発生回路１００では、電源電圧Ｖｃｃの減少に伴って、所定の依存性を有してプログラムベリファイ電位ＶＰＶＲＦＹも減少する。
【０１６２】
このため、電源電位Ｖｃｃが変化することで、図１５に示したセンスアンプ６００中の電流源トランジスタｐチャネルＭＯＳトランジスタＱ２８の電流供給能力が変化した場合でも、メモリセルトランジスタを流れ得る電流値も同時に変化するため、電源電圧Ｖｃｃが変化した場合でも、センスアンプ６００の検出感度（検出しきい値）は変化することがない。
【０１６３】
図５は、図２に示した可変抵抗Ｒ１の構成の一例を示す図である。
すなわち、可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと、基準電位Ｖａを供給するノードＢとの間に直列に接続された抵抗体Ｒ１１，Ｒ１２，…，Ｒ１ｎ−１，Ｒ１ｎを含む。
【０１６４】
可変抵抗Ｒ１は、さらに、各抵抗体Ｒ１１〜Ｒ１ｎと並列に接続するヒューズ素子Ｆ１〜Ｆｎを含む。
【０１６５】
ヒューズ素子Ｆ１〜Ｆｎを、所定の値となるように切断することで、可変抵抗Ｒ１の抵抗値を所望の値に設定することが可能である。
【０１６６】
可変抵抗Ｒ２およびＲ３についても、全く同様の構成とすることが可能である。
【０１６７】
図６は、可変抵抗Ｒ１の他の例を示す回路図である。
図６に示した可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと、基準電位Ｖａを供給するノードＢとの間に、直列に接続される抵抗体Ｒ１１〜Ｒ１ｎと、各抵抗体Ｒ１１〜Ｒ１ｎに並列に接続されるｎチャネルＭＯＳトランジスタＱ１〜Ｑｎを有する。
【０１６８】
ｎチャネルＭＯＳトランジスタＱ１〜Ｑｎは、それぞれ信号φ１〜φｎによって制御されて、開閉される構成となっている。
【０１６９】
ここで、信号φ１〜φｎは、図１に示した書込／消去制御回路１２２から出力され、ｎチャネルＭＯＳトランジスタＱ１〜Ｑｎをそれぞれ導通状態または非導通状態とすることで、所定の抵抗値に設定する。たとえば、予め設定された抵抗値となるように、書込／消去制御回路１２２中に、不揮発的に信号φ１〜φｎのそれぞれのレベルを記憶したメモリを有する構成とすることで、可変抵抗Ｒ１の値を設定することが可能である。
【０１７０】
可変抵抗Ｒ２およびＲ３についても同様な構成とすることが可能である。
図７は、図２に示した可変抵抗Ｒ１のさらに他の例を示す回路図である。
【０１７１】
図７に示した可変抵抗Ｒ１は、電源電位Ｖｃｃが供給されるノードＡと基準電位Ｖａを供給するノードＢとの間に直列に接続される抵抗体Ｒ１１〜Ｒ１ｎと、これら抵抗体Ｒ１１〜Ｒ１ｎとのそれぞれの接続点とノードＡとの間にソースおよびドレインがそれぞれ接続され、ゲート電位が制御信号φ１〜φｎにより制御されるｐチャネルＭＯＳトランジスタＱ１〜Ｑｎを含む。
【０１７２】
この場合も、図１に示した書込／消去制御回路１２２から出力される制御信号φ１〜φｎにより、ｐチャネルＭＯＳトランジスタＱ１〜Ｑｎの導通／非導通状態をそれぞれ制御することで、可変抵抗Ｒ１を所定の値に設定することが可能である。
【０１７３】
φ１〜φｎの電位レベルの制御については、図６の場合と同様に、書込／消去制御回路１２２中の不揮発性メモリの記憶データに応じて制御する構成とすることが可能である。
【０１７４】
可変抵抗Ｒ２およびＲ３についても全く同様の構成とすることが可能である。
図８は、図１に示したセンスアンプ１２８、Ｘデコーダ１０６、ベリファイ電圧発生回路１００およびメモリセルアレイ１０４の要部を示す概略ブロック図である。
【０１７５】
センスアンプ１２８の構成は、図１５に示したセンスアンプ６００の構成と同様であるので、同一部分には同一参照符号を付してその説明は省略する。
【０１７６】
図８に示した例では、センスアンプ１２８と主ビット線ＢＬとは、２ビットの信号Ｙ１およびＹ２により制御される列選択ゲートトランジスタＱ２３およびＱ２４を介して接続される構成となっている。
【０１７７】
以下では、説明を簡略化するために、メモリセル中には１つのメモリセルトランジスタＱ２１のみが含まれる構成となっているものとする。
【０１７８】
主ビット線ＢＬと副ビット線ＳＢＬとは選択ゲートトランジスタＱ２２を介して接続されている。トランジスタＱ２２のゲート電位はセグメントゲートデコーダ１１４からの信号ＳＧにより制御され、この副ビット線ＳＢＬに接続するメモリセルが選択された場合に導通状態となる。
【０１７９】
メモリセルトランジスタＱ２１のドレインは、副ビット線ＳＢＬを介して選択ゲートトランジスタＱ２２と接続している。メモリセルトランジスタＱ２１のソースは、ソース線ＳＬにより、選択的に所定の電位が供給される。
【０１８０】
メモリセルトランジスタＱ２１の制御ゲートは、ワード線ＷＬと接続し、ワード線ＷＬの電位レベルはＸデコーダ１０６により制御される。
【０１８１】
特に、プログラムベリファイ動作中は、ベリファイ電圧発生回路１００から供給されるプログラムベリファイ電位ＶＰＶＲＦＹが、Ｘデコーダ１０６により選択されたワード線ＷＬに供給される構成となっている。
【０１８２】
ベリファイ電圧発生回路１００の動作およびＸデコーダ１０６の選択動作は、図１中の書込／消去制御回路１２２により制御される。
【０１８３】
図１５において示した従来例と同様に、電流を供給するｐチャネルＭＯＳトランジスタＱ２８のドレインノード、すなわちノードＡの電位レベルに応じて、反転回路６０６が読出データＲＤを出力する。ワード線ＷＬに所定の電位レベルが印加された際に、メモリセルトランジスタＱ２１が導通状態となるか、非導通状態であるかに応じて、ノードＡの電位レベルが変化し、この電位レベル変化が読出データＲＤとして出力される。
【０１８４】
図９は、図８に示した回路の書込動作およびベリファイ動作における主要な信号の時間変化を示すタイミングチャートである。
【０１８５】
時刻ｔ１において、書込／消去制御回路１２２から出力されるプログラム電位印加信号が活性状態（電位レベルＶｃｃ）となって、Ｘデコーダ１０６は、これに応じて負電圧発生回路１１２から出力される負電位（たとえば、−８Ｖ）を選択されたワード線ＷＬに対して出力する。このとき、主ビット線ＢＬには、書込回路（カラムラッチ）から所定の電位（たとえば、５Ｖ）が供給されている。一方、ソース線ＳＬはフローティング状態に保持され、基板電位は０Ｖに保持されている。
【０１８６】
したがって、メモリセルトランジスタのフローティングゲートからビット線に対して電子が引抜かれ、選択されたメモリセルトランジスタのセルしきい値が低下する。時刻ｔ２において、プログラム電位印加信号が“Ｌ”レベル（接地電位ＧＮＤ）となって、Ｘデコーダ１０６は、ワード線ＷＬへの電圧印加を停止する。
【０１８７】
時刻ｔ３において、書込／消去制御回路１２２からのプログラムベリファイ電位印加信号が“Ｈ”レベルとなって、ベリファイ電位発生回路１００から所定のプログラムベリファイ電位ＶＰＶＲＦＹが出力される。一方、Ｘデコーダ１０６は、ベリファイ電位発生回路１００の出力電位を受けて、選択されたワード線ＷＬに対して出力する。
【０１８８】
このとき、選択されたメモリセルに対応するビット線ＢＬの列選択ゲートＱ２３およびＱ２４とともに導通状態となっており、センスアンプ１２８中の電流源トランジスタＱ２８からの電流が、メモリセルトランジスタＱ１のドレインに供給される。時刻ｔ１〜時刻ｔ２における書込動作において、メモリセルトランジスタＱ２１のセルしきい値が十分に低下し、プログラムベリファイ電位が制御ゲートに印加されているときのメモリセルトランジスタの導電度が十分大きくなっていれば、センスアンプ１２８中のノードＡの電位レベルが低下し、読出データＲＤとして“１”レベルが読出される。
【０１８９】
一方、時刻ｔ１〜時刻ｔ２における書込動作では、メモリセルトランジスタのしきい値変化が不十分で、メモリセルトランジスタＱ２１の制御ゲートにプログラムベリファイ電圧ＶＰＶＲＦＹが印加されている状態での導電度がしきい値以下である場合には、センスアンプ１２８中のノードＡの電位レベルが低下せず、読出データＲＤとして、“０”レベルが読出される。
【０１９０】
読出データとして“１”が読出された場合は、書込／消去制御回路１２２は、選択されたメモリセルに対する書込が終了したものと判断する。
【０１９１】
一方、読出データが“０”レベルである場合は、書込／消去制御回路１２２は、書込動作が終了していないものと判断し、再び選択されたメモリセルトランジスタＱ２１に対して、書込動作を行なうことになる。
【０１９２】
実施の形態１のベリファイ電位発生回路１００では、電源電圧Ｖｃｃの変化に応じて、プログラムベリファイ電位ＶＰＶＲＦＹを変化させる構成としているので、電源電圧Ｖｃｃの変動に応じて、センスアンプ１２８のメモリセルトランジスタの導電度に対する検出しきい値が変動した場合でも、読出データＲＤの検出レベルがそれに応じて変化する。したがって、たとえば、電源電位Ｖｃｃが低下した場合においても、メモリセルトランジスタＱ１のしきい値は読出動作時におけるワード線電位レベルに対して十分な読出マージンを持った値まで変化させることが可能である。
【０１９３】
なお上記の書込動作において、ワード線，ビット線，ソース線および基板に印加する電位の値やその組合せについては一例にすぎず、トランジスタの特性や読出回路や書込回路の回路構成に応じて変化するものである。
【０１９４】
たとえば、上記の実施例においては、メモリセルトランジスタのセルしきい値が０Ｖ以上ワード線の読出時の電位レベル以下の状態となった場合を、書込状態（“１”の記憶状態）としたが、この状態を消去状態（“０”の記憶状態）となるように回路構成を行なうことも可能で、この場合は、書込動作時におけるメモリセルトランジスタの各部の電位レベルの組合せと消去動作時の電位レベルの組合せとを入替えた構成とすることも可能である。
【０１９５】
［実施の形態２］
図１０は、本発明の実施の形態２のプログラムベリファイ電圧発生回路２００の構成を示す概略ブロック図である。
【０１９６】
プログラムベリファイ電位発生回路２００は、電源電位Ｖｃｃが供給されるノードと接地電位ＧＮＤが供給されるノードとの間に直列に接続される可変抵抗Ｒ１およびＲ２と、可変抵抗Ｒ１およびＲ２の接続点の電位Ｖａをプラス入力ノードに受ける差動増幅回路２０と、差動増幅回路２０の出力ノードとソースが、差動増幅回路２０のマイナス入力ノードとゲートおよびドレインが接続するｐチャネルＭＯＳトランジスタＱ１０と、ｐチャネルＭＯＳトランジスタＱ１０のドレインから、所定の定電流を引抜く定電流源回路２１０とを含む。
【０１９７】
差動増幅回路２０がベリファイ電位ＶＰＶＲＦＹを出力する。
以下、差動増幅回路２０のマイナス入力ノードの電位レベルをＶｂで表わすことにする。
【０１９８】
定電流源回路２１０は、電源電位Ｖｃｃが供給されるノードと一端が接続する可変抵抗Ｒ３と、電源電位Ｖｃｃが供給されるノードとソースが、ゲートが可変抵抗Ｒ３の他端と接続するｐチャネルＭＯＳトランジスタＱ３と、可変抵抗Ｒ３の他端とソースが、ゲートがｐチャネルＭＯＳトランジスタＱ３のドレインと接続するｐチャネルＭＯＳトランジスタＱ４と、ｐチャネルＭＯＳトランジスタＱ３のドレインと接地電位が供給されるノードとの間に接続され、ゲートが電源電位Ｖｃｃに保持されるｎチャネルＭＯＳトランジスタＱ１と、ｐチャネルＭＯＳトランジスタＱ４のドレインと、接地電位が供給されるノードとの間にソースおよびドレインが接続され、ドレインとゲートとが接続されるｎチャネルＭＯＳトランジスタＱ２と、ｐチャネルＭＯＳトランジスタＱ１０のドレインが、接地電位が供給されるノードとソースが接続し、ゲートがｎチャネルＭＯＳトランジスタＱ２のゲートと接続するｎチャネルＭＯＳトランジスタＱ５とを含む。
【０１９９】
次に、ベリファイ電位発生回路２００の動作について説明する。
定電流源２１０によって、ｐチャネルＭＯＳトランジスタＱ１０には常に所定の定電流が流れている。
【０２００】
したがって、差動増幅回路２０のマイナスノードの電位レベルＶｂは、差動増幅回路２０の出力電位レベルＶＰＶＲＦＹから常にトランジスタＱ１０のしきい値ＶＱ１０ｔｈとこのトランジスタＱ１０に流れる電流値に応じて定まる定数αとの和である（ＶＱ１０ｔｈ＋α）だけシフトした値となっている。
【０２０１】
すなわち、以下の関係が成り立つ。
Ｖｂ＝ＶＰＶＲＦＹ−（ＶＱｂｔｈ＋α） （６）
この電位Ｖｂと、可変抵抗Ｒ１およびＲ２の接続点との電位Ｖａ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃとを比較した結果を、差動増幅回路２０がＶＰＶＲＦＹとして出力することになる。
【０２０２】
図１１は、図１０に示したベリファイ電位発生回路の動作を説明するための図である。
【０２０３】
以下では、電位Ｖａの電源電位Ｖｃｃに対する依存性をもとに、差動増幅回路２０の出力する電位ＶＰＶＲＦＹのＶｃｃ依存性の切片および傾きを求めることにする。
【０２０４】
まず、差動増幅回路２０が電位Ｖａと電位Ｖｂとの比較結果を増幅し出力することから、以下のようにして、プログラムベリファイ電位ＶＰＶＲＦＹの電源電位Ｖｃｃ依存性における切片を求めることができる。
【０２０５】
すなわち図１１中、点線で示された式Ｖａ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃの直線と、直線Ｖｃｃ−（ＶＱ１０ｔｈ＋α）の直線との交点ＣにおけるＶｃｃの値が切片の値になる。
【０２０６】
電源電位Ｖｃｃがこの交点Ｃの値以上となると、差動増幅回路２０は、電位Ｖａと出力ノードからフィードバックされた電位Ｖｂとを比較して出力するため、その出力電位ＶＰＶＲＦＹのＶｃｃ依存性は、図１１中の実線で示されるように、電位ＶａのＶｃｃ依存性と同じ傾きになる。
【０２０７】
つまり、プログラムベリファイ電位発生回路２００から出力されるプログラムベリファイ電位ＶＰＶＲＦＹは、その傾きが可変抵抗Ｒ１とＲ２の抵抗比により表わされ、その切片が定電流源回路２１０により流れる電流とトランジスタＱ１０のしきい値ＶＱ１０によって定まる定数により以下のように表わされる。
【０２０８】
ＶＰＶＲＦＹ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃ＋（ＶＱ１０ｔｈ＋α）…（７）
すなわち、ベリファイ電位発生回路２００の出力電位ＶＰＶＲＦＹも、電源電位Ｖｃｃに対して、一次関数で表わされる依存性を有することになる。
【０２０９】
したがって、実施の形態１のプログラム電位発生回路１００と同様に、電源電位Ｖｃｃが変動し、それに応じてセンスアンプ１２８のメモリセルの導電度に対するしきい値が変化した場合でも、書込動作後のメモリセルのセルしきい値Ｖ′ｔｈｐと読出動作時におけるワード線電位との間のマージンを確保することが可能である。
【０２１０】
【発明の効果】
請求項１記載の不揮発性半導体記憶装置は、読出増幅手段に供給される第１の電位レベルの変化により、読出増幅手段の検出しきい値が変化するのに応じて、メモリセルへ書込まれたデータの確認動作においてメモリセルの制御ノードに印加される第２の電位を変化させるので、検出しきい値が変動した場合でも、正確な書込データの確認動作を行なうことが可能である。
【０２１１】
請求項２記載の不揮発性半導体記憶装置は、センスアンプに供給される第１の電位レベルの変化に応じて、メモリセルへの書込動作において、メモリセルの制御ノードに印加する第２の電位を変化させるので、メモリセルへの書込動作を第１の電位の変動とかかわりなく十分なマージンをもって行なうことが可能である。
【０２１２】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、各センスアンプは、電流供給手段により対応するメモリセルに所定の定電流を供給した場合のビット線と電流供給手段との接続ノードの電位に応じて読出データを出力する構成となっているので、第１の電位の変動により電流供給手段の供給電流値が変動しても、データの書込を安定に行なうことが可能である。
【０２１３】
請求項４記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、各メモリセルは、フローティングゲートを有するフローティングゲート型トランジスタを含むので、このフローティングゲートに注入された電荷量に応じて、所定の電位が制御ノードに印加された場合の第１および第２のノード間の導電度を変化させることが可能である。
【０２１４】
請求項５記載の不揮発性半導体記憶装置は、差動増幅手段から出力される第２の電位が、第１の電位の変動に対して一次関数的に変化し、その変化の割合を第１および第２の可変抵抗値および定電流源から供給される定電流値により変化させることが可能で、メモリセルに書込まれたデータを確認する際にメモリセルの制御ノードに印加する電位を第１の電位の変化に応じて変化させることが可能である。
【０２１５】
請求項６記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の値を、ヒューズ素子の切断によって所定の値に設定することが可能である。
【０２１６】
請求項７記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の抵抗値を、書込制御手段から制御することが可能で、第１の電位の変動に対する第２の電位の変動の割合を所定の値に設定することが可能である。
【０２１７】
請求項８記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、第１および第２の可変抵抗の各々の値を、書込制御手段からの制御信号に応じて設定することが可能で、第１の電位の変動に対する第２の電位の変化の割合を所定の値に設定することが可能である。
【０２１８】
請求項９記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成において、第２の内部電圧発生手段から供給される第２の電位レベルの第１の電位の変動に対する変化の割合を、第１および第２の可変抵抗の抵抗値ならびに定電流源から供給される定電流値により所望の値に設定することが可能である。
【０２１９】
請求項１０記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の値を、ヒューズ素子の切断によって所定の値に設定することが可能である。
請求項１１記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の抵抗値を、書込制御手段から制御することが可能で、第１の電位の変動に対する第２の電位の変動の割合を所定の値に設定することが可能である。
【０２２０】
請求項１２記載の不揮発性半導体記憶装置は、請求項９の不揮発性半導体装置の構成において、第１および第２の可変抵抗の各々の値を、書込制御手段からの制御信号に応じて設定することが可能で、第１の電位の変動に対する第２の電位の変化の割合を所定の値に設定することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 不揮発性半導体記憶装置１０００のベリファイ電圧発生回路１００の構成を示す概略ブロック図である。
【図３】 ベリファイ電圧発生回路１００の動作を説明する動作説明図である。
【図４】 実施の形態１の不揮発性半導体記憶装置におけるセンスアンプの動作を説明するための図である。
【図５】 ベリファイ電圧発生回路１００中の可変抵抗の構成を示す回路図である。
【図６】 ベリファイ電圧発生回路１００における可変抵抗の他の例を示す回路図である。
【図７】 ベリファイ電圧発生回路１００における可変抵抗のさらに他の例を示す回路図である。
【図８】 不揮発性半導体記憶装置１０００の要部回路図である。
【図９】 不揮発性半導体記憶装置１０００の動作を説明するタイミングチャートである。
【図１０】 本発明の実施の形態２のベリファイ電圧発生回路２００の構成を示す概略ブロック図である。
【図１１】 ベリファイ電圧発生回路２００の動作を説明するための動作説明図である。
【図１２】 従来の不揮発性半導体記憶装置のメモリセルトランジスタの構成および動作を説明するための断面模式図であり、（ａ）は書込動作における各部分の電位を、（ｂ）は消去動作における各部の電位をそれぞれ示す。
【図１３】 従来の不揮発性半導体記憶装置に対する書込動作，消去動作および読出動作における各電位レベルを示す図である。
【図１４】 従来の不揮発性半導体記憶装置のプログラム動作におけるメモリセルトランジスタのしきい値分布を示す図である。
【図１５】 従来の不揮発性半導体記憶装置の要部回路図である。
【図１６】 従来の不揮発性半導体記憶装置のベリファイ電圧発生回路５００を含む要部回路図である。
【図１７】 従来の不揮発性半導体記憶装置のセンスアンプの動作を説明するための動作説明図である。
【図１８】 センスアンプ動作の電源電圧依存性を説明するための動作説明図であり、（ａ）は電源電圧Ｖｃｃが典型値である場合の、（ｂ）は電源電圧Ｖｃｃが典型値よりも小さい場合の動作をそれぞれ示す。
【符号の説明】
１００ ベリファイ電圧発生回路、１０２ アドレスバッファ、１０４ メモリセルアレイ、１０６ Ｘデコーダ、１０８ Ｙデコーダ、１１０ 高電圧発生回路、１１２ 負電圧発生回路、１１４ セレクトゲートデコーダ、１１６，１１８ ソースデコーダ、１２０ ウェル電位駆動回路、１２２ 書込／消去制御回路、１２４ データ入出力バッファ、１２６ データドライバ、１２８ センスアンプ、１３０ 書込回路、２００ ベリファイ電位発生回路、１０００ 不揮発性半導体記憶装置。
Claims (8)
- 不揮発性半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行に対応して設けられる複数のワード線と、
外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、
前記各メモリセルは、
第１および第２のノードならびに前記ワード線に接続する制御ノードを有し、
セルしきい値が、書込まれるデータに応じて不揮発的に変化し、
前記メモリセルアレイの列に対応して設けられ、各々が少なくとも１つの前記メモリセルの前記第１のノードと接続するビット線と、
第２の電位を供給する第２の内部電圧発生手段と、
外部からのアドレス信号に応じて、前記ワード線と前記ビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、
複数のセンスアンプと、
前記データ書込手段を制御し、前記対応するワード線に前記第２の電位を選択的に供給した場合の前記センスアンプの出力に応じて、前記対応するメモリセルの前記セルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、
前記各センスアンプは、
前記第１の電位を受けて動作し、対応する前記メモリセルと、前記ビット線を介して接続し、前記ビット線を介して前記対応するメモリセルの前記第１のノードおよび前記第２のノード間を流れる電流を供給する電流供給手段と、
前記ビット線と前記電流供給手段との接続ノードの電位を検知して、前記読出データを出力する電位検知手段とを含み、
前記第２の内部電圧発生手段は、
前記第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、
前記基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、
前記第２の可変抵抗に所定の定電流を供給し、前記第２の可変抵抗に供給する定電流の電流値を変更するための第３の可変抵抗を含む定電流源と、
第１および第２の入力ノードならびに出力ノードを有し、前記基準電位ノードと前記第１の入力ノードとが接続し、前記出力ノードと前記第２の入力ノードとが接続して、前記出力ノードに前記第２の電位を供給する差動増幅手段とを含み、
前記第２の内部電圧発生手段は、前記第１の電位の値に応じて変化する前記電流供給手段の供給電流値により前記ビット線と前記電流供給手段との接続ノードの電位が変化しないように、前記第２の電位を変化させる不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む、請求項１記載の不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と前記他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、
前記スイッチ手段の各々は、
前記書込制御手段からの制御信号に応じて開閉される、請求項１記載の不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体間の接続ノードのそれぞれと、前記一端との間に接続され、前記書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む、請求項１記載の不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行に対応して設けられる複数のワード線と、
外部電源電位に応じた第１の電位を供給する第１の内部電圧発生手段とを備え、
前記各メモリセルは、
第１および第２のノードならびに前記ワード線に接続する制御ノードを有し、
セルしきい値が、書込まれるデータに応じて不揮発的に変化し、
前記メモリセルアレイの列に対応して設けられ、各々が少なくとも１つの前記メモリセルの前記第１のノードと接続するビット線と、
第２の電位を供給する第２の内部電圧発生手段と、
外部からのアドレス信号に応じて、前記ワード線と前記ビット線とを選択して、対応するメモリセルに対して書込動作を行なうデータ書込手段と、
複数のセンスアンプと、
前記データ書込手段を制御し、前記対応するワード線に前記第２の電位を選択的に供給した場合の前記センスアンプの出力に応じて、前記対応するメモリセルの前記セルしきい値が外部からの書込データに対応するデータの値となるまで書込動作を反復する書込制御手段とを備え、
前記各センスアンプは、
前記第１の電位を受けて動作し、対応する前記メモリセルと、前記ビット線を介して接続し、前記ビット線を介して前記対応するメモリセルの前記第１のノードおよび前記第２のノード間を流れる電流を供給する電流供給手段と、
前記ビット線と前記電流供給手段との接続ノードの電位を検知して、前記読出データを出力する電位検知手段とを含み、
前記第２の内部電圧発生手段は、
前記第１の電位を一端に受け、他端が基準電位ノードと接続する第１の可変抵抗と、
前記基準電位ノードと一端が接続し、他端が接地電位を受ける第２の可変抵抗と、
第１および第２の入力ノードならびに出力ノードとを有し、前記第１の入力ノードと前記基準電位ノードの接続する差動増幅手段と、
前記出力ノードと前記第２の入力ノードとの間に、前記出力ノードから前記第２の入力ノードへ向かう方向を順方向としてダイオード接続されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタから順方向に流れる定電流を受け、前記ＭＯＳトランジスタから受ける定電流の電流値を変更するための第３の可変抵抗を含む定電流源とを含み、
前記第２の内部電圧発生手段は、前記第１の電位の値に応じて変化する前記電流供給手段の供給電流値により前記ビット線と前記電流供給手段との接続ノードの電位が変化しないように、前記第２の電位を変化させる不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と前記他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体のそれぞれと並列に接続される複数のヒューズ素子とを含む、請求項５記載の不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と前記他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体のそれぞれと並列に接続される複数のスイッチ手段とを含み、
前記スイッチ手段の各々は、
前記書込制御手段からの制御信号に応じて開閉される、請求項５記載の不揮発性半導体記憶装置。 - 前記第１および第２の可変抵抗の各々は、
前記一端と前記他端との間に直列に接続される複数の抵抗体と、
前記複数の抵抗体の接続ノードのそれぞれと、前記一端との間に接続され、前記書込制御手段からの制御信号に応じて開閉される複数のスイッチ手段とを含む、請求項５記載の不揮発性半導体記憶装置。
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