KR100771520B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명에 따른 제 1 상태로부터 제 2 상태로 복수의 메모리 셀들을 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법은, 프로그램 루프 수의 증가에 따라 레벨이 증가하는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; 및 상기 프로그램 루프 수의 증가에 따라 증가분이 점차 감소하는 프로그램 전압으로 상기 복수의 메모리 셀들을 프로그램하는 단계를 포함하되, 상기 검증하는 단계와 상기 프로그램하는 단계는 프로그램 루프를 구성하며, 상기 프로그램 루프는 상기 검증 전압의 레벨이 상기 제 2 상태의 전압 범위에 도달하는 순간 종료된다.
상술한 프로그램 방법에 따르면, 플래시 메모리 장치에 있어서 메모리 셀들의 산포를 개선하면서도 프로그램 속도를 증가시킬 수 있다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1a는 일반적인 플래시 메모리 장치의 프로그램 과정을 간략히 보여주는 도면;
도 1b는 일반적인 플래시 메모리 장치의 프로그램 전압의 파형을 간략히 보여주는 파형도;
도 2는 본 발명에 따른 프로그램 방법을 시각적으로 보여주기 위한 도면;
도 3은 본 발명에 따른 프로그램 방법을 수행하기 위한 프로그램 전압의 파형을 간략히 보여주는 파형도;
도 4는 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 5는 도 4에 도시된 프로그램 전압 발생기의 구성을 간략히 보여주는 회로도;
도 6은 도 4에 도시된 검증 전압 발생기의 구성을 간략히 보여주는 회로도;
도 7은 본 발명의 프로그램 방법을 보여주는 흐름도;
도 8은 본 발명의 다른 실시예에 따른 프로그램 방법을 간략히 보여주는 도면;
도 9는 상술한 도 8의 프로그램 방법을 수행하기 위한 프로그램 전압의 파형을 간략히 보여주는 파형도.
*도면의 주요 부분에 대한 부호의 설명*
210 : 전압 발생기 블록 220 : 프로그램 전압 발생기
221, 231 : 고전압 발생기 222, 232 : 비교기
230 : 검증 전압 발생기 240 : 행 디코더
250 : 셀 어레이 260 : 열 선택회로
270 : 기입 드라이버 280 : 감지 증폭기
290 : 프로그램 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 동일한 행에 연결되어 있는 인접 메모리 셀들 사이에서 발생하는 커플링을 줄일 수 있는 플래시 메모리 장치에 관한 것이다.
최근의 동향에 따르면, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들로 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재생 기능)을 제공하기 위해서 점차 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져 오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2비트 데이터 또는 그보다 많은 데이터 비트들을 저장하는 멀티 비트 메모리 장치가 제안되어 오고 있다. 메모리 셀당 다중 비트 데이터가 저장되는 메모리 셀을 이하에서는 "MLC(Multi-Leveled Cell)"라 칭하기로 한다. 또한, 공정 기술의 진보에 따라 단위 면적당 많은 수의 메모리 셀들을 집적하는 것으로도 이러한 대용량화를 구현할 수 있다.
그러나 상술한 MLC의 설계에 있어서 우선적으로 뒷받침되어야 할 조건은, 보다 큰 읽기 마진을 확보하기 위해 조밀한 문턱전압 상태의 보장이 요구된다. 일반적인 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming : 이하 ISPP라 칭함)에 따르면, 본격적인 ISPP가 수행되기 이전에 셀 들의 워드 라인으로 스텝 형태의 전압을 인가하여 셀 들의 산포를 타깃 전압 부근까지 이동시킨다. 이하에서는 상술한 타깃 전압 부근까지 메모리 셀들의 문턱전압을 이동시키는 프로그램 동작을 컨버전스 프로그램(Convergence Program)이라 칭하기로 한다. 컨버전스 프로그램 이후에는 메모리 셀들의 문턱전압들이 검증 전압(Vvfy) 이상으로 프로그램하기 위한 본격적인 ISPP가 진행된다.
도 1a는 일반적인 플래시 메모리 장치에서의 컨버전스 프로그램 이후부터 검증 전압(Vvfy)으로까지 ISPP에 의한 프로그램 과정을 설명하는 도면이다. 도 1a를 참조하면, 메모리 셀들은 문턱전압 산포 (10)으로부터 일정한 스텝을 갖는 펄스 전압들에 의해 문턱전압 산포 (20)으로 프로그램된다. 문턱전압의 이동은 NAND 플래시 메모리의 경우 F-N 터널링에 의해, NOR 플래시 메모리의 경우 열전자 주입(CHE Injection) 효과에 따른다. 문턱전압 산포 (10)은 일반적으로 컨버전스 프로그램 이후의 산포를 나타낸다. 그리고 일정한 크기의 스텝 (ΔV)으로 증가하는 펄스 전압을 상술한 셀들의 워드 라인으로 제공함에 따라, 셀들의 산포는 (10→11→12→13→…→20)순으로 이동한다. 그리고, 이상적인 경우에는 프로그램 종료 후 최종적으로 형성되는 셀들의 문턱전압 산포 (20)의 폭은 (ΔV)가 될 것이다.
도 1b는 상술한 도 1a의 일정한 스텝(ΔV)으로 증가하는 펄스를 제공하기 위한 프로그램 전압의 파형을 간략히 보여주는 파형도이다. 도 1b를 참조하면, 도 1a 의 최종 문턱전압 산포(20)가 형성되기 위해서는, 동일한 스텝(ΔV)을 갖는 프로그램 전압들이 메모리 셀들의 워드 라인으로 인가된다. 그리고, 매 펄스의 인가시마다 검증 전압(Vvfy)으로 검증하고, 검증 결과 패스(Pass)로 판별되면 종료된다.
그러나, 도시한 바와 같이 집적도의 증가와 셀 크기의 감소에 따라, 상술한 컨버전스 프로그램의 결과로 형성되는 셀들의 산포(10)는 확산된 형태를 갖게 된다. 그리고 이러한 확산된 형태의 산포를 충분한 읽기 마진을 갖는 문턱전압 산포(20)로 프로그램하기 위해서는 상술한 프로그램 전압의 스텝 크기(ΔV)를 줄여야 한다. 스텝 크기를 감소시키는 경우, 상술한 문턱전압의 산포는 개선되겠지만, 공급되는 펄스 수의 증가에 따른 프로그램 루프 수가 증가하여 프로그램 속도의 현저한 저하가 필연적이다.
플래시 메모리 장치(특히, 낸드형 플래시 메모리)는 일반적으로 여타의 메모리 장치들에 비해 상대적으로 느린 프로그램 속도를 갖는다. 따라서, 충분한 읽기 마진을 확보할 수 있는 문턱 전압 산포를 보장하면서도 소요되는 프로그램 펄스의 수를 줄여 프로그램 속도를 증가시킬 수 있는 프로그램 방법 및 장치에 대한 요구 가 증가하고 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 협소한 문턱전압 산포로 프로그램 가능하면서도 프로그램 속도를 증가시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 따른 제 1 상태로부터 제 2 상태로 복수의 메모리 셀들을 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법은, 프로그램 루프 수의 증가에 따라 레벨이 증가하는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; 및 상기 프로그램 루프 수의 증가에 따라 증가분이 점차 감소하는 프로그램 전압으로 상기 복수의 메모리 셀들을 프로그램하는 단계를 포함하되, 상기 검증하는 단계와 상기 프로그램하는 단계는 프로그램 루프를 구성하며, 상기 프로그램 루프는 상기 검증 전압의 레벨이 상기 제 2 상태의 전압 범위에 도달하는 순간 종료된다.
바람직한 실시예에 있어서, 최초 프로그램 루프 시, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 최하위 값과 중앙값 사이의 전압 레벨에 대응한다.
바람직한 실시예에 있어서, 최초 프로그램 루프 시, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값의 전압 레벨에 대응하는 제 1 검증 전압이다.
바람직한 실시예에 있어서, 최초 이후의 프로그램 루프 시, 상기 검증 전압은 이전 프로그램 루프에서의 검증 전압과 상기 제 2 상태의 최상위 전압과의 중앙 값으로 선택된다.
바람직한 실시예에 있어서, 상기 최초 프로그램 루프 시, 상기 프로그램 전압의 상기 증가분은 상기 최상위 전압으로부터 상기 제 1 검증 전압을 차감한 전압 레벨이다.
바람직한 실시예에 있어서, 최초 이후의 프로그램 루프 시, 상기 증가분은 상기 제 2 상태의 최상위 전압으로부터 이전 프로그램 루프의 검증 전압을 차감한 전압 레벨이다.
상술한 제반 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 제 1 상태로부터 제 1 전압과 제 2 전압의 사이에 분포하는 제 2 상태로 복수의 메모리 셀들을 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법은, 상기 제 1 상태의 전압 범위에 포함되는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; 및 상기 검증 결과에 따라 페일로 판별되는 메모리 셀들을 상기 제 2 전압과 상기 검증 전압과의 차이만큼 증가된 프로그램 전압으로 프로그램하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값의 전압 크기이다.
바람직한 실시예에 있어서, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 최하위 값과 중앙값 사이의 전압 크기이다.
바람직한 실시예에 있어서, 상기 검증하는 단계와 상기 프로그램하는 단계는 프로그램 루프를 구성하며, 상기 복수의 메모리 셀들이 모두 상기 제 2 상태로 프로그램될 때까지 상기 프로그램 루프가 반복된다.
바람직한 실시예에 있어서, 상기 제 2 전압은 상기 제 2 상태의 전압 범위의 최상위 값이다.
바람직한 실시예에 있어서, 상기 프로그램 루프는 상기 검증 전압이 상기 제 1 전압 이상이 되면 종료된다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 복수의 메모리 셀들을 제 1 전압과 제 2 전압 사이에 분포하는 타깃 상태로 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법은, (a) 상기 복수의 메모리 셀들을 상기 타깃 상태보다 낮은 제 1 상태로 프로그램하는 단계; (b) 상기 제 1 상태의 범위 내에 존재하는 제 1 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; (c) 상기 검증 결과에 따라 페일로 판별되는 메모리 셀들을 상기 제 2 전압과 상기 검증 전압과의 차이에 대응하는 스텝 전압만큼 증가된 프로그램 전압으로 프로그램하는 단계; 그리고 (d) 상기 (c) 단계에 따라 형성되는 문턱전압 상태의 범위 내에 존재하는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계를 포함하되, 상기 (c) 단계 및 상기 (d) 단계는 프로그램 루프를 구성하고, 상기 프로그램 루프는 복수의 메모리 셀들이 상기 타깃 상태로 프로그램될 때까지 반복된다.
바람직한 실시예에 있어서, 상기 제 1 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값에 대응하는 전압 레벨이다.
바람직한 실시예에 있어서, 상기 제 1 검증 전압은 상기 제 1 상태의 전압 범위에서 최하위 값과 중앙값 사이의 값들 중 어느 하나의 전압 레벨이다.
바람직한 실시예에 있어서, 상기 프로그램 전압은 이전 프로그램 루프(i-1) 의 프로그램 전압에 대해,
Figure 112006076469136-pat00002
(단, Vvfyi - 1는 i-1번째 프로그램 루프에서의 검증 전압, Vx는 상기 제 2 전압)만큼 증가된 펄스 전압으로 공급된다.
바람직한 실시예에 있어서, 상기 검증 전압은,
Figure 112006076469136-pat00003
(단, Vvfyi는 i번째 프로그램 루프에서의 검증 전압, Vvfyi - 1는 i-1번째 프로그램 루프에서의 검증 전압, Vx는 상기 제 2 전압)로 설정된다.
바람직한 실시예에 있어서, 상기 (d) 단계는 상기 검증 전압이 상기 제 1 전압 이상으로 도달되는 순간 종료된다.
상술한 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 프로그램 루프 수의 증가에 따라 그 증가분이 점차 감소하는 프로그램 전압을 생성하여 상기 셀 어레이로 공급하는 프로그램 전압 발생기; 상기 프로그램 루프 수의 증가에 따라 레벨이 증가하는 검증 전압을 생성하여 상기 셀 어레이로 공급하는 검증 전압 발생기; 프로그램 동작시, 상기 검증 전압과 상기 프로그램 전압에 따라 상기 복수의 메모리 셀들을 제 1 상태로부터 제 2 상태로 프로그램되도록 상기 프로그램 전압 발생기와 상기 검증 전압 발생기를 제어하는 프로그램 제어부를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 상태는, 상기 복수의 메모리 셀들의 문턱전압이 제 1 전압과 제 2 전압 사이에 분포하는 문턱전압 상태이다.
바람직한 실시예에 있어서, 상기 검증 전압 발생기는 상기 프로그램 루프의 증가에 따라 이전 프로그램 루프의 검증 전압과 상기 제 2 전압과의 중앙값을 차후의 검증 전압으로 생성한다.
바람직한 실시예에 있어서, 상기 프로그램 전압 발생기는 이전 프로그램 루프에서 생성된 프로그램 전압에 대해, 제 2 전압으로부터 상기 이전 프로그램 루프의 검증 전압을 차감한 크기의 증가분을 갖는 프로그램 전압을 생성한다.
바람직한 실시예에 있어서, 상기 프로그램 루프는 상기 검증 전압이 상기 제 2 상태의 전압 범위에 도달하는 순간 종료된다.
바람직한 실시예에 있어서, 상기 프로그램 제어부의 제어에 따라 상기 프로그램 전압이 인가되는 시점에 상기 복수의 메모리 셀들의 비트 라인들로 프로그램 데이터를 제공하는 기입 드라이버; 및 상기 검증 전압이 인가되는 시점에 상기 복수의 메모리 셀들의 비트 라인을 감지하여 감지 결과를 상기 프로그램 제어부로 제공하는 감지 증폭기를 더 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발 명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
(실시예)
도 2는 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 간략히 설명하기 위한 도면이다. 도 2를 참조하여 본 발명의 프로그램 방법에 따른 메모리 셀들의 프로그램 과정을 셀들의 문턱전압 분포도 (1)~(6)에 따라 순차적으로 설명하기로 한다.
분포도 (1)은 컨버전스 프로그램의 결과에 따른 셀들의 문턱전압 산포를 나타낸다. 컨버전스 프로그램 이후, 셀들은 문턱전압 산포 (100)의 형태로 분포하게 되고, 이러한 산포는 이후에 이어지는 ISPP에 의하여 검증 전압(Vvfy) 이상으로 프로그램될 것이다. 특히 본 발명에서는 프로그램 완료 이후에 형성되는 셀들의 문턱전압 산포에 있어서 상측 한계 값을 지정하는 기준 전압(Vx)이 정의된다. 프로그램이 완료되면, 기준 전압(Vx)과 검증 전압(Vvfy) 사이에 모든 셀들의 문턱 전압이 형성될 것이다.
분포도 (2)는 상술한 컨버전스 프로그램이 완료된 셀들에 대한 본 발명에 따른 제 1 검증 전압(Vvfy1)으로 검증 동작(Verify Operation)과, 페일(Fail)로 판명된 셀들에 대한 프로그램 동작을 보여준다. 먼저, 문턱전압 산포 (100)에 분포하는 메모리 셀들은 제 1 검증 전압(Vvfy1)에 의한 검증 동작에 따라 페일(Fail) 셀들과 패스(Pass) 셀들로 나누어진다. 일반적으로 제 1 검증 전압(Vvfy1)은 문턱전압 산포 (100)의 중간 전압 값으로 설정될 수 있으나, 본 발명은 이에 국한되지 않는다. 문턱전압 산포 (100)에 속하는 메모리 셀들 중 제 1 검증 전압(Vvfy1) 이하에 분포하는 셀들은 제 1 스텝 크기(ΔV1)를 갖는 프로그램 전압(Vpgm)에 의해서 프로그램될 것이다. 이때, 제 1 검증 전압(Vvfy1)의 하측에 그 문턱전압이 분포하던 셀들(빗금친 부분)은 프로그램 전압(Vpgm)의 인가에 의하여, 이상적인 경우, 문턱전압 산포 (101)로 이동하게 될 것이다. 프로그램 전압(Vpgm)은 컨버전스 프로그램에서 공급된 최종 프로그램 전압의 레벨에 대해 제 1 스텝 전압(ΔV1)만큼 증가된 전압이다. 제 1 스텝 전압(ΔV1)은 기준 전압(Vx)과 제 1 검증 전압(Vvfy1)과의 레벨 차이에 해당한다. 여기서, 제 1 스텝 전압(ΔV1)의 크기는 (Vx - Vvfy1)의 값을 갖는다. 제 1 스텝 전압(ΔV1)만큼 증가된 프로그램 전압이 제공된 이후, 메모리 셀들의 문턱전압 산포는 이전의 검증 동작에서의 패스(Pass) 셀들과, 문턱전압 산포(101)로 프로그램된 셀들을 포함한다. 따라서, 셀들의 문턱전압은 분포도 (3)의 문턱전압 산포 (110)을 형성하게 된다.
연속하여, 분포도 (4)에서 도시된 바와 같이 문턱전압 산포 (110)으로 프로그램된 셀들은 제 2 검증 전압(Vvfy2)으로 검증되고, 제 2 스텝 전압(ΔV2)만큼 증가된 프로그램 전압으로 프로그램된다. 이때, 제 2 검증 전압(Vvfy2)은 기준 전압(Vx)과 제 1 검증 전압(Vvfy1)의 중간값으로 설정될 수 있다. 또는, 제 2 검증 전 압(Vvfy2)은 상술한 중간값보다 소정의 수치만큼 낮은 값으로 결정하여 1회의 프로그램 전압(Vpgm) 인가로 페일 셀(Fail Cell)들이 모두 프로그램되도록 설정할 수 있다. 제 2 스텝 전압(ΔV2)만큼 증가된 프로그램 전압의 인가에 따라, 제 2 검증 전압(Vvfy2)에 의해 페일(Fail)로 판별된 셀들의 문턱전압은 문턱전압 산포 (111; 빗금친 부분)로 이동하게 된다. 결국, 제 2 검증 전압(Vvfy2)에 의해서 패스(Pass)된 셀들(문턱전압 분포 110의 우측)과 제 2 스텝 전압(ΔV2)에 따라 프로그램된 셀들(문턱전압 분포 111 내에 분포)에 의하여 문턱전압 분포 (120)이 형성된다.
분포도 (5)에는 상술한 검증 동작과 검증 동작에 따른 페일 셀들에 대한 프로그램 동작이 일반화되어 도시되었다. 분포도 (5)는 검증 전압(Vvfyi)의 설정과 프로그램 전압의 스텝 크기(ΔVi)의 변화 경향을 간략히 보여준다. 매 스텝(또는, 루프)마다 검증 전압(Vvfyi)은 기준 전압(Vx)과 이전 스텝의 검증 전압(Vvfyi -1)과의 중간값으로 설정된다. 그리고 프로그램 전압의 스텝 크기(ΔVi)는 기준 전압(Vx)과 이전 스텝에서의 검증 전압(Vvfyi -1)과의 차이값으로 제공된다. 즉, i 스텝(또는, 루프)에서의 검증 전압(Vvfyi) 및 스텝 전압(ΔVi) 크기는 아래 수학식 1과 같다.
Figure 112006076469136-pat00004
본 발명에 따른 프로그램 방법은, 상술한 수학식 1에서 정의되는 검증 전압(Vvfyi)으로 검증 동작을 수행하고 그에 대응하는 스텝 전압(ΔVi)만큼 증가된 프로그램 펄스로 메모리 셀들을 프로그램한다. 따라서, 스텝이 증가할수록 프로그램 전압 및 검증 전압(Vvfyi)의 변화는 로그(Log) 스케일로 증가된다.
이러한 로그 스케일(Log Scale)로 증가하는 검증 전압(Vvfyi)과 프로그램 전압에 의한 프로그램 동작은 검증 전압(Vvfyi)의 레벨이 최초에 설정한 타깃 검증 전압의 레벨(Vvfy) 이상이 되면 종료된다. 즉, (Vvfyi ≥ Vvfy)인 조건이 만족되면 프로그램은 종료되고 문턱전압 산포는 분포도 (6)과 같은 문턱전압 산포 (150)를 형성하게 된다.
이상에서 분포도 (1)~(6)을 통해서 설명한 본 발명의 프로그램 방법에 따르면, 프로그램 전압(Vpgm) 및 검증 전압(Vvfyi)은 최초에는 큰 스텝으로 변화하나 셀들의 문턱전압 산포가 타깃 검증 전압(Vvfy) 영역에 근접해질수록 변화하는 스텝의 폭이 작아진다. 따라서, 프로그램되는 메모리 셀들의 문턱전압 산포의 확장을 억제하면서, 프로그램에 소요되는 펄스의 수를 감소시킬 수 있다. 결국, 본 발명에 따른 프로그램 방법은 플래시 메모리 장치의 프로그램 속도를 증가시킬 수 있다.
도 3은 본 발명에 따른 프로그램 전압의 변화를 간략히 보여주는 도면이다. 도 3을 참조하면, 프로그램 스텝이 진행될수록 프로그램 전압의 증가폭은 점차 감소함을 알 수 있다. 따라서, 프로그램 후반부로 갈수록 메모리 셀들의 문턱전압의 변화폭은 점차 감소하게 되어, 문턱전압 산포의 정교한 제어가 가능하다. 이러한 프로그램 전압의 증가 양상을 대략적으로 도시하면 점선(160)으로 표현될 수 있다.
상술한 도 2 및 도 3에 따른 본 발명의 프로그램 방법에 따르면, 최초 컨버전스 프로그램 결과에 대하여 제 1 검증 전압(Vvfy1)에 의한 검증 동작이 수행된다. 그리고 그 결과를 참조하여 이루어지는 점차 감소하는 스텝 변화폭을 갖는 프로그램 전압(Vpgm)에 의한 프로그램 동작과 교대로 이루어지는 점차 감소하는 증가폭을 갖는 검증 전압(Vvfyi)에 의한 검증 동작으로 전체 프로그램 동작에 소요되는 스텝 수가 감소될 수 있다. 만일 메모리 셀의 특성이 이상적인 경우라면, 상술한 스텝이 N회 반복되는 경우(N회의 ISPP 후)에는 프로그램 이후에 형성되는 산포(150)는 컨버전스 프로그램에 따른 산포(100)의 1/2N배로 감소된다고 볼 수 있다.
도 4는 상술한 도 2 및 도 3의 프로그램 방법을 구현하기 위한 플래시 메모리 장치의 실시예를 간략히 도시한 블록도이다. 도 4를 참조하면, 본 발명의 플래시 메모리 장치(200)는 메모리 셀(MC)의 워드 라인(WL)으로 로그 스케일로 증가하는 프로그램 전압(Vpgm) 및 검증 전압(Vvfyi)을 제공하는 프로그램 전압 발생기(220) 및 검증 전압 발생기(230)를 포함한다.
전압 발생 블록(210)은 플래시 메모리 장치(200) 내부에서 사용되는 제반 고전압을 생성한다. 일반적으로 전압 발생 블록(210)에 포함되는 회로들은 차지 펌프(Charge Pump) 회로들을 사용하여 외부로부터 제공되는 전원 전압(Vcc)을 내부 고전압(Vpp) 레벨 및 프로그램 전압(Vpgm) 등으로 공급한다. 본 발명에서는 프로그 램 전압(Vpgm)과 검증 전압(Vvfy)을 사용하는 상술한 프로그램 방법에 대해서만 설명하기 때문에 이들 두 가지 전압을 생성하는 구성들에 대해서만 도시하였다.
프로그램 전압 발생기(220)는 메모리 셀(MC)의 제어 게이트(Control Gate)로 공급되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압 발생기(220)는 프로그램 제어부(290)의 제어에 응답하여 각 스텝에 대응하는 레벨의 프로그램 전압(Vpgm)을 생성한다. 프로그램 루프가 증가하는 동안, 본 발명의 프로그램 전압 발생기(220)는 점차 감소하는 스텝 전압(ΔVi)으로 증가하는 전압을 생성한다. 이러한 프로그램 전압의 특성은 상술한 도 3에서 이미 설명되었다.
검증 전압 발생기(230)는 프로그램 제어부(290)의 제어에 따라 상술한 프로그램 전압(Vpgm)의 인가 이후 프로그램된 셀들의 워드 라인으로 공급되며, 프로그램된 메모리 셀의 프로그램 여부를 검증하기 위한 검증 전압(Vvfyi)을 생성한다. 일반적으로 검증 전압(Verify Voltage)은 일정 치로 고정되지만, 본 발명에 따른 검증 전압 발생기(230)는 매 루프마다 상술한 수학식 1과 같이 로그 스케일로 증가하는 검증 전압(Vvfyi)을 생성한다.
행 디코더(240)는 프로그램 제어부(290)의 제어에 따라, 상술한 프로그램 전압(Vpgm) 또는 검증 전압(Vvfyi)을 선택한 워드 라인으로 제공한다. 행 디코더(240)는 비록 도면에는 도시하지 않았지만, 어드레스 입력수단으로부터 전달되는 행 어드레스(Row Address)에 응답하여 복수의 워드 라인들 중 프로그램되는 셀들의 워드 라인을 선택한다. 선택된 워드 라인(WL)으로 상술한 프로그램 전압(Vpgm) 또는 검 증 전압(Vvfyi)이 인가된다.
셀 어레이(250)는 도시한 바와 같은 워드 라인(WL)과 비트 라인(BL)이 교차하는 지점에 메모리 셀(MC)이 할당되도록 배열된다. 비록 도면에서 NOR형 플래시 메모리 셀로 도시하였으나, 본 발명은 이에 국한되지 않는다. 즉, NAND형 플래시 메모리 셀에 대해서도 본 발명에 따른 프로그램 방법이 적용될 수 있다. 상술한 프로그램 전압(Vpgm)에 의해서 NAND형 플래시 메모리 셀은 F-N 터널링에 의해서, NOR형 플래시 메모리 셀은 열전자 주입(HE Injection)에 의해서 도 2에서 설명한 문턱전압의 레벨이 증가한다.
열 선택회로(260)는 도면에 도시되지는 않았지만, 어드레스 입력수단으로부터 공급되는 열 어드레스(Column Address)에 응답하여 셀 어레이(250)의 비트 라인(BL)들을 선택한다. 기입 드라이버(270)는 프로그램 동작시, 프로그램 제어부(290)의 제어에 응답하여 외부로부터 입력되는 데이터를 상술한 비트 라인(BL)들로 전달한다. 특히 프로그램 동작시, 기입 드라이버(270)는 프로그램되는 셀들의 비트 라인(BL)으로 약 5V의 비트 라인 전압(VBL)을 공급하여 열전자 주입이 효과적으로 발생할 수 있도록 비트 라인(BL)을 바이어스 한다.
감지 증폭기(280)는 독출 동작시에는 선택된 셀들의 비트 라인(BL)을 감지하여 프로그램된 데이터를 독출한다. 프로그램 동작시, 감지 증폭기(280)는 워드 라인(WL)으로 검증 전압(Vvfyi)이 인가된 셀들을 감지하여 프로그램 제어부(290)로 전달하는 것으로 프로그램의 패스 여부를 판단할 수 있는 근거를 제공한다.
프로그램 제어부(290)는 프로그램 동작시, 감지 증폭기(280)로부터 제공되는 검증 결과를 참조하여 프로그램될 셀들을 선택한다. 도 2에서 설명된 바와 같이, 검증 전압(Vvfyi)가 워드 라인(WL)에 공급되고 감지 증폭기(280)에 의해서 센싱되면, 검증 전압(Vvfyi) 하측에 분포하는 셀들은 프로그램 대상 셀로 선택이 될 것이다. 프로그램 제어부(290)는 기입 드라이버(270)를 제어하여 프로그램 대상 셀들의 비트 라인을 바이어스 하도록 한다. 동시에 프로그램 제어부(290)는 프로그램 전압 발생부(220)를 제어하여 해당 루프에 대응하는 프로그램 전압(Vpgm)이 생성되도록 한다.
상술한 구성을 통하여 본 발명에 따른 플래시 메모리 장치(200)는 로그 스케일로 증가하는 프로그램 전압(Vpgm)과 로그 스케일로 증가하는 검증 전압(Vvfyi)을 이용하여 목적하는 협소한 산포의 문턱전압 상태로 신속한 프로그램이 가능하다.
도 5는 상술한 도 4에 도시된 프로그램 전압 발생기(220)의 예시적인 실시예를 간략히 보여주는 회로도이다. 도 5를 참조하면, 본 발명의 프로그램 전압 발생기(220)는 상부 저항(Ra)과 하부 저항들(R0~Rn) 중 루프 카운트 신호(Loop<i>)에 의해 선택되는 하나와 분배되는 전압에 의해 각 루프별 프로그램 전압(Vpgm)이 정의된다. 여기서, 루프 카운트 신호(Loop<i>)는 도 4에서 도시된 프로그램 제어부(290)에 의해서 제공된다. 하부 저항들(R0~Rn)은 상술한 프로그램 전압(Vpgm)에 있어서 루프 수가 증가할수록 그 크기가 감소하는 스텝(ΔVi)에 따른 로그 스케일 의 프로그램 전압을 제공하기 위한 저항치를 갖는다. 프로그램 전압 발생기(220)는 앞서 설명된 프로그램 제어부(290)로부터 출력되는 활성화된 루프 카운트 신호(Loop<i>)에 응답하여 해당되는 프로그램 전압(Vpgm)을 출력한다. 각 루프별 서로 다른 레벨의 스텝 전압(ΔVi)을 갖는 프로그램 전압(Vpgm)의 발생은, 노드1(N1)과 노드2(N2) 사이에 존재하는 상부저항(Ra)과 활성화되는 루프 카운트 신호(Loop<i>)에 의해 선택되는 하부 저항들(R0~Rn) 중 하나의 저항과의 전압 분배에 따른다.
이를 간단히 설명하면, 노드1(N1)에 걸리는 분배 전압(Vdvd)은 비교기(222)의 반전 단자에 입력되고 기준 전압(Vref)은 비교기(222)의 비반전 단자에 입력된다. 분배 전압(Vdvd)이 기준 전압(Vref)보다 낮은 경우 비교기의 출력인 비교 신호(COMP)가 하이 레벨로 활성화된다. 비교 신호(COMP)가 활성화되면, 고전압 발생기(221)는 내부의 차지 펌핑 동작을 통해서 목표하는 프로그램 전압(Vpgm)을 출력한다. 순차적으로 활성화되는 각 루프 카운트 신호(Loop<i>)의 변동에 따라 이러한 동작이 연속적으로 일어나게 된다. 이상의 제어 동작에 의해서 프로그램 전압 발생기(220)는 각 루프 간 서로 다른 스텝 전압(ΔVi) 차이를 갖는 프로그램 전압(Vpgm)이 생성될 수 있다. 로그 스케일(Log Scale)로 증가하는 프로그램 전압(Vpgm)의 발생은 하부 저항들(R0~Rn)의 설정치에 의존한다.
도 6은 도 4에 도시된 검증 전압 발생기(230)의 예시적인 실시예를 간략히 보여주는 회로도이다. 도 6을 참조하면, 본 발명의 검증 전압 발생기(230)는 상부 저항(Rb)과 하부 저항들(R0′~Rn′) 중 루프 카운트 신호(Loop<i>)에 의해 선택되는 하나와 분배되는 전압에 의해 각 루프별 검증 전압(Vvfyi)이 정의된다. 여기서, 루프 카운트 신호(Loop<i>)는 도 4에서 도시된 프로그램 제어부(290)에 의해서 제공된다. 하부 저항들(R0′~Rn′)은 루프 수가 증가할수록 로그 스케일과 유사한 형태로 상술한 검증 전압(Vvfyi)이 증가하도록 저항치들이 설정된다.
이를 간단히 설명하면, 노드3(N3)에 걸리는 분배 전압(Vdvd′)은 비교기(232)의 반전 단자에 입력되고 기준 전압(Vref)은 비교기(232)의 비반전 단자에 입력된다. 분배 전압(Vdvd′)이 기준 전압(Vref)보다 낮은 경우 비교기의 출력인 비교 신호(COMP′)가 하이 레벨로 활성화된다. 비교 신호(COMP′)가 활성화되면, 고전압 발생기(231)는 내부의 차지 펌핑 동작을 통해서 목표하는 검증 전압(Vvfyi)을 출력한다. 순차적으로 활성화되는 각 루프 카운트 신호(Loop<i>)의 변동에 따라 이러한 동작이 연속적으로 일어나게 된다. 이상의 제어 동작에 의해서 검증 전압 발생기(230)는 로그 스케일로 증가하여 시간의 경과에 따라 증가폭이 감소되는 검증 전압(Vvfyi)을 생성할 수 있다. 상술한 형태의 검증 전압(Vvfyi)의 발생은 하부 저항들(R0′~Rn′)의 설정치에 의존한다.
이상의 도 5 내지 도 6에 따른 프로그램 전압(Vpgm) 발생기(220) 및 검증 전압 발생기(230)를 포함하는 본 발명의 플래시 메모리 장치는 로그 스케일로 증가하는 프로그램 전압(Vpgm) 및 검증 전압(Vvfyi)에 따라 프로그램 동작을 수행한다. 본 발명에 따른 플래시 메모리 장치는 프로그램 제어부(290)로부터의 루프 카운트 신호(Loop<i>)에 교대로 응답하여 검증 전압(Vvfyi)과 프로그램 전압(Vpgm)을 메모리 셀(MC)의 워드 라인(WL)으로 제공한다.
도 7은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 예시적으로 보여주는 흐름도이다. 도 7의 흐름도는 도 2에서 설명한 본 발명의 프로그램 방법을 시간의 흐름에 따른 동작들을 각 단계별로 구분하여 설명하였다. 이하 본 발명의 프로그램 방법이 상술한 도면들에 의거하여 상세히 설명될 것이다.
도 7을 참조하면, 비교적 확산된 형태의 특정 문턱전압 상태(도 2의 100)로 프로그램하기 위한 컨버전스 프로그램이 수행된다(S10). 이후 상술한 컨버전스 프로그램의 결과에 따라 형성되는 문턱전압 분포(100)로부터 제 1 검증 전압(Vvfy1)으로 검증 동작을 수행하고 제 1 스텝 전압(ΔV1)만큼 증가된 프로그램 전압을 인가하기 위한 초기화 동작이 수행된다. 즉, 제 1 검증 전압(Vvfy1)과 제 1 스텝 전압(ΔV1)을 선택하기 위한 연산이 프로그램 제어부(290)에서 수행된다(S20). 제 1 검증 전압(Vvfy1)이 선택된 이후에, 프로그램 제어부(290)는 검증 전압 발생기(230)로 루프 카운트 신호(Loop<i>)들 중 어느 하나를 활성화하여 제 1 검증 전압(Vvfy1)을 생성한다. 그리고 프로그램 제어부(290)는 생성된 제 1 검증 전압(Vvfy1)을 메모리 셀들의 워드 라인으로 공급하고, 감지 증폭기(280)에 의한 센싱 신호를 입력받는 검증 동작을 수행한다(S30). 프로그램 제어부(290)는 전단계의 검증 동작에 의해서 페일로 판별된 셀들을 제 1 스텝 전압(ΔV1)만큼 증가된 프로그램 전압으로 프로그램한다(S40). 단계(S30)에서 수행된 검증 전압(Vvfyi)과 타깃 검증 전압(Vvfy)과의 비교 동작이 이루어지고, 프로그램 제어부는 비교 결과에 따라 프로그램 동작을 종료하거나, 증가된 스텝에 의한 프로그램 동작을 지속할지를 결정한다(S50). 프로그램 이전에 수행된 검증 동작에 사용된 제 1 검증 전압(Vvfy1)이 타깃 검증 전압(Vvfy) 이상이 되지 않으면 제 2 검증 전압(Vvfy2)과 제 2 스텝 전압(ΔV2)에 의한 프로그램 동작을 수행하기 위하여 루프 카운트 수를 증가시킨다. 그리고 제 2 검증 전압(Vvfy2)에 의한 검증 동작을 수행하기 위한 단계로 돌아간다(S60). 이러한 프로그램 동작의 반복적인 루프는 검증 전압(Vvfyi)이 타깃 검증 전압(Vvfy) 이상이 되는 시점까지 계속된다. 그리고 검증 전압(Vvfy)이 타깃 검증 전압(Vvfy) 이상으로 판별되는 경우, 프로그램 제어부(290)는 상술한 제반 프로그램 동작을 종료시킨다.
이상에서 흐름도를 통해 설명된 본 발명의 프로그램 방법에 따르면, 메모리 셀들이 문턱전압 산포의 개선과 더불어 고속의 프로그램 동작이 가능하다.
도 8은 상술한 본 발명의 목적을 달성하기 위한 다른 실시예를 간략히 보여주는 도면이다. 현실적으로 전압 펄스의 스텝이 규칙적으로 감소하고, 따라서 로그 스케일로 증가하는 프로그램 전압(Vpgm) 및 검증 전압(Vvfyi)을 정밀하게 발생하는 것은 용이하지 않다. 따라서, 본 발명의 스텝 전압(ΔVi)의 종류를 2가지나 3가지 로 한정하여 상술한 프로그램 동작을 수행할 수 있다.
도 8을 참조하면, 컨버전스 프로그램 이후에 셀들의 문턱전압 산포(300)로부터 제 1 스텝 전압(ΔV1)으로 증가하는 프로그램 전압으로 프로그램한다. 이때의 검증 동작은 미리 정해진 소정의 검증 전압(Vvfy′)으로 수행한다. 제 1 스텝 전압(ΔV1)으로 증가하는 프로그램 전압으로 프로그램하는 구간을 제 1 프로그램 구간이라 칭하기로 한다. 그리고 제 1 스텝 전압(ΔV1)보다 낮은 제 2 스텝 전압(ΔV2)으로 증가하는 프로그램 전압을 인가하는 구간을 제 2 프로그램 구간이 진행된다. 제 2 프로그램 구간에서의 검증 동작은 검증 전압(Vvfy)에 의해서 이루어진다. 제 2 프로그램 구간에서 최종적으로 패스되면, 셀들의 문턱전압 산포는 산포 (310)로 형성될 것이다. 여기서 제 1 스텝 전압(ΔV1)의 크기는 기준 전압(Vx)와 제 1 프로그램 구간에서 사용되는 검증 전압(Vvfy′) 간의 차이값으로 설정될 수 있다.
도 9는 상술한 2 단계의 프로그램 구간을 갖는 경우에 대한 프로그램 전압 발생기(220)의 출력을 간략히 보여주는 도면이다. 프로그램 전압 발생기(220)는 제 1 프로그램 구간에서는 제 1 스텝 전압(ΔV1)의 크기로 증가한다. 그리고 프로그램 전압 발생기(220)는 제 2 프로그램 구간에서는 제 2 스텝 전압(ΔV2)의 크기로 증가한다.
이상의 도 8과 도 9에서 2 단계의 프로그램 구간을 갖는 것으로 표현하였으나 본 발명은 이에 국한되지 않는다. 즉, 3 종류 이상의 스텝 전압(ΔVi)을 사용하는 방식으로 본 발명의 프로그램 방식이 구성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 이상에서는 낸드형 플래시 메모리 장치들을 예로 들어 설명하였으나, 본 발명에 따른 프로그램 특성은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래시 메모리 장치들에도 적용 가능하다.
이상과 같은 본 발명에 따른 플래시 메모리 장치 및 그 프로그램 방법은 메모리 셀들이 문턱전압 산포의 개선과 동시에 프로그램 속도를 현저히 증가시킬 수 있다.

Claims (24)

  1. 제 1 상태로부터 제 2 상태로 복수의 메모리 셀들을 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법에 있어서:
    프로그램 루프 수의 증가에 따라 레벨이 증가하는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; 및
    상기 프로그램 루프 수의 증가에 따라 증가분이 점차 감소하는 프로그램 전압으로 상기 복수의 메모리 셀들을 프로그램하는 단계를 포함하되,
    상기 검증하는 단계와 상기 프로그램하는 단계는 프로그램 루프를 구성하며, 상기 프로그램 루프는 상기 검증 전압의 레벨이 상기 제 2 상태의 전압 범위에 도달하는 순간 종료되는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    최초 프로그램 루프 시, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 최하위 값과 중앙값 사이의 전압 레벨에 대응하는 것을 특징으로 하는 프로그램 방법.
  3. 제 1 항에 있어서,
    최초 프로그램 루프 시, 상기 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값의 전압 레벨에 대응하는 제 1 검증 전압인 것을 특징으로 하는 프로그램 방법.
  4. 제 3 항에 있어서,
    최초 이후의 프로그램 루프 시, 상기 검증 전압은 이전 프로그램 루프에서의 검증 전압과 상기 제 2 상태의 최상위 전압과의 중앙값으로 선택되는 것을 특징으로 하는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 최초 프로그램 루프 시, 상기 프로그램 전압의 상기 증가분은 상기 최상위 전압으로부터 상기 제 1 검증 전압을 차감한 전압 레벨인 것을 특징으로 하는 프로그램 방법.
  6. 제 5 항에 있어서,
    최초 이후의 프로그램 루프 시, 상기 증가분은 상기 제 2 상태의 최상위 전압으로부터 이전 프로그램 루프의 검증 전압을 차감한 전압 레벨인 것을 특징으로 하는 프로그램 방법.
  7. 제 1 상태로부터 제 1 전압과 제 2 전압의 사이에 분포하는 제 2 상태로 복수의 메모리 셀들을 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 제 1 상태의 전압 범위에 포함되는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계; 및
    상기 검증 결과에 따라 페일로 판별되는 메모리 셀들을 상기 제 2 전압과 상기 검증 전압과의 차이만큼 증가된 프로그램 전압으로 프로그램하는 단계를 포함하는 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값의 전압 크기인 것을 특징으로 하는 프로그램 방법.
  9. 제 7 항에 있어서,
    상기 검증 전압은 상기 제 1 상태의 전압 범위의 최하위 값과 중앙값 사이의 전압 크기인 것을 특징으로 하는 프로그램 방법.
  10. 제 7 항에 있어서,
    상기 검증하는 단계와 상기 프로그램하는 단계는 프로그램 루프를 구성하며, 상기 복수의 메모리 셀들이 모두 상기 제 2 상태로 프로그램될 때까지 상기 프로그램 루프가 반복되는 것을 특징으로 하는 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 제 2 전압은 상기 제 2 상태의 전압 범위의 최상위 값인 것을 특징으로 하는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 프로그램 루프는 상기 검증 전압이 상기 제 1 전압 이상이 되면 종료되는 것을 특징으로 하는 프로그램 방법.
  13. 복수의 메모리 셀들을 제 1 전압과 제 2 전압 사이에 분포하는 타깃 상태로 프로그램하기 위한 플래시 메모리 장치의 프로그램 방법에 있어서:
    (a) 상기 복수의 메모리 셀들을 상기 타깃 상태보다 낮은 제 1 상태로 프로그램하는 단계;
    (b) 상기 제 1 상태의 범위 내에 존재하는 제 1 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계;
    (c) 상기 검증 결과에 따라 페일로 판별되는 메모리 셀들을 상기 제 2 전압과 상기 검증 전압과의 차이에 대응하는 스텝 전압만큼 증가된 프로그램 전압으로 프로그램하는 단계; 그리고
    (d) 상기 (c) 단계에 따라 형성되는 문턱전압 상태의 범위 내에 존재하는 검증 전압으로 상기 복수의 메모리 셀들을 검증하는 단계를 포함하되,
    상기 (c) 단계 및 상기 (d) 단계는 프로그램 루프를 구성하고, 상기 프로그램 루프는 복수의 메모리 셀들이 상기 타깃 상태로 프로그램될 때까지 반복되는 것 을 특징으로 하는 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 제 1 검증 전압은 상기 제 1 상태의 전압 범위의 중앙값에 대응하는 전압 레벨인 것을 특징으로 하는 프로그램 방법.
  15. 제 13 항에 있어서,
    상기 제 1 검증 전압은 상기 제 1 상태의 전압 범위에서 최하위 값과 중앙값 사이의 값들 중 어느 하나의 전압 레벨인 것을 특징으로 하는 프로그램 방법.
  16. 제 13 항에 있어서,
    상기 프로그램 전압은 이전 프로그램 루프(i-1)의 프로그램 전압에 대해,
    Figure 112006076469136-pat00005
    (단, Vvfyi - 1는 i-1번째 프로그램 루프에서의 검증 전압, Vx는 상기 제 2 전압)만큼 증가된 펄스 전압으로 공급되는 것을 특징으로 하는 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 검증 전압은,
    Figure 112006076469136-pat00006
    (단, Vvfyi는 i번째 프로그램 루프에서의 검증 전압, Vvfyi - 1는 i-1번째 프로그램 루프에서의 검증 전압, Vx는 상기 제 2 전압)로 설정되는 것을 특징으로 하는 프로그램 방법.
  18. 제 13 항에 있어서,
    상기 (d) 단계는 상기 검증 전압이 상기 제 1 전압 이상으로 도달되는 순간 종료되는 것을 특징으로 하는 프로그램 방법.
  19. 복수의 메모리 셀들을 포함하는 셀 어레이;
    프로그램 루프 수의 증가에 따라 그 증가분이 점차 감소하는 프로그램 전압을 생성하여 상기 셀 어레이로 공급하는 프로그램 전압 발생기;
    상기 프로그램 루프 수의 증가에 따라 레벨이 증가하는 검증 전압을 생성하여 상기 셀 어레이로 공급하는 검증 전압 발생기;
    프로그램 동작시, 상기 검증 전압과 상기 프로그램 전압에 따라 상기 복수의 메모리 셀들을 제 1 상태로부터 제 2 상태로 프로그램되도록 상기 프로그램 전압 발생기와 상기 검증 전압 발생기를 제어하는 프로그램 제어부를 포함하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 2 상태는, 상기 복수의 메모리 셀들의 문턱전압이 제 1 전압과 제 2 전압 사이에 분포하는 문턱전압 상태인 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 검증 전압 발생기는 상기 프로그램 루프의 증가에 따라 이전 프로그램 루프의 검증 전압과 상기 제 2 전압과의 중앙값을 차후의 검증 전압으로 생성하는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 프로그램 전압 발생기는 이전 프로그램 루프에서 생성된 프로그램 전압에 대해, 제 2 전압으로부터 상기 이전 프로그램 루프의 검증 전압을 차감한 크기의 증가분을 갖는 프로그램 전압을 생성하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 21 항에 있어서,
    상기 프로그램 루프는 상기 검증 전압이 상기 제 2 상태의 전압 범위에 도달하는 순간 종료되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 19 항에 있어서,
    상기 프로그램 제어부의 제어에 따라 상기 프로그램 전압이 인가되는 시점에 상기 복수의 메모리 셀들의 비트 라인들로 프로그램 데이터를 제공하는 기입 드라 이버; 및
    상기 검증 전압이 인가되는 시점에 상기 복수의 메모리 셀들의 비트 라인을 감지하여 감지 결과를 상기 프로그램 제어부로 제공하는 감지 증폭기를 더 포함하는 플래시 메모리 장치.
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