CN107919147B - 对非易失性存储器编程的方法和操作具有其的系统的方法 - Google Patents

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Abstract

用于对非易失性存储器进行编程的方法包括：对在非易失性存储器中包含的存储单元中的低位进行编程，在对存储单元中的高位进行编程之前读取存储单元中编程的低位，根据读取低位的结果确定存储单元的阈值电压，使用所述阈值电压确定存储单元的类型，并根据所确定的存储单元的类型将多个脉冲之一供应给连接到存储单元的位线。

Description

对非易失性存储器编程的方法和操作具有其的系统的方法
相关申请的交叉引用
本申请基于要求2016年10月11日在韩国知识产权局递交的韩国专利申请No.10-2016-0131435的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及一种用于对非易失性存储器进行编程的方法，更具体地，涉及一种方法：用于在对非易失性存储器中包含的存储单元中的高位进行编程之前，确定存储单元的类型，根据所确定的存储单元的类型将多个脉冲之一供应给连接到存储单元的位线，以及对存储单元中的高位进行编程。
背景技术
根据是否需要持续的电源来维持其中存储的数据，半导体存储器件可以分类为易失性存储器件或非易失性存储器。闪存器件是非易失性存储器的类型，并且在许多电子器件中用作能够电学地编程和擦除数据的存储器件。
发明内容
根据本发明构思的示例性实施例，一种用于对非易失性存储器进行编程的方法包括：对在非易失性存储器中包含的存储单元中的低位进行编程，在对存储单元中的高位进行编程之前读取存储单元中编程的低位，根据读取低位的结果确定存储单元的阈值电压，使用阈值电压确定存储单元的类型，以及根据所确定的存储单元的类型将多个脉冲之一供应给连接到存储单元的位线。
根据本发明构思的示例性实施例，在操作包括控制器和非易失性存储器的存储器系统的方法中，所述非易失性存储器被配置为根据控制器的控制执行编程操作，所述方法包括：由非易失性存储器对在非易失性存储器中包含的存储单元中的低位进行编码，在对存储单元中的高位进行编程之前由非易失性存储器读取在存储单元中编程的低位，根据读取所述低位的结果由所述非易失性存储器确定所述存储单元的阈值电压，由所述非易失性存储器使用所述阈值电压确定所述存储单元的类型，以及根据所确定的存储单元的类型由所述非易失性存储器将多个脉冲之一供应给连接到所述存储单元的位线。
根据本发明构思的示例性实施例，一种用于对非易失性存储器进行编程的方法包括：对在非易失性存储器中包含的存储单元中的低位进行编程，在存储单元中对高位进行编程之前读取存储单元中编程的低位，根据读取低位的结果确定存储单元的阈值电压，使用阈值电压确定存储单元是否是第一类型单元、第二类型单元或第三类型单元之一，发送包括第一脉冲、第二脉冲和第三脉冲的脉冲序列，并且如果存储单元是第一类型单元则向连接到存储单元的位线供应第一脉冲，如果存储单元是第二类型单元则向所述位线供应第二脉冲，以及如果存储单元是第三类型单元则向所述位线供应第三脉冲。第一类型单元的第一阈值电压高于第二类型单元的第二阈值电压，并且第二类型单元的第二阈值电压高于第三类型单元的第三阈值电压。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得明显且被更容易理解。
图1示出了根据本发明构思的示例性实施例的主机和存储器系统。
图2示出了根据本发明构思的示例性实施例的图1的非易失性存储器。
图3示出根据本发明构思的示例性实施例的图1的非易失性存储器的存储单元的阈值电压扩展或分布。
图4示出了根据本发明构思的示例性实施例的根据增量步进脉冲程序(ISPP)产生的编程电压。
图5示出了根据本发明构思的示例性实施例的在用于对非易失性存储器进行编程的方法中确定存储单元的类型。
图6示出了根据本发明构思的示例性实施例的在用于对非易失性存储器进行编程的方法中供应给存储单元的脉冲。
图7A和7B是根据本发明构思的示例性实施例的用来示出在用于对非易失性存储器进行编程的方法中将脉冲供应给存储单元的电路图；
图8A示出了根据本发明构思的示例性实施例的在不使用用于对非易失性存储器进行编程的方法的情况下在存储单元中对高位进行编程的情况；
图8B示出了根据本发明构思的示例性实施例的使用用于对非易失性存储器进行编程的方法在存储单元中编程高位的情况。
图9是示出了根据本发明构思的示例性实施例的用于对非易失性存储器进行编程的方法的流程图。
具体实施方式
下文中将参照附图更全面地描述本发明构思的示例性实施例。贯穿该申请的相同附图标记可以表示相同元件。
图1示出了主机和根据本发明构思的示例性实施例的存储器系统。参考图1，连接到主机10的存储器系统20包括存储器控制器200和非易失性存储器100。
根据本发明构思的示例性实施例，存储器系统20可以是存储卡、存储器驱动器、固态驱动器(SSD)或被管理的NAND。存储卡可以是安全数字(SD)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、通用闪存(UFS)等。存储器驱动器可以是通用串行总线(USB)闪存驱动器或记忆棒。被管理的NAND可以指控制器嵌入的NAND芯片。
存储器系统20可以指代包括非易失性存储器100的各种存储器系统，这将在下面进一步描述。例如，存储器控制器200和非易失性存储器100可以封装在分开的封装中或一起封装在一个封装中。
移动计算设备(或手持电子设备)可以包括主机10和存储器系统20。移动计算设备(或手持电子设备)可以是膝上型计算机、智能电话、物联网(IoT)设备、万物互联(IoE)设备或移动互联网设备(MID)。包括主机10和存储器系统20的电子系统不仅可以用在个人计算机(PC)、数据库、服务器、数据中心或互联网数据中心中，而且可以用在汽车系统、智能汽车、家庭自动化系统等中。
根据本发明构思的示例性实施例，非易失性存储器100可以是NAND闪存器件。非易失性存储器100可以具有用于在一个存储单元中存储2位或更多信息(或数据)的多电平单元(MLC)结构。
存储器控制器200可以产生用于根据对主机10的控制来控制非易失性存储器100的操作(例如，编程操作、读操作或擦除操作)的地址和命令(例如，程序命令、读命令或擦除命令)。
通过页执行编程操作和读取操作，并且通过块执行擦除操作。存储器控制器200可以向非易失性存储器100输出命令，以控制非易失性存储器100的操作。
非易失性存储器100可以根据该命令执行操作，并将该操作的结果发送到存储器控制器200。
图2示出了根据本发明构思的示例性实施例的图1的非易失性存储器。参考图1和图2，根据本发明构思的示例性实施例的非易失性存储器100包括存储单元阵列110、行解码器(或行驱动器)120、数据输入/输出(I/O)电路130、读/写(R/W)电路140、脉冲发生器150和控制逻辑(或控制逻辑电路)160。
存储单元阵列110通过串选择线(SSL)、字线WL1至WLm(其中m是2以上的自然数)和接地选择线(GSL)连接到行解码器120，并且通过位线BL1至BLn(n是2以上的自然数)连接到读/写电路140。
存储单元阵列110包括多个单元串CS1至CSn。多个单元串CS1至CSn中的每一个包括多个存储单元。多个存储单元中的每一个具有用于存储单个位或者存储2位或更多数据的结构。
尽管示出了存储单元阵列110具有图2中的二维结构，但是本发明构思不限于此，并且存储单元阵列110可以包括三维存储单元阵列。
在本发明构思的示例性实施例中，可以提供三维(3D)存储器阵列。3D存储器阵列在存储单元阵列的一个或多个物理层级中单片地形成，所述存储单元具有布置于硅衬底上方的有源区以及与这些存储单元的操作相关联的电路，不论这种相关联的电路是否在硅衬底上方或内部。换句话说，阵列的每一个层级中的各层直接沉积在下一层级的各层上。
在本发明构思的示例性实施例中，该3D存储器阵列包括垂直取向的垂直NAND串，使得至少一个存储单元布置在另一存储单元上方。所述至少一个存储单元可以包括电荷俘获层。
多个单元串CS1至CSn中的每一个包括串选择晶体管(SST)、多个存储单元MC和接地选择晶体管(GST)。串选择晶体管SST中的每一个连接到位线BL1至BLn之一，并且接地选择晶体管GST中的每一个连接到公共源极线(CSL)。例如，第一串选择晶体管连接到第一位线BL1，第一接地选择晶体管连接到第一单元串CS1中的公共源极线CSL。
每个存储单元MC的栅极连接到字线WL1至WLm之一，每个串选择晶体管SST的栅极连接到串选择线SSL，并且每个接地选择晶体管GST的栅极连接到地选择线GSL。
例如，当存储单元阵列110的每个存储单元MC是用于存储一位数据的单电平单元(SLC)时，字线WL1至WLm中的每一个可以由一个页限定。这里，页可以指与连接到一个字线的多个存储单元相对应的存储区域。该页还可以指存储在存储区域中的一组数据。
根据本发明构思的示例性实施例，当每个存储单元MC是用于存储2位或更多数据的MLC时，一条字线可以具有等于在连接到一条字线的多个MLC中的每一个中编程的位的数量的多个页。
例如，当多个MLC中的每一个存储2位数据时，一条字线包括两个页(例如，第一页和第二页)。第一页可以称为最低有效位(LSB)页，并且第二页可以称为最高有效位(MSB)页。
此外，当多个MLC中的每一个存储3位数据(在这种情况下，MLC是指三重层级单元(TLC))时，一条字线可以包括三个页(例如，第一页，第二页和第三页)。第一页、第二页和第三页可以分别指代最低有效位(LSB)页、中心有效位(CSB)页和最高有效位(MSB)页。如上所述，每个页可以指存储在由每个页限定的存储区域中的一组数据。
行解码器120连接到存储单元阵列110、读/写电路140和控制逻辑电路160。根据本发明构思的示例性实施例，行解码器120可以根据控制逻辑电路160的控制来操作。
行解码器120可以从外部(例如，从图1的存储器控制器200)接收地址ADDR输入。根据本发明构思的示例性实施例，行解码器120可以对在地址ADDR中包含的列地址进行解码，并将根据解码结果产生的多个列选择信号供应给读/写电路140。根据本发明构思的示例性实施例，行解码器120可以对在地址ADDR中包含的行地址进行解码，并且使用根据解码结果产生的多个行选择信号来选择字线WL1至WLm中的每一个。行解码器120可以共同地表示用于产生列选择信号的列解码器和用于产生行选择信号的行解码器。
数据输入/输出电路130可以向读/写电路140发送数据DATA或从读/写电路140接收数据DATA。根据本发明构思的示例性实施例，数据输入/输出电路130可以根据控制逻辑电路160的控制来操作。
数据输入/输出电路130可以将从读/写电路140接收的数据DATA发送到外部，并且可以将从外部接收的数据DATA发送到读/写电路140。
读/写电路140可以包括页缓冲器145。示出了读/写电路140包括图2中的一个页缓冲器145，但是根据本发明构思的示例性实施例，可以不同地改变在读/写电路140中包含的页缓冲器的数量。
读/写电路140可以响应于从行解码器120供应的列选择信号来选择位线BL1至BLn。读/写电路140可以将从数据输入/输出电路130发送的数据DATA编程(或写入)到对应于所选位线BL1至BLn的所选存储单元中。
读/写电路140可以读取存储在所选存储单元中的数据，并将读取的数据发送到数据输入/输出电路130。例如，读/写电路140可以在不同的时间点使用不同的读取电压读取存储在存储单元中的数据，并将读取的数据发送到数据输入/输出电路130。
在读取操作期间，读/写电路140可以作为感测放大器操作，用于根据控制逻辑电路160的控制来感测和放大在存储单元阵列110中包含的多个位线BL1至BLn中的每一个的电压电平。
页缓冲器145可以从存储单元阵列110接收并存储读取数据。
页缓冲器145可以将从脉冲发生器150接收的脉冲PULSE发送到位线BL1至BLn中的每一个。
脉冲发生器150可以产生用于非易失性存储器100的操作的电压(例如，脉冲PULSE)，并将所产生的电压(脉冲)发送到读/写电路140。根据本发明构思的示例性实施例，脉冲发生器150可以将所产生的电压(脉冲)发送到页缓冲器145。虽然在图2中示例性地示出了用于产生脉冲的脉冲发生器150，脉冲发生器150可以用用于产生用于编程操作的电压、用于读取操作的电压或用于擦除操作的电压的电压发生器来代替，因此，电压发生器可以根据本发明构思的示例性实施例产生脉冲。
控制逻辑电路160可以基于从图1的存储器控制器200输出的命令来控制行解码器120、数据输入/输出电路130、读/写电路140和脉冲发生器150的总体操作。
图3示出根据本发明构思的示例性实施例的图1的非易失性存储器的存储单元的阈值电压扩展或分布。参考图2和图3，X轴(或横轴)表示在存储单元阵列110中包含的每个存储单元MC的阈值电压(Vth)，Y轴(或纵轴)表示对应于每个阈值电压(Vth)的存储器单元MC的数量。
用于存储k位的存储单元可以具有2k个状态。例如，用于存储2位的存储单元可以具有22＝4个状态，如图3所示。根据阈值电压Vth的分布，每个状态可分类为擦除状态(E)、第一编程状态(P1)、第二编程状态(P2)和第三编程状态(P3)。状态E、P1、P2和P3由参考电压(V1、V2和V3)分类。
存储单元的状态可以由存储单元中编程的位来表示。假设例如，由位“1”表示未被编程的状态，并且由位“0”表示被编程的状态，则擦除状态E可以由“11”表示，第一编程状态P1可以由“01”表示，第二编程状态P2可以由“10”表示，以及第三编程状态P3可以由“00”表示。例如，擦除状态E和第一编程状态P1的LSB为“1”。
根据本发明构思的示例性实施例的用于对非易失性存储器进行编程的方法包括对低位(例如，LSB)进行编程的操作和对高位(例如，MSB)进行编程的操作。例如，在存储单元MC中对低位进行编程之后，在存储单元MC中对高位进行编程。高位和低位可以指两个连续的位，但本发明构思不限于此。
图4示出了根据本发明构思的示例性实施例的根据增量步进脉冲程序(ISPP)产生的编程电压。X轴表示时间，Y轴表示图4的曲线图中的编程电压VPGM。
参考图2和图4，非易失性存储器100可以对存储单元MC进行编程。根据本发明构思的示例性实施例，非易失性存储器100可以对存储单元MC中的低位进行编程，然后对存储单元MC中的高位进行编程。
非易失性存储器100可以将编程电压VPGM供应给连接到存储单元MC的第一字线WL1，以对存储单元MC进行编程。根据本发明构思的示例性实施例，非易失性存储器100可以多次将编程电压VPGM供应给字线WL1。例如，非易失性存储器100可以供应用于对存储单元MC进行“l”次编程的编程电压VPGM，其中l是1以上的自然数。
可以根据非易失性存储器100的编程条件来确定编程电压VPGM。根据本发明构思的示例性实施例，只要非易失性存储器100的编程次数数量增加，编程电压VPGM可以增加。
当供应编程开始电压VPGM_START时，开始由非易失性存储器100进行编程，并且当供应编程结束电压VPGM_LAST时编程结束。根据本发明构思的示例性实施例，编程开始电压VPGM_START开始被供应的时间是对高位进行编程的开始。
当根据ISPP确定编程电压VPGM的电平时，编程电压VPGM可以在从T1到Tk的设定时间点处从编程开始电压VPGM_START到编程结束电压VPGM_LAST递增固定值(ΔVISPP)。换句话说，编程电压VPGM是在T1处的编程开始电压VPGM_START和在Tk处的编程结束电压VPGM_LAST。
当由非易失性存储器100进行的编程操作进行时，编程电压VPGM递增ΔVISPP。例如，当编程开始电压VPGM_START为1V且ΔVISPP为0.3V时，编程电压VPGM可以不断增加，例如1V、1.3V、1.6V……等等。
非易失性存储器100的编程操作中的性能可以由编程操作中消耗的时间来测量。例如，编程操作中消耗的时间可以通过编程操作的程序循环数量与消耗来执行程序循环的时间(例如，ΔT＝T2-T1)的相乘来确定。程序循环是指编程电压VPGM增加直到编程操作完成的次数(＝(VPGM_LAST-VPGM_START)/ΔVISPP)(例如，k-1)。
随着由非易失性存储器100的编程操作消耗的时间减少，编程操作的性能增加。例如，如果非易失性存储器100的编程开始电压VPGM_START增加，则程序循环的数量减少，因此非易失性存储器100的编程性能可以增加。
尽管根据图4中的ISPP来确定编程电压VPGM，本发明构思不限于此。
图5示出了根据本发明构思的示例性实施例的在用于对非易失性存储器进行编程的方法中确定存储单元的类型。图5所示的电流分布PS表示要编程的存储单元的阈值电压的分布，目标分布TS表示编程的存储单元的阈值电压的分布。根据本发明构思的示例性实施例，目标分布TS可以指图3所示的第一编程状态P1；然而，本发明构思不限于此。
参考图2和图5，非易失性存储器100可以确定存储单元MC的阈值电压。
在存储单元MC中对高位进行编程之前，非易失性存储器100可以根据读取存储单元MC中对低位进行编程的结果来确定存储单元MC的阈值电压。根据本发明构思的示例性实施例，可以执行一次或多次同一个存储单元MC的读取操作。
非易失性存储器100可以确定存储单元MC中编程的低位是第一值(例如，“1”，逻辑“1”或数据“1”)还是第二值(例如，“0”，逻辑“0”或数据“0”)。
例如，假设存储单元MC具有图3所示的阈值电压分布，当存储单元MC的阈值电压大于第二参考电压V2时，存储单元MC的LSB可以被确定为“0”，并且当存储单元MC的阈值电压小于第二参考电压V2时，存储单元MC的LSB可以被确定为“1”。
根据本发明构思的示例性实施例，非易失性存储器100可以多次测量相同存储单元MC的阈值电压。例如，非易失性存储器100可以测量存储单元MC的阈值电压两次。例如，当具有图3所示的阈值电压分布的存储单元的阈值电压被确定为大于第二参考电压V2时，非易失性存储器100可以确定存储单元MC的阈值电压是否大于第三参考电压V3。
根据本发明构思的示例性实施例，非易失性存储器100可以向存储单元供应不同的验证电压(例如，读取验证电压)并且测量存储单元的阈值电压。例如，非易失性存储器100可以向存储单元顺序地供应多个验证电压，并且多次顺序地测量存储单元的阈值电压。
根据本发明构思的示例性实施例，非易失性存储器100可以向存储单元供应验证电压并且在不同的时间点测量存储单元的阈值电压。例如，非易失性存储器100可以按固定时间间隔多次测量存储单元的阈值电压。
非易失性存储器100可以在不同的时间点向存储单元供应不同的验证电压或相同的验证电压，确定或测量存储单元的阈值电压(或多个阈值电压)，并且根据确定的结果决定(或确定)存储单元的类型。
可以根据存储单元的阈值电压(或多个阈值电压)将存储单元的类型划分为第一类型单元MC1、第二类型单元MC2和第三类型单元MC3。第一类型单元MC1是属于第一区域R1的存储单元，第二类型单元MC2是属于第二区域R2的存储单元，第三类型单元MC3是属于第三区域R3的存储单元。
将第一区域R1和第二区域R2由阈值电压VT12划分，并且将第二区域R2和第三区域R3由阈值电压VT23划分。如图5所示，第一类型单元MC1的第一阈值电压VMC1高于第二类型单元MC2的第二阈值电压VMC2，并且第二类型单元MC2的第二阈值电压VMC2高于第三类型单元MC3的第三阈值电压VMC3。
例如，第一类型单元MC1可以是已被编程为具有目标分布TS的存储单元，并且第二类型单元MC2和第三类型单元MC3中的每一个可以是要编程为具有目标分布TS的存储单元。
特别地，由于第二类型单元MC2的第二阈值电压VMC2高于第三类型单元MC3的第三阈值电压VMC3，如果第二阈值电压VMC2的变化量被设置为小于第三阈值电压VMC3的变化量时，目标分布TS可能显得相对密集。
例如，第一类型单元MC1可以是未编程的存储单元，并且第二类型单元MC2和第三存储单元MC3中的每一个可以是被编程的存储单元。
非易失性存储器100(例如其中的控制逻辑电路160)可以确定存储单元是第一类型单元MC1，第二类型单元MC2还是第三类型单元MC3。例如，根据本发明构思的示例性实施例的非易失性存储器100可以读取存储单元MC中编程的低位至少一次，并且在对存储单元MC中的高位进行编程之前根据确定的结果确定存储单元MC的类型。
根据本发明构思的示例性实施例，用于确定存参考图5描述的存储单元的类型的操作可以在对存储单元中的高位进行编程之前执行。
图6示出了根据本发明构思的示例性实施例的在用于对非易失性存储器进行编程的方法中供应给存储单元的脉冲。参考图2和图6，非易失性存储器100可以将脉冲PULSE供应给位线BL1至BLn。这里，脉冲PULSE可以指包括具有不同幅度和/或相位的两个脉冲的脉冲序列。脉冲发生器150(或电压发生器)可以产生脉冲序列并将所产生的脉冲序列供应给读/写电路140。读/写电路140可以将脉冲序列供应给每个位线BL1至BLn。
根据本发明构思的示例性实施例，脉冲序列可以包括第一脉冲PULSE1、第二脉冲PULSE2和第三脉冲PULSE3中的至少两个。例如，如图6所示，脉冲发生器150可以产生第一脉冲PULSE1，第二脉冲PULSE2和第三脉冲PULSE3。
第一至第三脉冲PULSE1至PULSE3可以分别具有不同的高度或幅度，例如，第一至第三高度H1至H3。
第一脉冲PULSE1的第一高度H1可以高于第二脉冲PULSE2的第二高度H2，并且第二脉冲PULSE2的第二高度H2可以高于第三脉冲PULSE3的第三高度H3。例如，第一高度H1可以与电源电压VDD的幅度或电平基本相同，第二高度H2可以对应于电源电压VDD的幅度的一半，并且第三高度H3可以高于接地电压GND的幅度或电平，并且低于第二高度H2。然而，本发明构思不限于此。
例如，当第二脉冲PULSE2的第二高度H2低于电源电压VDD并高于接地电压GND时，第二脉冲PULSE2可以被称为用于位线强制的脉冲(或电压)。
脉冲发生器150可以周期性地产生脉冲序列(例如脉冲PULSE)。例如，脉冲发生器150可以以固定的间隔顺序地产生第一脉冲PULSE1、第二脉冲PULSE2和第三脉冲PULSE3。
尽管图6中示出了三个脉冲(例如，PULSE1到PULSE3)，根据本发明构思的示例性实施例，包括在脉冲PULSE中的脉冲的数量可以被不同地改变，并且每个脉冲的幅度和/或相位可以被不同地改变。
图7A和7B是根据本发明构思的示例性实施例的在用于对非易失性存储器进行编程的方法中向存储单元供应脉冲的电路图。
参考图5至图7A所示，非易失性存储器100可以将脉冲PULSE的第一脉冲PULSE1供应给连接到第一类型单元MC1的第一位线BL1，将脉冲PULSE的第二脉冲PULSE2供应给连接到第二类型单元MC2的第二位线BL2，并将脉冲PULSE的第三脉冲PULSE3供应给连接到第三类型单元MC3的第三位线BL3。
根据本发明构思的示例性实施例，位线选择晶体管BST1至BST3中的每一个可以连接到每个位线BL1至BL3，如图7B所示。每个位线选择晶体管BST1至BST3可以调整供应给每个位线BL1至BL3的电压。
根据本发明构思的示例性实施例，位线选择晶体管BST1至BST3可以分别调整供应给位线BL1至BL3的电压的幅度，并且当将多个电压供应给每个位线BL1至BL3时，位线选择晶体管BST1至BST3中的每一个可以选择多个电压中的至少一个，并将所选择的电压供应给其对应的位线。
例如，当图6所示的脉冲序列(例如，脉冲PULSE)被供应给每个位线BL1至BL3，第一位线选择晶体管BST1可以响应于第一控制信号仅将第一脉冲PULSE1供应给第一位线BL1，第二位线选择晶体管BST2可以响应于第二控制信号仅将第二脉冲PULSE2供应给第二位线BL2，并且第三位线选择晶体管BST3可以响应于第三控制信号仅将第三脉冲PULSE3供应给第三位线BL3。例如，可以基于每个存储单元的类型(MC1、MC2或MC3)由控制逻辑电路160产生第一至第三控制信号中的每一个。
当图6所示的第一脉冲PULSE1被供应给第一位线BL1时，第一位线BL1的第一串选择晶体管SST1的栅源电压没有达到阈值电压，并且第一串选择晶体管SST1截止。例如，第一类型单元MC1被设置为编程禁止INHIBIT。
当图6所示的第三脉冲PULSE3被供应给第三位线BL3时，第三位线BL3的第三串选择晶体管SST3的栅源电压达到阈值电压，并且第三串选择晶体管SST3导通。例如，第三类型的单元MC3设置为编程PROGRAM。
当图6所示的第二脉冲PULSE2供应给第二位线BL2，第二串选择晶体管SST2的栅源电压达到阈值电压，并且第二串选择晶体管SST2导通。第二类型单元MC2通过编程电压VPGM编程。与第三位线BL3不同，第二类型单元MC2上的编程电压VPGM的影响可以减小第二脉冲PULSE2。
例如，通过第二脉冲PULSE2在第二类型单元MC2的沟道和第二类型单元MC2的栅极之间产生电压差。由于第二类型单元MC2上的编程电压VPGM的影响可以减小，所以在编程操作后第二类型单元MC2的阈值电压的变化可以小于第三类型单元MC3的阈值电压的变化。例如，第二类型单元MC2被设置为编程强制FORCING。
在根据本发明构思的示例性实施例的用于对非易失性存储器100进行编程的方法中，由于第二类型单元MC2的阈值电压的变化可以小于第三类型单元MC3的阈值电压的变化，供应给每个字线的编程开始电压VPGM_START可以增加。因此，可以增加由非易失性存储器100进行编程操作的性能。
图8A示出了根据本发明构思的示例性实施例，在不使用用于对非易失性存储器进行编程的方法的情况下在存储单元中对高位进行编程的情况。
图8B示出了根据本发明构思的示例性实施例的使用用于对非易失性存储器进行编程的方法在存储单元中编程高位的情况。
参考图8A，编程之前的分布PS0表示在对高位进行编程之前存储单元的阈值电压的分布，并且编程之后的分布PS1表示对高位进行编程之后的存储单元的阈值电压的分布。目标分布TS是指由对高位进行编程所针对的阈值电压的分布。
由于属于目标分布TS的存储单元的阈值电压的最大值为V2，并且属于编程之前的分布PS0的存储单元的阈值电压的最大值为V1，可允许(或可接受)的编程开始电压VPGM_START为V2-V1。
参考图7A、7B和8B，属于目标分布TS的存储单元的阈值电压的最大值为V2，并且属于编程之前的分布PS0的存储单元的阈值电压的最大值是V1。
根据本发明构思的示例性实施例的用于对非易失性存储器100进行编程的方法，由于在高位被编程之前脉冲PULSE的第一脉冲PULSE1被供应给与在第一区域R1中包含的存储单元相连接的位线，在第一区域R1中包含的存储单元被设置为编程禁止INHIBIT。
由于脉冲PULSE的第二脉冲PULSE2被供应给与在第二区域R2中包含的存储单元相连接的位线，所以在第二区域R2中包含的存储单元可以被设置为编程强制FORCING。
结果，由于在根据本发明构思的示例性实施例的用于对非易失性存储器100进行编程的方法中，在第二区域R2中包含的存储单元的阈值电压的变化被设定为小于在第三区域R3中包含的存储单元的阈值电压的变化，所以可允许编程开始电压VPGM_START是V3-V1。
图8B中的编程开始电压VPGM_START(其为V3-V1)大于图8A中的编程开始电压VPGM_START(其为V2-V1)。因此，根据上述用于对非易失性存储器100进行编程的方法，可以增加可允许编程开始电压VPGM_START。结果，减少了对存储单元中的高位进行编程所花费的时间，从而提高了由非易失性存储器100进行的编程操作中的性能。
图9是示出了根据本发明构思的示例性实施例的用于对非易失性存储器进行编程的方法的流程图。参考图1至图9，非易失性存储器100执行编程操作以对在非易失性存储器100中包含的存储单元中的低位进行编程(S100)。
在对存储单元中的高位进行编程之前，非易失性存储器100读取低位至少一次(S110)。
非易失性存储器100根据低位的读取(或初始读取)的结果确定存储单元的阈值电压(或多个阈值电压)(S120)。
非易失性存储器100根据阈值电压的确定结果，判断存储单元是第一类型单元MC1还是第二类型单元MC2(S130)。根据本发明构思的示例性实施例，第一类型单元MC1可以是其中禁止编程的存储单元，并且第二类型单元MC2可以是其中执行位线强制的存储单元。
非易失性存储器100根据确定的存储单元的类型，将多个位线强制电压(例如，脉冲PULSE)之一供应给连接到存储单元的位线。根据本发明构思的示例性实施例，当存储单元是第一类型单元MC1时，非易失性存储器100将脉冲PULSE的第一脉冲PULSE1供应给位线(S140)，并且当存储单元是第二类型单元MC2时，非易失性存储器100将脉冲PULSE的第二脉冲PULSE2供应给位线(S150)。如图6所示，第一脉冲PULSE1的第一高度H1可以高于第二脉冲PULSE2的第二高度H2。根据本发明构思的示例性实施例，第一脉冲PULSE1的第一高度H1可以替代地低于第二脉冲PULSE2的第二高度H2。
可以在非易失性存储器100对存储单元(例如，第一回路)中的高位进行编程之前执行操作S100至S150。
在根据本发明构思的示例性实施例的用于对非易失性存储器进行编程的方法中，可以基于存储单元的阈值电压来确定存储单元的类型，并且在对存储单元中的高位进行编程之前，可以根据所确定的存储单元类型将脉冲序列的一个脉冲供应给连接到存储单元的位线。因此，可以增加存储单元的编程开始电压，并且可以增加非易失性存储器的编程性能。
例如，当根据ISPP对存储单元进行编程时，编程开始电压增加，因此程序循环数量减少。因此，由非易失性存储器进行编程操作中所消耗的时间被减少了。
尽管已经参考本发明构思的示例性实施例示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的多种改变。

Claims (20)

1.一种用于对非易失性存储器进行编程的方法，所述方法包括：
对在所述非易失性存储器中包含的存储单元中的低位进行编程；
在对所述存储单元中的高位进行编程之前，读取所述存储单元中编程的所述低位；
根据读取所述低位的结果确定所述存储单元的阈值电压；
使用所述阈值电压确定所述存储单元的类型；以及
根据所确定的存储单元的类型将多个脉冲之一供应给连接到所述存储单元的位线。
2.根据权利要求1所述的用于对非易失性存储器进行编程的方法，其中，使用不同的读取电压在不同的时间点执行读取所述低位。
3.根据权利要求1所述的用于对非易失性存储器进行编程的方法，还包括在所述多个脉冲之一供应给所述位线之后，对所述存储单元中的所述高位进行编程。
4.根据权利要求3所述的用于对非易失性存储器进行编程的方法，其中，根据增量步进脉冲编程ISPP在所述存储单元中对所述高位进行编程，以及
在将根据ISPP确定的编程开始电压供应给所述存储单元之前，在所述存储单元中对所述高位进行编程。
5.根据权利要求1所述的用于对非易失性存储器进行编程的方法，其中，所述多个脉冲的高度彼此不同。
6.根据权利要求5所述的用于对非易失性存储器进行编程的方法，其中，供应所述多个脉冲之一包括：
当所确定的存储单元的类型是第一类型单元时，将所述多个脉冲中的第一脉冲供应给位线，以及
当所确定的存储单元的类型是第二类型单元时，将所述多个脉冲中的第二脉冲供应给位线，
其中所述第一脉冲具有第一高度，并且所述第二脉冲具有第二高度，以及
其中所述第一类型单元的第一阈值电压大于所述第二类型单元的第二阈值电压，并且所述第一高度高于所述第二高度。
7.根据权利要求1所述的用于对非易失性存储器进行编程的方法，其中，所述存储单元是多电平单元，所述高位是最高有效位，所述低位是最低有效位。
8.根据权利要求7所述的用于对非易失性存储器进行编程的方法，其中，将所述低位编程为逻辑1。
9.根据权利要求1所述的用于对非易失性存储器进行编程的方法，其中，所述存储单元是三维存储单元。
10.一种存储器系统，所述存储器系统包括控制器和非易失性存储器，所述非易失性存储器被配置为根据所述控制器的控制来执行以下编程操作：
对在所述非易失性存储器中包含的存储单元中的低位进行编程；
在对所述存储单元中的高位进行编程之前，读取在所述存储单元中编程的所述低位；
根据读取所述低位的结果，确定所述存储单元的阈值电压；
使用所述阈值电压确定所述存储单元的类型；以及
根据所确定的存储单元的类型，将多个脉冲之一供应给连接到所述存储单元的位线。
11.根据权利要求10所述的存储器系统，所述编程操作还包括：在将所述多个脉冲之一供应给所述位线之后，对所述存储单元中的所述高位进行编程。
12.根据权利要求11所述的存储器系统，其中根据增量步进脉冲编程ISPP在所述存储单元中对所述高位进行编程，以及
在将根据ISPP确定的编程开始电压供应给所述存储单元之前，在所述存储单元中对所述高位进行编程。
13.根据权利要求10所述的存储器系统，其中所述多个脉冲的高度彼此不同。
14.根据权利要求13所述的存储器系统，
其中，供应所述多个脉冲之一包括：
当所确定的存储单元的类型是第一类型单元时，将所述多个脉冲中的第一脉冲供应给所述位线；以及
当所确定的存储单元的类型是第二类型单元时，将所述多个脉冲中的第二脉冲供应给所述位线，
其中所述第一脉冲具有第一高度，并且所述第二脉冲具有第二高度，以及
其中所述第一类型单元的第一阈值电压大于所述第二类型单元的第二阈值电压，并且所述第一高度高于所述第二高度。
15.根据权利要求10所述的存储器系统，其中所述存储单元是多电平单元，所述高位是最高有效位，并且所述低位是最低有效位。
16.一种用于对非易失性存储器进行编程的方法，所述方法包括：
对在所述非易失性存储器中包含的存储单元中的低位进行编程；
在对所述存储单元中的高位进行编程之前，读取所述存储单元中编程的所述低位；
根据读取所述低位的结果确定所述存储单元的阈值电压；
使用所述阈值电压确定所述存储单元是否是第一类型单元、第二类型单元或第三类型单元之一；
发送包括第一脉冲、第二脉冲和第三脉冲的脉冲序列；以及
如果所述存储单元是所述第一类型单元则向连接到所述存储单元的位线供应所述第一脉冲，如果所述存储单元是所述第二类型单元则向所述位线供应所述第二脉冲，以及如果所述存储单元是所述第三类型单元则向所述位线供应所述第三脉冲，
其中所述第一类型单元的第一阈值电压高于所述第二类型单元的第二阈值电压，并且所述第二类型单元的所述第二阈值电压高于所述第三类型单元的第三阈值电压。
17.根据权利要求16所述的方法，还包括：
在将所述第一脉冲、所述第二脉冲或所述第三脉冲之一供应给连接到所述存储单元的所述位线之后，对所述存储单元的所述高位进行编程。
18.根据权利要求16所述的方法，其中，
所述第一脉冲的第一高度大于所述第二脉冲的第二高度，以及
所述第二脉冲的第二高度大于所述第三脉冲的第三高度。
19.根据权利要求18所述的方法，其中，
所述第一脉冲的所述第一高度基本上与电源电压的电平相同，以及
所述第三脉冲的所述第三高度大于接地电压的电平。
20.根据权利要求16所述的方法，其中，
所述存储单元连接到所述位线的串选择晶体管，
当供应所述第一脉冲时，所述串选择晶体管截止，以及
当供应所述第二脉冲或所述第三脉冲时，所述串选择晶体管导通。
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