KR102031742B1 - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법

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KR102031742B1 KR1020120122985A KR20120122985A KR102031742B1 KR 102031742 B1 KR102031742 B1 KR 102031742B1 KR 1020120122985 A KR1020120122985 A KR 1020120122985A KR 20120122985 A KR20120122985 A KR 20120122985A KR 102031742 B1 KR102031742 B1 KR 102031742B1
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Abstract

본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 워드 라인들 및 비트 라인들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 프로그램 동작과 상기 선택된 워드 라인에 소거 전압 및 소거 검증 전압을 인가하여 상기 메모리 셀들을 소거하는 소거 동작을 수행하는 제어 로직을 포함하고, 상기 제어 로직은 상기 선택된 워드 라인에 읽기 전압을 인가하여 상기 메모리 셀의 소거 상태 정보를 추출하고, 상기 소거 상태 정보에 기초하여 상기 소거 검증 전압의 레벨을 제어한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 더욱 상세하게는 소거 검증 전압을 제어하여 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM(Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
이러한 불휘발성 메모리 장치 가운데 플래시 메모리 장치는 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 메모리 셀의 문턱 전압을 변화시킴으로써 프로그램 및 소거 동작을 수행한다. 하지만, 플래시 메모리 장치는 프로그램 및 소거 동작의 횟수가 증가할수록 메모리 셀에 전자가 트랩되어 메모리 셀의 문턱 전압이 높아지는 특성이 있다. 이에 따라 소거 동작 시 데이터가 미소거된 페일 비트(fail bit)가 증가하고, 이는 신뢰성 열화의 원인이 된다.
본 발명의 목적은 신뢰성 열화를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 워드 라인들 및 비트 라인들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 프로그램 동작과 상기 선택된 워드 라인에 소거 전압 및 소거 검증 전압을 인가하여 상기 메모리 셀들을 소거하는 소거 동작을 수행하는 제어 로직을 포함하고, 상기 제어 로직은 상기 선택된 워드 라인에 읽기 전압을 인가하여 상기 메모리 셀의 소거 상태 정보를 추출하고, 상기 소거 상태 정보에 기초하여 상기 소거 검증 전압의 레벨을 제어한다.
일 실시예에서, 상기 소거 상태 정보는 상기 선택된 워드 라인에 연결된 메모리 셀들 가운데 온 셀 또는 오프 셀 개수를 포함할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 온 셀 개수가 상기 제 1 기준값보다 작은 경우 상기 소거 검증 전압의 레벨을 감소시킬 수 있다.
일 실시예에서, 상기 제어 로직은 상기 온 셀 개수가 상기 제 2 기준값보다 큰 경우 상기 소거 검증 전압의 레벨을 증가시키고, 상기 제 2 기준값은 상기 제 1 기준값보다 클 수 있다.
일 실시예에서, 상기 제어 로직은 측정된 온도에 따라 상기 제 1 기준값 및 제 2 기준값을 제어할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 온도가 기준 온도보다 높은 경우 상기 제 1 기준값 및 제 2 기준값을 감소시키고, 상기 온도가 상기 기준 온도보다 낮은 경우 상기 제 1 기준값 및 제 2 기준값을 증가시킬 수 있다.
일 실시예에서, 상기 제어 로직은 상기 소거 동작 수행 횟수에 따라 상기 제 1 기준값 및 제 2 기준값을 제어할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 소거 동작 수행 횟수가 증가할수록 상기 제 1 기준값 및 제 2 기준값을 감소시킬 수 있다.
일 실시예에서, 상기 소거 전압은 소거 시작 전압 및 소거 전압 증가분을 포함하고, 상기 제어 로직은 상기 소거 시작 전압 및 소거 전압 증가분의 레벨을 제어할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 소거 검증 전압의 레벨의 변화에 따라 상기 소거 시작 전압의 레벨을 제어할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 소거 상태 정보에 기초하여 상기 소거 전압 증가분의 레벨을 제어할 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 (a) 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계, (b) 상기 선택된 워드 라인에 소거 전압 및 소거 검증 전압을 인가하여 프로그램된 데이터를 소거하는 단계, (c) 상기 선택된 워드 라인에 읽기 전압을 인가하여 온 셀 개수를 확인하는 단계, 및 (d) 상기 온 셀 개수가 제 1 기준값 및 제 2 기준값에 의해 미리 설정된 범위 내로 유지되도록 상기 소거 검증 전압의 레벨을 제어하는 단계를 포함한다.
일 실시예에서, 상기 (d) 단계는 상기 온 셀 개수가 상기 제 1 기준값보다 작은 경우 상기 소거 검증 전압의 레벨을 감소시키고, 상기 온 셀 개수가 제 2 기준값보다 큰 경우 상기 소거 검증 전압의 레벨을 증가시킬 수 있다.
일 실시예에서, (e) 상기 소거 검증 전압의 레벨에 기초하여 상기 소거 전압의 레벨을 제어하는 단계를 포함하고, 상기 소거 전압은 소거 시작 전압 및 소거 전압 증가분을 포함할 수 있다.
일 실시예에서, 상기 (d) 단계는 (f) 상기 불휘발성 메모리 장치의 온도를 측정하는 단계, 및 (g) 상기 온도에 따라 상기 제 1 기준값 및 제 2 기준값을 제어하는 단계를 포함하고, 상기 (g) 단계는 상기 측정된 온도가 기준 온도보다 높은 경우 상기 제 1 기준값 및 제 2 기준값을 감소시키고, 상기 측정된 온도가 상기 기준 온도보다 낮은 경우 상기 제 1 기준값 및 제 2 기준값을 증가시킬 수 있다.
일 실시예에서, 상기 (d) 단계는 (h) 상기 (a) 및 (b) 단계의 수행 횟수에 따라 상기 제 1 기준값 및 제 2 기준값을 제어하는 단계를 포함하고, 상기 (h) 단계는 상기 수행 횟수가 증가할수록 상기 제 1 기준값 및 제 2 기준값을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 워드 라인들 및 비트 라인들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 프로그램 동작과 상기 선택된 워드 라인에 소거 전압 및 소거 검증 전압을 인가하여 상기 메모리 셀들을 소거하는 소거 동작을 수행하는 제어 로직, 및 상기 소거 동작 횟수 정보와 상기 소거 동작 횟수 정보에 대응되는 상기 소거 검증 전압 레벨 정보를 저장하는 테이블을 포함하고, 상기 제어 로직은 상기 테이블을 참조하여 상기 소거 검증 전압의 레벨을 제어한다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치 및 그것의 동작 방법은 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 제어 로직의 동작을 설명하기 위한 도면이다.
도 4는 도 3 제어 로직의 동작에 따라 메모리 셀 어레이에 인가되는 소거 전압 및 소거 검증 전압을 보여준다.
도 5는 도 2의 제어 로직의 동작을 다른 실시예로서 설명하기 위한 도면이다.
도 6은 도 5의 제어 로직의 동작에 따라 메모리 셀 어레이에 인가되는 소거 전압 및 소거 검증 전압을 보여준다.
도 7은 제 1 기준값 및 제 2 기준값을 제어하는 제어 로직의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 9는 도 8의 제어 로직의 동작을 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 테이블이다.
도 14는 도 1의 메모리 시스템의 응용예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 더욱 상세하게는 소거 검증 전압을 제어하여 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다. 이하에서, 간결한 설명을 위하여, 불휘발성 메모리 장치(110)는 플래시 메모리 장치인 것으로 가정한다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 적용되는 것으로 한정되지 않는다. 예를 들면, 본 발명의 기술적 사상은 ROM, FROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, FRAM, RRAM 등과 같은 불휘발성 메모리 장치에 적용되도록 응용 및 변형될 수 있다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다.
도 1을 참조하면, 본 발명의 일 실시예예 따른 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
메모리 컨트롤러(110)는 호스트(Host, 미도시) 및 불휘발성 메모리 장치(120)에 연결된다. 메모리 컨트롤러(110)는 호스트로부터의 요청에 응답하여 불휘발성 메모리 장치(120)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다.
불휘발성 메모리 장치(120)는 메모리 셀 어레이(121) 및 제어 로직(122)을 포함한다.
메모리 셀 어레이(121)는 워드 라인들 및 비트 라인들이 교차하는 영역에 각각 배치되는 메모리 셀들을 포함한다. 각각의 메모리 셀에는 M-비트(M은 자연수)의 데이터가 저장될 수 있다. 1비트의 데이터를 저장하는 메모리 셀을 싱글-레벨 셀(Single-Level Cell, SLC)이라 한다. 2비트 이상의 데이터를 저장하는 메모리 셀을 멀티-레벨 셀(Multi-Level Cell, MLC)이라 한다.
제어 로직(122)은 메모리 컨트롤러(110)로부터 전달되는 제어 신호에 응답하여 동작한다. 제어 로직(122)은 불휘발성 메모리 장치(120)의 전반적인 동작을 제어한다. 제어 로직(122)은 고전압 발생기(High Voltage Generator)를 포함하여 구성될 수 있다. 예를 들어, 제어 로직(122)은 메모리 셀 어레이(121)의 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들에 데이터를 프로그램하고, 프로그램 검증 전압을 인가하여 프로그램 상태를 검증한다. 제어 로직(122)은 메모리 셀 어레이(121)의 선택된 워드 라인에 읽기 전압을 인가하여 프로그램된 데이터를 리드(read)한다. 또한, 제어 로직(122)은 메모리 셀 어레이(121)의 선택된 워드 라인에 소거 전압을 인가하여 프로그램된 데이터를 소거하고, 소거 검증 전압을 인가하여 소거 상태를 검증한다.
불휘발성 메모리 장치(120)의 경우 페이지 단위로 프로그램 동작 및 읽기 동작을 수행하고, 메모리 블록 단위로 소거 동작을 수행한다. 불휘발성 메모리 장치(120)의 특성상, 동일한 페이지에 데이터를 프로그램하기 위해서는 상기 페이지를 포함하는 메모리 블록에 대한 소거 동작이 필수적이다. 즉, 불휘발성 메모리 장치(120)는 프로그램 및 소거 동작을 반복적으로 수행하며, 프로그램 및 소거 동작은 하나의 사이클을 구성할 수 있다. 이처럼, 프로그램 및 소거 동작을 반복적으로 수행하는 경우, 메모리 셀에 전자가 트랩되어 메모리 셀의 문턱 전압이 높아질 수 있다. 이에 따라 일정한 소거 검증 전압을 이용하여 소거 동작을 수행하는 경우 데이터가 소거되지 않은 상태인 페일 비트(fail bit)가 증가하고, 이는 신뢰성 열화의 원인이 된다.
이에, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(110)의 제어 로직(112)은 메모리 셀 어레이(121)의 선택된 워드 라인에 읽기 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들의 소거 상태 정보를 확인하고, 확인된 소거 상태 정보에 기초하여 소거 검증 전압의 레벨을 제어한다. 소거 상태 정보는 선택된 워드 라인에 연결된 메모리 셀들 가운데 온 셀 또는 오프 셀 개수를 의미할 수 있다.
따라서, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(110)는 페일 비트의 수를 일정 범위 내로 유지할 수 있고, 불휘발성 메모리 장치(100)의 신뢰성을 일정 수준으로 유지할 수 있다. 이는 불휘발성 메모리 장치(100)의 신뢰성 향상을 의미한다. 이는 이하의 도 2 내지 도 11을 참조하여 더욱 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3은 도 2의 제어 로직의 동작을 설명하기 위한 도면이다. 도 4는 도 3의 제어 로직의 동작에 따라 메모리 셀 어레이에 인가되는 소거 전압 및 소거 검증 전압을 보여준다. 도 5는 도 2의 제어 로직의 동작을 다른 실시예로서 설명하기 위한 도면이다. 도 6은 도 5의 제어 로직의 동작에 따라 메모리 셀 어레이에 인가되는 소거 전압 및 소거 검증 전압을 보여준다. 이하에서는, 소거 상태 정보가 온 셀 개수인 경우가 예로 들어 설명될 것이다.
먼저, 도 2를 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 제어 로직(122), 행 디코더(123), 페이지 버퍼(124) 및 입/출력 버퍼(125)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록(BLK0~BLKn-1)으로 구성된다. 각각의 메모리 블록(BLK0~BLKn-1)은 복수의 페이지로 구성된다. 각각의 페이지는 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 워드 라인(WL) 및 비트 라인(BL)이 교차하는 영역에 배치된다. 이하에서는, 각각의 메모리 셀이 싱글-레벨 셀(SLC)인 경우가 설명되지만, 본 발명의 기술적 사상은 각각의 메모리 셀이 멀티-레벨 셀(MLC)인 경우에까지 확장될 수 있다.
제어 로직(122)은 불휘발성 메모리 장치(120)의 전반적인 동작을 제어한다. 제어 로직(122)은 고전압 발생기(High Voltage Generator)를 포함하여 구성될 수 있다. 즉, 제어 로직(122)은 메모리 컨트롤러(110, 도 1 참조)로부터의 제어 신호에 응답하여 프로그램, 읽기 및 소거 동작에 필요한 고전압들을 생성할 수 있다. 예를 들어, 프로그램 동작 시, 제어 로직(122)은 프로그램 전압(Vpgm), 검증 전압(Vvfy) 및 패스 전압(Vpass)을 행 디코더(123)를 통해 메모리 셀 어레이(121)에 인가한다.
도 3을 참조하면, 제 1 프로그램/소거 사이클 및 제 2 프로그램/소거 사이클 후의 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포가 각각 도시된다. 그리고, 이들 경우와 비교하기 위한 초기 상태(Initial Conditon)의 문턱 전압 산포가 도시된다. 예를 들어, 초기 상태는 페일 비트가 없는 경우로 가정될 수 있다.
도 2 및 도 3을 참조하면, 프로그램/소거 사이클 수행 후에 제어 로직(122)은 읽기 전압(Vrd)을 행 디코더(123)를 통해 메모리 셀 어레이(121)의 선택된 워드 라인에 인가한다. 본 실시예에서 읽기 전압(Vrd)은 예를 들어, 소거 상태를 판별하기 위한 전압을 의미할 수 있다. 제어 로직(122)은 읽기 동작을 통해 선택된 워드 라인에 연결된 메모리 셀들 가운데 온 셀 개수를 확인한다.
예를 들어, 제 1 프로그램/소거 사이클 후의 온 셀 개수는 초기 상태의 온 셀 개수보다 작을 수 있다. 제 2 프로그램/소거 사이클 후의 온 셀 개수는 제 1 프로그램/소거 사이클 후의 온 셀 개수보다 작을 수 있다. 이는 상술한 바와 같이, 프로그램 및 소거 동작이 반복적으로 수행될수록 메모리 셀에 전자가 트랩되어 메모리 셀의 문턱 전압이 높아지기 때문이다. 즉, 제 2 프로그램/소거 사이클은 제 1 프로그램/소거 사이클보다 프로그램/소거 동작이 더 많이 수행된 것을 의미할 수 있다.
한편, 소거 동작 시, 제어 로직(122)은 소거 전압(Verase) 및 소거 검증 전압(Vevfy)을 행 디코더(123)를 통해 메모리 셀 어레이(121)의 선택된 워드 라인에 인가한다. 제어 로직(122)은 소거 동작 시에 읽기 동작을 통해 확인된 온 셀 개수가 미리 설정된 범위 내로 유지되도록 소거 검증 전압을 제어한다. 미리 설정된 범위는 제 1 기준값(a) 및 제 2 기준값(b)에 의해 정의될 수 있다(a, b는 자연수). 제 1 기준값(a)은 제 2 기준값(b)보다 적을 수 있다.
구체적으로, 제어 로직(122)은 확인된 온 셀 개수가 제 1 기준값(a)보다 적은 경우(예를 들어, 제 2 프로그램/소거 사이클 이후의 경우) 소거 검증 전압을 감소시킨다. 또한, 제어 로직(122)은 확인된 온 셀 개수가 제 2 기준값(b)보다 많은 경우(예를 들어, 제 1 프로그램/소거 사이클 이후) 소거 검증 전압을 증가시킨다. 이러한 제어 로직(122)의 소거 검증 전압 제어를 통해 온 셀 개수를 제 1 기준값(a) 및 제 2 기준값(b)에 의해 미리 설정된 범위 내로 유지할 수 있다. 다른 측면에서, 제어 로직(122)의 소거 검증 전압 제어를 통해 페일 비트 수를 일정 범위 내로 유지하는 것으로 이해될 수도 있다.
도 4를 참조하면, 제 1 프로그램/소거 사이클 및 제 2 프로그램/소거 사이클 후에 다음 사이클의 소거 동작을 위해 메모리 셀 어레이(121)에 인가되는 소거 전압 및 소거 검증 전압을 보여준다. 그리고, 이들 경우와 비교하기 위한 초기 상태의 소거 전압 및 소거 검증 전압이 도시된다.
먼저, 소거 검증 전압(Vevfy)이 설명된다. 도 3을 참조하여 설명한 바와 같이, 제어 로직(122)은 확인된 온 셀 개수가 제 1 기준값(a)보다 적은 경우(예를 들어, 제 2 프로그램/소거 사이클 이후의 경우) 소거 검증 전압을 감소시킨다. 즉, 제어 로직(122)은 제 2 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy3)의 레벨을 제 1 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy2)의 레벨보다 낮아지도록 제어할 수 있다.
또한, 제어 로직(122)은 확인된 온 셀 개수가 제 2 기준값(b)보다 많은 경우(예를 들어, 제 1 프로그램/소거 사이클 이후) 소거 검증 전압을 증가시킨다. 즉, 제어 로직(122)은 제 1 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy2)의 레벨을 초기 상태 및 제 2 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy1, Vevfy3)의 레벨보다 높아지도록 제어할 수 있다.
다음으로, 소거 전압(Verase)이 설명된다. 제어 로직(122)은 소거 동작 시에 소거 전압을 ISPE(Increment Step Pulse Erase) 방식에 따라 행 디코더(123)를 통해 메모리 셀 어레이(121)에 인가한다. 소거 전압(Verase)은 소거 시작 전압(Vstart) 및 증가분(ΔV)으로 구성된다. 소거 전압(Verase)은 소거 시작 전압(Vstart)이 인가된 후 증가분(ΔV)만큼 상승한다.
제어 로직(122)은 소거 검증 전압의 레벨 변화에 따라 소거 시작 전압의 레벨을 제어할 수 있다. 제어 로직(122)은 소거 상태 정보에 기초하여 소거 전압 증가분의 레벨을 제어할 수 있다.
예를 들어, 제어 로직(122)은 제 1 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart2) 및 증가분(ΔV2)의 레벨을 각각 초기 상태의 소거 동작 시 소거 시작 전압(Vstart1) 및 증가분(ΔV1)의 레벨보다 증가시킬 수 있다. 제어 로직(122)은 제 2 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart3) 및 증가분(ΔV3)의 레벨은 각각 제 1 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart2) 및 증가분(ΔV2)의 레벨보다 감소시킬 수 있다. 예를 들어, 소거 시작 전압(Vstart3)의 레벨은 소거 시작 전압(Vstart1)의 레벨보다 높고, 소거 시작 전압(Vstart2)의 레벨보다 낮을 수 있다. 증가분(ΔV2)의 레벨은 증가분(ΔV1)의 레벨보다 높고, 증가분(ΔV2)의 레벨보다 낮을 수 있다.
한편, 도 5를 참조하면, 제 2 프로그램/소거 사이클 후의 온 셀 개수가 제 1 프로그램/소거 사이클 후의 온 셀 개수보다 많은 경우가 도시된다.
제어 로직(122)은 소거 동작 시에 읽기 동작을 통해 확인된 온 셀 개수가 미리 설정된 범위 내로 유지되도록 소거 검증 전압을 제어한다. 미리 설정된 범위는 제 1 기준값(a) 및 제 2 기준값(b)에 의해 정의될 수 있다(a, b는 자연수). 제 1 기준값(a)은 제 2 기준값(b)보다 적을 수 있다.
구체적으로, 제어 로직(122)은 확인된 온 셀 개수가 제 1 기준값(a)보다 적은 경우(예를 들어, 제 1 프로그램/소거 사이클 이후의 경우) 소거 검증 전압을 감소시킨다. 또한, 제어 로직(122)은 확인된 온 셀 개수가 제 2 기준값(b)보다 많은 경우(예를 들어, 제 2 프로그램/소거 사이클 이후) 소거 검증 전압을 증가시킨다. 이러한 제어 로직(122)의 소거 검증 전압 제어를 통해 온 셀 개수를 제 1 기준값(a) 및 제 2 기준값(b)에 의해 미리 설정된 범위 내로 유지할 수 있다. 다른 측면에서, 제어 로직(122)의 소거 검증 전압 제어를 통해 페일 비트 수를 일정 범위 내로 유지하는 것으로 이해될 수도 있다.
도 6을 참조하면, 제 1 프로그램/소거 사이클 및 제 2 프로그램/소거 사이클 후에 다음 사이클의 소거 동작을 위해 메모리 셀 어레이(121)에 인가되는 소거 전압 및 소거 검증 전압을 보여준다. 그리고, 이들 경우와 비교하기 위한 초기 상태의 소거 전압 및 소거 검증 전압이 도시된다.
먼저, 소거 검증 전압(Vevfy)이 설명된다. 도 5를 참조하여 설명한 바와 같이, 제어 로직(122)은 확인된 온 셀 개수가 제 1 기준값(a)보다 적은 경우(예를 들어, 제 1 프로그램/소거 사이클 이후의 경우) 소거 검증 전압을 감소시킨다. 즉, 제어 로직(122)은 제 1 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy2)의 레벨을 초기 상태의 소거 검증 전압(Vevfy1)의 레벨보다 낮아지도록 제어할 수 있다.
또한, 제어 로직(122)은 확인된 온 셀 개수가 제 2 기준값(b)보다 많은 경우(예를 들어, 제 2 프로그램/소거 사이클 이후) 소거 검증 전압을 증가시킨다. 즉, 제어 로직(122)은 제 2 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy3)의 레벨을 초기 상태 및 제 1 프로그램/소거 사이클 이후의 소거 검증 전압(Vevfy1, Vevfy2)의 레벨보다 높아지도록 제어할 수 있다.
다음으로, 소거 전압(Verase)이 설명된다. 제어 로직(122)은 소거 동작 시에 소거 전압을 ISPE(Increment Step Pulse Erase) 방식에 따라 행 디코더(123)를 통해 메모리 셀 어레이(121)에 인가한다.
제어 로직(122)은 소거 검증 전압의 레벨 변화에 따라 소거 시작 전압의 레벨을 제어할 수 있다. 제어 로직(122)은 소거 상태 정보에 기초하여 소거 전압 증가분의 레벨을 제어할 수 있다.
예를 들어, 제어 로직(122)은 제 1 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart2) 및 증가분(ΔV2)의 레벨을 각각 초기 상태의 소거 시작 전압(Vstart1) 및 증가분(ΔV1)의 레벨보다 감소시킬 수 있다. 제어 로직(122)은 제 2 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart3) 및 증가분(ΔV3)의 레벨은 각각 제 1 프로그램/소거 사이클 후의 소거 동작 시 소거 시작 전압(Vstart2) 및 증가분(ΔV2)의 레벨보다 증가시킬 수 있다. 예를 들어, 소거 시작 전압(Vstart1)의 레벨은 소거 시작 전압(Vstart2)의 레벨보다 높고, 소거 시작 전압(Vstart3)의 레벨보다 낮을 수 있다. 증가분(ΔV1)의 레벨은 증가분(ΔV2)의 레벨보다 높고, 증가분(ΔV3)의 레벨보다 낮을 수 있다.
다시 도 2를 참조하면, 행 디코더(123)는 페이지 어드레스에 응답하여 워드 라인을 선택한다. 행 디코더(123)는 제어 로직(122)으로부터 제공되는 워드 라인 전압을 선택된 워드 라인으로 전달한다.
페이지 버퍼(124)는 동작 모드에 따라 쓰기 드라이버(write driver)로서 또는 감지 증폭기(Sense Amplifier)로서 동작한다. 예를 들어, 페이지 버퍼(124)는 읽기 동작시, 감지 증폭기로서 동작한다. 페이지 버퍼(124)는 읽기 동작시, 하나의 페이지 단위의 데이터를 메모리 셀 어레이(121)로부터 전달받는다. 구체적으로, 페이지 버퍼(124)는 메모리 셀 어레이(121)로부터 페이지 어드레스에 상응하는 하나의 페이지 단위의 최하위 비트(Least Significant Bit, LSB) 데이터 또는 최상위 비트(Most Significant Bit, MSB) 데이터를 전달받는다.
입/출력 버퍼(125)는 외부와 데이터를 교환하도록 구성된다. 외부로부터 수신되는 데이터는 데이터 라인들(DL)을 통해 페이지 버퍼(124)에 전달된다. 페이지 버퍼(124)로부터 전달되는 데이터는 외부로 출력된다. 예시적으로, 입/출력 버퍼(125)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함할 수 있다.
도 7은 제 1 기준값 및 제 2 기준값을 제어하는 제어 로직의 동작을 설명하기 위한 도면이다.
구체적으로, 도 7은 프로그램/소거 사이클 횟수에 따라 제 1 기준값(a, 도 3 참조) 및 제 2 기준값(b, 도 3 참조)을 제어하는 제어 로직의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 제어 로직(122, 도 2 참조)은 프로그램/소거 사이클 횟수가 증가하는 경우 제 1 기준값(a) 및 제 2 기준값(b)을 감소시킬 수 있다. 즉, 제 1 프로그램/소거 사이클 후의 제 1 기준값(a) 및 제 2 기준값(b)은 초기 상태의 제 1 기준값(a) 및 제 2 기준값(b)보다 작을 수 있다. 또한, 제 2 프로그램/소거 사이클 후의 제 1 기준값(a) 및 제 2 기준값(b)은 제 1 프로그램/소거 사이클 후의 제 1 기준값(a) 및 제 2 기준값(b)보다 작을 수 있다. 이는 프로그램/소거 사이클 횟수 증가에 의한 메모리 셀들의 문턱 전압 변화를 보상하기 위함이다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 9는 도 8의 제어 로직의 동작을 설명하기 위한 도면이다.
먼저, 도 8을 참조하면, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치(220)는 메모리 셀 어레이(221), 제어 로직(222), 행 디코더(223), 페이지 버퍼(224), 입/출력 버퍼(225) 및 온도 검출부(226)를 포함한다. 메모리 셀 어레이(221), 행 디코더(223), 페이지 버퍼(224) 및 입/출력 버퍼(225)는 도 2를 참조하여 설명한 것과 동일할 수 있다.
온도 검출부(226)는 불휘발성 메모리 장치(220) 내부 및/또는 외부의 온도를 검출하고, 검출된 온도 정보를 제어 로직(222)으로 전달한다. 제어 로직(222)은 전달된 온도 정보에 기초하여 제 1 기준값(a, 도 3 참조) 및 제 2 기준값(b, 도 3 참조)을 제어한다.
예를 들어, 제어 로직(222)은 검출된 온도가 기준 온도보다 높은 경우 제 1 기준값(a) 및 제 2 기준값(b)을 감소시키고, 검출된 온도가 기준 온도보다 낮은 경우 제 1 기준값(a) 및 제 2 기준값(b)을 증가시킬 수 있다. 이는 온도의 영향에 의한 메모리 셀들의 문턱 전압 변화를 보상하기 위함이다. 불휘발성 메모리 장치(220)의 내부 및/또는 외부의 온도가 증가할수록 메모리 셀들의 문턱 전압 산포가 증가할 수 있기 때문이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다.
먼저, 도 10을 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계(S110), 선택된 워드 라인에 소거 전압 및 소거 검증 전압을 인가하여 데이터를 소거하는 단계(S120), 선택된 워드 라인에 읽기 전압을 인가하여 온 셀 개수를 확인하는 단계(S130), 및 확인된 온 셀 개수가 제 1 기준값 및 제 2 기준값에 의해 미리 설정된 범위 내로 유지되도록 소거 검증 전압을 제어하는 단계(S140)를 포함한다.
S140 단계는 확인된 온 셀 개수가 제 1 기준값보다 적은 경우 소거 검증 전압의 레벨을 감소시키고, 확인된 온 셀 개수가 제 2 기준값보다 큰 경우 소거 검증 전압의 레벨을 증가시킨다. 이를 통해, 소거 상태의 메모리 셀 들의 문턱 전압 산포는 제 1 기준값을 갖는 문턱 전압 산포 및 제 2 기준값을 갖는 문턱 전압 산포 사이에서 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 불휘발성 메모리 장치의 신뢰성을 일정 수준으로 유지할 수 있고, 이는 신뢰성 향상을 의미할 수 있다.
도 11을 참조하면, S140 단계는 불휘발성 메모리 장치의 온도를 측정하는 단계(S141) 및 측정된 온도에 따라 제 1 기준값 및 제 2 기준값을 제어하는 단계(S142)를 포함한다. S141 및 S142 단계는 온도의 영향에 의한 메모리 셀들의 문턱 전압 변화를 보상하기 위한 단계로 이해될 수 있다. 불휘발성 메모리 장치(220)의 내부 및/또는 외부의 온도가 증가할수록 메모리 셀들의 문턱 전압 산포가 증가할 수 있기 때문이다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 13은 도 12의 불휘발성 메모리 장치의 동작을 설명하기 위한 테이블이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치(320)는 메모리 셀 어레이(321), 제어 로직(322), 행 디코더(323), 페이지 버퍼(324), 입/출력 버퍼(325) 및 온도 검출부(326)를 포함한다. 메모리 셀 어레이(321), 행 디코더(323), 페이지 버퍼(324) 및 입/출력 버퍼(325)는 도 2를 참조하여 설명한 것과 동일할 수 있다.
테이블(326)은 프로그램 및 소거 동작 횟수와, 프로그램 및 소거 동작 횟수에 대응하는 소거 검증 전압 레벨 정보를 저장한다. 구체적으로, 도 13을 참조하면, P/E cycle은 프로그램 및 소거 동작 횟수 정보를 나타낸다. erase verify level은 P/E cycle에 따른 소거 검증 전압의 레벨을 나타낸다. 한편, 도 13의 테이블에 도시된 P/E cycle 횟수 및 소거 검증 전압의 레벨은 어디까지나 예시적인 것이며, 이에 한정되는 것으로 해석되어서는 안 될 것이다. 또한, 도 12에서는 테이블(326)이 불휘발성 메모리 장치(320)에 배치되는 경우가 도시되지만, 이에 한정되는 것은 아니며, 테이블(326)은 메모리 컨트롤러(110, 도 1 참조)에 배치될 수도 있다.
제어 로직(322)은 테이블(322)을 참조하여 소거 검증 전압(Vevfy)의 레벨을 제어한다. 구체적으로, 제어 로직(322)은 P/E cycle을 카운트하여 테이블(322)에 저장된 P/E cycle 수와 일치하는 경우 다음 P/E cycle부터 소거 검증 전압(Vevfy)의 레벨을 테이블(322)에 저장된 소거 검증 전압(Vevfy) 레벨로 변경할 수 있다.
예를 들어, 제어 로직(322)은 일정 P/E cycle(예를 들어, 100K, K는 1000을 의미함)까지 소거 검증 전압(Vevfy)을 증가시키다가 다시 감소시킬 수 있다. 일정 P/E cycle은 예를 들어, 도 3을 참조하여 설명된 바와 같이, 온 셀 개수가 제 1 기준값(a)보다 많아지게 되는 P/E cycle을 의미할 수 있다.
도 1을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(320)는 프로그램 및 소거 동작을 반복적으로 수행하며, 프로그램 및 소거 동작은 하나의 사이클을 구성할 수 있다. 이처럼, 프로그램 및 소거 동작을 반복적으로 수행하는 경우, 메모리 셀에 전자가 트랩되어 메모리 셀의 문턱 전압이 높아질 수 있다. 이에 따라 일정한 소거 검증 전압을 이용하여 소거 동작을 수행하는 경우 데이터가 소거되지 않은 상태인 페일 비트(fail bit)가 증가하고, 이는 신뢰성 열화의 원인이 된다.
이에, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치(320)의 제어 로직(322)는 테이블(326)을 참조하여 P/E cycle 횟수에 따라 소거 검증 전압(Vevfy)을 제어함으로써, 페일 비트를 줄일 수 있다. 이는 불휘발성 메모리 장치의 신뢰성 향상을 의미한다.
도 14는 도 1의 메모리 시스템의 응용예를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 불휘발성 메모리 장치(120)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(120)와 통신하도록 구성된다.
도 14에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(110)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 메모리 장치(120)와 같이 구성된다. 그리고, 컨트롤러(110)는 도 1을 참조하여 설명된 메모리 컨트롤러(110)와 같이 구성된다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(2000)은 중앙 처리 장치(2100), 램(2200, RAM, Random Access Memory), 사용자 인터페이스(2300), 전원(2400), 그리고 메모리 시스템(1000)을 포함한다.
메모리 시스템(1000)은 시스템 버스(2500)를 통해, 중앙처리장치(2100), 램(2200), 사용자 인터페이스(2300), 그리고 전원(2400)에 전기적으로 연결된다. 사용자 인터페이스(2300)를 통해 제공되거나, 중앙 처리 장치(2100)에 의해서 처리된 데이터는 메모리 시스템(1000)에 저장된다. 메모리 시스템(1000)은 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
도 15에서, 불휘발성 메모리 장치(120)는 컨트롤러(110)를 통해 시스템 버스(2500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(120)는 시스템 버스(2500)에 직접 연결되도록 구성될 수 있다. 이때, 도 14를 참조하여 설명된 컨트롤러(110)의 기능은 프로세서(2100)에 의해 수행된다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(1000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(1000)은 도 1을 참조하여 설명된 메모리 시스템(100)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(2000)은 도 1 및 도 14를 참조하여 설명된 메모리 시스템들(100, 1000)을 모두 포함하도록 구성될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 1000: 메모리 시스템 2000: 컴퓨터 시스템
110, 210, 310: 메모리 컨트롤러 2100: CPU
120, 220, 320: 불휘발성 메모리 장치 2200: RAM
121, 221, 321: 메모리 셀 어레이 2300: 사용자 인터페이스
122, 222, 322: 제어 로직 2400: 전원 공급부
123, 223, 323: 행 디코더 2500: 시스템 버스
124, 224, 324: 페이지 버퍼
125, 225, 325: 입/출력 버퍼
226: 온도 검출부
326: 테이블

Claims (10)

  1. 워드라인들 및 비트라인들과 연결된 메모리 셀들을 포함하는 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 블록으로 소거 전압을 인가하여 상기 메모리 블록의 상기 메모리 셀들을 소거하고, 상기 메모리 블록의 선택된 워드라인으로 소거 검증 전압을 인가하여 상기 선택된 워드라인과 연결된 메모리 셀들의 소거 상태들을 각각 검증하는 소거 동작을 수행하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은 상기 선택된 워드라인에 읽기 전압을 인가하여 상기 메모리 셀들의 소거 상태 정보를 추출하고, 상기 소거 상태 정보에 기초하여 상기 소거 검증 전압의 레벨을 제어하고,
    상기 소거 상태 정보는 상기 선택된 워드라인에 연결된 메모리 셀들 가운데 온 셀 개수 또는 오프 셀 개수를 가리키고,
    상기 제어 로직은 상기 온 셀 개수가 제1 기준 값보다 작은 경우 상기 소거 검증 전압의 레벨을 감소시키고,
    상기 제어 로직은 상기 온 셀 개수가 상기 제1 기준 값보다 큰 제2 기준 값보다 큰 경우 상기 소거 검증 전압의 레벨을 증가시키고,
    상기 제어 로직은 측정된 온도 및 실행된 소거동작의 횟수 중 적어도 하나에 따라 상기 제1 기준 값 및 상기 제2 기준 값을 제어하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 측정된 온도가 기준 온도보다 높은 경우, 상기 제1 기준 값 및 상기 제2 기준 값을 감소시키고, 상기 측정된 온도가 상기 기준 온도보다 낮은 경우, 상기 제1 기준 값 및 상기 제2 기준 값을 증가시키도록 구성되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은 상기 실행된 소거 동작들의 상기 횟수가 증가할 경우, 상기 제1 기준 값 및 상기 제2 기준 값을 감소시키도록 구성되는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소거 전압은 초기 소거 전압 및 소거 전압 증가분을 포함하고,
    상기 제어 로직은 상기 초기 소거 전압의 레벨 및 상기 소거 전압 증가분의 레벨을 제어하도록 구성되는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 상기 소거 검증 전압의 상기레벨의 변화에 따라 상기 초기 소거 전압의 상기 레벨을 제어하도록 구성되는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제어 로직은 상기 소거 상태 정보를 기반으로 상기 소거 전압 증가분의 상기 레벨을 제어하도록 구성되는 불휘발성 메모리 장치.
  7. 불휘발성 메모리 장치의 동작 방법에 있어서,
    메모리 블록으로 소거 전압을 인가하여 메모리 셀들을 소거하고, 소거 검증 전압을 선택된 워드라인으로 인가하여 상기 선택된 워드라인과 연결된 메모리 셀들의 소거 상태를 검증하는 소거 동작을 수행하는 단계;
    상기 선택된 워드라인으로 읽기 전압을 인가하여 온 셀 개수를 판별하는 단계; 및
    상기 온 셀 개수가 제1 기준 값 및 제2 기준 값에 의해 정의된 범위 내에서 유지되도록 상기 소거 검증 전압의 레벨을 제어하는 단계를 포함하고,
    상기 온 셀 개수가 상기 제1 기준 값보다 작은 경우, 상기 소거 검증 전압의 상기 레벨이 감소되고, 상기 온 셀 개수가 상기 제2 기준 값 이상인 경우, 상기 소거 검증 전압의 상기 레벨이 증가되고,
    상기 제2 기준 값은 상기 제1 기준 값보다 큰 동작 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 소거 검증 전압의 상기 레벨을 기반으로 상기 소거 전압의 레벨을 제어하는 단계를 더 포함하는 동작 방법.

  10. 삭제
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530517B2 (en) * 2015-05-20 2016-12-27 Sandisk Technologies Llc Read disturb detection in open blocks
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102377469B1 (ko) * 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
KR20180006164A (ko) * 2016-07-08 2018-01-17 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP7005398B2 (ja) 2018-03-15 2022-02-04 キオクシア株式会社 半導体記憶装置
KR102501778B1 (ko) * 2018-06-20 2023-02-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102520540B1 (ko) 2018-10-23 2023-04-12 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102569820B1 (ko) 2018-10-25 2023-08-24 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11527296B2 (en) 2020-04-24 2022-12-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device
US11328778B2 (en) * 2020-07-09 2022-05-10 Stmicroelectronics S.R.L. Methods and devices for wear leveling
KR20220043973A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US11705206B2 (en) * 2021-08-17 2023-07-18 Sandisk Technologies Llc Modifying program and erase parameters for single-bit memory cells to improve single-bit/multi-bit hybrid ratio
CN116469447B (zh) * 2022-02-18 2024-04-09 武汉置富半导体技术有限公司 一种基于动态规划的存储单元可靠性等级确定方法及装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550789B1 (ko) * 2002-07-18 2006-02-08 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램/소거 전압 공급 회로

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6381670B1 (en) * 1997-01-07 2002-04-30 Aplus Flash Technology, Inc. Flash memory array having maximum and minimum threshold voltage detection for eliminating over-erasure problem and enhancing write operation
KR100308192B1 (ko) * 1999-07-28 2001-11-01 윤종용 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US20070047327A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Erase method for flash memory
US7495966B2 (en) 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
JP2008047273A (ja) 2006-07-20 2008-02-28 Toshiba Corp 半導体記憶装置およびその制御方法
US7835190B2 (en) * 2008-08-12 2010-11-16 Micron Technology, Inc. Methods of erase verification for a flash memory device
KR101468096B1 (ko) * 2008-10-24 2014-12-04 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
KR101504340B1 (ko) * 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US8036044B2 (en) 2009-07-16 2011-10-11 Sandisk Technologies Inc. Dynamically adjustable erase and program levels for non-volatile memory
KR20110065759A (ko) 2009-12-10 2011-06-16 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101702356B1 (ko) 2010-08-09 2017-02-03 삼성전자주식회사 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법
KR101198515B1 (ko) * 2010-12-15 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 소자의 동작 방법
KR20120092911A (ko) * 2011-02-14 2012-08-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 소거 방법
JP5514135B2 (ja) * 2011-02-15 2014-06-04 株式会社東芝 不揮発性半導体記憶装置
JP4902002B1 (ja) * 2011-04-20 2012-03-21 株式会社東芝 不揮発性半導体記憶装置
US8687419B2 (en) * 2011-08-05 2014-04-01 Micron Technology, Inc. Adjusting operational parameters for memory cells
US8971125B2 (en) * 2012-07-02 2015-03-03 Micron Technology, Inc. Erase operations with erase-verify voltages based on where in the erase operations an erase cycle occurs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550789B1 (ko) * 2002-07-18 2006-02-08 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램/소거 전압 공급 회로

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