KR20120005848A - 불휘발성 메모리 장치 및 이의 소거 방법 - Google Patents

불휘발성 메모리 장치 및 이의 소거 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것으로, 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하여 상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하는 단계, 상기 제1 소거 검증 동작의 패스 또는 페일을 판단하는 단계, 상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 스텝 전압만큼 증가시켜 상기 P웰에 인가하는 단계, 상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하는 단계, 상기 제2 소거 검증 동작의 패스 또는 페일을 판단하는 단계, 및 상기 제2 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 상기 스텝 전압만큼 증가시켜 상기 P웰에 인가한 후, 상기 제1 소거 검증 동작부터 재실시하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 이의 소거 방법{Non volatile memory device and erasing method therefor}
본 발명은 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것으로, 소거 동작의 속도를 개선할 수 있는 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 불휘발성 메모리 장치의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 장치의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 장치가 개발되었다. NAND형 플래쉬 메모리 장치는 NOR형 플래쉬 메모리 장치와 달리 순차적으로 정보를 독출(read)하는 메모리 장치이다.
NAND형 플래쉬 메모리 장치는 페이지 단위로 프로그램을 실시하고, 블럭 단위로 소거를 실시하기 때문에 프로그램 검증 동작은 한 페이지를 동시에 검증하지만, 소거 검증 동작은 한 블럭을 검증한다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 소거 전압 및 검증 전압을 나타내는 파형도이다.
도 1을 참조하면, 메모리 셀 블럭의 P웰에 고전압의 소거 전압을 인가한 후, 메모리 셀 어레이의 이븐 비트라인들에 연결된 메모리 셀들의 검증 동작을 실시한 후 오드 비트라인들에 연결된 메모리 셀들의 검증 동작을 실시한다. 즉, 한 번의 검증 전압을 인가한 후 이븐 비트라인 및 오드 비트라인에 연결된 메모리 셀들에 대한 검증 동작을 각각 실행한다. 이로 인하여 소거 동작시 소거 검증 동작이 차지하는 비중이 커지게 되어 소거 시간이 증가하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀 블럭의 P웰에 소거 전압을 인가한 후, 이븐 비트라인과 연결된 메모리 셀들의 검증 동작을 실시하여 검증 결과 패스로 판단될 경우 오드 비트라인에 연결된 메모리 셀들의 검증 동작을 실시하고 페일로 판단될 경우 새로운 소거 전압을 인가한 후 이븐 비트라인과 연결된 메모리 셀들의 검증 동작을 재실시하여 소거 동작의 속도를 개선할 수 있는 불휘발성 메모리 장치 및 이의 소거 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 다수의 메모리 셀들이 연결된 다수의 비트라인을 포함하는 메모리 셀 블럭, 상기 메모리 셀 블록을 소거시키기 위한 회로 그룹, 및 상기 회로 그룹을 제어하기 위한 제어부를 포함하며, 상기 제어부는 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하고, 상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하여 상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하고, 상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 스텝 전압만큼 증가시켜 상기 P웰에 인가하고, 상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하고, 상기 제2 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 상기 스텝 전압만큼 증가시켜 상기 P웰에 인가한 후, 상기 제1 소거 검증 동작부터 재실시하도록 상기 회로 그룹을 제어한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 장치의 소거 방법은 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하여 상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하는 단계, 상기 제1 소거 검증 동작의 패스 또는 페일을 판단하는 단계, 및 상기 제1 소거 검증 동작 결과 상기 이븐 비트라인과 연결된 메모리 셀들이 모두 소거되었다고 판단될 경우, 상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법은 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하여 상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하는 단계, 상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 스텝 전압만큼 증가시켜 상기 P웰에 인가하는 단계, 상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하는 단계,및 상기 제2 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 상기 스텝 전압만큼 증가시켜 상기 P웰에 인가한 후, 상기 제1 소거 검증 동작을 실시하는 단계로 복귀하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 메모리 셀 블럭의 P웰에 소거 전압을 인가한 후, 이븐 비트라인과 연결된 메모리 셀들의 검증 동작을 실시하여 검증 결과 패스로 판단될 경우 오드 비트라인에 연결된 메모리 셀들의 검증 동작을 실시하고 페일로 판단될 경우 새로운 소거 전압을 인가한 후 이븐 비트라인과 연결된 메모리 셀들의 검증 동작을 재실시하여 소거 동작의 속도를 개선할 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 소거 전압 및 검증 전압의 파형도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 나타내는 구성도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 소거 전압 및 검증 전압의 파형도이다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1을 참조하면, 불휘발성 메모리 장치는 메모리 셀 블럭(110)과, 페이지 버퍼부(120)와, 검증부(130)와, X 디코더(140)와, 전압 제공부(150) 및 제어부(160)를 포함한다.
메모리 셀 블럭(110)은 데이터 저장을 위한 메모리 셀들이 워드라인(WL)과 비트라인(BL)에 연결되어 있고, 페이지 버퍼부(120)는 메모리 셀 어레이(110)의 이븐 및 오드 비트라인에 연결되는 다수의 페이지 버퍼들을 포함한다. 이때 하나의 페이지 버퍼가 이븐 및 오드 비트라인에 연결되거나, 비트라인 하나당 하나의 페이지 버퍼가 연결될 수 있다.
검증부(130)는 불휘발성 메모리 장치의 소거 검증 동작시 페이지 버퍼부(130)로 부터 검증 데이터를 전송받아 해당 이를 통해 해당 비트라인에 연결된 메모리 셀들의 소거 동작 결과를 판단한다. X 디코더(150)는 메모리 셀 블럭(110)의 워드라인을 선택하여 소거 동작시 메모리 셀 블럭(110)의 워드라인에 검증 전압(Vver)을 인가한다.
또한 전압 제공부(150)는 제어부(160)의 제어에 따라 소거 동작시 고전위의 소거 전압(Vera) 및 검증 전압(Vver) 동작 전압을 생성한다. 생성된 소거 전압(Vera)을 메모리 셀 블럭(110)이 배치된 반도체 기판의 P웰에 인가되고, 생성된 검증 전압(Vver)은 X 디코더(150)에 전송된다.
제어부(160)는 검증부(130)에서 출력된 패스/페일 신호(pass/fail) 신호에 따라 전압 제공부 및 페이지 버퍼부(120)를 제어하여 소거 동작을 제어한다.
도 3은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 소거 전압 및 검증 전압의 파형도이다.
도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하면 다음과 같다.
1) 소거 전압 인가(E310)
전압 제공부(150)는 제어부(160)에서 출력되는 제어 신호에 따라 소거 전압(Vera)을 생성한다. 생성된 소거 전압(Vera)은 메모리 셀 블럭(110)이 배치된 반도체 기판의 P웰에 인가된다. 이때 검증 전압(Vver)은 OV인 것이 바람직하다. 소거 전압은 15V 내지 25V 인 것이 바람직하다. 반도체 기판의 P웰에 소거 전압(Vera)이 인가되어 메모리 셀 블럭(110)의 다수의 메모리 셀들은 데이터가 소거된다. 즉 메모리 셀들의 문턱 전압 분포가 OV 이하로 이동한다.
2) 이븐 비트라인 소거 검증(E320)
메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 이븐 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
3) 패스/페일 판단(E330)
페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 이븐 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다.
4) 소거 전압 증가(E340)
상술한 패스/페일 판단(E340)에서 페일로 판단된 경우 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시켜 상술한 소거 전압 인가 단계(E310)부터 재실시한다.
5) 오드 비트라인 소거 검증(E350)
상술한 패스/페일 판단(E330)에서 패스로 판단된 경우, 메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 오드 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
6) 패스/페일 판단(E360)
페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 오드 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다. 판단 결과 패스로 판단된 경우, 소거 동작을 종료한다.
7) 소거 전압 증가(E370)
상술한 패스/페일 판단(E330)에서 페일로 판단된 경우 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시킨다.
8) 소거 전압 인가(E380)
상술한 소거 전압 증가 단계(E370) 이 후, 새로운 소거 전압(Vera)을 메모리 셀 블럭(110)이 배치된 반도체 기판의 P웰에 인가한다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하기 위한 순서도이다.
도 2 및 도 5를 참조하여, 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 설명하면 다음과 같다.
1) 소거 전압 인가(E510)
전압 제공부(150)는 제어부(160)에서 출력되는 제어 신호에 따라 소거 전압(Vera)을 생성한다. 생성된 소거 전압(Vera)은 메모리 셀 블럭(110)이 배치된 반도체 기판의 P웰에 인가된다. 이때 검증 전압(Vver)은 OV인 것이 바람직하다. 소거 전압은 15V 내지 25V 인 것이 바람직하다. 반도체 기판의 P웰에 소거 전압(Vera)이 인가되어 메모리 셀 블럭(110)의 다수의 메모리 셀들은 데이터가 소거된다. 즉 메모리 셀들의 문턱 전압 분포가 OV 이하로 이동한다.
2) 이븐 비트라인 소거 검증(E520)
소거 전압 인가(E510)단계 이 후, 메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 이븐 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
3) 패스/페일 판단(E530)
이븐 비트라인 소거 검증(E520)단계 이 후, 페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 이븐 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다.
4) 소거 전압 증가(E540)
상술한 패스/페일 판단(E530)에서 페일로 판단된 경우 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시킨다.
5) 소거 전압 인가(E550)
상술한 소거 전압 증가(E540) 단계에서 생성한 소거 전압(Vera)을 반도체 기판의 P웰에 인가한다.
6) 오드 비트라인 소거 검증(E560)
소거 전압 인가(E550)단계 이 후, 메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 오드 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
7) 패스/페일 판단(E570)
오드 비트라인 소거 검증(E560)단계 이 후, 페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 오드 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다.
8) 소거 전압 증가(E580)
상술한 패스/페일 판단(E570)에서 페일로 판단된 경우 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시킨 후, 상술한 소거 전압 인가 단계(E510)부터 재실시한다.
9) 오드 비트라인 소거 검증(E590)
상술한 패스/페일 판단(E530)에서 패스로 판단된 경우 메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 오드 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
10) 패스/페일 판별(E600)
상술한 오드 비트라인 소거 검증(E590)단계 이 후, 페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 오드 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다. 이때 패스로 판단된 경우 소거 동작을 종료한다.
11) 소거 전압증가 및 소거 전압 인가(E610)
상술한 패스/페일 판별(E600)단계의 판별 결과 페일로 판단될 경우, 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시킨 후, 반도체 기판의 P웰에 인가한다. 이 후, 상술한 오드 비트라인 소거 검증단계(E590)부터 재실시한다.
12) 이븐 비트라인 소거 검증(E620)
상술한 패스/페일 판단(E570)에서 패스로 판단된 경우, 메모리 셀 블럭(110)과 연결된 다수의 비트라인 중 이븐 비트라인에 연결된 메모리 셀들의 소거 검증 동작을 실시한다. 소거 검증 동작은 전압 제공부(150)에서 생성된 검증 전압(Vver)을 X 디코더(140)를 통해 메모리 셀 블럭(110)의 워드라인에 인가하고, 이에 따른 이븐 비트라인의 전위를 페이지 버퍼부(120)를 이용하여 센싱한다.
13) 패스/페일 판별(E630)
상술한 이븐 비트라인 소거 검증(E620) 이 후, 페이지 버퍼부(120)를 이용하여 센싱한 검증 데이터를 검증부(130)에서 판단하여 패스 또는 페일 신호(pass/fail)를 출력한다. 예를 들어 하나의 이븐 비트라인에 연결된 다수의 메모리 셀 중 모든 메모리 셀들이 검증 전압(Vver) 보다 낮은 문턱 전압을 갖을 경우 이를 패스로 판단하고, 다수의 메모리 셀 중 하나 이상의 메모리 셀들이 검증 전압(Vver) 보다 높은 문턱 전압을 갖을 경우 이를 페일로 판단한다. 패스로 판단될 경우 소거 동작을 종료한다.
14) 소거 전압증가 및 소거 전압 인가(E640)
상술한 패스/페일 판별(E630)단계의 판별 결과 페일로 판단될 경우, 소거 전압(Vera)을 이전에 사용한 소거 전압보다 스텝 전압(△V) 만큼 상승시킨 후, 반도체 기판의 P웰에 인가한다. 이 후, 상술한 이븐 비트라인 소거 검증단계(E620)부터 재실시한다.
110 : 메모리 셀 블럭 120 : 페이지 버퍼부
130 : 검증부 140 : X 디코더
150 : 전압 제공부 160 : 제어부

Claims (8)

  1. 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계;
    상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하는 단계;
    상기 제1 소거 검증 동작의 패스 또는 페일을 판단하는 단계; 및
    상기 제1 소거 검증 동작 판단 결과 상기 이븐 비트라인과 연결된 메모리 셀들이 모두 소거되었다고 판단될 경우, 상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  2. 제 1 항에 있어서,
    상기 제1 소거 검증 동작의 판단 결과 상기 이븐 비트라인과 연결된 메모리 셀들 중 하나 이상의 메모리 셀들이 소거되지 않았다고 판단될 경우, 상기 소거 전압을 스텝 전압만큼 상승시킨 새로운 소거 전압을 이용하여 상기 소거 전압을 인가하는 단계부터 재실시하는 불휘발성 메모리 장치의 소거 방법.
  3. 제 1 항에 있어서,
    상기 제1 소거 검증 동작의 판단 결과 상기 오드 비트라인과 연결된 메모리 셀들 중 하나 이상의 메모리 셀들이 소거되지 않았다고 판단될 경우, 상기 소거 전압을 스텝 전압만큼 상승시킨 새로운 소거 전압을 상기 P웰에 인가하는 단계; 및
    상기 제2 소거 검증 동작을 실시하는 단계부터 재실시하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  4. 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하는 단계;
    상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하는 단계;
    상기 제1 소거 검증 동작의 패스 또는 페일을 판단하는 단계
    상기 제1 소거 검증 동작 판단 결과 페일로 판단된 경우, 상기 소거 전압을 스텝 전압만큼 증가시켜 상기 P웰에 인가하는 단계;
    상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하는 단계;
    상기 제2 소거 검증 동작의 패스 또는 페일을 판단하는 단계; 및
    상기 제2 소거 검증 동작 판단 결과 페일로 판단된 경우, 상기 소거 전압을 상기 스텝 전압만큼 증가시켜 상기 P웰에 인가한 후, 상기 제1 소거 검증 동작부터 재실시하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  5. 제 4 항에 있어서,
    상기 제1 소거 검증 동작 결과 패스로 판단된 경우, 상기 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제3 소거 검증 동작을 실시하는 단계; 및
    상기 제3 소거 검증 동작 결과 패스로 판단된 경우 소거 동작을 종료하고, 페일로 판단된 경우 상기 소거 전압을 상기 스텝 전압 만큼 상승시켜 P웰에 인가한 후, 상기 제3 소거 검증 동작을 실시하는 단계로 복귀하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  6. 제 4 항에 있어서,
    상기 제2 소거 검증 동작 결과 패스로 판단된 경우, 상기 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제4 소거 검증 동작을 실시하는 단계; 및
    상기 제4 소거 검증 동작 결과 패스로 판단된 경우 소거 동작을 종료하고, 페일로 판단된 경우 상기 소거 전압을 상기 스텝 전압 만큼 상승시켜 P웰에 인가한 후, 상기 제4 소거 검증 동작을 실시하는 단계로 복귀하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  7. 다수의 메모리 셀들이 연결된 다수의 비트라인을 포함하는 메모리 셀 블럭;
    상기 메모리 셀 블록을 소거시키기 위한 회로 그룹; 및
    상기 회로 그룹을 제어하기 위한 제어부를 포함하며,
    상기 제어부는 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하고,
    상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하여 상기 메모리 셀 블럭의 이븐 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제1 소거 검증 동작을 실시하고,
    상기 제1 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 스텝 전압만큼 증가시켜 상기 P웰에 인가하고,
    상기 메모리 셀 블럭의 오드 비트라인과 연결된 메모리 셀들의 소거 상태를 검증하는 제2 소거 검증 동작을 실시하고,
    상기 제2 소거 검증 동작 결과 페일로 판단된 경우, 상기 소거 전압을 상기 스텝 전압만큼 증가시켜 상기 P웰에 인가한 후, 상기 제1 소거 검증 동작부터 재실시하도록 상기 회로 그룹을 제어하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 회로 그룹은
    상기 다수의 비트라인에 연결되며 상기 다수의 메모리 셀들의 검증 데이터를 센싱하기 위한 페이지 버퍼부;
    상기 검증 데이터를 이용하여 상기 다수의 비트라인에 연결된 다수의 메모리 셀들의 소거 동작을 판별하는 검증부; 및
    상기 메모리 셀 블럭의 워드라인에 검증 전압을 인가하고 상기 메모리 셀 블럭이 배치된 반도체 기판의 P웰에 소거 전압을 인가하기 위한 전압 제공부를 포함하는 불휘발성 메모리 장치.

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