KR20130110970A - 리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템 - Google Patents

리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템 Download PDF

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Abstract

리드 전압 생성 회로는, 초기 리드 전압 코드를 저장하는 레지스터부; 상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 리드 전압 코드를 늘리거나/줄이는 카운터 회로; 및 상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 리드 전압을 생성하는 전압 생성 회로를 포함한다.

Description

리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템{READ VOLTAGE GENERATION CIRCUIT, MEMORY AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 및 메모리 시스템에 관한 것으로, 더욱 자세하게는 메모리의 리드 리트라이 동작과 관련된 기술에 관한 것이다.
메모리장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 장치와 비휘발성 메모리장치로 나누어진다. 휘발성 메모리장치는 전원공급 차단시 데이터가 소멸되는 메모리장치로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리장치로서, 플래쉬가 이에 속한다.
도 1a는 플래쉬 메모리에서 SLC(싱글-레벨 셀) 메모리 셀들의 문턱전압 분포를 나타내고, 도 1b는 MLC(멀티-레벨 셀) 메모리 셀들의 문턱전압 분포를 나타낸다.
도 1a을 참조하면, 프로그램된 메모리 셀들은 'P'과 같은 문턱전압의 분포를 가지며, 프로그램되지 않은(즉, 이레이즈 상태의) 메모리 셀들은 'E'와 같은 문턱전압의 분포를 갖는다. 프로그램 상태(P)와 이레이즈 상태(E)를 구별하기 위해 사용되는 전압이 바로 리드 전압(VREAD)인데, 리드 전압(VREAD)은 프로그램 상태(P)와 이레이즈 상태(E)를 구분할 수 있는 적절한 레벨로 설정된다. 플래쉬 메모리에서, 메모리 셀에 대한 프로그램 및 이레이즈 동작이 반복됨에 따라 또는 주변 셀들의 영향에 따라 문턱전압의 분포가 변화될 수 있다. 셀 분포가 점선과 같이 변화되면 기존의 리드 전압(VREAD)을 이용해 리드 동작을 수행할 경우에, 프로그램 상태의 메모리 셀의 데이터가 이레이즈 상태로 잘못 인식되는 리드 실패(read fail)가 발생 될 수 있음을 알 수 있다.
한편, 이와 같은 문제는 도 1b와 같이, 다수개의 리드 전압(VREAD1, VREAD2, VREAD3)을 사용하며 각 분포들(E, P1, P2, P3) 간의 마진이 작은 MLC 메모리 셀들의 경우에 더욱 심각한 문제가 될 수 있다.
리드 리트라이(read-retry) 동작이란, 리드 동작이 실패하는 경우에 리드 전압의 레벨을 변경하여 다시 리드 동작을 수행하는 것을 의미한다. 도 2a,b를 참조하면, 리드 전압(VREAD, VREAD1, VREAD2, VREAD3)의 레벨을 (1) -> (2) -> (3)으로 변경해가며 다수회의 리드 동작을 수행한 결과 리드 동작이 성공하는 것을 확인할 수 있다. 즉, 리드 리트라이 동작은 리드 동작에 실패하는 경우에 리드 동작에 성공할 때까지 리드 전압(VREAD, VREAD1, VREAD2, VREAD3)의 레벨을 변경해가며 리드 동작을 다시 수행하는 것을 의미한다.
도 3은 리드 리트라이 동작을 지원하기 위한 종래의 리드 전압 생성 회로의 구성도이다.
도 3을 참조하면, 다수의 레지스터들(301~304)에는 매번의 리드 동작시마다 생성되어야 하는 리드 전압(VREAD)의 레벨이 저장된다. 레지스터(301)에는 첫번째 리드 동작에 필요한 리드 전압 코드(CODE1)가 저장되고, 레지스터(302)에는 2번째 리드 동작(즉, 첫번째 리드 리트라이 동작)에 필요한 리드 전압 코드(CODE2)가 저장되고, 레지스터(304)에는 N번째 리드 동작에 필요한 리드 전압 코드(CODEN)가 저장된다.
전압 생성 회로(310)는 첫번째 리드 동작시에는 리드 전압 코드(CODE1)의 값에 대응하는 리드 전압(VREAD)을 생성하고, 두번째 리드 동작시에는 리드 전압 코드(CODE2)의 값에 대응하는 리드 전압(VREAD)을 생성한다. 그리고, N번째 리드 동작시에는 리드 전압 코드(CODEN)의 값에 대응하는 리드 전압(VREAD)을 생성한다.
상기와 같은 방식의 리드 전압 발생회로는, 다수의 리드 전압 코드(CODE1~CODEN)가 다수의 레지스터들(301~304)에 저장되어야 한다. 따라서, 많은 개수의 레지스터(301~304)를 필요로 하여 면적이 늘어난다. 게다가, MLC 방식의 리드 동작을 지원하기 위해서는 적어도 3가지의 리드 전압(VREAD1, VREAD2, VREAD3)이 생성되어야 하기에 레지스터의 개수는 3*N으로 크게 늘어난다. 또한, 이미 레지스터들(301~304)에 저장된 리드 전압 코드들(CODE1~CODEN)을 이용할 수밖에 없기 때문에, 리드 전압(VREAD)의 레벨을 다양하게 조절하는 것이 불가능하다는 단점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리드 전압 생성회로의 면적을 줄이고, 리드 전압 생성회로에서 생성되는 리드 전압의 레벨을 다양하게 조절 가능하게 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 리드 전압 생성 회로는, 초기 리드 전압 코드를 저장하는 레지스터부; 상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 리드 전압 코드를 늘리거나/줄이는 카운터 회로; 및 상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 리드 전압을 생성하는 전압 생성 회로를 포함한다.
또한, 본 발명의 일실시예에 따른 메모리는, 다수의 메모리 블록; 리드 전압을 상기 다수의 메모리 블록 중 선택된 메모리 블록 내의 선택된 페이지에 인가하기 위한 로우 회로; 상기 선택된 페이지로부터 데이터를 리드하기 위한 데이터 억세스 회로; 초기 리드 전압 코드를 저장하는 레지스터; 상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 바이어스 코드를 늘리거나 출이는 카운터 회로; 및 상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 상기 리드 전압을 생성하는 전압 생성회로를 포함한다.
또한, 본 발명의 일실시예에 따른 메모리 시스템은, 다수의 메모리 블록과 상기 다수의 메모리 블록 중 선택된 메모리 블록의 리드 동작의 기준이 되는 리드 전압을 생성하는 리드 전압 생성회로를 포함하는 메모리; 및 상기 선택된 메모리 블록에 대한 리드 동작의 실패시에, 상기 선택된 메모리 블록에 대한 리드 리트라이 동작을 상기 메모리에 지시하는 메모리 콘트롤러를 포함하고, 상기 리드 전압 생성회로는 초기 리드 전압 코드를 저장하는 레지스터; 상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 바이어스 코드를 늘리거나 줄이는 카운터 회로; 및 상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 상기 리드 전압을 생성하는 전압 생성회로를 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명에 따르면, 리드 전압의 초기값에 관한 정보만 레지스터에 저장되고, 리드 리트라이 동작시의 리드 전압들은 카운팅 방식에 의해서 생성된다. 따라서, 리드 전압 발생 회로의 면적을 줄일 수 있으며, 리드 리트라이 동작시의 리드 전압들의 변경 폭을 자유롭게 조절할 수 있다는 장점이 있다.
도 1a는 플래쉬 메모리에서 SLC(싱글-레벨 셀) 메모리 셀들의 문턱전압 분포를 나타낸 도면, 도 1b는 MLC(멀티-레벨 셀) 메모리 셀들의 문턱전압 분포를 나타낸 도면.
도 2a,b는 리드 리트라이 동작을 설명하기 위한 도면.
도 3은 리드 리트라이 동작을 지원하기 위한 종래의 리드 전압 생성 회로의 구성도.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
도 5는 도 4의 셀어레이(410) 내의 블록(BLK0)을 도시한 도면.
도 6은 도 4의 리드 전압 생성 회로(470)의 일실시예 구성도.
도 7은 도 4의 리드 전압 생성 회로(470)의 다른 실시예를 도시한 도면.
도 8은 본 발명에 따른 메모리 시스템의 리드 리트라이 동작을 도시한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 4를 참조하면, 메모리 시스템은 메모리(400)와 메모리 콘트롤러(500)를 포함한다.
메모리(400)는 셀어레이(410), 로우 회로(420), 데이터 억세스 회로(430), 제어 로직(450), 및 전압 발생 회로(460)를 포함한다. 그리고, 전압 발생 회로(460)는 리드 전압 생성 회로(470)를 포함한다.
셀어레이(410)는 복수 개의 메모리 블록들(BLK0~BLKN)을 포함한다. 낸드형 플래쉬 메모리의 경우, 프로그램 또는 리드 동작은 페이지 단위로 수행될 수 있고, 이레이즈 동작은 여러 페이지를 포함하는 블록 단위로 수행될 수 있다. 각각의 메모리 블록에는 워드라인들, 비트라인들 및 셀스트링들이 포함된다. 각각의 셀스트링들에는 드레인 선택 트랜지스터, 소스 선택 트랜지스터, 및 다수개의 메모리 셀들이 포함된다.
제어 로직(450)은 동작 모드(예, 프로그램, 리드, 이레이즈 동작 등)에 따라서 로우 회로(420), 전압 발생 회로(460), 데이터 억세스 회로(430)를 제어한다.
전압 발생 회로(460)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예, 프로그램 전압(VPGM), 리드 전압(VREAD), 패스 전압(VPASS) 등)과, 메모리 셀들이 형성된 벌크(예, 웰 영역)으로 공급될 전압을 발생할 수 있다. 전압 발생 회로(460)의 전압 발생 동작은 제어 로직의 제어에 의해 수행될 수 있다. 특히, 전압 발생 회로(460) 내부에는 리드 전압 생성 회로(470)가 구비되는데, 리드 전압 생성 회로(470)는 리드 및 리드 리트라이 동작에서 사용할 리드 전압(VREAD)을 생성한다.
로우 회로(420)는 제어 로직(450)의 제어에 따라 셀어레이(410) 내의 메모리 블록들(BLK0~BLKN) 중 하나의 메모리 블록을 선택하고, 선택된 메모리 블록 내의 선택된 워드라인 및 비선택된 워드라인에 전압 발생 회로(460)로부터 생성된 전압들을 제공한다.
데이터 억세스 회로(430)는 비트라인들 또는 비트라인 쌍들에 대응하는 다수개의 페이지 버퍼들로 구성될 수 있다. 데이터 억세스 회로(430)는 제어 로직(450)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로 또는 라이트 드라이버(write driver)로 동작할 수 있다. 예를 들면, 프로그램 동작시에 데이터 억세스 회로(430)는 셀어레이(410)에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로 동작할 수 있다. 데이터 억세스 회로(430)는 버퍼로부터 셀어레이(410)에 프로그램될 데이터를 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 리드 동작시에, 데이터 억세스 회로(430)는 셀어레이(410)에 프로그램되어 있는 데이터를 읽는 감지 증폭기로 동작한다. 데이터 억세스 회로(430)가 셀어레이(410)에 프로그램할 데이터 및 데이터 억세스 회로(430)가 셀어레이(410)로부터 리드한 데이터는 버퍼(미도시)를 통해 메모리 콘트롤러(500)와 주고/받는다.
데이터 억세스 회로(430)는 제어 로직(450)의 제어에 따라 리드 페일 없이 리드 패스가 될 때까지 리드 리트라이 동작을 수행할 수 있다. 리드 리트라이 동작에서는 리드 전압 생성 회로(470)로부터 생성되는 새로운 레벨(이전과 다른 레벨)의 리드 전압(VREAD)을 이용하여 리드 동작이 수행된다.
메모리 콘트롤러(500)는 호스트 인터페이스(510, HI: Host Interface), 플래쉬 인터페이스(520, FI: Flash Interface), 중앙처리장치(530, CPU: Central Processing Unit), 에러 정정 회로(540: ECC: Error Correction Code circuit), 및 버퍼 램(550)을 포함할 수 있다.
중앙처리장치(530)는 메모리 콘트롤러(500)의 제반 동작을 제어하도록 구성된다. 메모리 콘트롤러(500)의 내부에는 하나 또는 그 이상의 중앙처리장치(530)가 구비될 수 있다. 호스트 인터페이스(510)는 중앙처리장치(530)의 제어에 따라 호스트와 커맨드, 어드레스 및 데이터를 교환할 수 있다. 호스트 인터페이스는 USB(Ubiversal Serial Bus), MMC(Multi Media Card), PCI-E(PCI-Express), ATA(Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), PATA(Parallel AT Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integeated Drive Electronics) 등의 인터페이스들 중 하나를 지원할 수 있다. 플래쉬 인터페이스(520)는 중앙처리장치(530)의 제어에 따라서 버퍼램(550)과 플래쉬 메모리(400) 사이의 데이터 교환을 수행할 수 있다.
에러 정정 회로(540)는 프로그램 동작을 위해 메모리(400)로 전송되는 데이터(메인 데이터)로부터 ECC 데이터를 생성한다. 에러 정정 회로(540)에서 생성된 ECC 데이터는 메인 데이터와 함께 메모리(400)의 셀어레이(410)에 저장된다. 에러 정정 회로(540)는 메모리(400)로부터 리드된 데이터의 에러를 검출 및 정정하도록 구성된다. 만약, 메모리(400)로부터 리드된 데이터의 에러가 ECC 기능에 의해 치유할 수 있을 정도라면 에러 정정 회로는 리드된 데이터의 에러를 정정한다. 반면에, 메모리(400)에서 리드된 데이터가 ECC 기능에 의해서도 정정할 수 없을 정도라면 에러 정정 회로(540)는 리드 동작을 패일로 판별한다. 즉, 메모리(400)로부터 리드된 데이터에 에러가 없거나 치유 가능할 정도라면 에러 정정 회로(540)는 리드 동작을 패스로 판별하고, 메모리(400)로부터 리드된 데이터의 에러가 치유 불가능할 정도라면 에러 정정 회로(540)는 리드 동작을 패일로 판별한다.
에러 정정 회로(540)에서 판별한 리드 동작의 패스/패일 정보는 플래쉬 인터페이스(520)를 통해 메모리(400()의 제어 로직(450)으로 제공된다. 제어 로직(450)은 전달받은 리드 동작의 패스/패일 정보에 응답해 리드 동작이 수행된 페이지에서 리드 리트라이 동작이 수행될 수 있도록 데이터 억세스 회로(430), 전압 발생회로(460)의 리드 전압 생성 회로(470), 및 로우 회로(420)를 제어할 수 있다.
버퍼 램(550)은, 메모리(400)로부터 리드된 데이터 또는 호스트로부터 제공되는 데이터를 임시 저장하는 기능과, FTL과 같은 펌웨어(firmware) 또는 소프트웨어를 저장하는 기능을 수행한다.
도 5는 도 4의 셀어레이(410) 내의 블록(BLK0)을 도시한 도면이다.
도 5를 참조하면, 블록(BLK0)은 다수의 셀스트링(ST0~STN)을 포함한다. 셀스트링(ST0~STN) 각각은 워드라인(WL0~WL63)의 제어를 받는 메모리 셀들, 드레인 선택 라인(DSL)의 제어에 따라 셀스트링(ST0~STN)과 비트라인(BL0~BLN)을 전기적으로 연결하는 드레인 선택 트랜지스터, 소스 선택 라인(SSL)의 제어에 따라 셀스트링(ST0~STN)과 공통 소스 라인(CSL)을 전기적으로 연결하는 소스 선택 트랜지스터를 포함한다.
리드 및 리드 리트라이 동작시에, 로우 회로(420)는 드레인 선택 트랜지스터들과 소스 선택 트랜지스터들 및 선택되지 않은 워드라인에 대응하는 메모리 셀들이 턴온되도록 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 및 선택되지 않은 워드라인들(WL0~WL63 중 하나를 제외한 나머지 워드라인들)을 제어한다. 또한, 로우 회로(420)는 선택된 워드 라인(WL0~WL63 중 하나의 워드라인)에는 리드 전압 생성회로(470)에서 생성된 리드 전압(VREAD)을 인가한다.
참고로, 블록(BLK0) 내에서 하나의 워드라인에 대응하는 메모리 셀들이 하나의 페이지를 형성한다.
도 6은 도 4의 리드 전압 생성 회로(470)의 일실시예 구성도이다.
도 6을 참조하면, 리드 전압 생성 회로(470)는, 레지스터부(610), 카운터 회로(620), 및 전압 생성 회로(630)를 포함한다.
레지스터부(610)는 초기 리드 전압 코드(CODE_INI)를 저장한다. 초기 리드 전압 코드는 최초의 리드 동작시에 생성되어야 하는 리드 전압의 값을 나타내는 코드이다. 종래의 리드 전압 생성 회로(도 3)에서는 다수개의 레지스터들에 매번의 리드시(리드 리트라이 동작시)마다 생성되어야 하는 리드 전압들의 코드값(CODE1~CODEN)이 저장되었다. 그러나, 본 발명에서는 레지스터부(610)에 단지 최초의 리드 전압에 대응하는 초기 리드 전압 코드(CODE_INI)만이 저장된다. 레지스터부(610)에 저장되는 초기 리드 전압 코드(CODE_INI)는 메모리(400)에 전원이 공급되지 않더라도 유실되지 않아야 한다. 따라서, 레지스터부(610)는 퓨즈 회로와 같은 비휘발성 메모리 셀로 구성된다. 또한, 레지스터부(610)는 래치 회로와 같은 휘발성 메모리 셀로 구성되고, 퓨즈회로와 같은 다른 비휘발성 메모리 셀에 저장된 데이터(초기 리드 전압 코드)가 메모리의 초기 파워업 이후에 호출되어 레지스터부(610)에 저장될 수 있다.
카운터 회로(620)는 리드 리트라이 동작이 명령 될 때마다 초기 리드 전압 코드로부터 리드 전압 코드(CODE)값을 증가시키거나/감소시킨다. 카운터 회로(620)가 리드 전압 코드의 값을 증가시킬 것인지/감소시킬 것인지 및 카운터 회로(620)의 카운팅 스탭(counting step)은 어떻게 될 것인지는 제어 로직(450)으로부터 설정된다. 예를 들어, 카운터 회로(620)는 매번의 리드 리트라이 동작시마다 리드 전압 코드(CODE)값을 3만큼 감소시키게 설정되거나, 매번의 리드 리트라이 동작시마나 리드 전압 코드(CODE)값을 1만큼 감소시키게 설정되거나, 매번의 리드 리트라이 동작시마다 리드 전압 코드(CODE)값을 2만큼 증가시키도록 설정될 수 있다. 한편, 리드 동작이 패스되면, 카운터 회로(620)로부터 출력되는 리드 전압 코드(CODE)의 값은 초기 리드 코드(CODE_INI) 값과 동일한 값으로 초기화될 수 있다. 또한, 리드 동작이 패스되더라도 현재 카운터 회로(620)로부터 출력되는 리드 전압 코드(CODE)의 값이 계속 유지되고, 다음의 리드 동작시에 리드 동작이 패스될 때 사용되었던 리드 전압 코드(CODE)가 초기값으로 사용될 수도 있다.
일반적으로, 리드 대상 메모리 블록 내의 메모리 셀들에 데이터가 MLC 방식으로 저장되어 있는 경우에는 SLC 방식으로 저장되어 있는 경우보다 카운터 회로(620)의 카운팅 스탭이 작게 설정되는 것이 바람직하다. 또한, 리드 대상 메모리 블록의 E/W 싸이클(이레이즈/라이트(프로그램) 싸이클)이 높을수록 카운터 회로(620)의 카운팅 스탭이 작게 설정되는 것이 바람직하다. 또한, 최근의 메모리 중 일부의 메모리들은 셀어레이 내부의 메모리 블록 중 일부의 블록을 SLC 버퍼로 사용하고, 나머지 블록을 MLC로 사용하고 있는데 이러한 경우 SLC 버퍼로 사용되는 메모리 블록에 리드 전압이 공급될 때는 카운터 회로(620)의 카운팅 스탭을 크게 설정하고, MLC로 동작하는 메모리 블록에 리드 전압이 공급될 때는 카운터 회로(620)의 카운팅 스탭이 작게 설정될 수 있다. 또한, 리드 리트라이의 회수가 증가할 때마다 카운터 회로(620)의 카운팅 스탭이 작아지도록 설정될 수 있다. 카운터 회로(620)에 입력되는 'READ RETRY' 신호는 리드 리트라이 동작이 명령되었음을 나타내는 신호로, 이 신호가 활성화될 때마다 카운터 회로(620)는 리드 전압 코드(CODE)의 값을 정해진 카운팅 스탭만큼 증가시키거나/감소시킨다. 또한, 카운터 회로(620)에 입력되는 'SETTING'은 제어 로직으로부터 카운터 회로(620)로 제공되는 증가/감소 및 카운팅 스탭에 관한 설정 정보를 나타낸다.
전압 생성 회로(630)는 카운터 회로(620)에서 생성된 리드 전압 코드(CODE)의 값에 대응하는 리드 전압(VREAD)을 생성한다. 전압 생성 회로(630)는 리드 전압 코드(CODE)의 값이 클수록 높은 레벨의 리드 전압(VREAD)을 생성하고 리드 전압 코드(CODE)의 값이 작을수록 낮은 레벨의 리드 전압(VREAD)을 생성하도록 구성될 수 있다.
다음의 표 1은 리드 전압 코드(CODE)값과 이에 대응하여 전압 생성 회로(630)가 생성하는 리드 전압의 레벨을 예시한다.
CODE VREAD
000000 0.80V
000001 0.85V
000010 0.90V
000011 0.95V
000100 1V
000101 1.05V
000110 1.1V
..... ...
111111 3.95V
도 7은 도 4의 리드 전압 생성 회로(470)의 다른 실시예를 도시한 도면이다. 도 7에서는 다수개의 리드 전압(VREAD1, VREAD2, VREAD3)을 생성하는 리드 전압 생성 회로(470)를 도시한다.
도 7을 참조하면, 리드 전압 생성 회로(470)는 다수개의 레지스터부(711, 712, 713)를 포함하며, 각각의 레지스터부들(711, 712, 713)은 각 리드 전압(VREAD1, VREAD2, VREAD3)의 초기값에 대응하는 초기 리드전압 코드(CODE1_INI, CODE2_INI, CODE3_INI)를 저장한다. 그리고, 카운터 회로(720)는 각각의 초기 리드 전압 코드(CODE1_INI, CODE2_INI, CODE3_INI)를 초기값으로 하여 리드 리트라이 동작시마다 리드 전압 코드들(CODE1, CODE2, CODE3)의 값을 증가시키거나/감소시킨다. 그리고, 전압 생성 회로(470)는 리드 전압 코드들(CODE1, CODE2, CODE3)의 값에 대응하는 리드 전압들(VREAD1, VREAD2, VREAD3)을 생성한다. 서로 다른 레벨의 리드 전압들(VREAD1, VREAD2, VREAD3)이 동시에 로우 회로(420)로 제공될 필요는 없으므로, 전압 생성 회로(730)는 리드 전압(VREAD1)이 필요한 타이밍에서는 리드 전압 코드(CODE1)에 응답하여 리드 전압(VREAD1)을 생성하고, 리드 전압(VREAD2)이 필요한 타이밍에서는 리드 전압 코드(CODE2)에 응답하여 리드 전압(VREAD2)을 생성하도록 구성될 수 있다.
도 7의 리드 전압 생성 회로(470)는 다수개의 리드 전압(VREAD1, VREAD2, VREAD3)을 생성한다는 점을 제외하면, 도 6의 리드 전압 생성 회로(470)와 동일하게 동작하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 6 및 도 7에 도시된 본 발명에 따른 리드 전압 생성 회로(470)는 레지스터부(610, 711, 712, 713)에 단지 초기 리드 전압에 대응하는 코드(CODE_INI, CODE1_INI, CODE2_INI, CODE3_INI)만을 저장한다. 따라서, 레지스터부(610, 711, 712, 713)의 면적을 크게 줄이는 것이 가능하다. 또한, 카운터 회로(620, 720)에 의한 카운팅 방식에 의해 코드(CODE, CODE1, CODE2, CODE3)값을 설정된 카운팅 스탭에 따라 증가시키거나/감소시키므로 다양한 시퀀스 및 레벨의 리드 전압들(VREAD, VREAD1, VREAD2, VREAD3)을 생성할 수 있다는 장점이 있다.
도 8은 본 발명에 따른 메모리 시스템의 리드 리트라이 동작을 도시한 순서도이다.
도 8을 참조하면, 단계(S810)에서 메모리 콘트롤러(500)로부터 메모리(400)로 리드 동작이 명령된다. 단계(S820)에서 리드 전압 생성 회로(470)에 의해 초기 리드 전압 코드(CODE_INI)에 대응하는 리드 전압(VREAD)이 생성되고, 이를 기준으로 리드 동작이 수행된다. 단계(S830)에서 메모리 콘트롤러(500)의 에러 정정 회로(540)에 의해 리드 동작의 패스/패일이 판단되고, 리드 동작 패스로 판단되면 리드 동작이 종료된다. 리드 동작 패일로 판단되면, 단계(S840)에서 리드 전압 생성 회로(470)의 카운터 회로(620)에 의해 새로운 리드 전압 코드(CODE)가 생성되고, 이에 대응하는 리드 전압(VREAD)이 생성된다. 그리고 단계(S850)에서, 새롭게 생성된 리드 전압(VREAD)을 기준으로 다시 리드 동작이 수행된다. 다시 단계(S830)에서 리드 동작(리드 리트라이 동작)의 패스/패일이 판단되고, 그 판단결과에 따라 리드 동작이 종료되거나 또다시 리드 리트라이 동작(S840, S850)이 수행된다.
단계(S830)에서 리드 동작이 패스된 것으로 판단된 이후에는 카운터 회로(620)에서 출력되는 리드 코드의 값이 초기 리드 코드(CODE_INI)값으로 초기화되거나, 카운터 회로(620)에서 현재 출력되는 리드 코드(CODE)의 값이 계속 유지되어 다음 리드 동작시의 초기값으로 사용될 수 있다.
상기한 실시예에서는 메모리 콘트롤러(500) 내부에 에러 정정 회로(540)가 구비되고, 에러 정정 회로(540)에 의해 리드 동작이 패일로 판단되면, 메모리 콘트롤러(500)가 메모리(400)로 리드 리트라이 동작을 지시하는 것을 설명했다. 그러나, 메모리(400) 내부에 에러 정정 회로(540)가 구비되고, 메모리(400) 내부에 구비된 에러 정정 회로(540)가 리드 동작의 실패를 판단하면, 메모리(400) 자체적으로(즉, 메모리 콘트롤러의 지시 없이) 리드 리트라이 동작을 수행하는 실시예도 가능함은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
470: 리드 전압 생성 회로 610: 레지스터부
620: 카운터부 630: 전압 생성 회로

Claims (13)

  1. 초기 리드 전압 코드를 저장하는 레지스터부;
    상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 리드 전압 코드를 늘리거나/줄이는 카운터 회로; 및
    상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 리드 전압을 생성하는 전압 생성 회로
    를 포함하는 리드 전압 생성 회로.
  2. 제 1항에 있어서,
    상기 카운터 회로의 카운팅 스탭은 설정에 따라 변경되는
    리드 전압 생성 회로.
  3. 제 1항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 리드 전압이 제공되는 메모리 블록이 MLC로 동작하는 경우에 작게 설정되고,
    상기 리드 전압이 제공되는 메모리 블록이 SLC로 동작하는 경우에 크게 설정되는
    리드 전압 생성 회로.
  4. 제 1항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 리드 전압이 제공되는 메모리 블록의 이레이즈/라이트 싸이클이 높아지면 작게 설정되는
    리드 전압 생성 회로.
  5. 다수의 메모리 블록;
    리드 전압을 상기 다수의 메모리 블록 중 선택된 메모리 블록 내의 선택된 페이지에 인가하기 위한 로우 회로;
    상기 선택된 페이지로부터 데이터를 리드하기 위한 데이터 억세스 회로;
    초기 리드 전압 코드를 저장하는 레지스터;
    상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 바이어스 코드를 늘리거나 출이는 카운터 회로; 및
    상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 상기 리드 전압을 생성하는 전압 생성회로
    를 포함하는 메모리.
  6. 제 5항에 있어서,
    상기 데이터 억세스 회로에서 리드된 데이터를 이용하여 리드 리트라이 동작의 수행 여부를 결정하기 위한 에러 정정 회로
    를 더 포함하는 메모리.
  7. 제 5항에 있어서,
    상기 카운터 회로의 카운팅 스탭은 설정에 따라 변경되는
    메모리.
  8. 제 5항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 선택된 메모리 블록이 MLC로 동작하는 경우에 작게 설정되고,
    상기 선택된 메모리 블록이 SLC로 동작하는 경우에 크게 설정되는
    메모리.
  9. 제 5항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 선택된 메모리 블록의 이레이즈/라이트 싸이클이 높아지면 작게 설정되는
    메모리.
  10. 다수의 메모리 블록과 상기 다수의 메모리 블록 중 선택된 메모리 블록의 리드 동작의 기준이 되는 리드 전압을 생성하는 리드 전압 생성회로를 포함하는 메모리; 및
    상기 선택된 메모리 블록에 대한 리드 동작의 실패시에, 상기 선택된 메모리 블록에 대한 리드 리트라이 동작을 상기 메모리에 지시하는 메모리 콘트롤러를 포함하고,
    상기 리드 전압 생성회로는
    초기 리드 전압 코드를 저장하는 레지스터;
    상기 초기 리드 전압 코드를 초기값으로 하여, 리드 리트라이 동작시마다 바이어스 코드를 늘리거나 줄이는 카운터 회로; 및
    상기 카운터 회로에서 생성된 리드 전압 코드에 대응하는 상기 리드 전압을 생성하는 전압 생성회로를 포함하는
    메모리 시스템.
  11. 제 10항에 있어서,
    상기 메모리 콘트롤러는
    상기 선택된 메모리 블록에서 리드된 데이터에 오류가 없거나 오류 정정이 가능한 경우에 리드 동작 성공으로 판단하고,
    상기 선택된 메모리 블록에서 리드된 데이터의 오류 정정이 불가능한 경우에 리드 동작 실패로 판단하는
    메모리 시스템.
  12. 제 10항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 선택된 메모리 블록이 MLC로 동작하는 경우에 작게 설정되고,
    상기 선택된 메모리 블록이 SLC로 동작하는 경우에 크게 설정되는
    메모리 시스템.
  13. 제 10항에 있어서,
    상기 카운터 회로의 카운팅 스탭은
    상기 선택된 메모리 블록의 이레이즈/라이트 싸이클이 높아지면 작게 설정되는
    메모리 시스템.
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