JP2021111259A - メモリシステムとその制御方法 - Google Patents

メモリシステムとその制御方法 Download PDF

Info

Publication number
JP2021111259A
JP2021111259A JP2020004306A JP2020004306A JP2021111259A JP 2021111259 A JP2021111259 A JP 2021111259A JP 2020004306 A JP2020004306 A JP 2020004306A JP 2020004306 A JP2020004306 A JP 2020004306A JP 2021111259 A JP2021111259 A JP 2021111259A
Authority
JP
Japan
Prior art keywords
controller
command
memory
flash memory
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020004306A
Other languages
English (en)
Inventor
克也 金森
Katsuya Kanamori
克也 金森
隆史 藤田
Takashi Fujita
隆史 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020004306A priority Critical patent/JP2021111259A/ja
Priority to US17/150,991 priority patent/US11494123B2/en
Publication of JP2021111259A publication Critical patent/JP2021111259A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

【課題】メモリシステムのステータスポーリング動作の効率を向上させる。【解決手段】実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリに第１動作を要求する第１コマンドを発行し、不揮発性メモリから第１動作の継続予定時間を取得するための第２コマンドを発行するコントローラと、を備える。別の観点のメモリシステムの実施形態は不揮発性メモリと、不揮発性メモリに第１動作を要求する第１コマンドを発行し、不揮発性メモリに第１動作の実行段階を取得するための第２コマンドを発行し、第１動作の完了を確認するための第３コマンドの発行間隔を実行段階に応じて変更するコントローラと、を備える。【選択図】図１９

Description

本発明の実施形態は、メモリシステムとその制御方法に関する。
不揮発性メモリと、不揮発性メモリを制御するコントローラと、を備えるメモリシステ
ムが提供されている。
米国特許出願公開第2019/0026220号明細書 米国特許第9146860号明細書 米国特許出願公開第2016/0232112号明細書
本発明の実施形態は、メモリシステムにおけるステータスポーリング動作の効率を向上
させる。
実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリに第１動作を要求す
る第１コマンドを発行し、不揮発性メモリから第１動作の継続予定時間を取得するための
第２コマンドを発行するコントローラと、を備える。
第１の実施形態に係るメモリシステムのブロック図。 １つのメモリセルが２ビットデータを記憶する場合の、メモリセルの閾値電圧分布及び読み出し電圧を説明する図。 第１の実施形態に係るデータ読み出し動作の基本を表すフローチャート。 第１の実施形態に係るデータ読み出し動作の基本を表すブロック図。 第１の実施形態に係るデータ書き込み動作の基本を表すフローチャート。 第１の実施形態に係るデータ書き込み動作の基本を表すブロック図。 第１の実施形態に係るデータ消去動作の基本を表すフローチャート。 第１の実施形態に係るデータ消去動作の基本を表すブロック図。 第１の実施形態に係るステータスポーリングの基本を表すフローチャート。 第１の実施形態に係るデータ読み出し動作のタイムテーブル。 第１の実施形態に係るデータ書き込み動作のタイムテーブル。 第１の実施形態に係るデータ消去動作のタイムテーブル。 第１の実施形態に係るデータ読み出し動作を表すタイムチャート。 第１の実施形態に係るデータ読み出し動作を表すタイムチャート。 第１の実施形態に係るデータ書き込み動作を表すタイムチャート。 第１の実施形態に係るデータ書き込み動作を表すタイムチャート。 第１の実施形態に係るデータ消去動作を表すタイムチャート。 第１の実施形態に係るデータ消去動作を表すタイムチャート。 第１の実施形態に係るメモリシステムの動作を表すフローチャート。 第２の実施形態に係るデータ読み出し動作を表すタイムチャート。 第２の実施形態に係るデータ読み出し動作を表すタイムチャート。 第２の実施形態に係るデータ書き込み動作を表すタイムチャート。 第２の実施形態に係るデータ消去動作を表すタイムチャート。 第２の実施形態に係るメモシリステムの動作を表すフローチャート。
以下、発明を実施するための実施形態について説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。これら表現の例はあく
まで例示であり、上記要素に他の表現が付されることを否定するものではない。また、複
数の表現が付されていない要素についても、別の表現が付されてもよい。なお、以下の説
明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す
。
図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実の
ものと異なることがある。また、図面間において互いの寸法の関係や比率が異なる部分が
含まれることもある。
（第１の実施形態）
図１は第１の実施形態に係るメモリシステムの概要について示したブロック図である。
図１に示すように、メモリシステム１は、不揮発性メモリ（例えばＮＡＮＤ型フラッシ
ュメモリ）２とコントローラ３とを備えている。メモリシステム１の例としてはＳＤＴＭ
カードのようなメモリカードや、ＳＳＤ（solid state drive）が挙げられる。なお、不
揮発性メモリ２は、ＮＡＮＤ型のフラッシュメモリに限らず、ＮＯＲ型のフラッシュメモ
リであってもよい。以降、不揮発性メモリ２をＮＡＮＤフラッシュメモリ２と称する。
ＮＡＮＤフラッシュメモリ２はメモリセルアレイ２１を備え、データを不揮発に記憶す
る。コントローラ３は、ＮＡＮＤフラッシュメモリ２を制御し、ホスト４から受信した命
令に応答して、ＮＡＮＤフラッシュメモリ２にアクセスする。ホスト４は、例えばデジタ
ルカメラやパーソナルコンピュータである。
図１を用いて、コントローラ３の構成の詳細について説明する。
コントローラ３は、例えば、ＳｏＣ（System-on-a-chip）で構成され、ホストインター
フェース３１、メモリ３２、ＣＰＵ３３、バッファメモリ３４、ＮＡＮＤインターフェー
ス３５、及びＥＣＣ回路３６を備えている。なお、コントローラ３の各部３１−３６の機
能は、ハードウェアで実現されても、ハードウェアとファームウェアとの組合せで実現さ
れてもよい。コントローラ３は、ホストインターフェース３１によってホスト４に接続さ
れ、ＮＡＮＤインターフェース３５によってＮＡＮＤフラッシュメモリ２に接続される。
ホストインターフェース３１はコントローラ３とホスト４を接続し、ホスト４から受信
した要求及びデータを、ＣＰＵ３３及びバッファメモリ３４にそれぞれ転送する。またＣ
ＰＵ３３の指示に応答して、バッファメモリ３４内のデータをホスト４へ転送する。ホス
トインターフェース３１は、例えばＳＤＴＭインターフェース、ＳＡＳ（Serial attache
d SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technol
ogy attachment)）、又はＮＶＭｅ（Non-volatile memory express）に準拠した動作を行
う。
メモリ３２は、例えばＳＲＡＭ（Static Random Access Memory）のような半導体メモ
リであり、ＣＰＵ３３の作業領域として使用される。メモリ３２は、ＮＡＮＤフラッシュ
メモリ２を制御するためのファームウェアや、各種の管理テーブル等を保持する。
ＣＰＵ３３は、コントローラ３全体の動作を制御する。例えば、ＣＰＵ３３は、ホスト
４から書き込み要求を受信した際には、ＮＡＮＤインターフェース３５に対して書き込み
を指示する。読み出し処理及び消去処理の際も同様である。
バッファメモリ３４は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、書
き込みデータや読み出しデータを一時的に保持する。
ＮＡＮＤインターフェース３５はＮＡＮＤフラッシュメモリ２とコントローラ３を接続
する。ＮＡＮＤインターフェース３５はＣＰＵ３３から受信した指示に基づいてコマンド
を生成し、生成したコマンドをＮＡＮＤフラッシュメモリ２へ発行する。ＮＡＮＤインタ
ーフェース３５は書き込み処理時には、ＣＰＵ３３の指示に基づいて生成した書き込みコ
マンド及びバッファメモリ３４内の書き込みデータを、ＮＡＮＤフラッシュメモリ２へ転
送する。読み出し処理時には、ＣＰＵ３３の指示に基づいて生成した読み出しコマンドを
、ＮＡＮＤフラッシュメモリ２へ発行し、更にＮＡＮＤフラッシュメモリ２から読み出さ
れたデータをバッファメモリ３４へ転送する。
ＮＡＮＤインターフェース３５は、更にタイマ３７を含む。タイマ３７は、ＮＡＮＤフ
ラッシュメモリ２から取得したステータスに応じて時間を測定する。測定すべき時間が経
過すると、タイマ３７はＣＰＵ３３に割り込みを上げる。
ＥＣＣ回路３６は、ＮＡＮＤフラッシュメモリ２に記憶されるデータに関する誤り検出
処理及び誤り訂正処理を行う。すなわちＥＣＣ回路３６は、データの書き込み時には誤り
訂正符号を生成して、これを書き込みデータに付与する。データの読み出し処理時には書
き込みデータに付与した誤り訂正符号を復号し、誤りビットの有無を検出する。そして誤
りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂
正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit deco
ding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose
- Chaudhuri - Hocquenghem）符号やＲＳ（Reed - Solomon）符号を用いることができる
。軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Pa
rity Check）符号を用いることができる。
次に、ＮＡＮＤフラッシュメモリ２の構成について説明する。図１に示すようにＮＡＮ
Ｄフラッシュメモリ２は、メモリセルアレイ２１、ロウデコーダ２２、ドライバ２３、セ
ンスアンプモジュール２４、アドレスレジスタ２５、コマンドレジスタ２６、シーケンサ
２７及びページバッファ２８を備える。
メモリセルアレイ２１は基板上に形成された複数の不揮発性のメモリセルを含む。メモ
リセルはワードライン、ビットラインによって接続されている。メモリセルは、メモリセ
ルトランジスタを備え、閾値電圧に応じてデータを不揮発に記憶する。ひとつのワードラ
インに接続されている複数のメモリセルをメモリセルグループとする。メモリセルが１ビ
ットずつデータを記憶するとき、メモリセルグループが記憶するデータ量を１ページとす
る。メモリセルが２ビットずつデータを記憶するとき、メモリセルグループが記憶するデ
ータ量を２ページとする。また、メモリセルアレイ２１は、ブロックＢＬＫと呼ばれるデ
ータの消去領域を複数備えており、図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ
３が図示されている。ブロックＢＬＫは複数のメモリセルグループを備えている。メモリ
セルアレイ２１は、コントローラ３から受信したデータを記憶する。
ロウデコーダ２２は、アドレスレジスタ２５内のブロックアドレスに基づいて、ブロッ
クＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード
ラインを選択する。
ドライバ２３は、アドレスレジスタ２５内のページアドレスに基づき、ロウデコーダ２
２を介して選択されたワードラインに電圧を供給する。
センスアンプモジュール２４は、データの読み出し時にビットラインに流れる電流をセ
ンスする。データの読み出し時、センスコマンドがコントローラ３から発行されると、ド
ライバ２３がメモリセルアレイ２１内のワードラインに読み出し電圧をかける。センスア
ンプモジュール２４がビットラインに流れる電流をセンスし、データを読み出す。読み出
したデータは、ページバッファ２８に一時的に格納される。コントローラ３がデータアウ
トコマンドを発行すると、ページバッファ２８に格納されたデータはコントローラ３に出
力される。
データの書き込み時、コントローラ３から発行されたデータインコマンドに応じて、コ
ントローラ３から受信した書き込みデータは、ページバッファ２８に一時的に格納される
。コントローラ３がプログラムコマンドを発行すると、ページバッファ２８に格納された
データはメモリセルアレイ２１に書き込まれる。
アドレスレジスタ２５は、コントローラ３から受信したアドレスを保持する。このアド
レスには、上述のブロックアドレスとページアドレスとが含まれる。コマンドレジスタ２
６は、コントローラ３から受信したコマンドを保持する。
シーケンサ２７は、コマンドレジスタ２６に保持されたコマンドに基づき、ＮＡＮＤフ
ラッシュメモリ２全体の動作を制御する。
図２は、１つのメモリセルが２ビットのデータを記憶する場合、すなわちＭＬＣ（mult
i-level cell）方式で各メモリセルにデータを記憶させる場合のメモリセルの閾値電圧分
布及び読み出し電圧を示す。縦軸がメモリセルの個数に対応し、横軸がメモリセルの閾値
電圧Ｖｔｈに対応している。複数のメモリセルは、記憶するデータのビット数に基づいて
複数の閾値電圧分布を形成する。
ＭＬＣ方式の場合、複数のメモリセルは４つの閾値電圧分布を形成する。この４つの閾
値電圧分布のことを、閾値電圧の低いものから順に“Ｅｒ”ステート、“Ａ”ステート、
“Ｂ”ステート、“Ｃ”ステートと称する。ＭＬＣ方式では、例えば“Ｅｒ”ステート、
“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートにそれぞれ“１１（アッパー（Ｕ
ｐｐｅｒ）／ロワー（Ｌｏｗｅｒ））”データ、“０１”データ、“００”データ、及び
“１０”データが割り当てられる。
隣り合う閾値電圧分布の間に読み出し電圧が設定される。例えば、読み出し電圧ＶＡは
、“Ｅｒ”ステートにおける最高の閾値電圧と“Ａ”ステートにおける最低の閾値電圧と
の間に設定され、メモリセルの閾値電圧が“Ｅｒ”ステートの閾値電圧分布に含まれるの
か“Ａ”ステート以上の閾値電圧分布に含まれるのかを判定する動作に使用される。メモ
リセルに読み出し電圧ＶＡが印加されると、“Ｅｒ”ステートに対応するメモリセルがオ
ン状態になり、“Ａ”ステートに対応するメモリセルがオフ状態のままになる。その他の
読み出し電圧も同様に設定される。すなわち読み出し電圧ＶＢは、“Ａ”ステートの閾値
電圧分布と“Ｂ”ステートの閾値電圧分布との間に設定され、読み出し電圧ＶＣは、“Ｂ
”ステートの閾値電圧分布と“Ｃ”ステートの閾値電圧分布との間に設定される。読み出
しパス電圧ＶＲＥＡＤは、最も閾値電圧が高い閾値電圧分布における最高の閾値電圧より
も高い電圧に設定される。つまり、読み出しパス電圧ＶＲＥＡＤを印加されると、メモリ
セルは、記憶するデータに依らずにオン状態になる。
以上で説明した１つのメモリセルが記憶するデータのビット数と、メモリセルの閾値電
圧分布に対するデータの割り当てとは一例であり、ＳＬＣ（single-level cell）方式や
ＴＬＣ(triple-level cell)方式が使われていてもよい。上記以外のデータの割り当てが
閾値電圧分布に対して適用されてもよい。
ＭＬＣ方式のロワーページ読み出しでは読み出しに１つのリードレベルＶＢを用い、Ｍ
ＬＣ方式のアッパーページ読み出しでは、読み出しに２つのリードレベルＶＡ及びＶＣを
用いる。読み出しに用いるリードレベルが増えると、センス時間も増える、例えば、１つ
のリードレベルを用いる場合、センス時間ｔＲは３０μｓとなり、２つのリードレベルを
用いる場合、センス時間ｔＲは５０μｓとなる。各ページの読み出しに用いられるリード
レベルの数の違いが、センス時間ｔＲの違いに大きく影響する。ＭＬＣ方式においては、
ロワーページ読み出しのセンス時間は、アッパーページ読み出しのセンス時間よりも短い
。
＜１＞読み出し動作の基本
読み出し動作の基本について図３及び図４を参照して説明する。ここでは、ＭＬＣ方式
の読み出し動作について記す。読み出し動作には、センス動作と、データ転送動作が含ま
れる。
センス動作とは、センスアンプモジュール２４がメモリセルに記憶されたデータを判定
する動作である。コントローラ３からアドレスを含むセンスコマンドが発行されると（ス
テップＳ１０１）、シーケンサ２７は、センスするデータのワードラインとページをアド
レスに基づいて認識する（ステップＳ１０２）。シーケンサ２７は、センス対象のワード
ラインに読み出し電圧を印加し、認識したページに基づいてアッパーページセンス（ステ
ップＳ１０３）か、ロワーページセンス（ステップＳ１０４）を行う。センスアンプモジ
ュール２４はビットラインに流れる電流をセンスし、データを判定する。シーケンサ２７
は、ロワーページにおいて読み出し電圧ＶＢを基準として、ビットラインに電流が流れれ
ば（すなわちメモリセルの閾値電圧が読み出し電圧ＶＢ以下であれば）メモリセルに格納
されているデータは１、流れなければ（すなわちメモリセルの閾値電圧が読み出し電圧Ｖ
Ｂより大きければ）メモリセルに格納されているデータは０であるとそれぞれ判定する。
読み出されたデータは、ページバッファ２８に一時的に格納される。
データ転送動作とは、ページバッファ２８に一時的に格納されたデータを、コントロー
ラ３に転送する動作である。コントローラ３からデータアウトコマンドが発行されると、
メモリセルからページバッファ２８に読み出されたデータは、ページバッファ２８からコ
ントローラ３に転送され（ステップＳ１０５）、読み出し動作が完了する。
＜２＞書き込み動作の基本
書き込み動作の基本について図５及び図６を参照して説明する。コントローラ３からデ
ータインコマンドが発行され、コントローラ３からのデータがページバッファ２８に転送
される。さらにコントローラ３からプログラムコマンドが発行されると、ＮＡＮＤフラッ
シュメモリ２はメモリセルアレイ２１にデータを書き込む、書き込み動作を行う。書き込
み動作には、第１段階と第２段階が含まれる。第１段階はプログラムコマンドによって要
求されたプログラムを実行するプログラム動作、第２段階はプログラム動作の完了を確認
するプログラムベリファイ動作である。
プログラム動作とは、プログラム電圧の印加によってメモリセルの閾値電圧を上げる動
作のことであり、プログラムベリファイ動作とは、メモリセルの閾値電圧が目標閾値電圧
に達したかを確認する動作である。コントローラ３からプログラムコマンドが発行される
と（ステップＳ２０１）、シーケンサ２７はワードラインにプログラム電圧Ｖｐｇｍを印
加する（ステップＳ２０２）。さらにシーケンサ２７は、プログラム電圧Ｖｐｇｍを印加
したワードラインにプログラムベリファイ電圧Ｖｐｖｒｆを印加し、センスアンプモジュ
ール２４でビットラインに流れる電流をセンスして閾値電圧を確認する（ステップＳ２０
３）。閾値電圧が目標閾値電圧に達していれば（ステップＳ２０４＿Ｙｅｓ）書き込み動
作は完了し、達していなければ（ステップＳ２０４＿Ｎｏ）、処理はプログラム電圧Ｖｐ
ｇｍを再び印加するステップ（ステップＳ２０２）に戻る。プログラム電圧Ｖｐｇｍの印
加と、プログラムベリファイ電圧Ｖｐｖｒｆを印加することによる閾値電圧の確認とを含
む一連の処理をプログラムループと呼ぶ。閾値電圧が目標閾値電圧に達せず、再びプログ
ラム動作をする場合、プログラム電圧Ｖｐｇｍの大きさはひとつ前のプログラムループの
プログラム電圧Ｖｐｇｍより大きくされる。メモリセルの閾値電圧が目標閾値電圧に達す
るまで、プログラムループは繰り返される。
＜３＞消去動作の基本
消去動作について図７及び図８を参照して説明する。コントローラ３から消去コマンド
が発行されると、ＮＡＮＤフラッシュメモリ２は消去動作を開始する。消去動作には、第
１段階と第２段階が含まれる。第１段階は消去コマンドによって要求された消去を実行す
る消去動作、第２段階は消去動作の完了を確認するイレースベリファイ動作である。
消去電圧印加動作とは、メモリセルアレイ２１の基板に消去電圧を印加することによっ
てメモリセルの閾値電圧を下げる動作であり、イレースベリファイ動作とは、メモリセル
の閾値電圧が、Ｅｒステートの閾値電圧になったか確認する動作である。コントローラ３
から消去コマンドが発行されると（ステップＳ３０１）、シーケンサ２７がメモリセルの
基板に消去電圧ＶＥｒを印加する（ステップＳ３０２）。さらに消去電圧ＶＥｒをかけた
メモリセルにイレースベリファイ電圧Ｖｅｖｒｆが印加され、センスアンプモジュール２
４はビットラインに流れる電流をセンスし、閾値電圧を確認する（ステップＳ３０３）。
閾値電圧が目標閾値電圧を下回っていれば（ステップＳ３０４＿Ｙｅｓ）消去動作は完了
し、下回っていなければ（ステップＳ３０４＿Ｎｏ）、処理は消去電圧ＶＥｒを再び印加
するステップ（ステップＳ３０２）に戻る。消去電圧ＶＥｒの印加と、イレースベリファ
イ電圧Ｖｅｖｒｆを印加することによる閾値電圧の確認とを含む一連の処理をイレースル
ープと呼ぶ。閾値電圧が目標閾値電圧を下回らず、再び消去電圧印加動作をする場合、消
去電圧ＶＥｒの大きさはひとつ前のイレースループの消去電圧ＶＥｒより大きくされる。
メモリセルの閾値電圧が目標閾値電圧を下回るまで、イレースループは繰り返される。
＜４＞ステータスポーリングの基本
ステータスポーリングについて、図９を参照して説明する。ステータスポーリングは、
コントローラ３がＮＡＮＤフラッシュメモリ２に対して、ステータスリードコマンドＳＲ
を繰り返し発行する動作である。ステータスリードコマンドは、コントローラ３からＮＡ
ＮＤフラッシュメモリ２に対して発行されるコマンドである。ステータスリードコマンド
を受け取ったＮＡＮＤフラッシュメモリ２は、受け取った時点におけるＮＡＮＤフラッシ
ュメモリ２のステータス（図ではＮＡＮＤステータスと表す）をコントローラ３に送信す
る。ステータスとは、ＮＡＮＤフラッシュメモリ２がコマンドを実行中か、実行中でない
かの状態を示す情報を含み、コマンド実行中の状態をビジー状態、コマンドを実行してい
ない状態をレディ状態と呼ぶ。つまり、発行されたステータスリードコマンドＳＲのうち
、ＮＡＮＤフラッシュメモリ２がコマンド実行中に受け取ったＳＲ１からＳＲ５について
、ＮＡＮＤフラッシュメモリ２はビジー状態であることを示すステータスをコントローラ
３に送信する。コマンド完了後、すなわちコマンド実行中でない時に受け取ったステータ
スリードコマンドＳＲ６については、ＮＡＮＤフラッシュメモリ２はレディ状態であるこ
とを示すステータスをコントローラ３に送信する。コントローラ３は、ＮＡＮＤフラッシ
ュメモリ２のステータスを確認しながら、読み出しコマンド、プログラムコマンド及び消
去コマンドなどのコマンドを発行する。ステータスポーリングを行うことでコントローラ
３はＮＡＮＤフラッシュメモリ２のコマンド実行状況を確認する。
コントローラ３はＮＡＮＤフラッシュメモリ２のコマンド実行状況を確認するため、ス
テータスポーリングを行う。ステータスポーリングの頻度を短くすると、消費電力が増加
したり、ステータスリードコマンドによる通信がＮＡＮＤインターフェース３５を専有し
たりして、メモリシステム１のパフォーマンスが低下する可能性がある。ステータスポー
リングの頻度を長くすると、コントローラ３によるＮＡＮＤフラッシュメモリ２のレディ
状態の検知が遅れ、メモリシステム１のパフォーマンスが低下する可能性がある。このた
めに、適切な頻度でステータスポーリングを行うことが望ましい。
図１０、図１１及び図１２を参照して、本実施形態のタイムテーブルを説明する。
図１０に示すタイムテーブルは、アッパーページとロワーページのセンス動作が開始し
てから完了するまでにかかる時間を表している。アッパーページのセンス時間はＴｕｐ、
ロワーページのセンス時間はＴｌｏｗである。
図１１に示すタイムテーブルは、１回のプログラムループが開始してから完了するまで
にかかる時間Ｔｐ１を表している。例えば５回のプログラムループにかかる時間はＴｐ１
を５倍した時間である。
図１２に示すタイムテーブルは、１回のイレースループが開始してから完了するまでに
かかる時間Ｔｅ１を表している。例えば５回のイレースループにかかる時間はＴｅ１を５
倍した時間である。
これらのタイムテーブルの格納場所は、ＮＡＮＤフラッシュメモリ２のメモリセルアレ
イ２１の一部の管理データ格納領域としてもよいし、ＲＯＭでもよい。コントローラ３に
格納されていてもよい。また、各タイムテーブルの値は、設計値でもよいし、実測値でも
よい。実測値の場合、メモリシステムの出荷前のテスト工程で各タイムテーブルに値を書
き込んでもよいし、読み出し動作、書き込み動作、または消去動作ごとに、対応するタイ
ムテーブルの値を更新してもよい。
本実施形態の読み出し動作について、図１３及び図１４を用いて説明する。タイムテー
ブルはＮＡＮＤフラッシュメモリ２に格納されているとする。
図１３はアッパーページセンス時のメモリシステム１の動作を表したものである。コン
トローラ３はＮＡＮＤフラッシュメモリ２に対してアッパーページを指定するセンスコマ
ンドＳＥを発行する。センスコマンドＳＥを受け取ったＮＡＮＤフラッシュメモリ２は、
アッパーページに対するセンス動作を実行する。コントローラ３は、ＮＡＮＤフラッシュ
メモリ２に対して一度目のステータスリードコマンドＳＲ１を発行する。このステータス
リードコマンドＳＲ１により、コントローラ３はＮＡＮＤフラッシュメモリ２のステータ
スと、読み出し動作継続予定時間Ｔ１を取得する。
タイムテーブルがＮＡＮＤフラッシュメモリ２に格納されている場合、ステータスリー
ドコマンドを受け取ったＮＡＮＤフラッシュメモリ２は、ステータスリードコマンドを受
け取った時点で実行している動作に応じてタイムテーブルを参照し、コントローラ３に読
み出し動作継続予定時間を送信する。つまり、ＮＡＮＤフラッシュメモリ２がステータス
リードコマンドＳＲ１を受け取ると、図１０に示されているタイムテーブルのアッパーペ
ージ読み出し時間Ｔｕｐを、読み出し動作継続予定時間Ｔ１としてコントローラ３に送信
する。
読み出し動作継続予定時間Ｔ１が経過すると、コントローラ３はＮＡＮＤフラッシュメ
モリ２に対して二度目のステータスリードコマンドＳＲ２を発行する。動作継続予定時間
Ｔ１の測定にはタイマ３７が用いられる。動作継続予定時間を測定することにより、ＮＡ
ＮＤフラッシュメモリ２のセンス動作が完了するタイミングを予測できるため、ステータ
スポーリングを行う必要がない。
図１４は、ロワーページセンス時のメモリシステム１の動作を表したものである。コン
トローラ３はＮＡＮＤフラッシュメモリ２に対してロワーページを指定するセンスコマン
ドＳＥを発行する。センスコマンドＳＥを受け取ったＮＡＮＤフラッシュメモリ２は、ロ
ワーページに対するセンス動作を実行する。コントローラ３は、ＮＡＮＤフラッシュメモ
リ２に対して一度目のステータスリードコマンドＳＲ１を発行する。このステータスリー
ドコマンドＳＲ１により、コントローラ３はＮＡＮＤフラッシュメモリ２のステータスと
、読み出し動作継続予定時間Ｔ２を取得する。
タイムテーブルがＮＡＮＤフラッシュメモリ２に格納されている場合、ステータスリー
ドコマンドを受け取ったＮＡＮＤフラッシュメモリ２は、ステータスリードコマンドを受
け取った時点で実行している動作に応じてタイムテーブルを参照し、コントローラ３に読
み出し動作継続予定時間を送信する。つまり、ＮＡＮＤフラッシュメモリ２がステータス
リードコマンドＳＲ１を受け取ると、図１０に示されているタイムテーブルのロワーペー
ジ読み出し時間Ｔｌｏｗを、読み出し動作継続予定時間Ｔ２としてコントローラ３に送信
する。
読み出し動作継続予定時間Ｔ２が経過すると、コントローラ３はＮＡＮＤフラッシュメ
モリ２に対して二度目のステータスリードコマンドＳＲ２を発行する。読み出し動作継続
予定時間Ｔ２の測定にはタイマ３７が用いられる。動作継続予定時間を測定することによ
り、ＮＡＮＤフラッシュメモリ２のセンス動作が完了するタイミングが予測できるため、
ステータスポーリングを行う必要がない。
タイムテーブルがコントローラ３に格納されている場合、ステータスリードコマンドＳ
Ｒ１を受け取ったＮＡＮＤフラッシュメモリ２は、ステータスリードコマンドＳＲ１を受
け取った時点で実行している動作をステータスとしてコントローラ３に送信する。コント
ローラ３は、ＮＡＮＤフラッシュメモリ２のステータスを元にタイムテーブルを参照して
、読み出し動作継続予定時間を取得する。つまり、ステータスリードコマンドＳＲ１によ
ってＮＡＮＤフラッシュメモリ２がアッパーページを読み出しているというステータスを
コントローラ３が取得すると、コントローラ３は図１０に示されたタイムテーブルのアッ
パーページ読み出し時間Ｔｕｐを、読み出し動作継続予定時間Ｔ１として取得する。また
、ステータスリードコマンドＳＲ１によってＮＡＮＤフラッシュメモリ２がロワーページ
を読み出しているというステータスをコントローラ３が取得すると、コントローラ３は図
１０に示されたタイムテーブルのロワーページ読み出し時間Ｔｌｏｗを、読み出し動作継
続予定時間Ｔ２として取得する。
ＮＡＮＤフラッシュメモリ２がコントローラ３から発行されたコマンドを受け取って動
作を始めてから、ステータスリードコマンドＳＲを受け取るまでの時間を、ＮＡＮＤフラ
ッシュメモリ２内の図示しないタイマで測っても良い。この場合、タイムテーブル上のＴ
ｕｐまたはＴｌｏｗから、ステータスリードコマンドＳＲを受け取るまでの時間を引いて
、その値を読み出し動作継続時間Ｔ１またはＴ２とする。
図１３及び図１４において、センスコマンドＳＥを発行してからステータスリードコマ
ンドＳＲ１を発行するまでの時間は同じであるとする。ＭＬＣ方式においては、上述の通
り、ロワーページ読み出しのセンス時間は、アッパーページ読み出しのセンス時間よりも
短い。したがって、アッパーページセンス時の読み出し動作継続予定時間Ｔ１と、ロワー
ページセンス時の読み出し動作継続予定時間Ｔ２では、読み出し動作継続予定時間Ｔ２の
方が短い。
本実施形態の書き込み動作について、図１５及び図１６を用いて説明する。
コントローラ３はＮＡＮＤフラッシュメモリ２に対してプログラムコマンドＰＧＭを発
行する。ＮＡＮＤフラッシュメモリ２は、書き込み動作を実行するため、プログラムルー
プＰＲＯＧを繰り返し実行する。例えば、５回のプログラムループで書き込み動作が完了
するとする。また、タイムテーブルはＮＡＮＤフラッシュメモリ２に備えられているとす
る。
図１５は、１回目のプログラムループＰＲＯＧ１中に、コントローラ３がステータスリ
ードコマンドを発行した場合の、メモリシステム１の動作を表したものである。コントロ
ーラ３は、ＮＡＮＤフラッシュメモリ２に対して一度目のステータスリードコマンドＳＲ
１を発行する。このステータスリードコマンドＳＲ１により、コントローラ３はＮＡＮＤ
フラッシュメモリ２のステータスと、書き込み動作継続予定時間Ｔ３を取得する。
ステータスリードコマンドを受け取ったＮＡＮＤフラッシュメモリ２は、書き込み動作
完了までにかかるプログラムループ回数と、ステータスリードコマンドを受け取った時点
までに完了したプログラムループ回数から残りのプログラムループ回数を算出する。ＮＡ
ＮＤフラッシュメモリ２は、残りのプログラムループ回数とタイムテーブルを参照し、コ
ントローラ３に読み出し動作継続予定時間を送信する。つまり、ＮＡＮＤフラッシュメモ
リ２がステータスリードコマンドＳＲ１を受け取ると、書き込み動作完了までにかかるプ
ログラムループ回数（５回）からステータスリードコマンドを受け取った時点までに完了
したプログラムループ回数（１回）を減算し、残りのプログラムループ回数（４回）を算
出する。ＮＡＮＤフラッシュメモリ２は、図１１に示されているタイムテーブルのプログ
ラムループ時間Ｔｐ１に４を乗算し、書き込み動作継続予定時間Ｔ３を算出する。ＮＡＮ
Ｄフラッシュメモリ２は、書き込み動作継続予定時間Ｔ３をコントローラ３に送信する。
書き込み動作継続予定時間Ｔ３が経過すると、コントローラ３はＮＡＮＤフラッシュメ
モリ２に対して二度目のステータスリードコマンドＳＲ２を発行する。書き込み動作継続
予定時間Ｔ３の測定にはタイマ３７が用いられる。動作継続予定時間を測定することによ
り、ＮＡＮＤフラッシュメモリ２の書き込み動作が完了するタイミングが予測できるため
、ステータスポーリングを行う必要がない。
図１６は、３回目のプログラムループＰＲＯＧ３中に、コントローラ３がステータスリ
ードコマンドを発行した場合の、メモリシステム１の動作を表したものである。図１５と
同様に、ＮＡＮＤフラッシュメモリ２がステータスリードコマンドＳＲ１を受け取ると、
書き込み動作完了までにかかるプログラムループ回数（５回）からステータスリードコマ
ンドを受け取った時点までに完了したプログラムループ回数（３回）を減算し、残りのプ
ログラムループ回数（２回）を算出する。ＮＡＮＤフラッシュメモリ２は、図１１に示さ
れているタイムテーブルのプログラムループ時間Ｔｐ１に２を乗算し、書き込み動作継続
予定時間Ｔ４を算出する。ＮＡＮＤフラッシュメモリ２は、書き込み動作継続予定時間Ｔ
４をコントローラ３に送信する。
書き込み動作継続予定時間Ｔ４が経過すると、コントローラ３はＮＡＮＤフラッシュメ
モリ２に対して二度目のステータスリードコマンドＳＲ２を発行する。書き込み動作継続
予定時間Ｔ４の測定にはタイマ３７が用いられる。動作継続予定時間を測定することによ
り、ＮＡＮＤフラッシュメモリ２の書き込み動作が完了するタイミングが予測できるため
、ステータスポーリングを行う必要がない。
一度目のステータスリードコマンドＳＲ１が、１回目のプログラムループＰＲＯＧ１の
時に発行された場合の書き込み動作継続可能時間Ｔ３と、３回目のプログラムループＰＲ
ＯＧ３の時に発行された場合の書き込み動作継続予定時間Ｔ４では、書き込み動作継続予
定時間Ｔ４の方が短い。
タイムテーブルがコントローラ３に格納されている場合、ステータスリードコマンドＳ
Ｒ１を受け取ったＮＡＮＤフラッシュメモリ２は、書き込み動作完了までにかかるプログ
ラムループ回数と、ステータスリードコマンドＳＲを受け取った時点までに完了したプロ
グラムループ回数をステータスとしてコントローラ３に送信する。コントローラ３は、Ｎ
ＡＮＤフラッシュメモリ２のステータスを基に残りのプログラムループ回数を算出し、タ
イムテーブルを参照して、書き込み動作継続予定時間を取得する。つまり、ステータスリ
ードコマンドＳＲ１によって、書き込み動作完了までにかかるプログラムループ回数が５
回であることと、ステータスリードコマンドＳＲ１を受け取った時点までに完了したプロ
グラムループ回数が１回または３回であることをステータスとしてコントローラ３が取得
する。コントローラ３は残りのプログラムループ回数が４回または２回であると算出し、
図１１に示されたタイムテーブルのプログラムループ時間Ｔｕ１に４または２を乗算した
時間を、書き込み動作継続予定時間Ｔ３またはＴ４として取得する。
ここではプログラムループが５回で書き込み動作が完了すると説明したが、この回数は
前回の書き込み動作から導かれてもよいし、メモリシステム１の出荷時に定めたものであ
ってもよい。
また、二度目のステータスリードコマンドＳＲ２でＮＡＮＤフラッシュメモリ２がビジ
ー状態であった場合、コントローラ３は書き込み動作完了までにプログラムループがもう
１回必要であると仮定して、プログラムループ時間Ｔｕ１が経過した後、三度目のステー
タスリードコマンドを発行する。コントローラ３が三度目のステータスリードコマンドを
発行する際の、書き込み動作完了までに必要なプログラムループ回数は、前回の書き込み
動作から導かれてもよい。
二度目のステータスリードコマンドＳＲ２でＮＡＮＤフラッシュメモリ２がビジー状態
であった場合、コントローラ３は、書き込み動作完了までに必要なプログラムループ回数
の情報を更新する。書き込み動作完了までに必要なプログラムループ回数の情報は、ＮＡ
ＮＤフラッシュメモリ２に格納されていてもよいし、メモリ３２に格納されていてもよい
。
本実施形態の消去動作について、図１７及び図１８を用いて説明する。
コントローラ３はＮＡＮＤフラッシュメモリ２に対して消去コマンドＥＲを発行する。
ＮＡＮＤフラッシュメモリ２は、消去動作を実行するため、イレースループＥＲＡＳを繰
り返し実行する。例えば、５回のイレースループ５回で消去動作が完了するとする。また
、タイムテーブルはＮＡＮＤフラッシュメモリ２に備えられているとする。
図１７は、１回目のイレースループＥＲＡＳ１中に、コントローラ３がステータスリー
ドコマンドを発行した場合の、メモリシステム１の動作を表したものである。コントロー
ラ３は、ＮＡＮＤフラッシュメモリ２に対して一度目のステータスリードコマンドＳＲ１
を発行する。このステータスリードコマンドＳＲ１により、コントローラ３はＮＡＮＤフ
ラッシュメモリ２のステータスと、消去動作継続予定時間Ｔ５を取得する。
ステータスリードコマンドを受け取ったＮＡＮＤフラッシュメモリ２は、消去動作完了
までにかかるイレースループ回数と、ステータスリードコマンドを受け取った時点までに
完了したイレースループ回数から残りのイレースループ回数を算出する。ＮＡＮＤフラッ
シュメモリ２は、残りのイレースループ回数とタイムテーブルを参照し、コントローラ３
に消去動作継続予定時間を送信する。つまり、ＮＡＮＤフラッシュメモリ２がステータス
リードコマンドＳＲ１を受け取ると、消去動作完了までにかかるイレースループ回数（５
回）からステータスリードコマンドを受け取った時点までに完了したイレースループ回数
（１回）を減算し、残りのイレースループ回数（４回）を算出する。ＮＡＮＤフラッシュ
メモリ２は、図１２に示されているタイムテーブルのイレースループ時間Ｔｅ１に４を乗
算し、消去動作継続予定時間Ｔ５を算出する。ＮＡＮＤフラッシュメモリ２は、消去動作
継続予定時間Ｔ５をコントローラ３に送信する。
消去動作継続予定時間Ｔ５が経過すると、コントローラ３はＮＡＮＤフラッシュメモリ
２に対して二度目のステータスリードコマンドＳＲ２を発行する。消去動作継続予定時間
Ｔ５の測定にはタイマ３７が用いられる。動作継続予定時間を測定することにより、ＮＡ
ＮＤフラッシュメモリ２の消去動作が完了するタイミングが予測できるため、ステータス
ポーリングを行う必要がない。
図１８は、３回目のイレースループＥＲＡＳ３中に、コントローラ３がステータスリー
ドコマンドを発行した場合の、メモリシステム１の動作を表したものである。図１７と同
様に、ＮＡＮＤフラッシュメモリ２がステータスリードコマンドＳＲ１を受け取ると、消
去動作完了までにかかるイレースループ回数（５回）からステータスリードコマンドを受
け取った時点までに完了したイレースループ回数（３回）を減算し、残りのイレースルー
プ回数（２回）を算出する。ＮＡＮＤフラッシュメモリ２は、図１２に示されているタイ
ムテーブルのイレースループ時間Ｔｅ１に２を乗算し、消去動作継続予定時間Ｔ６を算出
する。ＮＡＮＤフラッシュメモリ２は、消去動作継続予定時間Ｔ６をコントローラ３に送
信する。
消去動作継続予定時間Ｔ６が完了すると、コントローラ３はＮＡＮＤフラッシュメモリ
２に対して二度目のステータスリードコマンドＳＲ２を発行する。消去動作継続予定時間
Ｔ６の測定にはタイマ３７が用いられる。動作継続予定時間を測定することにより、ＮＡ
ＮＤフラッシュメモリ２の消去動作が完了するタイミングが予測できるため、ステータス
ポーリングを行う必要がない。
一度目のステータスリードコマンドＳＲ１が、１回目のイレースループＥＲＡＳ１の時
に発行された場合の消去動作継続可能時間Ｔ５と、３回目のイレースループＥＲＡＳ３の
時に発行された場合の消去動作継続予定時間Ｔ６では、消去動作継続予定時間Ｔ６の方が
短い。
タイムテーブルがコントローラ３に格納されている場合、ステータスリードコマンドＳ
Ｒ１を受け取ったＮＡＮＤフラッシュメモリ２は、消去動作完了までにかかるイレースル
ープ回数と、ステータスリードコマンドＳＲを受け取った時点までに完了したイレースル
ープ回数をステータスとしてコントローラ３に送信する。コントローラ３は、ＮＡＮＤフ
ラッシュメモリ２のステータスを基に残りのイレースループ回数を算出し、タイムテーブ
ルを参照して、消去動作継続予定時間を取得する。つまり、ステータスリードコマンドＳ
Ｒ１によって、消去動作完了までにかかるイレースループ回数が５回であることと、ステ
ータスリードコマンドＳＲ１を受け取った時点までに完了したイレースループ回数が１回
または３回であることをステータスとしてコントローラ３が取得する。コントローラ３は
残りのイレースループ回数が４回または２回であると算出し、図１２に示されたタイムテ
ーブルのイレースループ時間Ｔｅ１に４または２を乗算した時間を、消去動作継続予定時
間Ｔ５またはＴ６として取得する。
また、二度目のステータスリードコマンドＳＲ２でＮＡＮＤフラッシュメモリ２がビジ
ー状態であった場合、コントローラ３は消去動作完了までにイレースループがもう１回必
要であると仮定して、イレースループ時間Ｔｅ１が経過した後、三度目のステータスリー
ドコマンドを発行する。コントローラ３が三度目のステータスリードコマンドを発行する
際の、消去動作完了までに必要なイレースループ回数は、前回の消去動作から導かれても
よい。
二度目のステータスリードコマンドＳＲ２でＮＡＮＤフラッシュメモリ２がビジー状態
であった場合、コントローラ３は、消去動作完了までに必要なイレースループ回数の情報
を更新する。消去動作完了までに必要なイレースループ回数の情報は、ＮＡＮＤフラッシ
ュメモリ２に格納されていてもよいし、メモリ３２に格納されていてもよい。
図１９は、本実施形態に係る、読み出し、書き込みまたは消去動作のフローチャートで
ある。コントローラ３は、読み出し、書き込みまたは消去コマンドを発行したのち（ステ
ップＳ４０１）、一度目のステータスリードコマンドを発行する（ステップＳ４０２）。
コントローラ３は、ＮＡＮＤフラッシュメモリ２のステータスと、読み出し、書き込みま
たは消去動作の実行状況に応じた動作継続予定時間を取得する（ステップＳ４０３）。動
作継続予定時間の経過後、コントローラ３は二度目のステータスリードコマンドを発行す
る（ステップＳ４０４）。これにより、ＮＡＮＤフラッシュメモリ２の読み出し、書き込
みまたは消去動作の完了を確認する（ステップＳ４０５）。
本実施形態のメモリシステム１では、コントローラ３はステータスポーリングを行わず
にＮＡＮＤフラッシュメモリ２のステータスを確認することができ、メモリシステム１の
消費電力を削減することが可能である。また、ＮＡＮＤフラッシュメモリ２とコントロー
ラ３の間の通信がステータスポーリングによって専有されないため、メモリシステム全体
のパフォーマンスの向上が可能である。
（第２の実施形態）
第２の実施形態に係るメモリシステムについて説明する。本実施形態において、メモリ
システム１の構成、並びに読み出し、書き込み、消去及びステータスポーリングの基本動
作は、第１の実施形態と同様である。
本実施形態の読み出し動作について、図２０及び図２１を用いて説明する。
コントローラ３はＮＡＮＤフラッシュメモリ２に対してセンスコマンドＳＥを発行する
。ＮＡＮＤフラッシュメモリ２はセンス動作を行う。コントローラ３は、ＮＡＮＤフラッ
シュメモリ２に対してステータスリードコマンドＳＲを発行する。このステータスリード
コマンドにより、コントローラ３はＮＡＮＤフラッシュメモリ２のステータスと、どのペ
ージをセンスしているかの情報を取得する。ＮＡＮＤフラッシュメモリ２のセンス動作の
実行段階は、例えば、アッパーページセンス動作である場合と、ロワーページセンス動作
である場合とを含む。コントローラ３は、取得したセンス動作の実行段階によってステー
タスポーリングの頻度、すなわちステータスリードコマンドＳＲの発行間隔を変更する。
具体的には、コントローラ３はステータスリードコマンドＳＲの発行間隔を、数百n秒〜
数μ秒の間で調節する。ステータスポーリングにより、コントローラ３は、ＮＡＮＤフラ
ッシュメモリ２の読み出し動作の完了を確認する。
図２０はアッパーページセンス動作時のメモリシステム１の動作を表したものであり、
図２１はロワーページセンス動作時のメモリシステム１の動作を表したものである。コン
トローラ３は、ＮＡＮＤフラッシュメモリ２がアッパーページのセンス動作を実行中であ
ると確認した場合、ステータスリードコマンドＳＲを間隔Ｔ７で発行する。また、コント
ローラ３は、ＮＡＮＤフラッシュメモリ２がロワーページのセンス動作を実行中であると
確認した場合、ステータスリードコマンドＳＲを間隔Ｔ８で発行する。アッパーページの
読み出しは、ロワーページの読み出しよりも時間がかかるため、Ｔ７はＴ８より長い。
本実施形態の書き込み動作について、図２２を用いて説明する。
コントローラ３はＮＡＮＤフラッシュメモリ２に対してプログラムコマンドＰＧＭを発
行する。ＮＡＮＤフラッシュメモリ２は、書き込み動作を実行し、プログラム動作Ｐｒｏ
ｇｒａｍとプログラムベリファイ動作Ｖｅｒｉｆｙを含んだプログラムループを繰り返し
実行する。ＮＡＮＤフラッシュメモリ２の書き込み動作は、プログラム動作と、プログラ
ムベリファイ動作との、二つの実行段階を含む。コントローラ３は、ＮＡＮＤフラッシュ
メモリ２に対してステータスリードコマンドＳＲを発行する。このステータスリードコマ
ンドＳＲにより、コントローラ３はＮＡＮＤフラッシュメモリ２のステータスと、書き込
み動作の実行段階を確認する。コントローラ３は、書き込み動作の実行段階によってステ
ータスポーリングの頻度、すなわちステータスリードコマンドＳＲの発行間隔を変更する
。具体的には、コントローラ３は、ステータスリードコマンドＳＲの発行間隔を数μ秒〜
数十μ秒の間で調節する。例えば、コントローラ３は、ＮＡＮＤフラッシュメモリ２がプ
ログラム動作を実行中であると確認した場合、ステータスリードコマンドＳＲを間隔Ｔ９
で発行する。また、コントローラ３は、ＮＡＮＤフラッシュメモリ２がプログラムベリフ
ァイ動作を実行中であると確認した場合、ステータスリードコマンドＳＲを間隔Ｔ１０で
発行する。プログラム動作は、プログラムベリファイ動作よりも時間がかかるため、Ｔ９
はＴ１０より長い。
図２２中の（１）のように、ＮＡＮＤフラッシュメモリ２がプログラムベリファイ動作
を実行後に再びプログラム動作を実行する場合、発行間隔Ｔ１０で発行されたステータス
リードコマンドＳＲによって、ＮＡＮＤフラッシュメモリ２が再びプログラム動作を行う
ことがコントローラ３に送信される。コントローラ３は、以降のステータスポーリングの
頻度を調節し、ステータスリードコマンドＳＲの発行間隔をＴ９にする。
つまり、コントローラ３は、ステータスリードコマンドＳＲによってＮＡＮＤフラッシ
ュメモリ２の書き込み動作の実行段階を確認し、ステータスリードコマンドＳＲの発行間
隔を調節する。頻度を制御されたステータスポーリングにより、コントローラ３は、ＮＡ
ＮＤフラッシュメモリ２の書き込み動作の完了を確認する。
本実施形態の消去動作について、図２３を用いて説明する。
コントローラ３はＮＡＮＤフラッシュメモリ２に対して消去コマンドＥＲを発行する。
ＮＡＮＤフラッシュメモリ２は、消去動作を実行し、消去電圧印加動作Ｅｒａｓｅと、イ
レースベリファイ動作Ｖｅｒｉｆｙを含んだイレースループを繰り返し実行する。ＮＡＮ
Ｄフラッシュメモリ２の消去動作は、消去電圧印加動作と、イレースベリファイ動作との
、二つの実行段階を含む。コントローラ３は、ＮＡＮＤフラッシュメモリ２に対してステ
ータスリードコマンドＳＲを発行する。このステータスリードコマンドＳＲにより、コン
トローラ３はＮＡＮＤフラッシュメモリ２のステータスと、消去動作の実行段階を確認す
る。コントローラ３は、消去動作の実行段階によってステータスポーリングの頻度、すな
わちステータスリードコマンドＳＲの発行間隔を変更する。具体的には、コントローラ３
は、ステータスリードコマンドＳＲの発行間隔を数μ秒〜数十μ秒の間で調節する。例え
ば、コントローラ３は、ＮＡＮＤフラッシュメモリ２が消去電圧印加動作を実行中である
と確認した場合、ステータスリードコマンドＳＲを間隔Ｔ１１で発行する。また、コント
ローラ３は、ＮＡＮＤフラッシュメモリ２がイレースベリファイ動作を実行中であると確
認した場合、ステータスリードコマンドＳＲを間隔Ｔ１２で発行する。消去電圧印加動作
は、イレースベリファイ動作よりも時間がかかるため、Ｔ１１はＴ１２より長い。
図２３中の（２）のように、ＮＡＮＤフラッシュメモリ２がイレースベリファイ動作を
実行後に再び消去電圧印加動作を実行する場合、発行間隔Ｔ１２で発行されたステータス
リードコマンドＳＲによって、ＮＡＮＤフラッシュメモリ２が再び消去電圧印加動作を行
うことがコントローラ３に送信される。コントローラ３は、以降のステータスポーリング
の頻度を調節し、ステータスリードコマンドＳＲの発行間隔をＴ１１にする。
つまり、コントローラ３は、ステータスリードコマンドＳＲによってＮＡＮＤフラッシ
ュメモリ２の消去動作の実行段階を確認し、ステータスリードコマンドＳＲの発行間隔を
調節する。頻度を制御されたステータスポーリングにより、コントローラ３は、ＮＡＮＤ
フラッシュメモリ２の消去動作の完了を確認する。
図２４は、本実施形態に係る、読み出し、書き込みまたは消去動作のフローチャートで
ある。コントローラ３は、読み出し、書き込みまたは消去コマンドを発行したのち（ステ
ップＳ５０１）、ステータスリードコマンドを発行する（ステップＳ５０２）。コントロ
ーラ３は、ステータスリードコマンドでＮＡＮＤフラッシュメモリ２のステータスを確認
し（ステップＳ５０３）、ビジーであれば（ステップＳ５０３＿Ｙｅｓ）読み出し、書き
込みまたは消去動作の実行段階を確認して、ステータスポーリングの頻度、すなわちステ
ータスリードコマンドの発行間隔を決定する（ステップＳ５０４）。コントローラ３は、
ＮＡＮＤフラッシュメモリ２が行っている動作の実行段階の所要時間が長い場合にはステ
ータスリードコマンドの発行間隔を長く、所要時間が短い場合にはステータスリードコマ
ンドの発行間隔を短く決定する。コントローラ３は、決定した発行間隔でステータスリー
ドコマンドを発行する（ステップＳ５０５）。ステップ５０５で発行したステータスリー
ドコマンドによって、コントローラ３は再びＮＡＮＤフラッシュメモリ２のステータスを
確認し（ステップＳ５０３）、ＮＡＮＤフラッシュメモリ２がレディであれば（ステップ
Ｓ５０３＿Ｎｏ）、動作の完了が確認される（ステップＳ５０６）。以上のように制御さ
れたステータスポーリングにより、コントローラ３は、ＮＡＮＤフラッシュメモリ２の読
み出し、書き込み及び消去動作の完了を確認する。
本実施形態のメモリシステム１では、コントローラ３はステータスポーリングの頻度を
調節することで、メモリシステム１の消費電力を削減することが可能であり、メモリシス
テム１全体のパフォーマンスの向上が可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省
略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要
旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリシステム、２：不揮発性メモリ（ＮＡＮＤフラッシュメモリ）、３：コント
ローラ、４：ホスト、２１：メモリセルアレイ、２２：ロウデコーダ、２３：ドライバ、
２４：センスアンプモジュール、２５：アドレスレジスタ、２６：コマンドレジスタ、２
７：シーケンサ、２８：ページバッファ、３１：ホストインターフェース、３２：メモリ
、３３：ＣＰＵ、３４：バッファメモリ、３５：ＮＡＮＤインターフェース、３６：ＥＣ
Ｃ回路、３７：タイマ

Claims (16)

  1. 不揮発性メモリと、
    前記不揮発性メモリに第１動作を要求する第１コマンドを発行し、前記不揮発性メモリか
    ら前記第１動作の継続予定時間を取得するための第２コマンドを発行するコントローラと
    、を備える
    メモリシステム。
  2. 前記コントローラは、前記不揮発性メモリが前記第１動作を実行しているときに前記第
    ２コマンドを発行する、請求項１に記載のメモリシステム。
  3. 前記継続予定時間は、前記不揮発性メモリが前記第２コマンドを受け取った時点におけ
    る前記第１動作の進捗に応じて変動する、請求項１または請求項２に記載のメモリシステ
    ム。
  4. 前記第１動作の前記継続予定時間の経過後に、前記コントローラは前記不揮発性メモリ
    に対して前記第１動作の完了を確認するための第３コマンドを発行する、
    請求項１乃至請求項３のいずれか１項に記載のメモリシステム。
  5. 前記コントローラは、前記継続予定時間の経過より前には前記第３コマンドを発行しな
    い、請求項４に記載のメモリシステム。
  6. 前記第１動作はデータ読み出し動作、データ書き込み動作またはデータ消去動作である
    、請求項１乃至請求項５のいずれか１項に記載のメモリシステム。
  7. 前記不揮発性メモリは、前記第１動作の前記継続予定時間の算出に必要な情報を格納す
    る記憶領域を含み、
    前記コントローラは、前記記憶領域に格納された前記情報から前記継続予定時間を算出す
    る、
    請求項１乃至請求項６のいずれか１項に記載のメモリシステム。
  8. 前記不揮発性メモリは、前記第１動作の前記継続予定時間の算出に必要な情報を格納す
    る記憶領域を含み、
    前記記憶領域に格納された前記情報から前記継続予定時間を算出する、
    請求項１乃至請求項６のいずれか１項に記載のメモリシステム。
  9. 不揮発性メモリと、
    前記不揮発性メモリに第１動作を要求する第１コマンドを発行し、
    前記不揮発性メモリに前記第１動作の実行段階を取得するための第２コマンドを発行し、
    前記第１動作の完了を確認するための第３コマンドの発行間隔を前記実行段階に応じて変
    更するコントローラと、を備える、
    メモリシステム。
  10. 前記コントローラは、前記不揮発性メモリが前記第１動作を実行しているときに前記第
    ２コマンドを発行する、請求項９に記載のメモリシステム。
  11. 前記第１動作はデータ読み出し動作である、請求項９または請求項１０に記載のメモリシ
    ステム。
  12. 前記第１動作の実行段階は、前記第１コマンドで要求された処理を実行する第１段階と
    、前記第１動作の完了を確認する第２段階を含む、請求項９または請求項１０に記載のメ
    モリシステム。
  13. 前記コントローラは、
    前記第１動作の前記実行段階が前記第１段階の場合、第１発行間隔で前記第３コマンドを
    発行し、
    前記第１動作の前記実行段階が前記第２段階の場合、前記第１発行間隔より小さい第２発
    行間隔で前記第３コマンドを発行する、
    請求項１２に記載のメモリシステム。
  14. 前記不揮発性メモリはメモリセルアレイを含み、
    前記第１動作はデータ書き込み動作であり、
    前記不揮発性メモリは、前記第１段階では前記メモリセルアレイにデータを書き込むため
    の電圧印加動作を行い、前記第２段階では前記データが前記メモリセルアレイに書き込め
    たかを確認する確認動作を行う、
    請求項１２または請求項１３に記載のメモリシステム。
  15. 前記不揮発性メモリはメモリセルアレイを含み、
    前記第１動作はデータ消去動作であり、
    前記不揮発性メモリは、前記第１段階では前記メモリセルアレイが保持するデータを消去
    するための電圧印加動作を行い、前記第２段階では前記データが消去できたかを確認する
    確認動作を行う、
    請求項１２または請求項１３に記載のメモリシステム。
  16. 不揮発性メモリを制御する方法であって、
    前記不揮発性メモリの第１動作の実行段階を取得することと、
    前記第１動作の完了を確認するためのコマンドを、前記実行段階に応じた発行間隔で発行
    することと、
    を含む方法。
JP2020004306A 2020-01-15 2020-01-15 メモリシステムとその制御方法 Pending JP2021111259A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020004306A JP2021111259A (ja) 2020-01-15 2020-01-15 メモリシステムとその制御方法
US17/150,991 US11494123B2 (en) 2020-01-15 2021-01-15 Memory system and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020004306A JP2021111259A (ja) 2020-01-15 2020-01-15 メモリシステムとその制御方法

Publications (1)

Publication Number Publication Date
JP2021111259A true JP2021111259A (ja) 2021-08-02

Family

ID=76763564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020004306A Pending JP2021111259A (ja) 2020-01-15 2020-01-15 メモリシステムとその制御方法

Country Status (2)

Country Link
US (1) US11494123B2 (ja)
JP (1) JP2021111259A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11354041B2 (en) * 2020-06-12 2022-06-07 Western Digital Technologies, Inc. Read latency reduction through command and polling overhead avoidance
US20230205455A1 (en) * 2021-12-23 2023-06-29 Micron Technology, Inc. Adaptive Command Completion Timers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8438356B2 (en) 2007-10-01 2013-05-07 Marvell World Trade Ltd. Flash memory controller
JP5447617B2 (ja) 2012-08-22 2014-03-19 Ｔｄｋ株式会社 フラッシュメモリコントローラ、フラッシュメモリシステム、及びフラッシュメモリ制御方法
US20160232112A1 (en) 2015-02-06 2016-08-11 Futurewei Technologies, Inc. Unified Memory Bus and Method to Operate the Unified Memory Bus
KR20180109142A (ko) * 2017-03-27 2018-10-08 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190010335A (ko) 2017-07-21 2019-01-30 삼성전자주식회사 레이턴시 정보를 저장하는 저장 장치, 프로세서 및 컴퓨팅 시스템

Also Published As

Publication number Publication date
US20210216248A1 (en) 2021-07-15
US11494123B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI389121B (zh) 具有改良程式化準確性之快閃記憶體及相關方法
US10192625B2 (en) Semiconductor memory device and memory system in which read voltage is set based on tracking read voltage
US11231874B2 (en) Memory system and storage system
US10860251B2 (en) Semiconductor memory device
JP2020155182A (ja) メモリシステム及び不揮発性メモリ
US11790993B2 (en) Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
KR20090055314A (ko) 읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치
JP6652472B2 (ja) メモリシステムおよび制御方法
KR20110124632A (ko) 비휘발성 메모리 장치, 이의 리드 동작 방법 및 이를 포함하는 장치들
US9036418B2 (en) Read voltage generation circuit, memory and memory system including the same
KR20130008300A (ko) 오버 프로그램을 이용하여 소거 동작을 수행하는 플래시 메모리 장치 및 그 동작방법
KR20210057355A (ko) 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법
KR20220013661A (ko) 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
US11061815B2 (en) Memory system, memory controller and operating method
US11494123B2 (en) Memory system and control method thereof
JP2018156698A (ja) メモリシステム
US11315650B2 (en) Memory system, memory controller, and method of operating memory system
KR20220075684A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
JP2021174564A (ja) 半導体記憶装置
KR20210071314A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
US11656790B2 (en) Memory system, memory controller, and operation method of memory system
US11544204B2 (en) Memory system, memory controller and method for operating memory controller
US11237767B2 (en) Memory system, memory controller and method for operating memory controller
JP7291640B2 (ja) 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
US20230195367A1 (en) Memory system, memory controller, and operation method of memory system