JP2021174564A - 半導体記憶装置 - Google Patents

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Abstract

【課題】書込み動作の性能の劣化を抑制しつつ割込み動作を実行する。【解決手段】一実施形態の半導体記憶装置は、ワード線に接続されたメモリセルと、ワード線にプログラム電圧を印加するプログラム動作と、プログラム動作の後に連続するベリファイ動作と、を含むプログラムループを繰り返す書込み動作を実行するように構成された制御回路と、を備える。制御回路は、書込み動作において、プログラムループを繰り返す毎にプログラム電圧を第１量ずつ上昇させ、書込み動作を中断させる場合、書込み動作を再開させてからｎ回目（ｎは、１以上の整数）までのプログラム動作において、第１量を第１量より小さい正数である第２量に変更するように構成される。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７−０３４５９９号公報
書込み動作の性能の劣化を抑制しつつ割込み動作を実行する。
実施形態の半導体記憶装置は、ワード線に接続されたメモリセルと、上記ワード線にプログラム電圧を印加するプログラム動作と、上記プログラム動作の後に連続するベリファイ動作と、を含むプログラムループを繰り返す書込み動作を実行するように構成された制御回路と、を備える。上記制御回路は、上記書込み動作において、上記プログラムループを繰り返す毎に、上記プログラム電圧を第１量ずつ上昇させ、上記書込み動作を中断させる場合、上記書込み動作を再開させてからｎ回目（ｎは、１以上の整数）までのプログラム動作において、上記第１量を上記第１量より小さい正数である第２量に変更するように構成される。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１実施形態に係るメモリセルトランジスタの閾値電圧分布を説明するための模式図。 第１実施形態に係るメモリシステムにおける書込み動作を説明するためのコマンドシーケンス及びタイミングチャート。 第１実施形態に係るメモリシステムにおける割込み動作を説明するためのコマンドシーケンス及びタイミングチャート。 第１実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャート。 比較例に係る書込み動作における閾値電圧分布の変化を説明するための模式図。 第１実施形態に係る書込み動作における閾値電圧分布の変化を説明するための模式図。 第２実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第２実施形態の第１例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第２実施形態の第１例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャート。 第２実施形態の第２例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第２実施形態の第２例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャート。 第２実施形態の第３例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第２実施形態の第４例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャート。 第４実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャート。 第４実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
第１実施形態について説明する。以下では、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成
第１実施形態に係るメモリシステムの構成について説明する。
１．１．１ メモリシステム
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
図１に示すように、メモリシステム１は、半導体記憶装置（ＮＡＮＤフラッシュメモリ）１００とメモリコントローラ２００とを備えている。ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤフラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）に従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う。
ＮＡＮＤインタフェースの信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。
信号ＣＥｎは、ＮＡＮＤフラッシュメモリ１００をイネーブルにするための信号であり、“Ｌ（Low）”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤフラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤフラッシュメモリ１００に通知する信号である。信号ＲＥｎは“Ｌ”レベルでアサートされ、ＮＡＮＤフラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。信号ＷＥｎも“Ｌ”レベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤフラッシュメモリ１００に取り込ませるための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤフラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書込みデータ及び読出しデータ等のデータＤＡＴである。
１．１．２ メモリコントローラ
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、ＲＡＭ（Random access memory）２２０、ＣＰＵ（Central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ回路２６０を備えている。なお、以下に説明されるメモリコントローラ２００の各部２１０−２６０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＲＡＭ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し動作及び消去動作の際も同様である。またＣＰＵ２３０は、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続され、ＮＡＮＤフラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令に基づき、信号ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤフラッシュメモリ１００へ出力する。また書込み動作の際には、ＣＰＵ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤフラッシュメモリ１００へ転送する。更に読出し動作の際には、ＣＰＵ２３０で発行された読出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤフラッシュメモリ１００へ転送し、更にＮＡＮＤフラッシュメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
ＥＣＣ回路２６０は、ＮＡＮＤフラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データを書き込む際には誤り訂正符号を生成して、これを書込みデータに付与し、データを読み出す際にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）処理及び軟判定復号（Soft bit decoding）処理を含む。硬判定復号処理に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号処理に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
１．１．３ ＮＡＮＤフラッシュメモリ
次に、ＮＡＮＤフラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、シーケンサ１７０、及び温度センサ１８０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
ドライバ１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読出し動作の際には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、データを読み出す。そして、このデータＤＡＴをメモリコントローラ２００に出力する。データの書込み動作の際には、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。
温度センサ１８０は、ＮＡＮＤフラッシュメモリ１００の温度を計測し、当該計測された温度に対応する温度情報をシーケンサ１７０に送出する。温度センサ１８０は、ＮＡＮＤフラッシュメモリ１００内の任意の位置に配置することが可能であるが、主にメモリセルアレイ１１０の温度に対応する温度情報を生成できることが好ましい。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。また、シーケンサ１７０は、カウンタ１７１を含む。カウンタ１７１は、シーケンサ１７０からの指示に応じて任意のタイミングで計測を開始又は終了できるように構成され、カウントアップされた値に基づいて各種処理に要した時間を計測する機能を有する。シーケンサ１７０は、カウンタ１７１によって計測された時間に基づいて、ＮＡＮＤフラッシュメモリ１００の動作を制御し得る。また、シーケンサ１７０は、温度センサ１８０から取得した温度情報に基づいて、ＮＡＮＤフラッシュメモリ１００の動作を制御し得る。
１．１．４ メモリセルアレイ
図２は、第１実施形態に係るメモリセルアレイの構成を説明するための回路図である。図２では、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データに対応する電荷（電子）を不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
つまり、ブロックＢＬＫは、同一のワード線ＷＬ０〜ＷＬ７を共有する複数のストリングユニットＳＵの集合体である。ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴに保持されるデータは、一括して消去される。
ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵとも呼ぶ。例えば、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴ内に記憶された同位ビットの集合が、「１ページ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．５ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの閾値電圧分布について説明する。
本実施形態では、１つのメモリセルトランジスタＭＴが例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位(Ｌｏｗｅｒ)ビット、及び上位(Ｕｐｐｅｒ)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのストリングユニットＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には２ページが割当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは１６ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの消去は、ブロックＢＬＫ単位に行われる一方、データの書込み動作及び読出し動作は、このページ毎又はセルユニットＣＵ毎に行っても良い。
図３は、各メモリセルトランジスタＭＴの取り得るデータと閾値電圧分布との関係を示すダイアグラムである。
上述の通り、メモリセルトランジスタＭＴは、２ビットデータを保持可能である。すなわち、メモリセルトランジスタＭＴは、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲ以上であり且つ電圧ＢＲ（＞ＡＲ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＲ以上であり且つ電圧ＣＲ（＞ＢＲ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＲ以上であり且つ電圧ＶＲＥＡＤ（＞ＣＲ）未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。電圧ＡＲ〜ＣＲは、読出し電圧ＶＣＧＲとも呼ばれ、読出し動作において使用される。電圧ＶＲＥＡＤは、例えば、読出し動作の際に、読出し対象でないワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
閾値電圧分布は、上述の下位ビット、及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）
“Ａ”状態：“０１”
“Ｂ”状態：“００”
“Ｃ”状態：“１０”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
従って、下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
すなわち、図３に示すように、下位ページのデータを読み出す場合には、“Ａ”状態と“Ｂ”状態とを区別する電圧ＢＲを読出し電圧として用いることにより、メモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ未満か否（すなわち、電圧ＢＲ以上）かを判定する。
上位ページのデータを読み出す場合には、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＣＲを読出し電圧として用いる。これにより、メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ未満又は電圧ＣＲ以上か否（すなわち、電圧ＡＲ以上電圧ＣＲ未満）か、を判定する。
なお、電圧ＡＲ及び電圧ＢＲの間には“Ａ”状態に対応する電圧ＡＶが設定され、電圧ＢＲ及び電圧ＣＲの間には“Ｂ”状態に対応する電圧ＢＶが設定され、電圧ＣＲ及び電圧ＶＲＥＡＤの間には“Ｃ”状態に対応する電圧ＣＶが設定される。電圧ＡＶ〜ＣＶは、ベリファイ電圧ＶＣＧＶとも呼ばれ、ベリファイ動作において使用される。書込み動作において半導体記憶装置１００は、“Ａ”状態〜“Ｃ”状態に属するメモリセルトランジスタＭＴの閾値電圧を、それぞれベリファイ電圧ＡＶ〜ＣＶを超えるまで上昇させる。これにより、“Ａ”状態〜“Ｃ”状態に属するメモリセルトランジスタＭＴの閾値電圧を、それぞれ読出し電圧ＡＲ〜ＣＲより高い領域に分布させることができる。
１．２ 動作
次に、第１実施形態に係るメモリシステムの動作について説明する。
以下の説明では、データの書込み対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬを選択ワード線ＷＬと呼ぶ。
１．２．１ 書込み動作の概要
図４は、第１実施形態に係るメモリシステムにおける書込み動作の概要を説明するためのコマンドシーケンス及びタイミングチャートである。図４では、書込み動作の際にメモリコントローラ２００との間で通信される信号Ｉ／Ｏ及びＲＢｎと、当該通信に応じて実行される書込み動作のうちの選択ワード線ＷＬに印加される電圧と、が時系列で示される。図４に示すように、書込み動作前の状態では、例えば信号ＲＢｎは“Ｈ”レベルであり、選択ワード線ＷＬには電圧ＶＳＳが印加される。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。
まず、メモリコントローラ２００は、書込み動作を指示するコマンドセットＷＣＳとして、コマンドセットＣＳ１及びＣＳ２を順に半導体記憶装置１００に送出する。コマンドセットＣＳ１は、下位ページの書込み動作を指示するコマンドＣＭＤ及びアドレスＡＤＤ、並びに下位ページデータＤＡＴを含む。コマンドセットＣＳ２は、上位ページの書込み動作を指示するコマンドＣＭＤ及びアドレスＡＤＤ、並びに上位ページデータＤＡＴを含む。
半導体記憶装置１００は、コマンドセットＣＳ１を受けると、一時的にレディ状態からビジー状態に遷移し、センスアンプ１４０内のラッチ回路（図示せず）に下位ページデータＤＡＴを記憶する。
半導体記憶装置１００は、コマンドセットＣＳ２を受けると、レディ状態からビジー状態に遷移し、センスアンプ１４０内の更なるラッチ回路（図示せず）に、上位ページデータＤＡＴを下位ページデータＤＡＴとは独立に記憶する。そして、半導体記憶装置１００は、コマンドセットＣＳ１及びＣＳ２内のアドレスＡＤＤ、並びに下位ページデータ及び上位ページデータ（以下、単に書込みデータＤＡＴと呼ぶ）に基づいて、書込み動作を開始する。書込み動作においてシーケンサ１７０は、プログラム動作及びベリファイ動作の組を繰り返し実行する。以下の説明では、繰り返されるプログラム動作、及び当該プログラム動作の後に連続して実行されるベリファイ動作の組を、プログラムループとも呼ぶ。
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。プログラム動作において、選択ワード線ＷＬに接続されたセルユニットＣＵ内の複数のメモリセルトランジスタＭＴは、各々の閾値電圧の高さに応じて閾値電圧の上昇が許容され、又は禁止される。すなわち、シーケンサ１７０は、閾値電圧が書込みデータＤＡＴに対応する状態のベリファイ電圧に達していないメモリセルトランジスタＭＴをプログラム対象に設定し、達しているメモリセルトランジスタＭＴをプログラム禁止に設定する。
プログラム動作では、選択ワード線ＷＬにプログラム電圧ＶＰＧＭが印加される。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な程度に高い電圧である。選択ワード線ＷＬにプログラム電圧ＶＰＧＭが印加されると、選択ワード線ＷＬに接続され、かつプログラム対象に設定されたメモリセルトランジスタＭＴの閾値電圧は上昇する。一方、選択ワード線ＷＬに接続され、かつプログラム禁止に設定されたメモリセルトランジスタＭＴは、例えば当該メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳがフローティング状態に制御されることにより、閾値電圧の上昇が抑制される。シーケンサ１７０は、プログラム動作が終了すると、続いてベリファイ動作に移行する。
ベリファイ動作は、書込み対象のメモリセルトランジスタＭＴの閾値電圧が書込みデータＤＡＴに対応する状態のベリファイ電圧ＶＣＧＶに達したか否かを判定する処理である。ベリファイ動作では、プログラム動作による閾値電圧の上昇に応じて、使用されるベリファイ電圧ＶＣＧＶが適宜変更され得る。例えば、１回目のプログラムループにおけるベリファイ動作では、ベリファイ電圧ＡＶを用いて、“Ａ”状態に書き込まれるメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＡＶに達したか否かが判定される。また、２回目以降のプログラムループにおけるベリファイ動作では、複数のベリファイ電圧（例えば、ＡＶ及びＢＶ）が順次印加され得る。
書込みデータＤＡＴに対応する状態のベリファイ電圧ＶＣＧＶに達したと判定されたメモリセルトランジスタＭＴは、ベリファイ動作にパスしたと判定される。シーケンサ１７０は、“Ａ”状態〜“Ｃ”状態毎に、ベリファイ動作にパスしていない（フェイルした）メモリセルトランジスタＭＴの数をカウントし、各状態の書込み動作が完了したか否かを判定する。
以上で説明したプログラム動作及びベリファイ動作の組が、１回のプログラムループに対応する。プログラム電圧ＶＰＧＭは、プログラムループが繰り返される度に、所定の上昇量ＤＶＰＧＭ１ずつ上昇される。つまり、選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭは、実行されたプログラムループの回数に応じて高くなる。
プログラムループが繰り返される毎にシーケンサ１７０は、例えばベリファイ動作にパスしていないメモリセルトランジスタＭＴの数が所定の数を下回ったか否かを判定する。ベリファイ動作にパスしていないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知すると、シーケンサ１７０は書込み動作を終了し、半導体記憶装置１００をビジー状態からレディ状態に遷移させる。書込み動作が終了すると、選択ワード線ＷＬに接続されたセルユニットＣＵには、２ページ分のデータが書き込まれる。図示された期間ｔＰｒｏｇは、書込み動作が実行された期間に対応する。期間ｔＰｒｏｇは、書込み動作が完了する速さを示す指標であり、短いことが好ましい。
１．２．２ 割込み動作
第１実施形態に係る半導体記憶装置は、実行中の書込み動作を中断し、別の処理を割り込ませて実行することができる。以下の説明では、当該別の処理を「割込み動作」と呼ぶ。割込み動作は、例えば、読出し動作、及びメモリセルトランジスタＭＴに１ビットデータを書き込む書込み動作等を含む。
図５は、第１実施形態に係る割込み動作を説明するためのタイミングチャートである。図５では、書込み動作中に割込み動作が実行される場合における信号Ｉ／Ｏ及びＲＢｎの一例が時系列で示される。なお、図５に示されるステータスＳＴＳは、その時点で実行中である動作を模式的に示す。例えば、図５において、プログラム動作が実行中のステータスＳＴＳは“Ｐ”と示され、ベリファイ動作が実行中のステータスＳＴＳは、“Ｖ”と示される。
図５に示すように、メモリコントローラ２００は、コマンドセットＷＣＳを半導体記憶装置１００に送出する。半導体記憶装置１００は、コマンドセットＷＣＳを受けると、レディ状態からビジー状態に遷移し、書込み動作を開始する。
続いて、メモリコントローラ２００は、書込み動作を実行中でありビジー状態となっている半導体記憶装置１００に対して、サスペンドコマンドｘｘｈを送出する。サスペンドコマンドｘｘｈは、実行中の処理の一時的な中断を指示するコマンドであり、任意のタイミングで半導体記憶装置１００に送出され得る。半導体記憶装置１００は、サスペンドコマンドｘｘｈを受けると、書込み動作を中断し、ビジー状態からレディ状態に遷移する。図５に示される期間ｔＳＴＯＰＲＳＴは、半導体記憶装置１００がサスペンドコマンドｘｘｈを受けてから書込み動作を中断させ、レディ状態に遷移するまでの期間に対応する。期間ｔＳＴＯＰＲＳＴは、半導体記憶装置１００を割込み動作が実行可能な状態にするまでの速さを示す指標であり、短いことが好ましい。
メモリコントローラ２００は、半導体記憶装置１００がレディ状態に遷移したことを検知すると、割込み動作のコマンドセットＩＣＳを半導体記憶装置１００に送出する。コマンドセットＩＣＳは、例えば、書込み動作に割り込ませる処理を具体的に指示するコマンドＣＭＤ及びアドレスＡＤＤを含む。また、割込み動作が書込み動作である場合には、書込みデータＤＡＴを含む。半導体記憶装置１００は、コマンドセットＩＣＳを受けると、レディ状態からビジー状態に遷移して、割込み動作を開始する。割込み動作が終了すると、半導体記憶装置１００は、ビジー状態からレディ状態に遷移して、割込み動作の終了をメモリコントローラ２００に通知する。
メモリコントローラ２００は、半導体記憶装置１００がレディ状態に遷移したことを検知すると、半導体記憶装置１００に対してレジュームコマンドｙｙｈを送出する。レジュームコマンドｙｙｈは、中断中の処理の開始を指示するコマンドである。半導体記憶装置１００は、レジュームコマンドｙｙｈを受けると、レディ状態からビジー状態に遷移して書込み動作を再開する。書込み動作は、例えば、中断する前に完了した処理の直後に実行予定であった処理から再開される。図５の例では、書込み動作は、ベリファイ動作の途中で中断しているため、当該プログラムループにおいて実行予定のベリファイ動作のうち、中断前に実行されなかった部分が再開後に実行される。レジュームコマンドｙｙｈは、省略される場合がある。
なお、図５の例では、サスペンドコマンドｘｘｈとコマンドセットＩＣＳが独立に半導体記憶装置１００に送出される場合が示されるが、これに限られない。例えば、コマンドセットＩＣＳは、サスペンドコマンドｘｘｈを含んでいてもよい（割込み動作を指示するコマンドがサスペンドコマンドｘｘｈを兼ねていてもよい）。この場合、メモリコントローラ２００は、ビジー状態の半導体記憶装置１００に対してサスペンドコマンドｘｘｈを含むコマンドセットＩＣＳを送出し得る。半導体記憶装置１００は、サスペンドコマンドｘｘｈを含むコマンドセットＩＣＳを受けると、書込み動作を中断し、割込み動作を実行してもよい。
また、図５の例では、１回のサスペンドコマンドｘｘｈに対して１回の割込み動作が実行される場合が示されるが、これに限られない。例えば、メモリコントローラ２００は、１回目の割込み動作が終了した後、レジュームコマンドｙｙｈではなく、更なる割込み動作を実行するためのコマンドセットＩＣＳを送出してもよい。
１．２．３ 中断を考慮した書込み動作
第１実施形態に係る半導体記憶装置における書込み動作では、上述した割込み動作による中断の有無に応じて、再開後の書込み動作のプログラム動作における電圧ＶＰＧＭの上昇量がＤＶＰＧＭ１から変更される。以下では、割込み動作による中断を考慮した書込み動作について説明する。
図６は、第１実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャートである。
図６に示すように、ステップＳＴ１０において、シーケンサ１７０は、書込み動作中にサスペンドコマンドを受けたか否かを判定する。上述のとおり、サスペンドコマンドは、実行中の動作を中断させるための固有のコマンドｘｘｈであってもよいし、実行中の動作の中断を兼ねることが可能な、読出しコマンドのような汎用コマンドであってもよい。サスペンドコマンドを受けたと判定された場合（ステップＳＴ１０；ｙｅｓ）、処理はステップＳＴ３０に進み、サスペンドコマンドを受けなかったと判定された場合（ステップＳＴ１０；ｎｏ）、処理は引き続き書込み動作を実行する。
ステップＳＴ３０において、シーケンサ１７０は、サスペンドコマンドに応じて、書込み動作を中断させる。半導体記憶装置１００は、レディ状態に遷移し、割込み動作を実行可能な状態になる。
ステップＳＴ５０において、シーケンサ１７０は、割込み動作を実行する。
ステップＳＴ７０において、シーケンサ１７０は、割込み動作の終了後、書込み動作を再開させる。
ステップＳＴ９０において、シーケンサ１７０は、書込み動作が再開してからｎ回目までのプログラム動作におけるプログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１からＤＶＰＧＭ２に変更する（数ｎは、１以上の整数）。上昇量ＤＶＰＧＭ２は、上昇量ＤＶＰＧＭ１より小さい、正の量である（０＜ＤＶＰＧＭ２＜ＤＶＰＧＭ１）。これに伴い、ロウデコーダ１２０は、ステップＳＴ７０における書込み動作の再開後に実行されるプログラム動作のうち、最初のｎ回目までのプログラム動作において、上昇量がＤＶＰＧＭ２に変更されたプログラム電圧ＶＰＧＭを選択ワード線ＷＬに印加する。
書込み動作が再開されてから（ｎ＋１）回目以降のプログラム動作においては、上記した上昇量の変更設定は解除され、上昇量はＤＶＰＧＭ１となる。なお、数ｎは、書込み動作におけるプログラムループの上限値に設定されてもよい。この場合、一旦上昇量がＤＶＰＧＭ２に変更されると、書込み動作の終了まで、当該値が維持される。
以上により、中断を考慮した書込み動作が終了する。
図７は、第１実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャートであり、図６に対応する。図７では、図中における２回目のプログラムループのベリファイ動作の途中（より具体的には、ベリファイ電圧ＡＶが印加される期間と、ベリファイ電圧ＢＶが印加される期間との間）に割込み動作が実行される場合が示される。また、図７では、図６のステップＳＴ９０において、ｎ＝１が設定される場合が示される。なお、以降の説明では、説明の便宜上、「図中におけるＸ回目のプログラムループ」は、単に「Ｘ回目のプログラムループ」と記載する。
図７に示すように、書込み動作が中断する前の最後のプログラム動作では、プログラム電圧ＶＰＧＭは、書込み動作が中断する前の最後から２番目のプログラム動作のプログラム電圧ＶＰＧＭから上昇量ＤＶＰＧＭ１だけ上昇する。そして、書込み動作が中断し、割込み動作が実行されると、シーケンサ１７０は、書込み動作が再開した後の最初のプログラム動作におけるプログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ２に変更する。これにより、書込み動作が再開した後の最初のプログラム動作のプログラム電圧ＶＰＧＭは、書込み動作が中断する前の最後のプログラム動作のプログラム電圧ＶＰＧＭから、上昇量ＤＶＰＧＭ２だけ上昇する。その後、書込み動作が再開した後の最初から２番目のプログラム動作のプログラム電圧ＶＰＧＭは、書込み動作が再開した後の最初のプログラム動作のプログラム電圧ＶＰＧＭから、上昇量ＤＶＰＧＭ１だけ上昇する。
以上のように動作することにより、再開直後のプログラム動作では、プログラム電圧ＶＰＧＭの上昇量を通常の上昇量ＤＶＰＧＭ１よりも低く抑えることができる。
１．３ 本実施形態に係る効果
第１実施形態によれば、シーケンサ１７０は、書込み動作が中断した場合、再開した後のプログラム動作において、最初のｎ回目までのプログラム電圧の上昇量をＤＶＰＧＭ１から、ＤＶＰＧＭ１より小さい正数であるＤＶＰＧＭ２に変更する。これにより、書込み動作の劣化を抑制しつつ、割込み動作を実行することができる。
補足すると、メモリセルトランジスタＭＴの閾値電圧は、プログラム動作によって上昇した後、ある程度の時間が経過すると、低下する場合がある。
図８は、比較例に係る書込み動作におけるメモリセルトランジスタの閾値電圧の変化を説明するための模式図である。図９は、第１実施形態に係る書込み動作におけるメモリセルトランジスタの閾値電圧の変化を説明するための模式図である。図８及び図９の例では、“Ａ”状態に書き込まれる予定の一群のメモリセルトランジスタＭＴの閾値電圧分布が示される。図８の例では、書込み動作の中断の有無に依らず、プログラム電圧ＶＰＧＭが上昇量ＤＶＰＧＭ１でステップアップされる場合が示される点が、図９と異なる。
図８（Ａ）に示すように、或るプログラムループにおけるプログラム動作によって、選択ワード線ＷＬには、上昇量ＤＶＰＧＭ１に基づくプログラム電圧ＶＰＧＭが印加される。これにより、当該一群のメモリセルトランジスタＭＴの閾値電圧は、ベリファイ電圧ＡＶを超える程度に上昇する。
しかしながら、シーケンサ１７０は、当該プログラム動作に連続して実行される予定のベリファイ動作が開始される前にサスペンドコマンドを受けると、書込み動作を中断し、割込み動作を実行する。これにより、ベリファイ動作が実行されるまでにある程度の時間が経過し、当該一群のメモリセルトランジスタＭＴの閾値電圧が低下する。このため、当該一群のメモリセルトランジスタＭＴのうち、閾値電圧が比較的低い部分の閾値電圧は、ベリファイ電圧ＡＶより低くなる。
すると、図８（Ｂ）に示すように、割込み動作が終了した後、再開された書込み動作におけるベリファイ動作では、閾値電圧がベリファイ電圧ＡＶを下回る閾値電圧分布αに属するメモリセルトランジスタＭＴは、ベリファイ動作にフェイルしたと判定される。
これに伴い、図８（Ｃ）に示すように、上述したベリファイ動作に後続するプログラム動作において、当該閾値電圧分布αに属するメモリセルトランジスタＭＴは、プログラム対象に設定される。このため、閾値電圧分布αに属するメモリセルトランジスタＭＴは、上昇量ＤＶＰＧＭ１に基づいて閾値電圧を上昇させられ、新たな閾値電圧分布βを形成する。上昇量ＤＶＰＧＭ１の大きさによっては、閾値電圧の上昇量が過大となり得るため、分散範囲の狭い閾値電圧分布形成の観点から好ましくない場合がある。
第１実施形態によれば、図９（Ａ）及び図９（Ｂ）に示すように、割込み動作に伴う書込み動作の中断によって閾値電圧が低下し、ベリファイ動作にフェイルするメモリセルトランジスタＭＴが発生する点では比較例と同様である。しかしながら、図９（Ｃ）に示すように、再開した後のプログラム動作において、プログラム電圧ＶＰＧＭの上昇量がＤＶＰＧＭ１より小さいＤＶＰＧＭ２に変更される。
これにより、閾値電圧分布αに属するメモリセルトランジスタＭＴの閾値電圧の上昇量は、プログラム電圧ＶＰＧＭの上昇量がＤＶＰＧＭ１である場合よりも小さくなる。このため、上昇量ＤＶＰＧＭ２に基づくプログラム電圧ＶＰＧＭによって形成される新たな閾値電圧分布γは、閾値電圧分布全体の分散範囲を増加させない。したがって、より分散範囲の狭い閾値電圧分布を形成することができ、後に実行される読出し動作における誤読出しの可能性を低減することができる。
また、上昇量ＤＶＰＧＭ２によるプログラム動作は、上昇量ＤＶＰＧＭ１によるプログラム動作よりは閾値電圧の上昇量が小さいものの、上昇量が０のプログラム動作よりは閾値電圧を上昇させることができる。これにより、閾値電圧を全く上昇させない場合よりも、書込み動作が完了するまでの時間（期間ｔＰｒｏｇ）を短縮することができる。
２． 第２実施形態
次に、第２実施形態について説明する。第１実施形態では、書込み動作が中断されるか否かに基づいて、プログラム動作後の閾値電圧低下に対する対応策の実行要否が判定される場合について説明した。第２実施形態では、中断中に実行される割込み動作が条件を満たすか否かの判定結果に更に基づいて、プログラム動作後の閾値電圧低下に対する対応策の実行要否が判定される場合について説明する。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 中断を考慮した書込み動作
図１０は、第２実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャートであり、第１実施形態における図６に対応する。図１０では、図６におけるステップＳＴ７０とステップＳＴ９０との間に、ステップＳＴ８０が追加される。
図１０に示すように、ステップＳＴ１０〜ステップＳＴ７０における処理は、図６と同等であるため、説明を省略する。
ステップＳＴ８０において、シーケンサ１７０は、割込み動作が条件を満たすか否かを判定する。割込み動作が条件を満たすと判定された場合（ステップＳＴ８０；ｙｅｓ）、処理はステップＳＴ９０に進む。割込み動作が条件を満たさないと判定された場合（ステップＳＴ８０；ｎｏ）、処理はプログラム動作の上昇量をＤＶＰＧＭ１から変更することなく、引き続き書込み動作を実行する。
ステップＳＴ９０において、シーケンサ１７０は、書込み動作が再開してからｎ回目までのプログラム動作におけるプログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１からＤＶＰＧＭ２に変更する。
以上により、中断を考慮した書込み動作が終了する。
なお、ステップＳＴ８０において判定される割込み動作に関する条件には、種々の条件が適用可能である。以下に、その具体例について述べる。
２．１．１ 割込み動作の実施タイミング
まず、第１例として、割込み動作の実施タイミングが条件となる場合について、図１１に示すフローチャートを参照しながら説明する。図１１の例では、図１０におけるステップＳＴ８０を具体的に示す第１例として、ステップＳＴ８１が示される。
ステップＳＴ８１に示すように、シーケンサ１７０は、割込み動作が、或るプログラムループにおけるプログラム動作の終了から、当該プログラム動作の後に連続するベリファイ動作の終了までの期間Ｄで中断されたか否かを判定する。書込み動作が期間Ｄ内で中断された場合（ステップＳＴ８１；ｙｅｓ）、処理はステップＳＴ９０に進む。書込み動作が期間Ｄ内で中断されなかった場合（ステップＳＴ８１；ｎｏ）、処理はプログラム動作の上昇量をＤＶＰＧＭ１から変更することなく、引き続き書込み動作を実行する。
図１２は、第２実施形態の第１例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャートである。
図１２（Ａ）の例では、割込み動作は、２回目のプログラムループにおける全てのベリファイ動作が終了した後、３回目のプログラムループにおけるプログラム動作が開始する前に実行される。すなわち、図１２（Ａ）の例では、期間Ｄ外の期間において書込み動作が中断される。この場合、２回目のプログラムループにおけるベリファイ動作は、直前のプログラム動作が終了した後、速やかに実行される。このため、２回目のプログラムループにおけるプログラム動作によって上昇した閾値電圧が低下する現象は、当該プログラム動作に連続するベリファイ動作に影響を与えない。すなわち、２回目のプログラムループにおけるベリファイ動作でパスすべきメモリセルトランジスタＭＴが、時間の経過によってフェイルしたと判定される現象は発生しない。したがって、３回目のプログラムループにおけるプログラム動作のプログラム電圧ＶＰＧＭの上昇量は、ＤＶＰＧＭ１から変更されない。
一方、図１２（Ｂ）の例では、２回目のプログラムループのベリファイ動作において、ベリファイ電圧ＡＶが印加される期間と、ベリファイ電圧ＢＶが印加される期間との間に割込み動作が実行される。すなわち、図１２（Ｂ）の例では、期間Ｄ内において書込み動作が中断される。この場合、２回目のプログラムループにおけるベリファイ動作は、直前のプログラム動作が終了した後、割込み動作が終了するまで実行されない。このため、２回目のプログラムループにおけるプログラム動作によって上昇した閾値電圧が低下する現象は、当該プログラム動作に連続するベリファイ動作に影響を与え得る。すなわち、２回目のプログラムループにおけるベリファイ動作でパスすべきメモリセルトランジスタＭＴが、時間の経過によってフェイルしたと判定される現象が発生し得る。したがって、３回目のプログラムループにおけるプログラム動作のプログラム電圧ＶＰＧＭの上昇量は、ＤＶＰＧＭ１からＤＶＰＧＭ２に変更される。
以上のように動作することにより、割込み動作の発生に伴って書込み動作が中断した場合において、当該割込み動作が実行されるタイミングを条件として、プログラム電圧ＶＰＧＭの上昇量を変更すべきか否かを判定することができる。
２．１．２ 割込み動作の期間の長さ
次に、第２例として、割込み動作が実行される期間の長さが条件となる場合について、図１３に示すフローチャートを参照しながら説明する。図１３の例では、図１０におけるステップＳＴ８０を具体的に示す第２例として、ステップＳＴ８１及びＳＴ８２が示される。
ステップＳＴ８１は、図１１と同等であるため、説明を省略する。
ステップＳＴ８２に示すように、シーケンサ１７０は、期間Ｄ（すなわち、割込み動作の直前のプログラム動作の終了から、割込み動作の直後のプログラム動作までに実行されたベリファイ動作の終了までの期間）が、割込み動作を含むことによって閾値Ｄｔｈ以上であるか否かを判定する。具体的には、例えば、シーケンサ１７０内のカウンタ１７１は、プログラムループごとに、プログラム動作の終了から、ベリファイ動作の終了までの期間Ｄをカウントする。シーケンサ１７０は、カウンタ１７１のカウント値を、所定の閾値Ｄｔｈと比較することによって、期間Ｄの長さが閾値Ｄｔｈ以上であるか否かを判定する。閾値Ｄｔｈは、例えば、プログラム動作によって上昇したメモリセルトランジスタＭＴの閾値電圧が時間の経過によって低下するまでの期間に相当する。
期間Ｄが閾値Ｄｔｈ以上である場合（ステップＳＴ８２；ｙｅｓ）、処理はステップＳＴ９０に進む。期間Ｄが閾値Ｄｔｈ未満である場合（ステップＳＴ８２；ｎｏ）、処理はプログラム動作の上昇量をＤＶＰＧＭ１から変更することなく、引き続き書込み動作を実行する。
図１４は、第２実施形態の第２例に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャートである。
図１４（Ａ）の例では、２回目のプログラムループにおけるベリファイ動作のうち、電圧ＡＶが印加される期間が終了した後、電圧ＢＶが印加される期間が開始する前に、割込み動作が１回実行される。すなわち、図１４（Ａ）の例では、期間Ｄ内において、書込み動作が中断されて割込み動作が１回実行される。この場合、期間Ｄの長さは閾値Ｄｔｈ未満であり、２回目のプログラムループにおけるプログラム動作によって上昇した閾値電圧が低下する現象は、当該プログラム動作に連続するベリファイ動作に（電圧ＢＶが印加される期間においても）影響を与えないと判定される。すなわち、２回目のプログラムループにおけるベリファイ動作でパスすべきメモリセルトランジスタＭＴが、時間の経過によってフェイルしたと判定される現象は発生しない。したがって、３回目のプログラムループにおけるプログラム動作のプログラム電圧ＶＰＧＭの上昇量は、ＤＶＰＧＭ１から変更されない。
一方、図１４（Ｂ）の例では、２回目のプログラムループのプログラム動作が終了した後、ベリファイ動作が開始されるまでに、割込み動作が１回実行される。更に、２回目のプログラムループのベリファイ動作のうち、電圧ＡＶが印加される期間が終了した後、電圧ＢＶが印加される期間が開始する前に、割込み動作がもう１回実行される。すなわち、割込み動作が、期間Ｄ内において２回実行される。この場合、期間Ｄの長さは閾値Ｄｔｈ以上となり、２回目のプログラムループにおけるプログラム動作によって上昇した閾値電圧が低下する現象は、当該プログラム動作に連続するベリファイ動作に（特に、電圧ＢＶが印加される期間において）影響を与え得ると判定される。すなわち、２回目のプログラムループにおけるベリファイ動作でパスすべきメモリセルトランジスタＭＴが、時間の経過によってフェイルしたと判定される現象が発生し得る。したがって、３回目のプログラムループにおけるプログラム動作のプログラム電圧ＶＰＧＭの上昇量は、ＤＶＰＧＭ１からＤＶＰＧＭ２に変更される。
以上のように動作することにより、ベリファイ動作の結果に影響を与え得る期間に実行される割込み動作の長さを条件として、プログラム電圧ＶＰＧＭの上昇量を変更すべきか否かを判定することができる。
なお、上述の例では、期間Ｄの長さをカウンタ１７１のカウント値によって計測する場合について述べたが、これに限られない。例えば、期間Ｄの長さは、割込み動作が期間Ｄ内に実行される回数によって計測されてもよい。この場合を図１４の例に適用した場合、閾値Ｄｔｈは、「２回」となる。
２．１．３ 割込み動作の種類
次に、第３例として、割込み動作の種類が条件となる場合について、図１５に示すフローチャートを参照しながら説明する。図１５の例では、図１０におけるステップＳＴ８０を具体的に示す第３例として、ステップＳＴ８１及びＳＴ８３が示される。
ステップＳＴ８１は、図１１と同等であるため、説明を省略する。
ステップＳＴ８３に示すように、シーケンサ１７０は、メモリコントローラ２００から送出されるコマンドのうち、所定のコマンドに基づいて割込み動作が実行されたか否かを判定する。割込み動作が所定のコマンドに基づいて実行された場合（ステップＳＴ８３；ｙｅｓ）、処理はステップＳＴ９０に進む。割込み動作が所定のコマンド以外のコマンドに基づいて実行された場合（ステップＳＴ８３；ｎｏ）、処理はプログラム動作の上昇量をＤＶＰＧＭ１から変更することなく、引き続き書込み動作を実行する。
所定のコマンドは、例えば、割込み動作として、新たな書込み動作の実行を指示するコマンド、消去動作の実行を指示するコマンド、及び複数個の読出し電圧を使用する読出し動作の実行を指示するコマンドを含む。複数回の読出し電圧を使用する読出し動作の例としては、例えば、２ビットデータが記憶されたメモリセルトランジスタＭＴに対する上位ページ読出し動作や、セルユニットＣＵにおける閾値電圧分布を把握するためのトラッキング動作、１回目の読出し動作の結果を元に２回目の読出し動作における読出し電圧を決定する読出し動作等が挙げられる。なお、複数個の読出し電圧を使用する読出し動作の全てを上述の所定のコマンドとして設定する必要はなく、これらのうちの任意の動作に対応するコマンドを所定のコマンドとして設定可能である。
以上のように動作することにより、期間Ｄが閾値Ｄｔｈ以上となると想定されるような、比較的長い時間を要する割込み動作が実行された場合には、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ２に変更することができる。また、期間Ｄが閾値Ｄｔｈ未満となると想定されるような、比較的短い時間しか要しない割込み動作が実行された場合には、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から変更しないようにすることができる。
２．１．４ 割込み動作実行中の温度
次に、第４例として、割込み動作を実行中における半導体記憶装置１００の温度が条件となる場合について、図１６に示すフローチャートを参照しながら説明する。図１６の例では、図１０におけるステップＳＴ８０を具体的に示す第４例として、ステップＳＴ８１及びＳＴ８４が示される。
ステップＳＴ８１は、図１１と同等であるため、説明を省略する。
ステップＳＴ８４に示すように、シーケンサ１７０は、割込み動作の際の半導体記憶装置１００の温度Ｔが閾値Ｔｔｈ以上であるか否かを判定する。具体的には、例えば、温度センサ１８０は、割込み動作を実行中における半導体記憶装置１００の温度Ｔを計測し、当該温度Ｔに対応する温度情報をシーケンサ１７０に送る。シーケンサ１７０は、当該温度情報に基づき、温度Ｔが所定の閾値Ｔｔｈ以上であるか否かを判定する。閾値Ｔｔｈは、例えば、プログラム動作によって上昇したメモリセルトランジスタＭＴの閾値電圧が低下するまでの期間が有意に早まる温度に対応する。温度Ｔが閾値Ｔｔｈ以上であると判定された場合（ステップＳＴ８４；ｙｅｓ）、処理はステップＳＴ９０に進む。温度Ｔが閾値Ｔｔｈ未満であると判定された場合（ステップＳＴ８４；ｎｏ）、処理はプログラム動作の上昇量をＤＶＰＧＭ１から変更することなく、引き続き書込み動作を実行する。
以上のように動作することにより、閾値電圧が低下するまでの期間が温度Ｔに依存する場合を考慮することができる。すなわち、割込み動作を実行中の温度Ｔが、閾値電圧の低下が発生しやすい閾値Ｔｔｈ以上の場合、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ２に変更することができる。また、割込み動作を実行中の温度Ｔが、閾値電圧の低下が発生しにくい閾値Ｔｔｈ未満の場合、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から変更しないようにすることができる。
２．２ 本実施形態に係る効果
第２実施形態によれば、シーケンサ１７０は、割込み動作が条件を満たすか否かに基づいて、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１からＤＶＰＧＭ２に変更するか否かを判定する。これにより、閾値電圧の低下の影響が再開直後のベリファイ動作に影響する場合と影響しない場合とを、より詳細に判定することができる。このため、ステップＳＴ９０の実行するケース（すなわち、プログラム電圧ＶＰＧＭの上昇量が小さくなるケース）の増加を抑制できる。したがって、プログラム動作による閾値電圧の上昇量が低下することを抑制でき、プログラム動作の実行期間ｔＰｒｏｇを短縮することができる。
３． 第３実施形態
次に、第３実施形態について説明する。第２実施形態では、条件を満たす割込み動作を伴う書込み動作の中断による影響を考慮して、再開後の少なくとも最初のプログラム動作におけるプログラム電圧ＶＰＧＭを、より小さい上昇量で上昇させる場合について説明したが、これに限られない。第３実施形態では、条件を満たす割込み動作を伴う書込み動作の中断による影響を考慮して、再開後の最初のプログラム動作におけるプログラム電圧ＶＰＧＭを上昇させない場合について説明する。以下では、第２実施形態と同等の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
３．１ 中断を考慮した書込み動作
図１７は、第３実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャートであり、第２実施形態における図１０に対応する。図１７では、図１０におけるステップＳＴ９０に代えて、ステップＳＴ９１が実行される。
図１７に示すように、ステップＳＴ１０〜ステップＳＴ８０における処理は、図１０と同等であるため、説明を省略する。なお、ステップＳＴ８０において判定される割込み動作に関して適用される条件には、第２実施形態で示した種々の条件が同様に適用可能である。
ステップＳＴ９１において、シーケンサ１７０は、書込み動作が再開してから最初のプログラム動作におけるプログラム電圧ＶＰＧＭを、書込み動作が中断する直前のプログラム動作におけるプログラム電圧ＶＰＧＭから上昇させない。すなわち、シーケンサ１７０は、書込み動作が再開してから最初のプログラム動作におけるプログラム電圧ＶＰＧＭの上昇量を０にする。
なお、シーケンサ１７０は、書込み動作が再開してから２回目以降のプログラム動作におけるプログラム電圧ＶＰＧＭについては、例えば、プログラムループごとに上昇量ＤＶＰＧＭ１ずつ上昇させる。
以上により、中断を考慮した書込み動作が終了する。
図１８は、第３実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャートであり、図１７に対応する。図１８では、２回目のプログラムループのベリファイ動作の途中に、条件を満たす割込み動作が実行される場合が示される。
図１８に示すように、書込み動作が中断する前において、シーケンサ１７０は、プログラム電圧ＶＰＧＭの上昇量として上昇量ＤＶＰＧＭ１を設定する。書込み動作が中断し、条件を満たす割込み動作が実行されると、シーケンサ１７０は、書込み動作が再開した後の最初のプログラム動作におけるプログラム電圧ＶＰＧＭを、中断する直前のプログラム動作のプログラム電圧ＶＰＧＭから上昇させない。これにより、３回目のプログラムループにおけるプログラム動作では、２回目のプログラムループにおけるプログラム動作と同じ高さのプログラム電圧ＶＰＧＭが選択ワード線ＷＬに印加される。その後、４回目以降のプログラムループにおけるプログラム動作では、２回目及び３回目のプログラムループにおけるプログラム動作から、上昇量ＤＶＰＧＭ１だけ上昇させたプログラム電圧ＶＰＧＭが選択ワード線ＷＬに印加される。
３．２ 本実施形態に係る効果
第３実施形態によれば、シーケンサ１７０は、割込み動作が条件を満たすか否かに基づいて、再開直後におけるプログラム動作のプログラム電圧ＶＰＧＭを上昇させるか否かを判定する。シーケンサ１７０は、書込み動作の中断によってメモリセルトランジスタＭＴの閾値電圧が低下すると予想される場合には、再開直後におけるプログラム動作のプログラム電圧ＶＰＧＭを上昇させない。これにより、再開直後の最初のプログラム動作において、メモリセルトランジスタＭＴの閾値電圧を、中断直前のプログラム動作と同程度までしか上昇しないようにすることができる。すなわち、シーケンサ１７０は、再開直後の最初のプログラム動作を、中断直前のプログラム動作の実行後の状態に閾値電圧を戻すためのプログラム動作として実行することができる。このため、再開直後の最初のプログラム動作によって、閾値電圧が低下したメモリセルトランジスタＭＴの閾値電圧が、過大に上昇することを抑制することができる。したがって、書込み動作の性能の劣化を抑制することができる。
また、割込み動作が条件を満たさない場合には、シーケンサ１７０は、再開直後の最初のプログラム動作において、プログラム電圧ＶＰＧＭを上昇量ＤＶＰＧＭ１だけ上昇させる。これにより、割込み動作がメモリセルトランジスタＭＴの閾値電圧の低下に寄与しないと予想される場合には、再開直後の最初のプログラム動作から、速やかにメモリセルトランジスタＭＴの閾値電圧を上昇させることができる。このため、期間ｔＰｒｏｇの増加を抑制することができる。
４． 第４実施形態
次に、第４実施形態について説明する。第２実施形態及び３実施形態では、条件を満たす割込み動作を伴う書込み動作の中断による影響を考慮して、再開後の少なくとも最初のプログラム動作におけるプログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から変更させる場合について説明したが、これに限られない。第４実施形態では、条件を満たす割込み動作を伴う書込み動作の中断による影響を考慮して、再開後の最初のベリファイ動作におけるベリファイ電圧ＶＣＧＶを低下させる場合について説明する。以下では、第２実施形態と同等の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
４．１ 中断を考慮した書込み動作
図１９は、第４実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのフローチャートであり、第２実施形態における図１０に対応する。図１９では、図１０におけるステップＳＴ９０に代えて、ステップＳＴ９２が実行される。
図１９に示すように、ステップＳＴ１０〜ステップＳＴ８０における処理は、図１０と同等であるため、説明を省略する。なお、ステップＳＴ８０において判定される割込み動作に関して適用される条件には、第２実施形態で示した種々の条件が同様に適用可能である。
ステップＳＴ９２において、ロウデコーダ１２０は、書込み動作が再開してから最初のベリファイ動作において、ベリファイ電圧ＶＣＧＶより低いベリファイ電圧ＶＣＧＶｍを選択ワード線ＷＬに印加する（ＶＣＧＶｍ＜ＶＣＧＶ）。ベリファイ電圧ＶＣＧＶｍは、ベリファイ電圧ＡＶ〜ＣＶの各々に対して設定される。すなわち、ベリファイ電圧ＡＶｍは、ベリファイ電圧ＡＶより低い。ベリファイ電圧ＢＶｍは、ベリファイ電圧ＢＶより低く、ベリファイ電圧ＡＶより高い（ＡＶ＜ＢＶｍ＜ＢＶ）。ベリファイ電圧ＣＶｍは、ベリファイ電圧ＣＶより低く、ベリファイ電圧ＢＶより高い（ＢＶ＜ＣＶｍ＜ＣＶ）。
なお、ロウデコーダ１２０は、書込み動作が再開してから２回目以降のベリファイ動作においては、選択ワード線ＷＬにベリファイ電圧ＶＣＧＶを印加する。
以上により、中断を考慮した書込み動作が終了する。
図２０は、第４実施形態に係るメモリシステムにおける中断を考慮した書込み動作を説明するためのタイミングチャートであり、図１９に対応する。図２０では、図中における全てのプログラムループにおいて、“Ａ”状態及び“Ｂ”状態に書き込まれるメモリセルトランジスタＭＴがベリファイ動作にパスしたか否かが判定される。また、図２０では、２回目のプログラムループのベリファイ動作の途中に、条件を満たす割込み動作が実行される場合が示される。
図２０に示すように、図中における２回目のプログラムループのベリファイ動作において、書込み動作が中断する前に、選択ワード線ＷＬに電圧ＡＶが印加される。これにより、センスアンプ１４０は、“Ａ”状態に書き込まれるメモリセルトランジスタＭＴがベリファイ動作にパスしたか否かを、電圧ＡＶ（ＶＣＧＶ）を用いて判定する。
一方、書込み動作が中断し、条件を満たす割込み動作が実行されると、選択ワード線ＷＬには電圧ＢＶｍが印加される。これにより、センスアンプ１４０は、“Ｂ”状態に書き込まれるメモリセルトランジスタＭＴがベリファイ動作にパスしたか否かを、電圧ＢＶｍ（ＶＣＧＶｍ）を用いて判定する。
このように、同一のプログラムループにおけるベリファイ動作の途中で書込み動作が中断した場合でも、割込み動作が条件を満たす場合、再開直後のベリファイ動作では、選択ワード線ＷＬにベリファイ電圧ＶＣＧＶｍが印加される。
そして、再開後２回目以降のベリファイ動作では、選択ワード線ＷＬにベリファイ電圧ＶＣＧＶが印加される。
４．２ 本実施形態に係る効果
第４実施形態によれば、シーケンサ１７０は、割込み動作が条件を満たすか否かに基づいて、再開直後におけるベリファイ動作のベリファイ電圧をＶＣＧＶから低下させるか否かを判定する。ロウデコーダ１２０は、書込み動作の中断によってメモリセルトランジスタＭＴの閾値電圧が低下すると予想される場合には、再開直後の最初のベリファイ動作においてベリファイ電圧ＶＣＧＶより低いＶＣＧＶｍを印加する。これにより、センスアンプ１４０は、閾値電圧が低下したメモリセルトランジスタＭＴもベリファイ動作にパスしたと判定することができる。このため、シーケンサ１７０は、書込み動作の中断直前においてベリファイ動作にパスする程度に閾値電圧が上昇し、かつベリファイ電圧が実行されるまでに閾値電圧が低下してしまったメモリセルトランジスタＭＴの閾値電圧を、再開直後のプログラム動作において更に上昇させる必要がないと判定することができる。このため、再開直後の最初のプログラム動作によって、閾値電圧が低下したメモリセルトランジスタＭＴの閾値電圧を、過大に上昇させることを抑制することができる。したがって、書込み動作の性能の劣化を抑制することができる。
また、割込み動作が条件を満たさない場合には、シーケンサ１７０は、再開直後の最初のベリファイ動作において、ベリファイ電圧ＶＣＧＶを選択ワード線ＷＬに印加する。これにより、割込み動作がメモリセルトランジスタＭＴの閾値電圧の低下に寄与しないと予想される場合には、通常のベリファイ電圧ＶＣＧＶによって、メモリセルトランジスタＭＴの閾値電圧が所望の状態に達したか否かを判定することができる。
５．変形例等
なお、上述の第１実施形態乃至第４実施形態は、種々の変形が可能である。
例えば、上述した第２実施形態及び第３実施形態では、１つの条件を満たすか否かに基づき、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から他の１つの上昇量（ＤＶＰＧＭ２又は０）に変更するか否かが判定される場合について述べたが、これに限られない。例えば、プログラム電圧ＶＰＧＭの上昇量は、複数の条件に基づき、ＤＶＰＧＭ１から複数の上昇量のいずれかに変更されてもよい。具体的には、例えば、シーケンサ１７０は、割込み動作が１つ目の条件及び２つ目の条件をいずれも満たす場合、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から０に変更すると判定し、割込み動作が１つ目の条件を満たし、かつ２つ目の条件を満たさない場合、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１からＤＶＰＧＭ２に変更すると判定し、割込み動作が１つ目の条件及び２つ目の条件をいずれも満たさない場合、プログラム電圧ＶＰＧＭの上昇量をＤＶＰＧＭ１から変更しないと判定してもよい。第４実施形態におけるベリファイ電圧ＶＣＧＶの低下量についても、上述したプログラム電圧ＶＰＧＭの上昇量と同等の変形を適用可能である。これにより、メモリセルトランジスタＭＴの閾値電圧の低下の程度に応じて、より精密に閾値電圧分布の形状を制御できる。
この場合、２つ目の条件は、１つ目の条件に含まれる、より厳しい条件であってもよい。例えば、シーケンサ１７０は、１つ目の条件として「期間Ｄが閾値Ｄｔｈ以上であること」を適用し、２つ目の条件として「期間Ｄが閾値Ｄｔｈ２（＞Ｄｔｈ）以上であること」を適用してもよい。また、例えば、シーケンサ１７０は、１つ目の条件として「温度Ｔが閾値Ｔｔｈ以上であること」を適用し、２つ目の条件として「温度Ｔが閾値Ｔｔｈ２（＞Ｔｔｈ）以上であること」を適用してもよい。
また、上述した第２実施形態では、再開後にプログラム電圧ＶＧＰＭの上昇量がＤＶＰＧＭ１からＤＶＰＧＭ２に変更されるプログラム動作の回数ｎは、予め規定されている場合について説明したが、これに限られない。例えば、回数ｎは、複数の条件によって段階的によって決定されてもよい。
例えば、シーケンサ１７０は、「期間Ｄが閾値Ｄｔｈ以上、閾値Ｄｔｈ２（＞Ｄｔｈ）未満であること」を満たす場合には、回数ｎ１を適用し、「期間Ｄが閾値Ｄｔｈ２以上であること」を満たす場合には、回数ｎ２（＞ｎ１）を適用してもよい。また、例えば、シーケンサ１７０は、「温度Ｔが閾値Ｔｔｈ以上、閾値Ｔｔｈ２（＞Ｔｔｈ）未満であること」を満たす場合には、回数ｎ１を適用し、「温度Ｔが閾値Ｔｔｈ２以上であること」を満たす場合には、回数ｎ２を適用してもよい。
なお、上記実施形態の一部は、例えば、以下の付記のようにも記載され得るが、以下に限られるものではない。
［付記１］
ワード線に接続されたメモリセルと、
プログラム動作と、上記プログラム動作の後に連続するベリファイ動作と、を含むプログラムループを繰り返す書込み動作を実行するように構成された制御回路と、
を備え、
上記制御回路は、上記書込み動作において、
上記書込み動作を中断させる際に第１動作を実行し、かつ上記第１動作が条件を満たさない場合、上記書込み動作を再開させた直後のベリファイ動作において、上記ワード線に第１電圧を印加し、
上記第１動作が上記条件を満たす場合、上記書込み動作を再開させた直後のベリファイ動作において、上記ワード線に上記第１電圧より低い第２電圧を印加する
ように構成された、
半導体記憶装置。
［付記２］
上記第１動作が上記条件を満たすことは、上記第１動作が上記プログラムループにおける上記プログラム動作の終了から上記ベリファイ動作の終了までの第１期間に実行されることを含む、
付記１記載の半導体記憶装置。
［付記３］
上記第１動作が上記条件を満たすことは、上記第１期間の長さが第１閾値を超えることを含む、
付記２記載の半導体記憶装置。
［付記４］
上記第１動作が上記条件を満たすことは、上記第１動作が実行される第２期間の長さが第２閾値を超えることを含む、
付記１記載の半導体記憶装置。
［付記５］
上記第１動作が上記条件を満たすことは、上記プログラムループにおける上記プログラム動作の終了から上記ベリファイ動作の終了までの第１期間に実行される上記第１動作の回数が第３閾値を超えることを含む、
付記１記載の半導体記憶装置。
［付記６］
上記第１動作が上記条件を満たすことは、上記第１動作がメモリコントローラからの所定のコマンドに基づいて実行されることを含む、
付記１記載の半導体記憶装置。
［付記７］
上記第１動作が上記条件を満たすことは、上記第１動作を実行している間の温度が第４閾値を超えることを含む、
付記１記載の半導体記憶装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１００…ＮＡＮＤフラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプ、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、１７１…カウンタ、１８０…温度センサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。

Claims (13)

  1. ワード線に接続されたメモリセルと、
    前記ワード線にプログラム電圧を印加するプログラム動作と、前記プログラム動作の後に連続するベリファイ動作と、を含むプログラムループを繰り返す書込み動作を実行するように構成された制御回路と、
    を備え、
    前記制御回路は、前記書込み動作において、
    前記プログラムループを繰り返す毎に、前記プログラム電圧を第１量ずつ上昇させ、
    前記書込み動作を中断させる場合、前記書込み動作を再開させてからｎ回目（ｎは、１以上の整数）までのプログラム動作において、前記第１量を前記第１量より小さい正数である第２量に変更する
    ように構成された、
    半導体記憶装置。
  2. 前記制御回路は、
    前記書込み動作を前記プログラムループにおける前記プログラム動作の終了から前記ベリファイ動作の終了までの第１期間で中断させる場合、前記書込み動作の中断を再開させてからｎ回目までのプログラム動作において、前記第１量を前記第２量に変更する
    ように構成された、
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、
    前記書込み動作を中断させる場合、前記書込み動作の中断を再開させて以降の全てのプログラム動作において、前記第１量を前記第２量に変更する
    ように構成された、
    請求項１記載の半導体記憶装置。
  4. ワード線に接続されたメモリセルと、
    前記ワード線にプログラム電圧を印加するプログラム動作と、前記プログラム動作の後に連続するベリファイ動作と、を含むプログラムループを繰り返す書込み動作を実行するように構成された制御回路と、
    を備え、
    前記制御回路は、前記書込み動作において、
    前記プログラムループごとに、前記プログラム電圧を第１量ずつ上昇させ、
    前記書込み動作を中断させる際に第１動作を実行し、かつ前記第１動作が条件を満たす場合、前記書込み動作を再開させてからｎ回目（ｎは、１以上の整数）までのプログラム動作において、前記第１量を前記第１量より小さい第２量に変更する
    ように構成された、
    半導体記憶装置。
  5. 前記第２量は、正数である、
    請求項４記載の半導体記憶装置。
  6. 前記第２量は、０である、
    請求項４記載の半導体記憶装置。
  7. 前記制御回路は、
    前記書込み動作を中断させる場合、前記書込み動作の中断を再開させて以降の全てのプログラム動作において、前記第１量を前記第２量に変更する
    ように構成された、
    請求項５記載の半導体記憶装置。
  8. 前記第１動作が前記条件を満たすことは、前記第１動作が前記プログラムループにおける前記プログラム動作の終了から前記ベリファイ動作の終了までの第１期間に実行されることを含む、
    請求項４記載の半導体記憶装置。
  9. 前記第１動作が前記条件を満たすことは、前記第１期間の長さが第１閾値を超えることを含む、
    請求項８記載の半導体記憶装置。
  10. 前記第１動作が前記条件を満たすことは、前記第１動作が実行される第２期間の長さが第２閾値を超えることを含む、
    請求項４記載の半導体記憶装置。
  11. 前記第１動作が前記条件を満たすことは、前記プログラムループにおける前記プログラム動作の終了から前記ベリファイ動作の終了までの第１期間に実行される前記第１動作の回数が第３閾値を超えることを含む、
    請求項４記載の半導体記憶装置。
  12. 前記第１動作が前記条件を満たすことは、前記第１動作がメモリコントローラからの所定のコマンドに関連づけられることを含む、
    請求項４記載の半導体記憶装置。
  13. 前記第１動作が前記条件を満たすことは、前記第１動作を実行している間の温度が第４閾値を超えることを含む、
    請求項４記載の半導体記憶装置。
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