CN113555052A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制写入动作的性能劣化且执行插入动作的半导体存储装置。一实施方式的半导体存储装置具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于字线的编程动作、及接在编程动作之后继续进行的验证动作。控制电路构成为，在写入动作中，每反复进行一次编程循环，便使编程电压上升第1量，在使写入动作中断的情况下，在重新开始写入动作后第n次(n为1以上的整数)为止的编程动作中，将第1量变更为第2量，所述第2量是小于第1量的正数。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2020-77416号(申请日：2020年4月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有NAND(Not And，与非)型闪速存储器作为能够非易失地存储数据的半导体存储装置。
发明内容
实施方式提供一种能够抑制写入动作的性能劣化且执行插入动作的半导体存储装置。
实施方式的半导体存储装置具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作。所述控制电路构成为，在所述写入动作中，每反复进行一次所述编程循环，便使所述编程电压上升第1量，在使所述写入动作中断的情况下，在重新开始所述写入动作后第n次(n为1以上的整数)为止的编程动作中，将所述第1量变更为第2量，所述第2量是小于所述第1量的正数。
附图说明
图1是用来说明第1实施方式的存储器系统的构成的框图。
图2是用来说明第1实施方式的存储单元阵列的构成的电路图。
图3是用来说明第1实施方式的存储单元晶体管的阈值电压分布的示意图。
图4是用来说明第1实施方式的存储器系统中的写入动作的指令序列及时序图。
图5是用来说明第1实施方式的存储器系统中的插入动作的指令序列及时序图。
图6是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
图7是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
图8(A)～(C)是用来说明比较例的写入动作中的阈值电压分布变化的示意图。
图9(A)～(C)是用来说明第1实施方式的写入动作中的阈值电压分布变化的示意图。
图10是用来说明第2实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
图11是用来说明第2实施方式的第1例的存储器系统中将中断考虑在内的写入动作的流程图。
图12(A)、(B)是用来说明第2实施方式的第1例的存储器系统中将中断考虑在内的写入动作的时序图。
图13是用来说明第2实施方式的第2例的存储器系统中将中断考虑在内的写入动作的流程图。
图14(A)、(B)是用来说明第2实施方式的第2例的存储器系统中将中断考虑在内的写入动作的时序图。
图15是用来说明第2实施方式的第3例的存储器系统中将中断考虑在内的写入动作的流程图。
图16是用来说明第2实施方式的第4例的存储器系统中将中断考虑在内的写入动作的流程图。
图17是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
图18是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
图19是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
图20是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对于具有同一功能及构成的构成要素标注共通的参照符号。另外，在对具有共通的参照符号的多个构成要素进行区分的情况下，对该共通的参照符号标注下标来进行区分。此外，在无需对多个构成要素特别进行区分的情况下，仅对该多个构成要素标注共通的参照符号，而不标注下标。
1.第1实施方式
对第1实施方式进行说明。以下，例举作为非易失性存储器的NAND闪速存储器及具备该NAND闪速存储器的存储器系统进行说明。
1.1构成
对第1实施方式的存储器系统的构成进行说明。
1.1.1存储器系统
首先，使用图1，对包含第1实施方式的存储器系统的构成的概要进行说明。
如图1所示，存储器系统1具备半导体存储装置(NAND闪速存储器)100及存储器控制器200。NAND闪速存储器100与存储器控制器200例如可以通过它们的组合构成一个半导体装置，可以列举如SDTM卡的存储卡、或SSD(solid state drive，固态驱动器)等作为其示例。
NAND闪速存储器100具备多个存储单元，非易失地存储数据。存储器控制器200通过NAND总线连接于NAND闪速存储器100，并通过主机总线连接于主机装置300。而且，存储器控制器200控制NAND闪速存储器100，并且响应从主机装置300接收的命令，对NAND闪速存储器100进行访问。主机装置300例如为数码相机或个人电脑等，主机总线例如是按照SDTM接口、SAS(Serial attached SCSI(small computer system interface，小型计算机系统接口)，串行连接SCSI)、SATA(Serial ATA(advanced technology attachment，高级技术附加装置)，串行ATA)、PCIe(Peripheral component interconnect express，外围部件互连标准)的总线。NAND总线按照NAND接口进行信号收发。
NAND接口的信号的具体例为芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
信号CEn是用来启用NAND闪速存储器100的信号，由“L(低(Low))”电平断定。信号CLE及ALE是通知NAND闪速存储器100输入到NAND闪速存储器100的输入信号I/O分别为指令及地址的信号。信号Ren由“L”电平断定，是用来从NAND闪速存储器100读出输出信号I/O的信号。信号Wen也由“L”电平断定，是用来将输入信号I/O擷取到NAND闪速存储器100的信号。就绪/忙碌信号RBn是表示NAND闪速存储器100处于就绪状态(能够从存储器控制器200接收命令的状态)还是忙碌状态(无法从存储器控制器200接收命令的状态)的信号，“L”电平表示忙碌状态。输入输出信号I/O是例如8比特的信号。而且，输入输出信号I/O是在NAND闪速存储器100与存储器控制器200之间收发的数据的实体，也就是指令CMD、地址ADD、以及写入数据及读出数据等数据DAT。
1.1.2存储器控制器
继续使用图1，对存储器控制器200的构成的详情进行说明。
存储器控制器200例如为SoC(System on a chip，片上系统)，具备主机接口电路210、RAM(Random access memory，随机存取存储器)220、CPU(Central processing unit，中央处理器)230、缓冲存储器240、NAND接口电路250、及ECC(Error check andcorrection，错误检查和校正)电路260。此外，以下所说明的存储器控制器200的各部210～260的功能通过硬件构成、或硬件资源与固件的组合构成的任意构成均能实现。
主机接口电路210经由主机总线而与主机装置300连接，将从主机装置300接收的命令及数据分别传送到CPU230及缓冲存储器240。另外，响应CPU230的命令，将缓冲存储器240内的数据传送到主机装置300。
RAM220例如为DRAM(Dynamic random access memory，动态随机存取存储器)等半导体存储器，用作CPU230的作业区域。而且，RAM220保存用来管理NAND闪速存储器100的固件或各种管理表等。
CPU230控制存储器控制器200整体的动作。例如，CPU230从主机装置300接收到写入命令时，响应该写入命令，对NAND接口电路250发布写入命令。进行读出动作及抹除动作时也一样。另外，CPU230执行用来管理NAND闪速存储器100的各种处理。
缓冲存储器240暂时保存写入数据或读出数据。
NAND接口电路250经由NAND总线而与NAND闪速存储器100连接，负责与NAND闪速存储器100进行通信。而且，基于从CPU230接收的命令，将信号CEn、ALE、CLE、WEn及REn输出到NAND闪速存储器100。另外，在写入动作时，将由CPU230发布的写入指令及缓冲存储器240内的写入数据作为输入输出信号I/O传送到NAND闪速存储器100。进而，在读出动作时，将由CPU230发布的读出指令作为输入输出信号I/O传送到NAND闪速存储器100，进而，接收作为输入输出信号I/O的从NAND闪速存储器100读出的数据，并将该数据传送到缓冲存储器240。
ECC电路260进行与NAND闪速存储器100中所存储的数据相关的错误检测及错误校正处理。也就是说，ECC电路260在写入数据时生成错误校正码，并对写入数据赋予该错误校正码，在读出数据时对其解码，检测有无错误位。而且，当检测到错误位时，特定出该错误位的位置，并校正错误。错误校正方法例如包括硬判定解码(Hard bit decoding，硬位解码)处理及软判定解码(Soft bit decoding，软位解码)处理。作为硬判定解码处理中所使用的硬判定解码编码，例如可以使用BCH(Bose-Chaudhuri-Hocquenghem)码或RS(Reed-Solomon)码等，作为软判定解码处理中所使用的软判定解码编码，例如可以使用LDPC(LowDensity Parity Check，低密度奇偶校验)码等。
1.1.3NAND闪速存储器
其次，对NAND闪速存储器100的构成进行说明。如图1所示，NAND闪速存储器100具备存储单元阵列110、行解码器120、驱动器130、感测放大器140、地址寄存器150、指令寄存器160、定序器170及温度传感器180。
存储单元阵列110具备多个区块BLK，所述多个区块BLK包含与行及列建立对应的多个非易失性存储单元。图1中图示出4个区块BLK0～BLK3作为一例。而且，存储单元阵列110存储从存储器控制器200获取的数据。
行解码器120基于地址寄存器150内的区块地址BA选择区块BLK0～BLK3中的任一区块，进而在所选择的区块BLK中选择字线。
驱动器130基于地址寄存器150内的页地址PA，对所选择的区块BLK经由行解码器120供给电压。
感测放大器140在数据的读出动作时，感测存储单元阵列110内的存储单元晶体管的阈值电压，并读出数据。接着，将该数据DAT输出到存储器控制器200。在数据的写入动作时，将从存储器控制器200接收的写入数据DAT传送到存储单元阵列110。
地址寄存器150保存从存储器控制器200接收的地址ADD。该地址ADD中包含上述区块地址BA及页地址PA。指令寄存器160保存从存储器控制器200接收的指令CMD。
温度传感器180计测NAND闪速存储器100的温度，并将与该所计测出的温度对应的温度信息发送到定序器170。温度传感器180可以配置在NAND闪速存储器100内的任意位置，优选为主要能够生成与存储单元阵列110的温度对应的温度信息。
定序器170基于指令寄存器160中所保存的指令CMD，控制NAND闪速存储器100整体的动作。另外，定序器170包含计数器171。计数器171构成为，能够根据来自定序器170的指示在任意时间点开始或结束计测，且具有如下功能，即，基于计数所得的值计测各种处理所需时间。定序器170能够基于由计数器171计测出的时间，控制NAND闪速存储器100的动作。另外，定序器170能够基于从温度传感器180获取的温度信息，控制NAND闪速存储器100的动作。
1.1.4存储单元阵列
图2是用来说明第1实施方式的存储单元阵列的构成的电路图。图2中，示出存储单元阵列110所包含的多个区块BLK中的1个区块BLK。
如图2所示，区块BLK例如包含4个串单元SU(SU0～SU3)。各串单元SU包含分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含8个存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，非易失地存储与数据对应的电荷(电子)。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于与其建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
也就是说，区块BLK是共用同一字线WL0～WL7的多个串单元SU的集合体。区块BLK例如为数据的抹除单位。也就是说，同一区块BLK内包含的存储单元晶体管MT中所保存的数据被一次抹除。
串单元SU是各自连接于不同位线BL且连接于同一选择栅极线SGD的多个NAND串NS的集合体。也将串单元SU中共通连接于同一字线WL的存储单元晶体管MT的集合体称为单元组件CU。例如，将单元组件CU内的多个存储单元晶体管MT内所存储的同位比特的集合定义为“1页”。单元组件CU根据存储单元晶体管MT存储的数据的比特数，能够具有2页数据以上的存储容量。
此外，以上所说明的存储单元阵列110的电路构成并不限定于以上所说明的构成。例如，各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别设计为任意个数。各区块BLK包含的串单元SU的个数可以设计为任意个数。
1.1.5存储单元晶体管的阈值电压分布
其次，对存储单元晶体管MT的阈值电压分布进行说明。
在本实施方式中，1个存储单元晶体管MT能够保存例如2比特数据。将该2比特数据从下位比特起分别称为下位(Lower)比特及上位(Upper)比特。而且，将属于同一单元组件CU的存储单元保存的下位比特的集合称为下位页，将上位比特的集合称为上位页。也就是说，对1个串单元SU内的1条字线WL(1个单元组件CU)分配2页，包含8条字线WL的串单元SU具有16页的容量。或者，换句话说，“页”也可以定义为单元组件CU中所形成的存储空间的一部分。数据抹除以区块BLK为单位进行，另一方面，数据的写入动作及读出动作也可以针对该每一页每或每单元组件CU进行。
图3是表示各存储单元晶体管MT所获取的数据与阈值电压分布的关系的图。
如上所述，存储单元晶体管MT能够保存2比特数据。也就是说，存储单元晶体管MT根据阈值电压能够获取4个状态。将该4个状态按照阈值电压从低到高依次称为“Er”状态(state)、“A”状态、“B”状态及“C”状态。
“Er”状态的存储单元晶体管MT的阈值电压小于电压AR，相当于数据的抹除状态。“A”状态的存储单元晶体管MT的阈值电压为电压AR以上且小于电压BR(＞AR)。“B”状态的存储单元晶体管MT的阈值电压为电压BR以上且小于电压CR(＞BR)。“C”状态的存储单元晶体管MT的阈值电压为电压CR以上且小于电压VREAD(＞CR)。以此方式分布的4个状态中，“C”状态为阈值电压最高的状态。电压AR～CR也称为读出电压VCGR，在读出动作中使用。电压VREAD例如是读出动作时施加于并非读出对象的字线WL的电压，且是无论保存数据如何均使存储单元晶体管MT接通的电压。
阈值电压分布通过写入由上述下位比特及上位比特构成的2比特(2页)数据而实现。也就是说，所述“Er”状态到“C”状态与下位比特及上位比特的关系如下。
“Er”状态：“11”(以“上位/下位”的顺序表示)
“A”状态：“01”
“B”状态：“00”
“C”状态：“10”
这样一来，在与阈值电压分布中相邻的2个状态对应的数据间，2比特中仅1比特发生变化。
因此，在读出下位比特时，只要使用相当于下位比特值(“0”或“1”)发生变化的边界的电压即可，对于上位比特也一样如此。
也就是说，如图3所示，在读出下位页数据的情况下，使用区别“A”状态与“B”状态的电压BR作为读出电压，由此，判定存储单元晶体管MT的阈值电压是否小于电压BR(即电压BR以上)。
在读出上位页数据的情况下，使用区别“Er”状态与“A”状态的电压AR、及区别“B”状态与“C”状态的电压CR作为读出电压。由此，判定存储单元晶体管MT的阈值电压是否小于电压AR或为电压CR以上(即AR以上、小于电压CR)。
此外，将与“A”状态对应的电压AV设定在电压AR及电压BR之间，将与“B”状态对应的电压BV设定在电压BR及电压CR之间，将与“C”状态对应的电压CV设定在电压CR及电压VREAD之间。电压AV～CV也称为验证电压VCGV，在验证动作中使用。在写入动作中，半导体存储装置100使处于“A”状态～“C”状态的存储单元晶体管MT的阈值电压分别上升到超过验证电压AV～CV。由此，能够使处于“A”状态～“C”状态的存储单元晶体管MT的阈值电压分别分布在高于读出电压AR～CR的区域中。
1.2动作
其次，对第1实施方式的存储器系统的动作进行说明。
以下说明中，将连接于作为数据写入对象的存储单元晶体管MT的字线WL称为选择字线WL。
1.2.1写入动作的概要
图4是用来说明第1实施方式的存储器系统中的写入动作的概要的指令序列及时序图。图4中，以时间序列表示写入动作时与存储器控制器200之间进行通信的信号I/O及RBn、以及根据该通信执行的写入动作中施加于选择字线WL的电压。如图4所示，在写入动作前的状态下，例如信号RBn为“H”电平，对选择字线WL施加电压VSS。电压VSS是接地电压，例如为0V。
首先，存储器控制器200将指令集CS1及CS2作为指示写入动作的指令集WCS依次发送到半导体存储装置100。指令集CS1包含指示下位页的写入动作的指令CMD及地址ADD、以及下位页数据DAT。指令集CS2包含指示上位页的写入动作的指令CMD及地址ADD、以及上位页数据DAT。
半导体存储装置100当接收到指令集CS1时，暂时从就绪状态转换为忙碌状态，并将下位页数据DAT存储在感测放大器140内的锁存电路(未图示)中。
当接收到指令集CS2时，半导体存储装置100从就绪状态转换为忙碌状态，并将上位页数据DAT与下位页数据DAT分开地存储在感测放大器140内另一锁存电路(未图示)中。接着，半导体存储装置100基于指令集CS1及CS2内的地址ADD、以及下位页数据及上位页数据(以下简称为写入数据DAT)开始写入动作。在写入动作中，定序器170反复执行编程动作及验证动作组。以下说明中，也将反复进行的编程动作及接在该编程动作之后继续执行的验证动作组称为编程循环。
编程动作是使存储单元晶体管MT的阈值电压上升的动作。在编程动作中，连接于选择字线WL的单元组件CU内的多个存储单元晶体管MT根据各自阈值电压的高低，容许或禁止阈值电压上升。也就是说，定序器170将阈值电压未达与写入数据DAT对应的状态的验证电压的存储单元晶体管MT设定为编程对象，将达到该验证电压的存储单元晶体管MT设定为禁止编程。
在编程动作中，将编程电压VPGM施加于选择字线WL。电压VPGM是能够使存储单元晶体管MT的阈值电压上升的程度的高电压。当将编程电压VPGM施加于选择字线WL时，连接于选择字线WL且被设定为编程对象的存储单元晶体管MT的阈值电压上升。另一方面，对于连接于选择字线WL且被设定为禁止编程的存储单元晶体管MT，例如通过将包含该存储单元晶体管MT的NAND串NS控制在浮动状态，抑制其阈值电压上升。当编程动作结束时，定序器170随后移行到验证动作。
验证动作是判定作为写入对象的存储单元晶体管MT的阈值电压是否达到与写入数据DAT对应的状态的验证电压VCGV的处理。在验证动作中，可以根据因编程动作引起的阈值电压的上升，适当变更所要使用的验证电压VCGV。例如，在第1次编程循环中的验证动作中，使用验证电压AV，判定被写入“A”状态的存储单元晶体管MT的阈值电压是否达到验证电压AV。另外，在第2次以后的编程循环中的验证动作中，可以依次施加多个验证电压(例如AV及BV)。
将被判定为达到与写入数据DAT对应的状态的验证电压VCGV的存储单元晶体管MT判定为通过验证动作。定序器170针对“A”状态～“C”状态的每个状态，对未通过验证动作(失败)的存储单元晶体管MT的数量进行计数，从而判定各状态的写入动作是否已完成。
以上所说明的编程动作及验证动作组与1次编程循环对应。每反复进行一次编程循环，编程电压VPGM便上升指定的上升量DVPGM1。也就是说，施加于选择字线WL的编程电压VPGM根据所执行的编程循环的次数提高。
每当反复进行编程循环时，定序器170便判定例如未通过验证动作的存储单元晶体管MT的数量是否低于指定的数量。如果检测到未通过验证动作的存储单元晶体管MT的数量低于指定的数量，定序器170便结束写入动作，使半导体存储装置100从忙碌状态转换为就绪状态。当写入动作结束时，对连接于选择字线WL的单元组件CU写入2页的数据。图示的期间tProg与执行写入动作的期间对应。期间tProg是表示写入动作完成速度的指标，优选为较短。
1.2.2插入动作
第1实施方式的半导体存储装置能够中断正在执行的写入动作并插入执行另一处理。以下说明中，将该另一处理称为“插入动作”。插入动作例如包括读出动作、及将1比特数据写入到存储单元晶体管MT的写入动作等。
图5是用来说明第1实施方式的插入动作的时序图。图5中，以时间序列表示在写入动作中执行插入动作的情况下的信号I/O及RBn的一例。此外，图5所示的状态STS示意性地表示在该时点正在执行的动作。例如，在图5中，正在执行编程动作的状态STS表示为“P”，正在执行验证动作的状态STS表示为“V”。
如图5所示，存储器控制器200将指令集WCS发送到半导体存储装置100。当接收到指令集WCS时，半导体存储装置100从就绪状态转换为忙碌状态，开始写入动作。
接着，存储器控制器200对正在执行写入动作而处于忙碌状态的半导体存储装置100发送暂停指令xxh。暂停指令xxh是指示暂时中断正在执行的处理的指令，可以在任意时间点发送到半导体存储装置100。当接收到暂停指令xxh时，半导体存储装置100中断写入动作，从忙碌状态转换为就绪状态。图5所示的期间tSTOPRST对应于半导体存储装置100接收到暂停指令xxh后使写入动作中断而转换为就绪状态为止的期间。期间tSTOPRST是表示使半导体存储装置100成为能够执行插入动作的状态的速度的指标，优选为较短。
当检测到半导体存储装置100已转换为就绪状态时，存储器控制器200将插入动作的指令集ICS发送到半导体存储装置100。指令集ICS例如包含具体指示插入到写入动作中的处理的指令CMD及地址ADD。另外，在插入动作为写入动作的情况下，包含写入数据DAT。当接收到指令集ICS时，半导体存储装置100从就绪状态转换为忙碌状态，开始插入动作。当插入动作结束时，半导体存储装置100从忙碌状态转换为就绪状态，并通知存储器控制器200插入动作结束。
当检测到半导体存储装置100已转换为就绪状态时，存储器控制器200对半导体存储装置100发送恢复指令yyh。恢复指令yyh是指示正在中断的处理开始的指令。当接收到恢复指令yyh时，半导体存储装置100从就绪状态转换为忙碌状态，重新开始写入动作。写入动作例如从本应在中断前完成的处理之后立刻执行的处理重新开始。在图5的示例中，写入动作在验证动作中途中断，因此在重新开始后，执行该编程循环中本应执行的验证动作中的中断前未执行部分。有时会省略恢复指令yyh。
此外，在图5的示例中，示出将暂停指令xxh与指令集ICS分开发送到半导体存储装置100的情况，但并不限于此。例如，指令集ICS也可以包含暂停指令xxh(指示插入动作的指令也可以兼作暂停指令xxh)。在此情况下，存储器控制器200能够对忙碌状态的半导体存储装置100发送包含暂停指令xxh的指令集ICS。半导体存储装置100也可以当接收到包含暂停指令xxh的指令集ICS时，中断写入动作，执行插入动作。
另外，在图5的示例中，示出针对1次暂停指令xxh执行1次插入动作的情况，但并不限于此。例如，存储器控制器200也可以在第1次插入动作结束后，发送用来执行另一插入动作的指令集ICS而并非恢复指令yyh。
1.2.3将中断考虑在内的写入动作
在第1实施方式的半导体存储装置中的写入动作中，根据有无因上述插入动作引起的中断，将重新开始后的写入动作的编程动作中的电压VPGM的上升量从DVPGM1变更。以下，对于将因插入动作引起的中断考虑在内的写入动作进行说明。
图6是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
如图6所示，在步骤ST10中，定序器170判定在写入动作中是否接收到暂停指令。如上所述，暂停指令可以是用来使正在执行的动作中断的固有指令xxh，也可以是同时能够中断正在执行的动作的读出指令之类的通用指令。在判定为接收到暂停指令的情况下(步骤ST10；是(yes))，处理进入步骤ST30，在判定为未接收到暂停指令的情况下(步骤ST10；否(no))，处理继续执行写入动作。
在步骤ST30中，定序器170根据暂停指令，使写入动作中断。半导体存储装置100转换为就绪状态，处于能够执行插入动作的状态。
在步骤ST50中，定序器170执行插入动作。
在步骤ST70中，定序器170在插入动作结束后，重新开始写入动作。
在步骤ST90中，定序器170将写入动作重新开始后第n次为止的编程动作中的编程电压VPGM的上升量从DVPGM1变更为DVPGM2(数n为1以上的整数)。上升量DVPGM2是小于上升量DVPGM1的正量(0＜DVPGM2＜DVPGM1)。伴随于此，行解码器120在步骤ST70中的写入动作重新开始后所执行的编程动作中最初的第n次为止的编程动作中，将上升量变更为DVPGM2所得的编程电压VPGM施加于选择字线WL。
在重新开始写入动作后第(n+1)次以后的编程动作中，所述上升量的变更设定解除，上升量变成DVPGM1。此外，数n也可以设定为写入动作中的编程循环的上限值。在此情况下，一旦将上升量变更为DVPGM2，便维持该值直到写入动作结束为止。
由上，将中断考虑在内的写入动作结束。
图7是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的时序图，与图6对应。图7中，示出在图中的第2次编程循环的验证动作中途(更具体来说，施加验证电压AV的期间与施加验证电压BV的期间之间)执行插入动作的情况。另外，图7中，示出在图6的步骤ST90中设定n＝1的情况。此外，在以下说明中，为了便于说明，将“图中的第X次编程循环”简单记载为“第X次编程循环”。
如图7所示，在写入动作中断前最后的编程动作中，编程电压VPGM从写入动作中断前最后第2个编程动作的编程电压VPGM以上升量DVPGM1上升。接着，当写入动作中断并执行插入动作时，定序器170将写入动作重新开始后最初的编程动作中的编程电压VPGM的上升量变更为DVPGM2。由此，写入动作重新开始后最初的编程动作的编程电压VPGM从写入动作中断前最后的编程动作的编程电压VPGM以上升量DVPGM2上升。此后，写入动作重新开始后最初第2个编程动作的编程电压VPGM从写入动作重新开始后最初的编程动作的编程电压VPGM以上升量DVPGM1上升。
通过以如上方式动作，在重新开始后立刻进行的编程动作中，能够将编程电压VPGM的上升量抑制得低于通常的上升量DVPGM1。
1.3本实施方式的效果
根据第1实施方式，定序器170在写入动作中断的情况下，在重新开始后的编程动作中，将最初的第n次为止的编程电压的上升量从DVPGM1变更为DVPGM2，所述DVPGM2是小于DVPGM1的正数。由此，能够抑制写入动作劣化且执行插入动作。
另外，存储单元晶体管MT的阈值电压因编程动作上升之后，存在经过某一段时间后下降的情况。
图8是用来说明比较例的写入动作中的存储单元晶体管的阈值电压变化的示意图。图9是用来说明第1实施方式的写入动作中的存储单元晶体管的阈值电压变化的示意图。在图8及图9的示例中，示出被写入“A”状态的预定的一群存储单元晶体管MT的阈值电压分布。在图8的示例中，示出无论写入动作有无中断，编程电压VPGM均以上升量DVPGM1升高的情况，在此方面与图9不同。
如图8(A)所示，通过某编程循环中的编程动作，对选择字线WL施加基于上升量DVPGM1的编程电压VPGM。由此，该一群存储单元晶体管MT的阈值电压上升到超过验证电压AV的程度。
然而，定序器170如果在接在该编程动作之后继续执行的预定的验证动作开始前接收到暂停指令，便中断写入动作，执行插入动作。由此，执行验证动作之前会经过某一段时间，从而该一群存储单元晶体管MT的阈值电压会下降。因此，该一群存储单元晶体管MT中阈值电压相对较低部分的阈值电压会变得低于验证电压AV。
因此，如图8(B)所示，在插入动作结束后重新开始的写入动作中的验证动作中，将阈值电压处于低于验证电压AV的阈值电压分布α中的存储单元晶体管MT判定为验证动作失败。
伴随于此，如图8(C)所示，在上述验证动作之后继续的编程动作中，处于该阈值电压分布α中的存储单元晶体管MT被设定为编程对象。因此，处于阈值电压分布α中的存储单元晶体管MT使阈值电压基于上升量DVPGM1上升，形成新的阈值电压分布β。根据上升量DVPGM1的大小，阈值电压的上升量有可能变得过大，因此存在形成分散范围较窄的阈值电压分布的方面欠佳的情况。
根据第1实施方式，如图9(A)及图9(B)所示，因伴随着插入动作的写入动作中断导致阈值电压下降，从而产生验证动作失败的存储单元晶体管MT，在此方面与比较例相同。然而，如图9(C)所示，在重新开始后的编程动作中，将编程电压VPGM的上升量变更为小于DVPGM1的DVPGM2。
由此，处于阈值电压分布α中的存储单元晶体管MT的阈值电压的上升量比编程电压VPGM的上升量为DVPGM1的情况小。因此，由基于上升量DVPGM2的编程电压VPGM形成的新的阈值电压分布γ不会使阈值电压分布整体的分散范围增加。因此，能够形成分散范围更窄的阈值电压分布，从而能够降低之后要执行的读出动作中误读出的可能性。
另外，基于上升量DVPGM2的编程动作虽然与基于上升量DVPGM1的编程动作相比阈值电压的上升量较小，但能够与上升量为0的编程动作相比使阈值电压上升。由此，能够与使阈值电压完全不上升的情况相比，缩短写入动作完成为止的时间(期间tProg)。
2.第2实施方式
其次，对第2实施方式进行说明。在第1实施方式中，对如下情况进行了说明：基于写入动作是否中断，判定是否需要执行针对编程动作后的阈值电压下降的应对方法。在第2实施方式中，对于如下情况进行说明：进一步基于中断中所执行的插入动作是否满足条件的判定结果，判定是否需要执行针对编程动作后的阈值电压下降的应对方法。以下，对于与第1实施方式同等的构成及动作省略其说明，主要对于与第1实施方式不同的构成及动作进行说明。
2.1将中断考虑在内的写入动作
图10是用来说明第2实施方式的存储器系统中将中断考虑在内的写入动作的流程图，与第1实施方式中的图6对应。图10中，在图6中的步骤ST70与步骤ST90之间追加步骤ST80。
如图10所示，步骤ST10～步骤ST70中的处理与图6中的处理同等，因此省略说明。
在步骤ST80中，定序器170判定插入动作是否满足条件。在判定插入动作满足条件的情况下(步骤ST80；是)，处理进入步骤ST90。在判定插入动作不满足条件的情况下(步骤ST80；否)，处理继续进行写入动作而不使编程动作的上升量从DVPGM1变更。
在步骤ST90中，定序器170使写入动作重新开始后第n次为止的编程动作中的编程电压VPGM的上升量从DVPGM1变更为DVPGM2。
由上，将中断考虑在内的写入动作结束。
此外，对于步骤ST80中所判定的与插入动作相关的条件可以适用各种条件。以下，对其具体例进行叙述。
2.1.1插入动作的实施时间点
首先，参照图11所示的流程图，对于作为第1例的将插入动作的实施时间点作为条件的情况进行说明。在图11的示例中，示出步骤ST81作为具体表示图10中的步骤ST80的第1例。
如步骤ST81所示，定序器170判定插入动作是否在某编程循环中从编程动作结束到接在该编程动作之后继续进行的验证动作结束为止的期间D内中断。在写入动作在期间D内中断的情况下(步骤ST81；是)，处理进入步骤ST90。在写入动作在期间D内未中断的情况下(步骤ST81；否)，处理继续执行写入动作而不使编程动作的上升量从DVPGM1变更。
图12是用来说明第2实施方式的第1例的存储器系统中将中断考虑在内的写入动作的时序图。
在图12(A)的示例中，插入动作在第2次编程循环中的所有验证动作结束后且第3次编程循环中的编程动作开始之前执行。也就是说，在图12(A)的示例中，在期间D外的期间内中断写入动作。在此情况下，第2次编程循环中的验证动作在紧邻的上一编程动作结束后，迅速执行。因此，因第2次编程循环中的编程动作上升的阈值电压下降的现象不会对接在该编程动作之后继续进行的验证动作产生影响。也就是说，第2次编程循环中的验证动作中应通过的存储单元晶体管MT不会发生随着时间的经过被判定为失败的现象。因此，第3次编程循环中的编程动作的编程电压VPGM的上升量不从DVPGM1变更。
另一方面，图12(B)的示例中，在第2次编程循环的验证动作中，在施加验证电压AV的期间与施加验证电压BV的期间之间执行插入动作。也就是说，在图12(B)的示例中，在期间D内中断写入动作。在此情况下，第2次编程循环中的验证动作在紧邻的上一编程动作结束后到插入动作结束为止不会执行。因此，因第2次编程循环中的编程动作上升的阈值电压下降的现象会对接在该编程动作之后继续进行的验证动作产生影响。也就是说，第2次编程循环中的验证动作中应通过的存储单元晶体管MT会发生随着时间的经过被判定为失败的现象。因此，第3次编程循环中的编程动作的编程电压VPGM的上升量从DVPGM1变更为DVPGM2。
通过以如上方式动作，在写入动作伴随着插入动作的产生而中断的情况下，将执行该插入动作的时间点作为条件，能够判定是否应变更编程电压VPGM的上升量。
2.1.2插入动作的期间长度
其次，参照图13所示的流程图，对于作为第2例的将执行插入动作的期间长度作为条件的情况进行说明。在图13的示例中，示出步骤ST81及ST82作为具体表示图10中的步骤ST80的第2例。
步骤ST81与图11中的该步骤同等，因此省略说明。
如步骤ST82所示，定序器170判定期间D(即，从插入动作紧邻的上一编程动作结束到插入动作紧邻的下一编程动作之前所执行的验证动作结束为止的期间)是否因包含插入动作而为阈值Dth以上。具体来说，例如定序器170内的计数器171针对每个编程循环，对从编程动作结束到验证动作结束为止的期间D进行计数。定序器170将计数器171的计数值与指定的阈值Dth进行比较，由此判定期间D的长度是否为阈值Dth以上。阈值Dth例如相当于因编程动作上升的存储单元晶体管MT的阈值电压随着时间的经过下降为止的期间。
在期间D为阈值Dth以上的情况下(步骤ST82；是)，处理进入步骤ST90。在期间D小于阈值Dth的情况下(步骤ST82；否)，处理继续执行写入动作而不使编程动作的上升量从DVPGM1变更。
图14是用来说明第2实施方式的第2例的存储器系统中将中断考虑在内的写入动作的时序图。
在图14(A)的示例中，在第2次编程循环中的验证动作中施加电压AV的期间结束后且施加电压BV的期间开始前，执行1次插入动作。也就是说，在图14(A)的示例中，在期间D内，中断写入动作执行1次插入动作。在此情况下，期间D的长度小于阈值Dth，从而判定因第2次编程循环中的编程动作上升的阈值电压下降的现象不会对接在该编程动作之后继续进行的验证动作(在施加电压BV的期间内也如此)产生影响。也就是说，第2次编程循环中的验证动作中应通过的存储单元晶体管MT不会发生随着时间的经过被判定为失败的现象。因此，第3次编程循环中的编程动作的编程电压VPGM的上升量不从DVPGM1变更。
另一方面，图14(B)的示例中，在第2次编程循环的编程动作结束后到验证动作开始前，执行1次插入动作。进而，在第2次编程循环的验证动作中施加电压AV的期间结束后且施加电压BV的期间开始前，再执行1次插入动作。也就是说，在期间D内执行2次插入动作。在此情况下，期间D的长度成为阈值Dth以上，从而判定因第2次编程循环中的编程动作上升的阈值电压下降的现象会对接在该编程动作之后继续进行的验证动作(特别是施加电压BV的期间中)产生影响。也就是说，第2次编程循环中的验证动作中应通过的存储单元晶体管MT会发生随着时间的经过被判定为失败的现象。因此，第3次编程循环中的编程动作的编程电压VPGM的上升量从DVPGM1变更为DVPGM2。
通过以如上方式动作，将会对验证动作的结果产生影响的期间中所执行的插入动作的长度作为条件，能够判定是否应变更编程电压VPGM的上升量。
此外，在上述示例中，对于通过计数器171的计数值计测期间D的长度的情况进行了叙述，但并不限于此。例如，期间D的长度也可以通过插入动作在期间D内执行的次数来进行计测。在将该情况适用于图14的示例的情况下，阈值Dth变成“2次”。
2.1.3插入动作的种类
其次，参照图15所示的流程图，对作为第3例的将插入动作的种类作为条件的情况进行说明。在图15的示例中，示出步骤ST81及ST83作为具体表示图10中的步骤ST80的第3例。
步骤ST81与图11中的该步骤同等，因此省略说明。
如步骤ST83所示，定序器170判定是否基于从存储器控制器200发送的指令中的指定的指令执行插入动作。在基于指定的指令执行插入动作的情况下(步骤ST83；是)，处理进入步骤ST90。在基于指定的指令以外的指令执行插入动作的情况下(步骤ST83；否)，处理继续执行写入动作而不使编程动作的上升量从DVPGM1变更。
指定的指令例如包括指示执行新的写入动作来作为插入动作的指令、指示执行抹除动作来作为插入动作的指令、及指示执行多个使用读出电压的读出动作来作为插入动作的指令。作为多次使用读出电压的读出动作的示例，例如列举：对存储着2比特数据的存储单元晶体管MT的上位页读出动作、或用来掌握单元组件CU中的阈值电压分布的跟踪动作、基于第1次读出动作的结果决定第2次读出动作中的读出电压的读出动作等。此外，无需将多个使用读出电压的读出动作全部设定为上述指定的指令，可以将与这些读出动作中的任意动作对应的指令设定为指定的指令。
通过以如上方式动作，在执行需要相对较长时间的插入动作，例如假定期间D为阈值Dth以上的情况下，能够将编程电压VPGM的上升量变更为DVPGM2。另外，在执行仅需要相对较短时间的插入动作，例如假定期间D小于阈值Dth的情况下，能够不使编程电压VPGM的上升量从DVPGM1变更。
2.1.4插入动作执行过程中的温度
其次，参照图16所示的流程图，对于作为第4例的将执行插入动作过程中的半导体存储装置100的温度作为条件的情况进行说明。在图16的示例中，示出步骤ST81及ST84作为具体表示图10中的步骤ST80的第4例。
步骤ST81与图11中的该步骤同等，因此省略说明。
如步骤ST84所示，定序器170判定插入动作时半导体存储装置100的温度T是否为阈值Tth以上。具体来说，例如温度传感器180计测执行插入动作过程中的半导体存储装置100的温度T，并将与该温度T对应的温度信息传输到定序器170。定序器170基于该温度信息，判定温度T是否为指定的阈值Tth以上。阈值Tth例如与因编程动作上升的存储单元晶体管MT的阈值电压下降为止的期间显著缩短的温度对应。在判定温度T为阈值Tth以上的情况下(步骤ST84；是)，处理进入步骤ST90。在判定温度T小于阈值Tth的情况下(步骤ST84；否)，处理继续执行写入动作而不使编程动作的上升量从DVPGM1变更。
通过以如上方式动作，能够考虑阈值电压下降的时间依赖温度T的情况。也就是说，在执行插入动作过程中的温度T为容易发生阈值电压下降的阈值Tth以上的情况下，能够将编程电压VPGM的上升量变更为DVPGM2。另外，在执行插入动作过程中在温度T小于不易发生阈值电压下降的阈值Tth的情况下，能够不使编程电压VPGM的上升量从DVPGM1变更。
2.2本实施方式的效果
根据第2实施方式，定序器170基于插入动作是否满足条件，判定是否将编程电压VPGM的上升量从DVPGM1变更为DVPGM2。由此，能够更详细地判定阈值电压下降的影响对重新开始后立刻进行的验证动作产生影响的情况及不产生影响的情况。因此，能够抑制步骤ST90所执行的实例(即，编程电压VPGM的上升量变小的实例)增加。因而，能够抑制因编程动作产生的阈值电压的上升量下降，从而能够缩短编程动作的执行期间tProg。
3.第3实施方式
其次，对第3实施方式进行说明。在第2实施方式中，对于如下情况进行了说明，即，考虑伴随着满足条件的插入动作的写入动作的中断所造成的影响，使重新开始后至少最初的编程动作中的编程电压VPGM以更小的上升量上升，但并不限于此。在第3实施方式中，对于如下情况进行说明，即，考虑伴随着满足条件的插入动作的写入动作的中断所造成的影响，不使重新开始后最初的编程动作中的编程电压VPGM上升。以下，对于与第2实施方式同等的构成及动作省略其说明，主要对于与第2实施方式不同的构成及动作进行说明。
3.1将中断考虑在内的写入动作
图17是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的流程图，与第2实施方式中的图10对应。图17中，执行步骤ST91代替图10中的步骤ST90。
如图17所示，步骤ST10～步骤ST80中的处理与图10中的处理同等，因此省略说明。此外，对于步骤ST80中所判定的适用于插入动作的条件，同样可以适用第2实施方式中所示的各种条件。
在步骤ST91中，定序器170不使写入动作重新开始后最初的编程动作中的编程电压VPGM从写入动作即将中断之前的编程动作中的编程电压VPGM上升。也就是说，定序器170使写入动作重新开始后最初的编程动作中的编程电压VPGM的上升量为0。
此外，定序器170使写入动作重新开始后第2次以后的编程动作中的编程电压VPGM例如在每一编程循环中以上升量DVPGM1逐次上升。
由上，将中断考虑在内的写入动作结束。
图18是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的时序图，与图17对应。在图18中，示出在第2次编程循环的验证动作中途执行满足条件的插入动作的情况。
如图18所示，在写入动作中断前，定序器170设定上升量DVPGM1作为编程电压VPGM的上升量。当写入动作中断并执行满足条件的插入动作时，定序器170不使写入动作重新开始后最初的编程动作中的编程电压VPGM从即将中断之前的编程动作的编程电压VPGM上升。由此，在第3次编程循环中的编程动作中，将与第2次编程循环中的编程动作相同高低的编程电压VPGM施加于选择字线WL。此后，在第4次以后的编程循环中的编程动作中，将从第2次及第3次编程循环中的编程动作以上升量DVPGM1上升的编程电压VPGM施加于选择字线WL。
3.2本实施方式的效果
根据第3实施方式，定序器170基于插入动作是否满足条件，判定是否使重新开始后立刻进行的编程动作的编程电压VPGM上升。定序器170在预想到因写入动作中断导致存储单元晶体管MT的阈值电压下降的情况下，不使重新开始后立刻进行的编程动作的编程电压VPGM上升。由此，在重新开始后立刻进行的最初的编程动作中，能够使存储单元晶体管MT的阈值电压仅上升到与即将中断之前的编程动作相同的程度。也就是说，定序器170能够执行重新开始后立刻进行的最初的编程动作，作为用来使阈值电压恢复到即将中断之前的编程动作执行后的状态的编程动作。因此，通过重新开始后立刻进行的最初的编程动作，能够抑制阈值电压下降的存储单元晶体管MT的阈值电压过度上升。因此，能够抑制写入动作的性能劣化。
另外，在插入动作不满足条件的情况下，定序器170在重新开始后立刻进行的最初的编程动作中，使编程电压VPGM以上升量DVPGM1上升。由此，在预想到插入动作无助于存储单元晶体管MT的阈值电压下降的情况下，能够使存储单元晶体管MT的阈值电压从重新开始后立刻进行的最初的编程动作迅速上升。因此，能够抑制期间tProg的增加。
4.第4实施方式
其次，对第4实施方式进行说明。在第2实施方式及第3实施方式中，对于如下情况进行了说明，即，考虑伴随着满足条件的插入动作的写入动作的中断所造成的影响，使重新开始后至少最初的编程动作中的编程电压VPGM的上升量从DVPGM1变更，但并不限于此。在第4实施方式中，对于如下情况进行说明，即，考虑伴随着满足条件的插入动作的写入动作的中断所造成的影响，使重新开始后最初的验证动作中的验证电压VCGV下降。以下，对于与第2实施方式同等的构成及动作省略其说明，主要对于与第2实施方式不同的构成及动作进行说明。
4.1将中断考虑在内的写入动作
图19是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的流程图，与第2实施方式中的图10对应。在图19中，执行步骤ST92代替图10中的步骤ST90。
如图19所示，步骤ST10～步骤ST80中的处理与图10中的处理同等，因此省略说明。此外，对于步骤ST80中所判定的适用于插入动作的条件，同样可以适用第2实施方式中所示的各种条件。
在步骤ST92中，行解码器120在写入动作重新开始后最初的验证动作中，将低于验证电压VCGV的验证电压VCGVm施加于选择字线WL(VCGVm＜VCGV)。验证电压VCGVm是相对于验证电压AV～CV的各电压设定的。也就是说，验证电压AVm低于验证电压AV。验证电压BVm低于验证电压BV且高于验证电压AV(AV＜BVm＜BV)。验证电压CVm低于验证电压CV且高于验证电压BV(BV＜CVm＜CV)。
此外，行解码器120在写入动作重新开始后第2次以后的验证动作中，对选择字线WL施加验证电压VCGV。
由上，将中断考虑在内的写入动作结束。
图20是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的时序图，与图19对应。图20中，在图中的所有编程循环中，判定被写入“A”状态及“B”状态的存储单元晶体管MT是否通过验证动作。另外，在图20中，示出在第2次编程循环的验证动作中途执行满足条件的插入动作的情况。
如图20所示，在图中的第2次编程循环的验证动作中，在写入动作中断前，对选择字线WL施加电压AV。由此，感测放大器140使用电压AV(VCGV)判定被写入“A”状态的存储单元晶体管MT是否通过验证动作。
另一方面，当写入动作中断并执行满足条件的插入动作时，对选择字线WL施加电压BVm。由此，感测放大器140使用电压BVm(VCGVm)判定被写入“B”状态的存储单元晶体管MT是否通过验证动作。
这样一来，在同一编程循环中的验证动作中途写入动作中断的情况下，当插入动作满足条件时，在重新开始后立刻进行的验证动作中，也对选择字线WL施加验证电压VCGVm。
接着，在重新开始后第2次以后的验证动作中，对选择字线WL施加验证电压VCGV。
4.2本实施方式的效果
根据第4实施方式，定序器170基于插入动作是否满足条件，判定是否使重新开始后立刻进行的验证动作的验证电压从VCGV下降。行解码器120在预想到因写入动作中断导致存储单元晶体管MT的阈值电压下降的情况下，在重新开始后立刻进行的最初的验证动作中，施加低于验证电压VCGV的VCGVm。由此，感测放大器140能够判定阈值电压下降的存储单元晶体管MT也通过验证动作。因此，定序器170能够判定为，无需使在写入动作即将中断前阈值电压上升到通过验证动作的程度且到执行验证电压之前阈值电压下降的存储单元晶体管MT的阈值电压在重新开始后立刻进行的编程动作中进一步上升。因此，能够抑制因重新开始后立刻进行的最初的编程动作，使阈值电压下降的存储单元晶体管MT的阈值电压过度上升。因此，能够抑制写入动作的性能劣化。
另外，在插入动作不满足条件的情况下，定序器170在重新开始后立刻进行的最初的验证动作中，将验证电压VCGV施加于选择字线WL。由此，在预想到插入动作无助于存储单元晶体管MT的阈值电压下降的情况下，通过通常的验证电压VCGV，即可判定存储单元晶体管MT的阈值电压是否达到所需状态。
5.变化例等
此外，上述第1实施方式至第4实施方式可以进行各种变化。
例如，在上述第2实施方式及第3实施方式中，对于如下情况进行了说明，即，基于是否满足1个条件，判定是否将编程电压VPGM的上升量从DVPGM1变更为另一上升量(DVPGM2或0)，但并不限于此。例如，编程电压VPGM的上升量也可以基于多个条件，从DVPGM1变更为多个上升量中的任一个。具体来说，例如定序器170也可以在插入动作满足第1个条件及第2个条件中的任一条件的情况下，判定将编程电压VPGM的上升量从DVPGM1变更为0，在插入动作满足第1个条件且不满足第2个条件的情况下，判定将编程电压VPGM的上升量从DVPGM1变更为DVPGM2，在插入动作既不满足第1个条件又不满足第2个条件的情况下，判定不将编程电压VPGM的上升量从DVPGM1变更。对于第4实施方式中的验证电压VCGV的下降量，也可以适用与上述编程电压VPGM的上升量同等的变化。由此，能够根据存储单元晶体管MT的阈值电压下降的程度，更精密地控制阈值电压分布的形状。
在此情况下，第2个条件也可以是第1个条件所包含的更严格的条件。例如，定序器170也可以适用“期间D为阈值Dth以上”作为第1个条件，适用“期间D为阈值Dth2(＞Dth)以上”作为第2个条件。另外，例如定序器170也可以适用“温度T为阈值Tth以上”作为第1个条件，适用“温度T为阈值Tth2(＞Tth)以上”作为第2个条件。
另外，在上述第2实施方式中，对于预先规定了重新开始后将编程电压VGPM的上升量从DVPGM1变更为DVPGM2的编程动作的次数n的情况进行了说明，但并不限于此。例如，次数n也可以根据多个条件阶段性地决定。
例如，定序器170也可以在满足“期间D为阈值Dth以上且小于阈值Dth2(＞Dth)”的情况下，适用次数n1，在满足“期间D为阈值Dth2以上”的情况下，适用次数n2(＞n1)。另外，例如定序器170也可以在满足“温度T为阈值Tth以上且小于阈值Tth2(＞Tth)”的情况下，适用次数n1，在满足“温度T为阈值Tth2以上”的情况下，适用次数n2。
此外，所述实施方式的一部分例如可以如以下附记那样记载，但并不限于以下。
[附记1]
一种半导体存储装置，其具备：
存储单元，连接于字线；以及
控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括编程动作、及接在所述编程动作之后继续进行的验证动作；且
所述控制电路构成为，在所述写入动作中，
在使所述写入动作中断时执行第1动作且所述第1动作不满足条件的情况下，在使所述写入动作重新开始后立刻进行的验证动作中，对所述字线施加第1电压，
在所述第1动作满足所述条件的情况下，在使所述写入动作重新开始后立刻进行的验证动作中，对所述字线施加低于所述第1电压的第2电压。
[附记2]
根据附记1所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内执行所述第1动作。
[附记3]
根据附记2所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括所述第1期间的长度超过第1阈值。
[附记4]
根据附记1所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括执行所述第1动作的第2期间的长度超过第2阈值。
[附记5]
根据附记1所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内执行的所述第1动作的次数超过第3阈值。
[附记6]
根据附记1所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括基于来自存储器控制器的指定的指令执行所述第1动作。
[附记7]
根据附记1所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括执行所述第1动作期间的温度超过第4阈值。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明范围。这些实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
100 NAND闪速存储器
110 存储单元阵列
120 行解码器
130 驱动器
140 感测放大器
150 地址寄存器
160 指令寄存器
170 定序器
171 计数器
180 温度传感器
200 存储器控制器
210 主机接口电路
220 RAM
230 CPU
240 缓冲存储器
250 NAND接口电路
260 ECC电路
300 主机装置。

Claims (13)

1.一种半导体存储装置，具备：
存储单元，连接于字线；以及
控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作；且
所述控制电路构成为，在所述写入动作中，
每反复进行一次所述编程循环，便使所述编程电压上升第1量，
在使所述写入动作中断的情况下，在重新开始所述写入动作后第n次(n为1以上的整数)为止的编程动作中，将所述第1量变更为第2量，所述第2量是小于所述第1量的正数。
2.根据权利要求1所述的半导体存储装置，其中
所述控制电路构成为，
使所述写入动作在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内中断的情况下，在使所述写入动作的中断重新开始后第n次为止的编程动作中，将所述第1量变更为所述第2量。
3.根据权利要求1所述的半导体存储装置，其中
所述控制电路构成为，
在使所述写入动作中断的情况下，在使所述写入动作的中断重新开始以后的所有编程动作中，均将所述第1量变更为所述第2量。
4.一种半导体存储装置，具备：
存储单元，连接于字线；以及
控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作；且
所述控制电路构成为，在所述写入动作中，
每进行一次所述编程循环，便使所述编程电压上升第1量，
在使所述写入动作中断时执行第1动作且所述第1动作满足条件的情况下，在使所述写入动作重新开始后第n次(n为1以上的整数)为止的编程动作中，将所述第1量变更为小于所述第1量的第2量。
5.根据权利要求4所述的半导体存储装置，其中所述第2量为正数。
6.根据权利要求4所述的半导体存储装置，其中所述第2量为0。
7.根据权利要求5所述的半导体存储装置，其中
所述控制电路构成为，
在使所述写入动作中断的情况下，在使所述写入动作的中断重新开始以后的所有编程动作中，均将所述第1量变更为所述第2量。
8.根据权利要求4所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内执行所述第1动作。
9.根据权利要求8所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括所述第1期间的长度超过第1阈值。
10.根据权利要求4所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括执行所述第1动作的第2期间的长度超过第2阈值。
11.根据权利要求4所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内执行的所述第1动作的次数超过第3阈值。
12.根据权利要求4所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括将所述第1动作与来自存储器控制器的指定的指令建立关联。
13.根据权利要求4所述的半导体存储装置，其中所谓所述第1动作满足所述条件，包括执行所述第1动作期间的温度超过第4阈值。
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