JP2019057342A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 信頼性を向上させることが可能な半導体記憶装置を提供する。【解決手段】 実施形態の半導体記憶装置は、直列接続された複数のメモリセルをそれぞれが含む複数のメモリストリングを含むメモリセルアレイ２０と、複数のメモリストリングに共通接続され、複数のメモリセルにそれぞれ接続された複数のワード線と、プログラム動作とベリファイ動作とからなる複数のプログラムループを含む書き込み動作を実行する制御回路２４とを含む。制御回路２４は、プログラム動作中に、サスペンドコマンドを外部から受信した場合、プログラム動作の後に、複数のワード線に電圧を印加する動作を含むダミー読み出し動作を実行し、ダミー読み出し動作の後に、サスペンドモードに入る。【選択図】 図１１

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
特表２００９−５３６４２４号公報 特開２００８−３４０４５号公報 特開２０１２−４３４９６号公報
実施形態は、信頼性を向上させることが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルを含む、メモリセルアレイと、前記複数のメモリストリングに共通接続され、前記複数のメモリセルにそれぞれ接続された複数のワード線と、複数のプログラムループを含む書き込み動作を実行し、前記複数のプログラムループの各々は、選択ワード線にプログラム電圧を印加するプログラム動作と、メモリセルの閾値電圧を確認するベリファイ動作とからなる、制御回路とを具備する。前記制御回路は、プログラム動作中に、動作を一時停止することを指示するサスペンドコマンドを外部から受信した場合、前記プログラム動作の後に、前記複数のワード線に電圧を印加する動作を含むダミー読み出し動作を実行する。前記制御回路は、前記ダミー読み出し動作の後に、サスペンドモードに入る。
第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 メモリセルアレイに含まれる１つのブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 図２に示したセンスアンプユニット及びデータレジスタのブロック図。 ＷＬクリープアップの様子を説明する図。 プログラム動作及び読み出し動作後におけるブロックＢＬＫのクリープアップ状態を説明する図。 フェイルビット数と待機時間との関係を説明するグラフ。 第１実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 第１実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。 第２実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。 第３実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。 第４実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するタイミング図。 第５実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 第５実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の一例を説明するタイミング図。 第６実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 第６実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 第６実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の一例を説明するタイミング図。 第７実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の一例を説明するタイミング図。 第８実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の一例を説明するタイミング図。 第９実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 第１０実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を説明するフローチャート。 弱消去動作を説明するタイミング図。 弱消去動作後のプログラム動作を説明する模式図。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
［１−１］ メモリシステムの構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。
メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。
ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、それに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。
ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。
［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ）を受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する。信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
レジスタ２３は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。
制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。
ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２６は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。
センスアンプユニット２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、データの書き込み時には、書き込みデータをビット線に転送する。
データレジスタ２９は、データの読み出し時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
［１−１−２］ ブロックＢＬＫの構成
図３は、メモリセルアレイ２０に含まれる１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図３には、４つのストリングユニットＳＵ０〜ＳＵ３を例示している。１つのブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタをメモリセル又はセルと呼ぶ場合もある。図３は、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。各ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通接続する。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリングＮＳを共通接続する。
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタＤＴ０、ＤＴ１が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタＤＴ２、ＤＴ３が直列接続される。ダミーセルトランジスタＤＴ０〜ＤＴ３のゲートにはそれぞれ、ダミーワード線ＤＷＬ０〜ＤＷＬ３が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
［１−１−３］ ブロックＢＬＫの積層構造
図４は、ブロックＢＬＫの一部領域の断面図である。Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で交差するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。積層された配線層間には、図示せぬ絶縁層が設けられる。
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体層３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体層３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。
ウェル領域３０の表面領域内には、高濃度のｎ型不純物が導入されたｎ＋型拡散層４１が設けられる。拡散層４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域内には、高濃度のｐ型不純物が導入されたｐ＋型拡散層４４が設けられる。拡散層４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体層３５に電圧を印加するための配線である。
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
［１−１−４］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧の分布について説明する。図５は、メモリセルトランジスタＭＴの閾値電圧の分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（Triple Level Cell）方式を例に説明する。
３ビットのデータは、上位（Upper）ビット、中位（Middle）ビット、及び下位（Lower）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルと呼ぶ。“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの閾値分布にはそれぞれ、例えば、“１１１”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“１０１”データが割り当てられる。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータの判別のために、当該メモリセルトランジスタＭＴの閾値電圧が属するレベルが判定される。レベルの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
“Ｅｒ”レベルは、例えば、データの消去状態に相当する。そして、“Ｅｒ”レベルに含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより小さく、例えば負の値を有する。
“Ａ”レベル〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、各分布に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、読み出し電圧ＶＡより大きく、かつ読み出し電圧ＶＢ以下である。“Ｂ”レベルに含まれる閾値電圧は、読み出し電圧ＶＢより大きく、かつ読み出し電圧ＶＣ以下である。“Ｃ”レベルに含まれる閾値電圧は、読み出し電圧ＶＣより大きく、かつ読み出し電圧ＶＤ以下である。“Ｄ”レベルに含まれる閾値電圧は、読み出し電圧ＶＤより大きく、かつ読み出し電圧ＶＥ以下である。“Ｅ”レベルに含まれる閾値電圧は、読み出し電圧ＶＥより大きく、かつ読み出し電圧ＶＦ以下である。“Ｆ”レベルに含まれる閾値電圧は、読み出し電圧ＶＦより大きく、かつ読み出し電圧ＶＧ以下である。“Ｇ”レベルに含まれる閾値電圧は、読み出し電圧ＶＧより大きく、電圧ＶＲＥＡＤ以下である。電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのレベルにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個の閾値電圧の分布のいずれかを有することで、８種類の状態を取ることができる。また、データの書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３つのページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。以下の説明では、下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（Lower）ページ、中位（Middle）ページ、及び上位（Upper）ページと呼ばれる。
［１−１−５］ センスアンプユニット２８及びデータレジスタ２９の構成
図６は、図２に示したセンスアンプユニット２８及びデータレジスタ２９のブロック図である。
センスアンプユニット２８は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが“０”データであるか“１”データであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
［１−２］ 動作
次に、上記のように構成されたメモリシステム１の動作について説明する。
ＮＡＮＤ型フラッシュメモリ２は、書き込み動作の途中で、メモリコントローラ３から例えば読み出し命令が発行されると、書き込み動作を一時中断（サスペンド）し、読み出し命令に関する読み出し動作を実行した後に、書き込み動作を再開（レジューム）する機能を有する。
書き込み動作には、プログラム動作と、ベリファイ動作とが含まれる。また、書き込み動作では、プログラム動作とベリファイ動作とからなるプログラムループが複数回繰り返される。
プログラム動作は、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる動作である。閾値電圧を上昇させる動作を「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬに印加される電圧が異なる。例えば、“０”書き込みに対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。“１”書き込みに対応するビット線ＢＬには、例えば電源電圧ＶＤＤ（＞ＶＳＳ）が印加される。
ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。
［１−２−１］ ＷＬ（ワード線）クリープアップに関して
三次元構造のメモリセルアレイ２０では、メモリセルトランジスタＭＴのチャネル領域は、基板（又はウェル領域）に直接接続されておらず、選択トランジスタＳＴ１、ＳＴ２を介してそれぞれビット線ＢＬ及び基板に接続される。このため、選択トランジスタＳＴ１、ＳＴ２がカットオフしていると、チャネル領域の電荷は、ビット線ＢＬ及び基板に簡単に移動できず、選択トランジスタＳＴ１、ＳＴ２のリーク電流としてゆっくり抜けていく。
本実施形態では、メモリセルトランジスタＭＴのチャネル領域（又はＮＡＮＤストリングＮＳのチャネル領域）とワード線ＷＬとの容量結合により、ワード線ＷＬの電圧が上昇する現象をＷＬクリープアップと呼ぶ。図７は、ＷＬクリープアップの様子を説明する図である。
ある時刻において、例えばチャネル領域が接地電圧ＶＳＳ（０Ｖ）、ワード線ＷＬが電圧ＶＲＥＡＤ、選択ゲート線ＳＧＤ、ＳＧＳが電圧ＶＳＧであるものとする。例示した電圧の詳細については後述する。その後、時刻ｔ０において、ある動作が終了し、ワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳが接地電圧ＶＳＳに低下する。この場合、ワード線ＷＬとチャネル領域との容量結合により、チャネル領域の電位は負に低下する（時刻ｔ１）。その後、チャネル領域の電荷がリーク電流により基板及び／又はビット線ＢＬへと徐々に抜けていき、チャネル領域の電位が接地電圧ＶＳＳへと戻る。すると、チャネル領域と容量結合しているワード線ＷＬがクリープアップ電圧ＶＣＲＥＥＰＵＰ（例えば４Ｖ）まで上昇する。クリープアップしたワード線ＷＬの電圧は、ワード線ＷＬを駆動するトランジスタのリーク電流によって徐々に低下する。
ワード線ＷＬがクリープアップしていない状態を１ｓｔリード状態（又は１ｓｔアクセス状態）、ワード線ＷＬがクリープアップしている状態を２ｎｄリード状態（２ｎｄアクセス状態）と呼ぶ。図８は、プログラム動作及び読み出し動作後におけるブロックＢＬＫのクリープアップ状態を説明する図である。プログラム動作と読み出し動作とでは、クリープアップ状態の遷移が異なる。
プログラム動作が行われたブロックＢＬＫは、プログラム動作の直後（プログラム終了から例えば１００μｓ〜１０ｍｓ未満）では、２ｎｄリード状態であり、例えば１００μｓ〜１０ｍｓ後に、１ｓｔリード状態になり、例えば数分〜数１０分後も、１ｓｔリード状態である。チャネルがブースト状態のメモリセルトランジスタＭＴが多いと、ワード線ＷＬがクリープアップしにくい。すなわち、プログラム動作では、チャネルブーストされているため、プログラム動作後は、クリープアップしにくい。
読み出し動作が行われたブロックＢＬＫは、読み出し動作の直後（読み出し動作から例えば１００μｓ〜１０ｍｓ未満）では、２ｎｄリード状態であり、例えば１００μｓ〜１０ｍｓ未満でも、２ｎｄリード状態であり、例えば数分〜数１０分後に、１ｓｔリード状態になる。すなわち、ブロックＢＬＫに対して読み出し動作を実行すると、２ｎｄリード状態を長く保てることが分かる。
１ｓｔリード状態のブロックＢＬＫと、２ｎｄリード状態のブロックＢＬＫとでは、メモリセルトランジスタＭＴの閾値分布がシフトする。すなわち、１ｓｔリード状態のブロックＢＬＫに対して読み出しを行った場合と、２ｎｄリード状態のブロックＢＬＫに対して読み出しを行った場合とでは、読み出し結果が異なる場合がある。実験的に、１ｓｔリード状態から２ｎｄリード状態に遷移すると、メモリセルトランジスタＭＴの閾値分布の下位のステートは、アップシフトし、メモリセルトランジスタＭＴの閾値分布の上位のステートは、ダウンシフトする。
このような現象は、サスペンドが実行された場合に発生する。よって、メモリセルトランジスタＭＴの閾値分布がシフトするのを抑制するためには、サスペンド中にブロックＢＬＫを２ｎｄリード状態に保つことが好ましい。図８から、ブロックＢＬＫに対して数分毎に１回の読み出し動作を行うことで、ブロックＢＬＫを２ｎｄリード状態に保てることが理解できる。なお、読み出し動作は、基本的には、ベリファイ動作と同じである。
図９は、フェイルビット数と待機時間との関係を説明するグラフである。図９の縦軸がフェイルビット数（任意単位：ａ．ｕ．）、図９の横軸が待機時間（ｍｉｎ．）である。待機時間は、１回読み出してから次に読み出しを行う場合の期間である。
図９には、１ｓｔリード状態及び２ｎｄリード状態におけるグラフを載せている。また、２ｎｄリード状態のブロックＢＬＫに対して、アクセスありとアクセスなしとのグラフを載せている。アクセスとは、対象ブロックＢＬＫのデータを読み出すなどして、対象ブロックＢＬＫにアクセスすることを意味する。アクセスありは、例えば１０分ごとに１回のアクセスを行うものとする。
アクセスなしの場合、待機時間が長くなるほど、フェイルビット数が増える。一方、例えば１０分ごとに１回のアクセス（読み出し）を行うことで、フェイルビット数が増えるのを抑制できる。すなわち、所定時間ごとに対象ブロックＢＬＫに対して読み出し動作を行うことで、ブロックＢＬＫを２ｎｄリード状態に保てることが理解できる。
本実施形態では、プログラム動作後にサスペンドモードに入る場合、サスペンドモード中において選択ブロックＢＬＫを２ｎｄリード状態に保つようにする。これにより、ＮＡＮＤ型フラッシュメモリ２の信頼性を向上させるようにしている。
［１−２−２］ 書き込み動作
図１０は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するフローチャートである。
ＮＡＮＤ型フラッシュメモリ２は、メモリコントローラ３から書き込み命令を受信する（ステップＳ１００）。書き込み命令には、書き込みコマンド、アドレス、及びデータが含まれる。
続いて、制御回路２４は、プログラム動作を実行する（ステップＳ１０１）。続いて、制御回路２４は、メモリコントローラ３からサスペンドコマンドを受信したか否かを監視している（ステップＳ１０２）。プログラム動作中にサスペンドコマンドを受信していない場合（ステップＳ１０２＝Ｎｏ）、制御回路２４は、通常通り、ベリファイ動作を実行する（ステップＳ１０１）。
選択ワード線に接続されたセルユニットＣＵのベリファイがパスした場合（ステップＳ１０４＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。セルユニットＣＵのベリファイがパスする条件としては、セルユニットＣＵに含まれる全てのメモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達した場合でもよいし、セルユニットＣＵに含まれる全てのメモリセルトランジスタＭＴのうちベリファイがパスしていないセルが規定値未満になった場合でもよい。すなわち、制御回路２４は、ベリファイをフェイルしたビット数（メモリセルトランジスタ数）をカウントし、フェイルビット数が規定値未満の場合に、セルユニットＣＵのベリファイがパスしたと判定してもよい。
一方、ベリファイがフェイルした場合（ステップＳ１０４＝Ｎｏ）、制御回路２４は、プログラムループ数が規定回数に達したか否かを判定する（ステップＳ１０５）。プログラムループ数が規定回数に達していない場合（ステップＳ１０５＝Ｎｏ）、制御回路２４は、プログラム電圧を所定のステップアップ電圧だけステップアップする（ステップＳ１０６）。そして、制御回路２４は、ステップＳ１０１以降の動作を繰り返す。
一方、プログラムループ数が規定回数に達している場合（ステップＳ１０５＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。そして、制御回路２４は、例えば、書き込み動作が正常に終了しなかった旨をメモリコントローラ３に通知する。
ステップＳ１０２に戻り、プログラム動作中にサスペンドコマンドを受信した場合（ステップＳ１０２＝Ｙｅｓ）、制御回路２４は、ダミー読み出し動作を実行する（ステップＳ１０７）。ダミー読み出し動作は、データを読み出すための動作ではなく、選択ブロックＢＬＫを２ｎｄリード状態に保つための動作である。本実施形態では、ダミー読み出し動作として、例えばＳＬＣ（single level cell）読み出し動作を用いる。ＳＬＣ読み出し動作は、任意のワード線ＷＬにＳＬＣ用の読み出し電圧を印加し、メモリセルトランジスタＭＴが記憶する１ビットのデータを読み出す動作である。また、ダミー読み出し動作で読み出されるデータは、特に使用されないので、正確な読み出し動作は不要である。ダミー読み出し動作としてＳＬＣ読み出し動作を用いることで、選択ブロックＢＬＫを２ｎｄリード状態に保ちつつ、ダミー読み出し動作を高速に行うことが可能である。
続いて、制御回路２４は、サスペンドコマンドの対象となる他の動作（現在の書き込み動作以外の動作）を実行する（ステップＳ１０８）。他の動作には、他のブロックＢＬＫの読み出し動作などが含まれる。
続いて、制御回路２４は、レジュームコマンドを受信したか否かを監視している（ステップＳ１０９）。レジュームコマンドを受信した場合、制御回路２４は、ステップＳ１０８の動作を終了する。続いて、制御回路２４は、ステップＳ１０３に戻り、ベリファイ動作を実行する。
［１−２−３］ 書き込み動作の詳細
次に、書き込み動作の詳細について説明する。図１１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するタイミング図である。なお、図１１は、大まかな電圧波形を示しており、プログラム電圧を印加する前にチャネルをプリチャージする動作などのより詳細な動作は省略している。
まず、制御回路２４は、プログラム動作を実行する。すなわち、時刻ｔ０において、ロウデコーダ２６は、対象ブロックＢＬＫ内の全ワード線ＷＬに、電圧ＶＰＡＳＳを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＤＧに、電圧ＶＳＧＤを印加し、選択ゲート線ＳＧＳに、電圧ＶＳＳを印加する。センスアンプユニット２８は、選択ビット線ＢＬに、電圧ＶＳＳを印加し、非選択ビット線ＢＬに、電圧ＶＳＳより高い電圧、例えば電源電圧ＶＤＤ（例えば３Ｖ）を印加する。ソース線ＳＬには、例えば電源電圧ＶＤＤが印加される。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオン状態にしつつ、非選択メモリセルトランジスタＭＴへの誤書き込みを防止するための電圧である。電圧ＶＳＧＤは、選択ビット線ＢＬに接続された選択トランジスタＳＴ１をオン状態とし、非選択ビット線ＢＬに接続された選択トランジスタＳＴ１をカットオフ状態とする電圧である。
時刻ｔ１において、ロウデコーダ２６は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭ（＞ＶＰＡＳＳ）を印加する。これにより、書き込み対象のメモリセルトランジスタＭＴでは、ワード線ＷＬとチャネルとの間の電圧差が大きくなり、メモリセルトランジスタＭＴの閾値電圧が上昇する。一方、書き込み禁止のメモリセルトランジスタＭＴでは、セルフブーストにより、ワード線ＷＬとチャネルとの間の電圧差が大きくならず、メモリセルトランジスタＭＴの閾値電圧の変動が抑制される。その後、時刻ｔ２、ｔ３を経て、前述した各配線に、電圧ＶＳＳが印加される。
ここで、制御回路２４は、プログラム動作中に、メモリコントローラ３からサスペンドコマンドを受信したものとする。すると、制御回路２４は、ダミー読み出し動作を実行する。すなわち、時刻ｔ４において、ロウデコーダ２６は、非選択ワード線ＷＬに、電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＤＧ、ＳＧＳに、電圧ＶＳＧを印加する。センスアンプユニット２８は、選択ビット線ＢＬに、電圧ＶＢＬを印加し、非選択ビット線ＢＬに、電圧ＶＳＳを印加する。ソース線ＳＬには、電圧ＶＳＳが印加される。電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態にする電圧である。電圧ＶＢＬは、電圧ＶＳＳより高い電圧である。
時刻ｔ５において、ロウデコーダ２６は、選択ワード線ＷＬに、電圧ＶＣＧ_ＳＬＣを印加する。電圧ＶＣＧ_ＳＬＣは、ＳＬＣ用の読み出し電圧である。ダミー読み出し動作で読み出されるデータは使用されないので、電圧ＶＣＧ_ＳＬＣは、電圧ＶＲＥＡＤより低い電圧である限り、任意に設定可能である。また、電圧ＶＣＧ_ＳＬＣが印加される選択ワード線についても、任意に選択可能である。その後、時刻ｔ６において、前述した各配線に、電圧ＶＳＳが印加される。
なお、ダミー読み出し動作では、選択ブロックＢＬＫ内の全ワード線ＷＬに、電圧ＶＲＥＡＤを印加するようにしてもよい。また、ダミー読み出し動作では、選択ビット線ＢＬに電圧ＶＢＬを印加しているが、これに限定されず、選択ビット線ＢＬに電圧ＶＢＬより低い電圧を印加してもよい。また、選択ビット線ＢＬに電圧ＶＳＳを印加してもよい。選択ビット線ＢＬの電圧を下げることで、ダミー読み出し動作を高速化できるとともに、ダミー読み出し動作における消費電力を低減できる。
時刻ｔ７において、制御回路２４は、サスペンドモード（サスペンド期間）に入り、サスペンドの根拠となる他の動作を実行する。本実施形態では、サスペンドモードに入る前に、ダミー読み出し動作を実行している。よって、サスペンド期間中は、選択ブロックＢＬＫ内の全ワード線ＷＬは、概略クリープアップ電圧ＶＣＲＥＥＰＵＰになっている。
制御回路２４は、サスペンドモード中にメモリコントローラ３からレジュームコマンドを受信すると、サスペンドモードを終了する（時刻ｔ８）。
続いて、サスペンドモードが終了すると、制御回路２４は、サスペンドモード前のプログラム動作に対応するベリファイ動作を実行する。すなわち、時刻ｔ９において、ロウデコーダ２６は、非選択ワード線ＷＬに、電圧ＶＲＥＡＤを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＤＧ、ＳＧＳに、電圧ＶＳＧを印加する。センスアンプユニット２８は、選択ビット線ＢＬに、電圧ＶＢＬを印加し、非選択ビット線ＢＬに、電圧ＶＳＳを印加する。ソース線ＳＬには、電圧ＶＳＳが印加される。
時刻ｔ１０において、ロウデコーダ２６は、選択ワード線ＷＬに、複数レベルの電圧ＶＣＧを順に印加する。なお、図１１には、３つのベリファイ電圧を例示しているが、実際には、ベリファイが行われるレベル数分の複数のベリファイ電圧が連続して印加される。その後、時刻ｔ１１において、前述した各配線に、電圧ＶＳＳが印加される。
以後、プログラム動作とベリファイ動作とからなるプログラムループが繰り返される。
なお、図１０及び図１１のシーケンスは、ＮＡＮＤ型フラッシュメモリ２が自動的に実行してもよいし、メモリコントローラ３がＮＡＮＤ型フラッシュメモリ２の動作を制御するように実行してもよい。他の実施形態についても同様である。
［１−３］ 第１実施形態の効果
以上詳述したように第１実施形態では、制御回路２４は、プログラム動作中に、動作を一時停止することを指示するサスペンドコマンドを外部（メモリコントローラ３）から受信した場合、プログラム動作の後に、対象ブロックＢＬＫ内の複数のワード線ＷＬに電圧を印加する動作を含むダミー読み出し動作を実行する。制御回路２４は、ダミー読み出し動作の後に、サスペンドモードに入る。そして、制御回路２４は、サスペンドモードが終了した直後に、ベリファイ動作を実行するようにしている。
従って第１実施形態によれば、サスペンド期間中、２ｎｄリード状態（２ｎｄアクセス状態）を維持できる。すなわち、ベリファイ動作後にサスペンドモードを実行したような状態を擬似的に作り出すことが可能となる。これにより、サスペンドモードから復帰した場合に、メモリセルトランジスタＭＴの閾値電圧が変動するのを抑制することができる。結果として、ＮＡＮＤ型フラッシュメモリ２の信頼性を向上させることができる。
また、ダミー読み出し動作を、メモリセルトランジスタＭＴから１ビットのデータを読み出すＳＬＣ読み出し動作と同じ動作にしている。これにより、ダミー読み出し動作にかかる時間を短くできるため、書き込み動作が長くなるのを抑制できる。
また、ダミー読み出し動作において、選択ビット線ＢＬに、通常の読み出し動作で用いられる電圧ＶＢＬより低い電圧を印加するようにしている。これにより、ダミー読み出し動作における消費電力を低減できる。
［２］ 第２実施形態
第２実施形態は、サスペンド期間中、選択ブロックＢＬＫ内の全ワード線に、直接、クリープアップ電圧ＶＣＲＥＥＰＵＰを印加するようにしている。
図１２は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するタイミング図である。図１１と同様に、制御回路２４は、プログラム動作中に、サスペンドコマンドを受信したものとする。
続いて、時刻ｔ４において、ロウデコーダ２６は、選択ブロックＢＬＫ内の全ワード線ＷＬに、クリープアップ電圧ＶＣＲＥＥＰＵＰ（例えば４Ｖ）を印加する。クリープアップ電圧ＶＣＲＥＥＰＵＰは、メモリセルアレイ２０の構造及び特性に応じて変化するため、予め測定された値が用いられる。クリープアップ電圧ＶＣＲＥＥＰＵＰは、接地電圧ＶＳＳより高く、電圧ＶＲＥＡＤより低い。電圧生成回路２５及びロウデコーダ２６は、クリープアップ電圧ＶＣＲＥＥＰＵＰを供給可能なように構成される。
時刻ｔ５において、制御回路２４は、サスペンドモードに入り、サスペンドの根拠となる他の動作を実行する。その後の動作は、図１１と同じである。
第２実施形態においても、サスペンド期間中、選択ブロックＢＬＫ内の全ワード線ＷＬを、クリープアップ電圧ＶＣＲＥＥＰＵＰにすることができる。これにより、サスペンドモードから復帰した場合に、メモリセルトランジスタＭＴの閾値電圧が変動するのを抑制することができる。また、第２実施形態では、第１実施形態に比べて、サスペンドを含む書き込み動作にかかる時間を短くすることができる。
［３］ 第３実施形態
第３実施形態は、プログラム動作からサスペンドモードに切り替わる際に、選択ブロックＢＬＫ内の全ワード線の電圧を接地電圧ＶＳＳまで一旦低下させず、全ワード線ＷＬの電圧をクリープアップ電圧ＶＣＲＥＥＰＵＰまで連続的に低下させるようにしている。
図１３は、第３実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するタイミング図である。図１１と同様に、制御回路２４は、プログラム動作中に、サスペンドコマンドを受信したものとする。
続いて、時刻ｔ３において、ロウデコーダ２６は、選択ブロックＢＬＫ内の全ワード線ＷＬを、電圧ＶＲＥＡＤからクリープアップ電圧ＶＣＲＥＥＰＵＰまで連続的に低下させる。
時刻ｔ４において、制御回路２４は、サスペンドモードに入り、サスペンドの根拠となる他の動作を実行する。その後の動作は、図１１と同じである。
第３実施形態においても、サスペンド期間中、選択ブロックＢＬＫ内の全ワード線ＷＬを、クリープアップ電圧ＶＣＲＥＥＰＵＰにすることができる。また、第３実施形態は、第２実施形態に比べて、書き込み動作からサスペンドモードに入るまでの時間を短くすることができる。結果として、サスペンドを含む書き込み動作にかかる時間を短くすることができる。
［４］ 第４実施形態
第４実施形態は、サスペンドモードの後に、ダミー読み出し動作を実行する。そして、選択ブロックＢＬＫ内の全ワード線の電圧をクリープアップ電圧ＶＣＲＥＥＰＵＰにした後、ベリファイ動作を実行するようにしている。
図１４は、第４実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するタイミング図である。図１１と同様に、制御回路２４は、プログラム動作中に、サスペンドコマンドを受信したものとする。続いて、期間ｔ４〜ｔ５において、制御回路２４は、サスペンドモードに入る。
サスペンドモードから復帰した後、時刻ｔ６において、制御回路２４は、ダミー読み出し動作（時刻ｔ６〜ｔ８）を実行する。ダミー読み出し動作の詳細は、第１実施形態と同じである。
ダミー読み出し動作の後、制御回路２４は、サスペンドモード前のプログラム動作に対応するベリファイ動作（時刻ｔ９〜ｔ１１）を実行する。ベリファイ動作の詳細は、第１実施形態と同じである。
第４実施形態では、サスペンド期間中は、選択ブロックＢＬＫ内の全ワード線ＷＬはクリープアップ電圧ＶＣＲＥＥＰＵＰではなく、すなわち、選択ブロックＢＬＫは、１ｓｔリード状態である。しかし、ベリファイ動作の前に、ダミー読み出し動作を実行することで、ベリファイ動作時に、選択ブロックＢＬＫを２ｎｄリード状態にすることができる。これにより、ベリファイ動作前に、メモリセルトランジスタＭＴの閾値電圧が変動するのを抑制することができる。
［５］ 第５実施形態
書き込み動作中に読み出し命令などの割り込み処理が入った場合、書き込み動作をサスペンドし、割り込み処理が終了した後に、書き込み動作を再開する。このように、書き込み動作中にサスペンドモードが入ると、メモリセルトランジスタＭＴの閾値分布が広がる可能性がある。例えば、ベリファイレベル近傍で、かつ書き込みが完了していないメモリセルトランジスタＭＴに対してプログラムを行った場合、当該メモリセルトランジスタＭＴが閾値分布の上裾にプログラムされることが、閾値分布が広がる要因の１つである。そこで、第５実施形態では、サスペンドモード直後のプログラム電圧をサスペンドモード直前のプログラム電圧より低くすることで、サスペンドモード後のプログラム動作において、閾値電圧の変動量を小さくするようにしている。
［５−１］ 書き込み動作
図１５は、第５実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するフローチャートである。図１６は、第５実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作の一例を説明するタイミング図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリコントローラ３から書き込み命令を受信する（ステップＳ２００）。書き込み命令には、書き込みコマンド、アドレス、及びデータが含まれる。
続いて、制御回路２４は、プログラム動作を実行する（ステップＳ２０１）。プログラム動作では、ロウデコーダ２６は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。プログラム動作の具体的な動作は、第１実施形態と同じである。
続いて、制御回路２４は、ベリファイ動作を実行する（ステップＳ２０２）。ベリファイ動作では、ロウデコーダ２６は、選択ワード線ＷＬに、読み出し電圧（ベリファイ電圧）ＶＣＧを印加する。ベリファイ動作の具体的な動作は、第１実施形態と同じである。なお、図１６では、簡略化のために、１種類のレベルの電圧ＶＣＧを示しているが、実際には、ベリファイが行われるレベル数分の複数のベリファイ電圧が連続して印加される。
選択ワード線ＷＬに接続されたセルユニットＣＵのベリファイがパスした場合（ステップＳ２０３＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。一方、ベリファイがフェイルした場合（ステップＳ２０３＝Ｎｏ）、制御回路２４は、プログラムループ数が規定回数に達したか否かを判定する（ステップＳ２０４）。プログラムループ数が規定回数に達している場合（ステップＳ２０４＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。そして、制御回路２４は、例えば、書き込み動作が正常に終了しなかった旨をメモリコントローラ３に通知する。
プログラムループ数が規定回数に達していない場合（ステップＳ２０４＝Ｎｏ）、制御回路２４は、メモリコントローラ３からサスペンドコマンドを受信したか否かを監視している（ステップＳ２０５）。プログラムループ中にサスペンドコマンドを受信していない場合（ステップＳ２０５＝Ｎｏ）、制御回路２４は、プログラム電圧ＶＰＧＭを所定のステップアップ電圧ΔＶＰＧＭだけステップアップする（ステップＳ２０６）。そして、制御回路２４は、ステップＳ２０１以降の動作、すなわちプログラムループを繰り返す。
一方、プログラムループ中にサスペンドコマンドを受信した場合（ステップＳ２０５＝Ｙｅｓ）、制御回路２４は、サスペンドコマンドの対象となる他の動作（現在の書き込み動作以外の動作）を実行する（ステップＳ２０７）。他の動作には、他のブロックＢＬＫの読み出し動作などが含まれる。
続いて、制御回路２４は、レジュームコマンドを受信したか否かを監視している（ステップＳ２０８）。レジュームコマンドを受信した場合、制御回路２４は、ステップＳ２０７の動作を終了する。続いて、制御回路２４は、プログラム電圧ＶＰＧＭを下げる（ステップＳ２０９）。具体的には、制御回路２４は、サスペンドモード直前のプログラム動作で用いたプログラム電圧より低くなるように、サスペンドモード直後のプログラム動作で用いるプログラム電圧を設定する。例えば、サスペンドモード直後のプログラム電圧は、サスペンドモード直前のプログラム電圧より、ステップアップ電圧ΔＶＰＧＭの任意の整数倍（例えば１倍、又は２倍）だけ低く設定される。
続いて、制御回路２４は、ステップＳ２０１に戻り、ステップＳ２０９で設定されたプログラム電圧ＶＰＧＭを用いて、プログラム動作を実行する。図１６に示すように、サスペンドモード直後のプログラム電圧は、サスペンドモード直前のプログラム電圧より低くなっている。その後、ステップアップ電圧ΔＶＰＧＭだけプログラム電圧をステップアップしながら、プログラムループが繰り返される。
［５−２］ 第５実施形態の効果
第５実施形態によれば、サスペンドモードから復帰した後、ベリファイレベル近傍の閾値電圧を有し、かつ書き込みが完了してないメモリセルトランジスタＭＴに対してプログラム動作を行う場合、閾値電圧の変動量を小さくできる。これにより、閾値分布の幅が広くなるのを抑制できる。結果として、ＮＡＮＤ型フラッシュメモリ２の信頼性を向上させることができる。
［６］ 第６実施形態
第６実施形態では、サスペンドモード後の所定回数のプログラムループだけ、ステップアップ電圧を小さくするようにしている。
図１７及び図１８は、第６実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するフローチャートである。図１９は、第６実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作の一例を説明するタイミング図である。
図１７のステップＳ２００〜Ｓ２０８までの動作は、基本的には、第５実施形態と同じである。ステップＳ２０４では、プログラムループの規定回数をＭとしている。ステップＳ２０６では、ステップアップ電圧をΔＶＰＧＭ１としている。
サスペンドモード後において、制御回路２４は、サスペンドモード直前のプログラム電圧ＶＰＧＭをステップアップ電圧ΔＶＰＧＭ２だけステップアップする（ステップＳ３００）。ステップアップ電圧ΔＶＰＧＭ２は、ステップアップ電圧ΔＶＰＧＭ１より小さい。
続いて、制御回路２４は、ステップＳ３００で設定されたプログラム電圧ＶＰＧＭを用いて、プログラム動作を実行する（ステップＳ３０１）。続いて、制御回路２４は、ステップＳ３０２〜Ｓ３０５を実行する。図１８のステップＳ３０２〜Ｓ３０５は、図１７のステップＳ２０２〜Ｓ２０５と同じである。
プログラムループ中にサスペンドコマンドを受信していない場合（ステップＳ３０５＝Ｎｏ）、制御回路２４は、サスペンドモード後のプログラムループ数が規定回数Ｎに達したか否かを判定する（ステップＳ３０８）。
サスペンドモード後のプログラムループ数が規定回数Ｎに達していない場合（ステップＳ３０８＝Ｎｏ）、制御回路２４は、ステップＳ３００に戻る。すなわち、本実施形態では、サスペンドモード後のＮ回のプログラムループにおいて、ステップアップ電圧ΔＶＰＧＭ２が用いられる。
例えば、規定回数Ｎは、ステップアップ電圧ΔＶＰＧＭ２の大きさに応じて設定される。ステップアップ電圧ΔＶＰＧＭ２をステップアップ電圧ΔＶＰＧＭ１の１／２にした場合、ΔＶＰＧＭ２を２回ステップアップすると、ΔＶＰＧＭ１になる。この場合、ステップアップ電圧ΔＶＰＧＭ２を用いた２回（Ｎ＝２）のプログラムループが実行された後、ステップアップ電圧ΔＶＰＧＭ１を用いたプログラムループに戻る。また、ステップアップ電圧ΔＶＰＧＭ２をステップアップ電圧ΔＶＰＧＭ１の１／３にした場合、ΔＶＰＧＭ２を３回ステップアップすると、ΔＶＰＧＭ１になる。この場合、ステップアップ電圧ΔＶＰＧＭ２を用いた３回（Ｎ＝３）のプログラムループが実行された後、ステップアップ電圧ΔＶＰＧＭ１を用いたプログラムループに戻る。図１９では、ステップアップ電圧ΔＶＰＧＭ２をステップアップ電圧ΔＶＰＧＭ１の１／３にした例、すなわち、ステップアップ電圧ΔＶＰＧＭ２を用いた３回（Ｎ＝３）のプログラムループの例を示している。
サスペンドモード後のプログラムループ数が規定回数Ｎに達した場合（ステップＳ３０８＝Ｙｅｓ）、制御回路２４は、プログラム電圧ＶＰＧＭをステップアップ電圧ΔＶＰＧＭ１だけステップアップする（ステップＳ２０６）。
ステップＳ３０５においてサスペンドコマンドを受信した場合、制御回路２４は、サスペンドコマンドの対象となる他の動作を実行する（ステップＳ３０６）。そして、制御回路２４は、レジュームコマンドを受信した場合（ステップＳ３０７＝Ｙｅｓ）、ステップＳ３０８に移行する。
第６実施形態によれば、サスペンドモードから復帰した後、Ｎ回のプログラムループにおいて、プログラム電圧のステップアップ電圧を小さくできる。これにより、サスペンドモード後におけるメモリセルトランジスタＭＴの閾値電圧の変動量を小さくできる。よって、閾値分布の幅が広くなるのを抑制できる。
［７］ 第７実施形態
図２０は、第７実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作の一例を説明するタイミング図である。第７実施形態では、制御回路２４は、サスペンドモード後のステップアップ電圧ΔＶＰＧＭ２を可変とする。サスペンドモード直後は、ステップアップ電圧ΔＶＰＧＭ２が最も小さく、徐々にステップアップ電圧ΔＶＰＧＭ２が大きくなる。最終的には、ステップアップ電圧ΔＶＰＧＭ２は、サスペンドモード前のステップアップ電圧ΔＶＰＧＭ１と同じにする。
図２０の例では、サスペンドモード後の５回のプログラムループで順に大きくなる５つのレベルのステップアップ電圧ΔＶＰＧＭ２が用いられ、最終的にステップアップ電圧ΔＶＰＧＭ２＝ΔＶＰＧＭ１になる。ステップアップ電圧ΔＶＰＧＭ２を用いたプログラムループ数、すなわち規定回数Ｎは、任意に設定可能である。
第７実施形態によれば、第６実施形態と同じ効果を得ることができる。
［８］ 第８実施形態
第８実施形態は、第５実施形態と第６実施形態とを組み合わせた実施形態である。
図２１は、第８実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作の一例を説明するタイミング図である。第８実施形態では、制御回路２４は、サスペンドモード直後のプログラム電圧ＶＰＧＭをサスペンドモード直前のプログラム電圧ＶＰＧＭより低くする。さらに、制御回路２４は、サスペンドモード直後のＮ回のプログラムループにおけるステップアップ電圧ΔＶＰＧＭ２をサスペンドモード前のステップアップ電圧ΔＶＰＧＭ１より小さくする。
第８実施形態によれば、サスペンドモード後におけるメモリセルトランジスタＭＴの閾値電圧の変動量を小さくできる。
［９］ 第９実施形態
第９実施形態は、サスペンドモード直後に、プログラム動作から入らず、まず、ベリファイ動作を実行する。そして、このベリファイ動作でフェイルしたメモリセルトランジスタＭＴに対して、次のプログラムループを実行するようにしている。
図２２は、第９実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するフローチャートである。第９実施形態におけるステップＳ２００〜Ｓ２０８までの動作は、図１５と同じである。
ステップＳ２０８においてレジュームコマンドを受信し、サスペンドモードが終了すると、制御回路２４は、ベリファイ動作を実行する（ステップＳ４００）。ステップＳ４００のベリファイ動作は、ステップＳ２０２のベリファイ動作と同じである。
続いて、制御回路２４は、プログラム電圧ＶＰＧＭを所定のステップアップ電圧ΔＶＰＧＭだけステップアップする（ステップＳ２０６）。そして、制御回路２４は、ステップＳ２０１以降の動作、すなわちプログラムループを繰り返す。
第９実施形態によれば、サスペンドモード直後に、まずベリファイ動作が実行され、メモリセルトランジスタＭＴの閾値電圧が再度判定される。よって、サスペンドモード中に、メモリセルトランジスタＭＴの閾値分布が変動した場合でも、サスペンドモード後の閾値分布に応じたプログラム動作を実行することができる。これにより、メモリセルトランジスタＭＴの閾値分布が広がるのを抑制できる。
［１０］ 第１０実施形態
第１０実施形態は、サスペンドモードが終了した後、メモリセルトランジスタＭＴの閾値電圧を負側に若干シフトさせ、その後、プログラム動作を行うようにしている。
図２３は、第１０実施形態に係るＮＡＮＤ型フラッシュメモリ２の書き込み動作を説明するフローチャートである。第１０実施形態におけるステップＳ２００〜Ｓ２０８までの動作は、図１５と同じである。
ステップＳ２０８においてレジュームコマンドを受信し、サスペンドモードが終了すると、制御回路２４は、弱消去動作を実行する（ステップＳ４０１）。弱消去動作とは、メモリセルトランジスタＭＴの閾値電圧を負側に若干シフトさせる動作である。
図２４は、弱消去動作を説明するタイミング図である。
時刻ｔ０において、制御回路２４は、ウェル配線ＣＰＷＥＬＬを介してｐ型ウェル領域（ｐ−ｗｅｌｌ）３０に、弱消去電圧ＶＥＲＡ_Ｗを印加する。弱消去電圧ＶＥＲＡ_Ｗは、消去動作で用いられる消去電圧ＶＥＲＡ（例えば２０Ｖ）より低く設定される。ロウデコーダ２６は、選択ワード線ＷＬに、電圧ＶＥ（例えば０．５Ｖ）を印加する。また、ロウデコーダ２６は、非選択ワードＷＬ、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳをフローティング状態にする。ビット線ＢＬ、及びソース線ＳＬは、フローティング状態にされる。
このような電圧関係により、ＮＡＮＤストリングＮＳのチャネル（半導体ピラー３５）が概略電圧ＶＥＲＡ_Ｗまで上昇する。よって、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴにおいて、電荷蓄積層内の電子の一部が半導体ピラー３５に引き抜かれ、メモリセルトランジスタＭＴの閾値電圧が低下する。閾値電圧の変動量は、電圧ＶＥＲＡ_Ｗの大きさを変えることで、適宜設定できる。その後、時刻ｔ１において、前述した各配線に、電圧ＶＳＳが印加される。
図２３に戻り、制御回路２４は、プログラム電圧ＶＰＧＭを所定のステップアップ電圧ΔＶＰＧＭだけステップアップする（ステップＳ２０６）。そして、制御回路２４は、ステップＳ２０１以降の動作、すなわちプログラムループを繰り返す。
図２５は、弱消去動作後のプログラム動作を説明する模式図である。図２５の破線で示した山は、任意のレベルにおける所望の閾値分布であり、ＶＲは、任意のベリファイ電圧である。
図２５（ａ）に示すように、ベリファイ電圧ＶＲ近傍の閾値電圧を有するメモリセルトランジスタＭＴは、サスペンドモード後のプログラム動作によって閾値電圧が大きくシフトする可能性がある。これにより、閾値分布の幅が広くなってしまう。
これに対し、本実施形態では、図２５（ｂ）に示すように、サスペンドモード直後に、弱消去動作が実行される。これにより、メモリセルトランジスタＭＴの閾値電圧が若干負側にシフトする。その後、通常通り、プログラム動作が実行される。これにより、閾値分布の幅が広くなるのを抑制できる。
第１０実施形態によれば、サスペンドモード中に、メモリセルトランジスタＭＴの閾値分布が変動した場合でも、サスペンドモード後のプログラム動作により、メモリセルトランジスタＭＴが大きく上昇するのを抑制できる。これにより、メモリセルトランジスタＭＴの閾値分布が広がるのを抑制できる。
［１１］ その他の変形例
なお、上記実施形態では、１つのメモリセルトランジスタが３ビットのデータを記憶する場合を例に説明したが、これに限定されない。例えば、１つのメモリセルトランジスタは、１ビットのデータを記憶可能であってもよいし（ＳＬＣ：single level cell）、２ビットのデータを記憶可能であってもよいし（ＭＬＣ：multilevel cell）、４ビット以上のデータを記憶可能であってもよい。このような実施例においても、上記実施形態で説明した各種動作を実現できる。
上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲート型のメモリセルを用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３…レジスタ、２４…制御回路、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ、３０…ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５…コンタクトプラグ、４０，４３，４６…配線層、４１，４４…拡散層

Claims (10)

  1. 複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルを含む、メモリセルアレイと、
    前記複数のメモリストリングに共通接続され、前記複数のメモリセルにそれぞれ接続された複数のワード線と、
    複数のプログラムループを含む書き込み動作を実行し、前記複数のプログラムループの各々は、選択ワード線にプログラム電圧を印加するプログラム動作と、メモリセルの閾値電圧を確認するベリファイ動作とからなる、制御回路と
    を具備し、
    前記制御回路は、
    プログラム動作中に、動作を一時停止することを指示するサスペンドコマンドを外部から受信した場合、前記プログラム動作の後に、前記複数のワード線に電圧を印加する動作を含むダミー読み出し動作を実行し、
    前記ダミー読み出し動作の後に、サスペンドモードに入る
    半導体記憶装置。
  2. 前記制御回路は、前記サスペンドモードが終了した直後に、ベリファイ動作を実行する
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記ダミー読み出し動作において、第１ワード線に第１電圧を印加し、第１ワード線以外の第２ワード線に前記第１電圧より高い第２電圧を印加する
    請求項１又は２に記載の半導体記憶装置。
  4. 前記制御回路は、前記ダミー読み出し動作において、前記複数のワード線に同じ電圧を印加する
    請求項１又は２に記載の半導体記憶装置。
  5. 前記複数のメモリストリングにそれぞれ接続された複数のビット線をさらに具備し、
    前記メモリストリングは、前記複数のメモリセルの両端に接続された第１及び第２選択トランジスタを含み、前記第１選択トランジスタは、前記複数のビット線の１つに接続され、
    前記制御回路は、前記ダミー読み出し動作において、前記複数のビット線に第３電圧を印加し、
    前記第３電圧は、読み出し動作においてビット線に印加される電圧より低い
    請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルを含む、メモリセルアレイと、
    前記複数のメモリストリングに共通接続され、前記複数のメモリセルにそれぞれ接続された複数のワード線と、
    複数のプログラムループを含む書き込み動作を実行し、前記複数のプログラムループの各々は、選択ワード線にプログラム電圧を印加するプログラム動作と、メモリセルの閾値電圧を確認するベリファイ動作とからなる、制御回路と
    を具備し、
    前記制御回路は、
    プログラム動作中に、動作を一時停止することを指示するサスペンドコマンドを外部から受信した場合、前記プログラム動作の後かつサスペンド期間中に、前記複数のワード線に、接地電圧より高い第１電圧を印加する
    半導体記憶装置。
  7. 前記第１電圧は、前記メモリストリングのチャネルとワード線との容量結合により、前記ワード線の電圧が接地電圧から上昇する上昇分に応じて設定される
    請求項６に記載の半導体記憶装置。
  8. 前記制御回路は、ワード線の電圧を、プログラム動作中の電圧から前記第１電圧に低下させる
    請求項６又は７に記載の半導体記憶装置。
  9. 複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルを含む、メモリセルアレイと、
    前記複数のメモリストリングに共通接続され、前記複数のメモリセルにそれぞれ接続された複数のワード線と、
    複数のプログラムループを含む書き込み動作を実行し、前記複数のプログラムループの各々は、選択ワード線にプログラム電圧を印加するプログラム動作と、メモリセルの閾値電圧を確認するベリファイ動作とからなる、制御回路と
    を具備し、
    前記制御回路は、
    前記複数のプログラムループが進むにつれて、前記プログラム電圧をステップアップし、
    前記書き込み動作中に、動作を一時停止することを指示するサスペンドコマンドを外部から受信した場合、サスペンドモードに入り、
    前記サスペンドモードが終了した直後におけるプログラム電圧を、前記サスペンドモード直前におけるプログラム電圧より低くする
    半導体記憶装置。
  10. 前記制御回路は、
    前記サスペンドモード前において、プログラムループごとに、前記プログラム電圧を第１電圧だけステップアップし、
    前記サスペンドモードが終了した直後において、少なくとも１回目のプログラムループにおけるプログラム電圧を、前記第１電圧より低い第２電圧だけステップアップする
    請求項９に記載の半導体記憶装置。
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