JP2023137697A - 半導体記憶装置 - Google Patents

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Abstract

【課題】消去動作の性能を向上できる半導体記憶装置を提供できる。
【解決手段】実施形態の半導体記憶装置は、複数のメモリセルと、複数のメモリセルに対して行う消去動作を制御する制御回路を備える。消去動作は、複数のメモリセルに消去電圧を印加する消去処理と、消去処理後の複数のメモリセルの閾値電圧を判定する消去ベリファイ処理とを含む。制御回路は、消去動作において、複数のメモリセルに対して消去処理Ｅ１、消去ベリファイ処理Ｖ１、消去処理Ｅ２、及び消去ベリファイ処理Ｖ２を順に実行し、消去ベリファイ処理Ｖ１において、複数のメモリセルの中で、第１ベリファイ電圧以下の閾値電圧を持つ第１メモリセルを取得し、消去ベリファイ処理Ｖ２において、第１メモリセルの中で、第１ベリファイ電圧より高い閾値電圧を持つ第２メモリセルの数を取得し、第２メモリセルの数が第１値より大きいか否かを判定する。
【選択図】図９

Description

本発明の実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９００１５８９号明細書
消去動作の性能を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに対して行う消去動作を制御する制御回路と、を具備し、前記消去動作は、前記複数のメモリセルに消去電圧を印加する消去処理と、前記消去処理後の前記複数のメモリセルの閾値電圧を判定する消去ベリファイ処理とを含み、前記制御回路は、前記消去動作において、前記複数のメモリセルに対して第１消去処理、第１消去ベリファイ処理、第２消去処理、及び第２消去ベリファイ処理を順に実行し、前記第１消去ベリファイ処理において、前記複数のメモリセルの中で、第１ベリファイ電圧以下の閾値電圧を持つ第１メモリセルを取得し、前記第２消去ベリファイ処理において、前記第１メモリセルの中で、前記第１ベリファイ電圧より高い閾値電圧を持つ第２メモリセルの数を取得し、前記第２メモリセルの数が第１値より大きいか否かを判定する。
第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 第１実施形態におけるセンスアンプの回路構成を示す図である。 第１実施形態におけるメモリセルアレイ内のブロックの一部領域の断面図である。 第１実施形態におけるメモリセルアレイ内のメモリピラーの断面構造を示す図である。 第１実施形態におけるメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。 第１実施形態の半導体記憶装置における消去動作の概要を示す図である。 第１実施形態における消去動作によるメモリセルトランジスタの閾値電圧分布の推移を示す図である。 第１実施形態の半導体記憶装置における消去動作を示すフローチャートである。 第１実施形態の消去動作における信号の電圧波形を示す図である。 第１実施形態の半導体記憶装置における他の消去動作の概要を示す図である。 第２実施形態の半導体記憶装置における消去動作の概要を示す図である。 第２実施形態の半導体記憶装置における消去動作を示すフローチャートである。 第２実施形態における消去動作によるメモリセルトランジスタの閾値電圧分布の推移を示す図である。 第２実施形態の消去動作における信号の電圧波形を示す図である。 第２実施形態の半導体記憶装置における他の消去動作の概要を示す図である。 第３実施形態の半導体記憶装置における消去動作を示すフローチャートである。 第４実施形態の半導体記憶装置における消去動作を示すフローチャートである。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶可能な半導体メモリである。
１．１ 第１実施形態の構成
１．１．１ 半導体記憶装置の構成
先ず、第１実施形態の半導体記憶装置の構成について説明する。図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の自然数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去および書き込み（または、プログラム）可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｍの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ１に接続される。入出力回路１２は、メモリコントローラ１との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
ロジック制御回路１３は、メモリコントローラ１から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置１０が複数実装されている場合、半導体記憶装置１０の選択を可能にし、当該半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み動作及び消去動作を禁止する際にアサートされる。
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付け可能な状態であることを示す。ビジー状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付けできない状態であることを示す。メモリコントローラ１は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）を用いる。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。
シーケンサ１６は、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
電圧生成回路１７は、半導体記憶装置１０の外部から電源端子を介して電源電圧ＶDD及び接地電圧ＶSSを受け取る。電源電圧ＶDDは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶSSは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば０Ｖである。
電圧生成回路１７は、電源電圧ＶDDを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ２１などに供給する。
ロウデコーダ１８は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１８は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線ＷＬを選択する。さらに、ロウデコーダ１８は、選択されたブロックＢＬＫｍに電圧生成回路１７から供給された複数の電圧を転送する。
カラムデコーダ１９は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１９は、カラムアドレスのデコード結果に基づいてデータレジスタ２０内のラッチ回路を選択する。
データレジスタ２０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
センスアンプ２１は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴをデータレジスタ２０へ転送する。また、センスアンプ２１は、データの書き込み動作時には、入出力回路１２からデータレジスタ２０を介して転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ２１は、書き込みデータＤＡＴをビット線に転送する。
１．１．２ メモリセルアレイの構成
次に、半導体記憶装置１０内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。
図２は、メモリセルアレイ１１内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１、ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１８によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１８によって独立に制御される。
ビット線ＢＬ０～ＢＬｒ（ｒは０以上の自然数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｒの各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。
ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
なお、ブロックＢＬＫｍが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
１．１．３ センスアンプの構成
次に、半導体記憶装置１０内のセンスアンプ２１の回路構成について説明する。図３は、第１実施形態の半導体記憶装置１０内のセンスアンプ２１の回路構成を示す図である。センスアンプ２１は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｒ（ｒは０以上の自然数）を含む。
センスアンプユニットＳＡＵ０～ＳＡＵｒは、それぞれビット線ＢＬ０～ＢＬｒに関連付けられている。すなわち、センスアンプユニットＳＡＵ０～ＳＡＵｒは、それぞれビット線ＢＬ０～ＢＬｒに電気的に接続される。センスアンプユニットＳＡＵｒは、例えば、センスアンプ部ＳＡｒ、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ、並びにバスＬＢＵＳを含む。
センスアンプ部ＳＡｒは、例えば、読み出し動作において、ビット線ＢＬｒの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡｒは、ビット線ＢＬｒに読み出された電圧をセンス及び増幅して、選択されたメモリセルトランジスタＭＴが記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に記憶する。
センスアンプ部ＳＡｒ、及びラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信可能である。
また、データレジスタ２０に含まれるラッチ回路ＸＤＬは、半導体記憶装置１０の入出力回路１２に接続され、センスアンプユニットＳＡＵｒと入出力回路１２との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば、半導体記憶装置１０のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１０は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中の場合でも、ラッチ回路ＸＤＬが空いていればレディ状態に設定され得る。
１．１．４ メモリセルアレイの断面構造
次に、メモリセルアレイ１１内のブロックＢＬＫｍの断面構造の一例について説明する。図４は、メモリセルアレイ１１内のブロックＢＬＫｍの一部領域の断面図である。図４において、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図４では導電層間の層間絶縁層が省略されている。
図４に示すように、メモリセルアレイ１１は、半導体基板３０の上方に設けられた導電層３１～３５、メモリピラーＭＰ、コンタクトプラグＣＶ１、及びスリットＳＬＴを含む。
半導体基板３０の上方に導電層３１が設けられる。導電層３１は、半導体基板３０の主面（あるいは、ＸＹ面）に平行な平板状に形成される。この導電層３１は、ソース線ＳＬとして機能する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば複数のストリングユニットＳＵに対応する。
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、及び導電層３４が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２～３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２～３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上方から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、例えば、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰの上方には、層間絶縁膜を介して複数の導電層３５が設けられる。複数の導電層３５はＸ方向に配列される。各導電層３５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。各導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰの半導体層４３上にコンタクトプラグＣＶ１が設けられ、コンタクトプラグＣＶ１上に１つの導電層３５が設けられる。導電層３５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）を含む。コンタクトプラグＣＶ１は、導電層、例えばタングステン（Ｗ）を含む。
以上の構造が、図４を記載した紙面に直交する方向（奥行き方向）に複数配列されており、奥行き方向に並ぶ複数のメモリピラーＭＰ（即ち、ＮＡＮＤストリングＮＳ）の集合によってストリングユニットＳＵが構成される。
なお、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。
図５は、図４のＶ－Ｖ線に沿った断面図であり、メモリセルアレイ１１内のメモリピラーＭＰの断面構造を示す。図５は、半導体基板３０の表面に平行かつ導電層３３を含む層におけるメモリピラーＭＰの断面を抽出して示している。
メモリピラーＭＰは、上述したように、例えばブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層４０が設けられる。ブロック絶縁層４０の内壁に、電荷蓄積層４１が設けられる。電荷蓄積層４１の内壁に、トンネル絶縁層４２が設けられる。さらに、トンネル絶縁層４２の内側に半導体層４３が設けられる。言い換えると、半導体層４３は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層４２は、半導体層４３の側面を囲っている。電荷蓄積層４１は、トンネル絶縁層４２の側面を囲っている。ブロック絶縁層４０は、電荷蓄積層４１の側面を囲っている。導電層３３は、ブロック絶縁層４０の側面を囲っている。なお、メモリピラーＭＰは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
上述したメモリピラーＭＰの構造において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層４３は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
トンネル絶縁層４２は、半導体層４３から電荷蓄積層４１に電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁層４２は、例えばシリコン酸化膜を含む。
電荷蓄積層４１は、メモリセルトランジスタＭＴ０～ＭＴ７において半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積層４１は、例えば、絶縁層であり、シリコン窒化膜を含む。
ブロック絶縁層４０は、電荷蓄積層４１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４０は、例えばアルミニウム酸化層、シリコン酸化層及びシリコン窒化層を含む。
１．１．５ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。
図６は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図６に示すような閾値電圧の分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、レベルの判断ために読み出し対象のメモリセルトランジスタＭＴに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。
電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込まれるページ、又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
１．２ 第１実施形態の動作
第１実施形態の半導体記憶装置１０における消去動作について説明する。消去動作は、メモリセルを消去状態に設定する動作である。言い換えると、消去動作は、メモリセルトランジスタＭＴの電荷蓄積層に蓄積されている電子を引き抜き、あるいは電子を消滅させ、メモリセルトランジスタＭＴの閾値電圧を、ステートＥｒの閾値電圧分布内に遷移させる動作である。
１．２．１ 消去動作の概要
以下に、第１実施形態の半導体記憶装置１０における消去動作の概要について説明する。図７は、半導体記憶装置１０における消去動作の概要を示す図である。なお、半導体記憶装置１０における消去動作は、前述したように、ブロックＢＬＫ単位、あるいはブロックよりも小さい単位（例えば、ストリングユニットＳＵ単位）で行うことができるが、ここでは、ブロック単位で消去動作を行う場合を例として示す。
図７に示すように、第１実施形態の消去動作は、消去処理、消去ベリファイ処理、及び“メモリセル数ＯＦ１の算出と判定”を含む。
消去処理は、消去対象ブロック内のメモリセルトランジスタＭＴに記憶されたデータを消去する動作である。言い換えると、消去処理は、消去対象ブロック内のメモリセルトランジスタＭＴに消去電圧ＶERAを印加して、メモリセルトランジスタＭＴに記憶されたデータを消去する動作である。詳述すると、消去処理は、ソース線ＣＥＬＳＲＣに消去電圧ＶERAを供給して、消去対象ブロック内のメモリセルトランジスタＭＴの電荷蓄積層から電子を引き抜く動作である。あるいは、ソース線ＣＥＬＳＲＣに消去電圧ＶERAを供給して、消去対象ブロック内のメモリセルトランジスタＭＴの電荷蓄積層にホールを注入し、電子を消滅させる動作である。
消去ベリファイ処理は、消去処理によるメモリセルトランジスタＭＴに対するデータ消去を検証する動作である。言い換えると、消去ベリファイ処理は、メモリセルトランジスタＭＴの閾値電圧が消去状態の閾値電圧分布内に遷移したか否かを確認する読み出し動作である。詳述すると、消去ベリファイ処理は、ワード線ＷＬにベリファイ電圧を供給して、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧より低いか否かを判定する動作である。
消去動作は、消去処理と、この消去処理の後に行われる消去ベリファイ処理とで１つの消去ループを構成する。図７に示す例では、１回目の消去ループＲ１と、２回目の消去ループＲ２と、３回目の消去ループＲ３とが図示されている。消去ループＲ１は、消去処理Ｅ１、及び消去ベリファイ処理Ｖ１を含む。消去ループＲ２は、消去処理Ｅ２、及び消去ベリファイ処理Ｖ２を含む。さらに、消去ループＲ３は、消去処理Ｅ３、及び消去ベリファイ処理Ｖ３を含む。
第１実施形態では、消去ループＲ２の実行後に、メモリセル数ＯＦ１の算出と判定が行われる。メモリセル数ＯＦ１の算出と判定は、消去処理によって生じたメモリセルトランジスタＭＴの消去特性を確認する動作である。具体的には、消去ベリファイ処理Ｖ１においてパスしたメモリセルトランジスタの中で、消去ベリファイ処理Ｖ２においてフェイルに戻ったメモリセルトランジスタの数を検証する動作である。メモリセル数ＯＦ１の算出と判定の判定結果に応じて、消去ベリファイがフェイルと判定されるか、あるいは消去ループＲ３が行われる。
消去ベリファイ処理Ｖ１～Ｖ３の各々による検証において、ある電圧レベル（以下、ベリファイレベルあるいはベリファイ電圧と称す）ＶＬ１より高い閾値電圧を持つメモリセルトランジスタＭＴの数が所定数より少ない場合に、シーケンサ１６は消去ベリファイにパスしたと判定する。一方で、ベリファイレベルＶＬ１より高い閾値電圧を持つメモリセルトランジスタＭＴの数が所定数以上である場合に、シーケンサ１６は消去ベリファイにフェイルしたと判定する。シーケンサ１６は、消去ベリファイにフェイルすると、消去ループを繰り返し、消去ベリファイにパスすると、消去動作を終了する。消去ループＲ１～Ｒ３及びメモリセル数ＯＦ１の算出と判定を含む消去動作の詳細については後述する。
図８は、データが記憶されたブロック内のメモリセルトランジスタＭＴに対して、消去動作を実行したときのメモリセルトランジスタＭＴの閾値電圧分布を示す図である。
ベリファイレベルＶＬ１より高い閾値電圧を持つメモリセルトランジスタＭＴの数は、初回の消去ループＲ１で一気に所定数よりも少なくなることはなく、消去ループＲ２及びＲ３を含む複数回の消去ループを通じて所定数より少なくなる。例えば、１回目の消去ループＲ１における消去ベリファイにフェイルした場合、２回目の消去ループＲ２を実施する。２回目の消去ループＲ２の消去ベリファイにフェイルした場合、３回目の消去ループＲ３を実施する。繰り返される消去ループでの消去処理における消去電圧ＶERAの電圧は、図７に示すように、電圧ΔＶだけ増加した値が設定される。
ここで、１回目の消去ループＲ１において、消去ベリファイをパスしたメモリセルトランジスタＭＴに着目する。この消去ベリファイをパスしたメモリセルトランジスタＭＴに対して、２回目の消去ループＲ２を実施すると、消去ベリファイをフェイルするメモリセルトランジスタＭＴが出現する場合がある。すなわち、１回目の消去ベリファイ処理Ｖ１でパスしたメモリセルトランジスタＭＴが、２回目の消去ベリファイ処理Ｖ２でフェイルに戻るメモリセルトランジスタＭＴが発生する場合がある。
この場合、３回目の消去ループＲ３において、消去ベリファイを１度パスし、その後フェイルしたメモリセルトランジスタＭＴの数が増加しても、ベリファイレベルＶＬ１より高い閾値電圧を持つメモリセルトランジスタＭＴの数が所定数より少なくなれば、そのブロックは消去ベリファイにパスしてしまう。しかしながら、このように、消去ベリファイに１度パスし、その後の消去ベリファイでフェイルしたメモリセルトランジスタＭＴの数が、ある数を越えたブロックに対して、書き込み及び消去を実行すると、メモリセルトランジスタＭＴの特性の劣化が進行する場合がある。
そこで、第１実施形態では、消去ベリファイを１度パスし、その後の消去ベリファイでフェイルしたメモリセルトランジスタＭＴの数を求める。この消去ベリファイを１度パスし、その後の消去ベリファイでフェイルしたメモリセルトランジスタＭＴの数が、上述したメモリセル数ＯＦ１である。そして、メモリセル数ＯＦ１が基準値を越えたら、そのブロックをバッドブロックとして使用不可とする。
１．２．２ 消去動作の詳細
以下に、第１実施形態の半導体記憶装置１０における消去動作について詳述する。図９は、半導体記憶装置１０における消去動作を示すフローチャートである。この動作は、シーケンサ１６によって制御される。
消去動作が開始されると、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧ＶERAにより消去処理Ｅ１を実行する（Ｓ１）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧ＶERAを印加（または、供給）して、ブロックＢＬＫ内のメモリセルトランジスタＭＴに記憶されているデータを消去する。すなわち、ソース線ＣＥＬＳＲＣに消去電圧ＶERAを印加（または、供給）して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側に遷移させる。消去処理Ｅ１におけるソース線ＣＥＬＳＲＣ、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにビット線ＢＬの電圧波形については後述する。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ１を実行する（Ｓ２）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ１実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態となり、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。なお、前述の図７及び図８を用いた説明では、メモリセルトランジスタＭＴがオン状態にある場合を「パスした」と称し、オフ状態にある場合を「フェイルした」と称している。
シーケンサ１６は、消去ベリファイ処理Ｖ１におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、消去ベリファイ処理Ｖ１においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数Ｆ１と称する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第１ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ１が所定値を越えているか否かを判定する（Ｓ２）。オフビット数Ｆ１が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ１実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ３へ移行する。一方、オフビット数Ｆ１が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。消去ベリファイ処理Ｖ１におけるソース線ＣＥＬＳＲＣ、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにビット線ＢＬの電圧波形については後述する。
次に、消去ベリファイ処理Ｖ１においてフェイルしたと判定すると、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋ΔＶ”により消去処理Ｅ２を実行する（Ｓ３）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ２を実行する（Ｓ４）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ２実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ２におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、消去ベリファイ処理Ｖ２においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数Ｆ２と称する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第２ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ２が所定値を越えているか否かを判定する。オフビット数Ｆ２が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ２実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ５へ移行する。一方、オフビット数Ｆ２が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。
次に、消去ベリファイ処理Ｖ２においてフェイルしたと判定すると、シーケンサ１６は、消去ベリファイ処理Ｖ１におけるオン状態から、消去ベリファイ処理Ｖ２におけるオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ１が基準値Ｘ１を超えているか否かを判定する（Ｓ５）。すなわち、消去ベリファイ処理Ｖ１でオン状態であったメモリセルトランジスタＭＴが、その後の消去ベリファイ処理Ｖ２でオフ状態になったメモリセルトランジスタＭＴのメモリセル数ＯＦ１が、基準値Ｘ１を超えているか否かを判定する。具体的には、シーケンサ１６は、消去ベリファイ処理Ｖ１で取得したオン状態のメモリセルトランジスタＭＴの情報と、消去ベリファイ処理Ｖ２で取得したオフ状態のメモリセルトランジスタＭＴの情報とを比較し、オン状態からオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ１を算出する。そして、シーケンサ１６は、メモリセル数ＯＦ１が基準値Ｘ１を超えているか否かを判定する。
次に、ステップＳ５において、メモリセル数ＯＦ１が基準値Ｘ１を超えている場合（Yes）、シーケンサ１６は、消去処理Ｅ２実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。シーケンサ１６は、ステップＳ５の判定により、消去対象ブロック内のメモリセルトランジスタＭＴの消去特性の劣化を迅速に知ることができ、消去対象ブロックに対するその後の消去ループの実行を停止することができる。
一方、ステップＳ５において、メモリセル数ＯＦ１が基準値Ｘ１を超えていない場合（No）、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋２ΔＶ”により消去処理Ｅ３を実行する（Ｓ６）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋２ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ３を実行する（Ｓ７）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ３実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ３におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、消去ベリファイ処理Ｖ３においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数Ｆ３と称する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第３ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ３が所定値を越えているか否かを判定する。オフビット数Ｆ３が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ３実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ８へ移行する。一方、オフビット数Ｆ３が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。
次に、消去ベリファイ処理Ｖ３においてフェイルしたと判定すると、シーケンサ１６は、消去ベリファイ処理Ｖ２におけるオン状態から、消去ベリファイ処理Ｖ３におけるオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ２が基準値Ｘ１を超えているか否かを判定する（Ｓ８）。すなわち、消去ベリファイ処理Ｖ２でオン状態であったメモリセルトランジスタＭＴが、その後の消去ベリファイ処理Ｖ３でオフ状態になったメモリセルトランジスタＭＴのメモリセル数ＯＦ２が、基準値Ｘ１を超えているか否かを判定する。具体的には、シーケンサ１６は、消去ベリファイ処理Ｖ２で取得したオン状態のメモリセルトランジスタＭＴの情報と、消去ベリファイ処理Ｖ３で取得したオフ状態のメモリセルトランジスタＭＴの情報とを比較し、オン状態からオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ２を算出する。そして、シーケンサ１６は、メモリセル数ＯＦ２が基準値Ｘ１を超えているか否かを判定する。
次に、ステップＳ８において、メモリセル数ＯＦ２が基準値Ｘ１を超えている場合（Yes）、シーケンサ１６は、消去処理Ｅ３実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。シーケンサ１６は、ステップＳ８の判定により、消去対象ブロック内のメモリセルトランジスタＭＴの消去特性の劣化を迅速に知ることができ、消去対象ブロックに対するその後の消去ループの実行を停止することができる。
一方、ステップＳ８において、メモリセル数ＯＦ２が基準値Ｘ１を越えていない場合（No）、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋３ΔＶ”により消去処理Ｅ４を実行する（Ｓ９）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋３ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ４を実行する（Ｓ１０）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ４実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ４におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、消去ベリファイ処理Ｖ４においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数Ｆ４と称する。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ４が所定値を越えているか否かを判定する。オフビット数Ｆ４が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ４実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。一方、オフビット数Ｆ４が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。以上により、消去動作が終了する。
上述の消去動作は、消去ループの最大回数が４回に設定されている場合である。消去ループの最大回数が４回より大きい数に設定されている場合は、さらに、消去ベリファイにパスするまで、あるいは消去ループが最大回数に達するまで消去ループが繰り返される。
なお、消去ベリファイ処理における読み出し動作では、ブロックＢＬＫ毎、あるいはストリングユニットＳＵ毎に、メモリセルトランジスタＭＴのオン状態あるいはオフ状態を判定してもよい。
また、ブロック（または、ストリングユニット）の１本のワード線毎あるいは複数のワード線毎に、メモリセルトランジスタＭＴのオン状態あるいはオフ状態を判定してもよい。また、ＮＡＮＤストリングＮＳ（または、メモリピラーＭＰ）毎にその抵抗値を測定することで、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴのオン状態あるいはオフ状態を判定してもよい。例えば、ブロック（または、ストリングユニット）のワード線を分割し、分割したワード線毎に、メモリセルトランジスタＭＴのオン状態あるいはオフ状態を判定してもよい。より具体的には、ブロック（または、ストリングユニット）のワード線を、ワード線の積層方向に偶数番目のワード線と奇数番目のワード線とに分割し、偶数番目のワード線に接続されたメモリセルトランジスタＭＴと、奇数番目のワード線に接続されたメモリセルトランジスタＭＴとを交互にオン状態あるいはオフ状態を判定してもよい。
１．２．３ 消去動作の電圧波形
以下に、消去処理及び消去ベリファイ処理を含む消去動作におけるソース線ＣＥＬＳＲＣ、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにビット線ＢＬの電圧波形について説明する。図１０は、消去処理及び消去ベリファイ処理における各信号の電圧波形を示す図である。ここでは、消去処理Ｅ１及び消去ベリファイ処理Ｖ１を例に説明する。
先に、時刻ｔ０－ｔ５にて消去処理Ｅ１が実行され、その後、時刻ｔ５－ｔ１０にて消去ベリファイ処理Ｖ１が実行される。これらｔ０－ｔ１０までの一連の処理が１回の消去ループに対応する。
以下に、消去処理Ｅ１について述べる。時刻ｔ０にて、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、及びソース線ＣＥＬＳＲＣが電圧ＶSS（例えば、０Ｖ）に設定される。
次に、時刻ｔ１－ｔ３にて、例えば、ソース線ＣＥＬＳＲＣに消去電圧ＶERAが印加される。すると、時刻ｔ１－ｔ３にて、メモリセルトランジスタＭＴのチャネル領域が消去電圧ＶERAに昇圧される。さらに、ソース線ＣＥＬＳＲＣに印加された電圧ＶERAによって生じる容量結合により、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、及び消去対象でないブロック（あるいは、非選択ブロック）のワード線ＷＬは、電圧ＶERAに上昇する。なお、セレクトゲート線ＳＧＳは、電圧ＶERAより電圧Δだけ低い電圧に上昇する。
さらに、時刻ｔ１－ｔ３にて、ロウデコーダ１８は、消去対象のブロック（あるいは、選択ブロック）のワード線ＷＬに、消去電圧ＶERAより低い電圧Ｖｗｌを印加する。これにより、メモリセルトランジスタＭＴのチャネル領域の消去電圧ＶERAと、消去対象ブロックのワード線ＷＬの電圧Ｖｗｌとに電位差が生じ、消去対象ブロック内のメモリセルトランジスタＭＴの電荷蓄積層からチャネル層へ電子が引き抜かれる。あるいは、メモリセルトランジスタＭＴの電荷蓄積層にホールが注入され、電子が消滅する。すなわち、消去対象ブロック内のメモリセルトランジスタＭＴのデータが消去される。
その後、時刻ｔ３－ｔ５にて、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、及びソース線ＣＥＬＳＲＣが電圧ＶSSに設定される。以上により、消去処理Ｅ１が終了する。
次に、時刻ｔ５－ｔ１０における消去ベリファイ処理Ｖ１について述べる。
時刻ｔ６にて、ロウデコーダ１８は、選択ブロックのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶSGを印加する。電圧ＶSGは、セレクトトランジスタＳＴ１及びＳＴ２をオン状態にさせる電圧である。
次に、時刻ｔ７－ｔ９にて、ロウデコーダ１８は、消去対象ブロックの判定対象のワード線ＷＬに、ベリファイレベルＶＬ１を印加する。さらに、ロウデコーダ１８は、非判定対象のワード線ＷＬに、電圧ＶREADを印加する。ベリファイレベルＶＬ１は、消去対象ブロック内のメモリセルトランジスタＭＴの消去状態を判定するための読み出し電圧である。電圧ＶREADは、メモリセルトランジスタＭＴの消去状態に関わらす、メモリセルトランジスタＭＴをオン状態にさせる電圧である。
これにより、センスアンプ２１は、ビット線ＢＬに読み出されたデータをセンス及び増幅する。この読み出し結果に従って、シーケンサ１６は、上述したように、消去ベリファイにパスしたか、あるいはフェイルしたかを判定する。
その他の消去処理Ｅ２～Ｅ４における電圧波形は、消去電圧ＶERAが順次ΔＶだけ高く設定されるのを除き、消去処理Ｅ１と同様である。すなわち、消去処理Ｅ２では消去電圧が“ＶERA＋ΔＶ”に設定され、消去処理Ｅ３では消去電圧が“ＶERA＋２ΔＶ”に設定される。さらに、消去処理Ｅ４では消去電圧が“ＶERA＋３ΔＶ”に設定される。また、消去ベリファイ処理Ｖ２～Ｖ４における電圧波形は、消去ベリファイ処理Ｖ１と同様である。
なお、上述の実施形態では、消去処理Ｅ１～Ｅ４における消去電圧ＶERAがΔＶ毎に増加する場合を説明したが、これに限るわけではない。図１１に示すように、消去処理Ｅ１～Ｅ４における消去電圧ＶERAが一定に設定される場合もある。
１．３ 第１実施形態の効果
第１実施形態によれば、消去動作の性能を向上できる半導体記憶装置を提供できる。
以下に、第１実施形態の効果について説明する。
第１実施形態では、消去対象ブロック内のメモリセルトランジスタＭＴにおいて、第１消去ベリファイにてオン状態になった後、第１消去ベリファイの後に行われる第２消去ベリファイでオフ状態になったメモリセルトランジスタＭＴのメモリセル数ＯＦ１（または、ＯＦ２）を算出する。言い換えると、消去対象ブロック内のメモリセルトランジスタＭＴにおいて、第１消去ベリファイにてパスした後、その後の第２消去ベリファイでフェイルしたメモリセルトランジスタＭＴのメモリセル数ＯＦ１を算出する。そして、メモリセル数ＯＦ１が基準値Ｘ１を越えているか否かを判定する。メモリセル数ＯＦ１が基準値Ｘ１を越えている場合、その消去対象ブロックは劣化が進行していると判定でき、消去対象ブロックをバッドブロックとして扱う。
これにより、消去対象ブロックに対するその後の消去ループの実行を削減でき、リソースの不要な使用を低減することができる。さらに、消去対象ブロックがその後、消去ベリファイにパスし、そのブロックに書き込み動作及び消去動作が実行されることで、ブロック内のメモリセルトランジスタＭＴの特性の劣化が進行するのを防ぐことができる。
以上述べたように、第１実施形態の半導体記憶装置によれば、消去動作の性能を向上させることができる。
２．第２実施形態
第２実施形態の半導体記憶装置について説明する。前述した第１実施形態では、消去ベリファイ処理においてオン状態からオフ状態に遷移したメモリセル数が基準値を越えている場合、その消去対象ブロックをバッドブロックとした。この第２実施形態では、その消去対象ブロックをバッドブロックにせず、緩和した消去ベリファイ処理でベリファイを行い、ベリファイをパスした場合、使用可能とする。第２実施形態では、第１実施形態と異なる点について主に説明する。
２．１ 第２実施形態の構成
第２実施形態の半導体記憶装置１０のブロック構成、メモリセルアレイ１１の構造、及びセンスアンプ２１の構成は、第１実施形態と同様である。
２．２ 第２実施形態の動作
第２実施形態の半導体記憶装置における消去動作について説明する。
２．２．１ 消去動作の概要
以下に、第２実施形態の半導体記憶装置１０における消去動作の概要について説明する。図１２は、半導体記憶装置１０における消去動作の概要を示す図である。
第２実施形態の消去動作は、消去処理、消去ベリファイ処理、メモリセル数ＯＦ１の算出と判定、及び“緩和した消去ベリファイ処理”を含む。
消去処理、消去ベリファイ処理、及びメモリセル数ＯＦ１の算出と判定については、前記第１実施形態と同様である。緩和した消去ベリファイ処理は、消去ベリファイ処理よりも高いベリファイレベルで、消去処理によるメモリセルトランジスタＭＴに対するデータ消去を検証する動作である。
図１２に示す例では、１回目の消去ループＲ１と、２回目の消去ループＲ２と、３回目の消去ループＲ３とが図示されている。消去ループＲ１は、消去処理Ｅ１、及び消去ベリファイ処理Ｖ１を含む。消去ループＲ２は、消去処理Ｅ２、及び消去ベリファイ処理Ｖ２を含む。さらに、消去ループＲ３は、消去処理Ｅ３、及び消去ベリファイ処理Ｖ３を含む。
第２実施形態では、消去ループＲ２の実行後に、メモリセル数ＯＦ１の算出と判定が行われ、さらに、メモリセル数ＯＦ１の算出と判定の判定結果に応じて、緩和した消去ベリファイ処理ＲＶ１、あるいは消去ループＲ３が行われる。すなわち、第２実施形態では、オン状態からオフ状態に遷移したメモリセル数ＯＦ１が基準値を越えた場合、緩和した消去ベリファイ処理ＲＶ１を行い、その消去対象ブロックを、消去済みブロックとして使用する以外に他の使い方ができないかを検証する。一方、メモリセル数ＯＦ１が基準値を越えていない場合、消去ループＲ３が行われる。
２．２．２ 消去動作の詳細
以下に、第２実施形態の半導体記憶装置１０における消去動作について詳述する。図１３は、半導体記憶装置１０における消去動作を示すフローチャートである。この動作は、シーケンサ１６によって制御される。
消去動作が開始されると、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧ＶERAにより消去処理Ｅ１を実行する（Ｓ１）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧ＶERAを印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側に遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ１を実行する（Ｓ２）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ１実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ１におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴのオフビット数Ｆ１を取得する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第１ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ１が所定値を越えているか否かを判定する（Ｓ２）。オフビット数Ｆ１が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ１実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ３へ移行する。一方、オフビット数Ｆ１が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。
次に、消去ベリファイ処理Ｖ１においてフェイルしたと判定すると、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋ΔＶ”により消去処理Ｅ２を実行する（Ｓ３）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ２を実行する（Ｓ４）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ２実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ２におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴのオフビット数Ｆ２を取得する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第２ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ２が所定値を越えているか否かを判定する。オフビット数Ｆ２が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ２実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ５へ移行する。一方、オフビット数Ｆ２が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。
次に、消去ベリファイ処理Ｖ２においてフェイルしたと判定すると、シーケンサ１６は、消去ベリファイ処理Ｖ１におけるオン状態から、消去ベリファイ処理Ｖ２におけるオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ１が基準値Ｘ１を超えているか否かを判定する（Ｓ５）。すなわち、消去ベリファイ処理Ｖ１でオン状態であったメモリセルトランジスタＭＴが、その後の消去ベリファイ処理Ｖ２でオフ状態になったメモリセルトランジスタＭＴのメモリセル数ＯＦ１が、基準値Ｘ１を超えているか否かを判定する。
次に、ステップＳ５において、メモリセル数ＯＦ１が基準値Ｘ１を超えている場合（Yes）、ステップＳ２１へ移行する。そして、シーケンサ１６は、消去対象ブロックＢＬＫに対し、図１４に示すように、ベリファイレベルＶＬ２により、緩和した消去ベリファイ処理ＲＶ１を実行する（Ｓ２１）。すなわち、読み出し電圧としてベリファイレベルＶＬ１より電圧が高いベリファイレベルＶＬ２を用いて、消去処理Ｅ２実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ２を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ２以下のメモリセルトランジスタＭＴはオン状態となり、閾値電圧がベリファイレベルＶＬ２より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、緩和した消去ベリファイ処理ＲＶ１におけるベリファイレベルＶＬ２を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、ここで、緩和した消去ベリファイ処理ＲＶ１においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数ＲＦ１と称する。
シーケンサ１６は、読み出し動作で得られたオフビット数ＲＦ１が所定値を越えているか否かを判定する。オフビット数ＲＦ１が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ２実行後の消去対象ブロックが、緩和した消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。シーケンサ１６は、ステップＳ５及びＳ２１の判定により、消去対象ブロック内のメモリセルトランジスタＭＴの消去特性の劣化を迅速に知ることができ、消去対象ブロックに対するその後の消去ループの実行を停止することができる。
一方、オフビット数ＲＦ１が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが、緩和した消去ベリファイにパスしたと判定し、ステップＳ２２へ移行する。そして、消去対象ブロックを、緩和消去済みブロックとして管理する（Ｓ２２）。この緩和消去済みブロックの使い方については後述する。
また、ステップＳ５において、メモリセル数ＯＦ１が基準値Ｘ１を超えていない場合（No）、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋２ΔＶ”により消去処理Ｅ３を実行する（Ｓ６）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋２ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ３を実行する（Ｓ７）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ３実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ３におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴのオフビット数Ｆ３を取得する。この読み出し動作によって、さらに、シーケンサ１６は、オン状態にあるメモリセルトランジスタＭＴの情報を取得する。例えば、メモリセルトランジスタＭＴから読み出したデータをセンスアンプユニットＳＡＵｒの第３ラッチ回路に記憶させておくことで、オン状態にあるメモリセルトランジスタＭＴの情報を取得できる。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ３が所定値を越えているか否かを判定する。オフビット数Ｆ３が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ３実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ８へ移行する。一方、オフビット数Ｆ３が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。
次に、消去ベリファイ処理Ｖ３においてフェイルしたと判定すると、シーケンサ１６は、消去ベリファイ処理Ｖ２でのオン状態から消去ベリファイ処理Ｖ３でオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ２が基準値Ｘ１を超えているか否かを判定する（Ｓ８）。すなわち、消去ベリファイ処理Ｖ２でオン状態であったメモリセルトランジスタＭＴが、その後の消去ベリファイ処理Ｖ３でオフ状態に遷移したメモリセルトランジスタＭＴのメモリセル数ＯＦ２が、基準値Ｘ１を超えているか否かを判定する。
次に、ステップＳ８において、メモリセル数ＯＦ２が基準値Ｘ１を超えている場合（Yes）、シーケンサ１６は、ステップＳ２１に移行する。そして、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ２により、緩和した消去ベリファイ処理ＲＶ１を実行する（Ｓ２１）。すなわち、ベリファイレベルＶＬ１より電圧が高いベリファイレベルＶＬ２を用いて、消去処理Ｅ３実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ２を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ２以下のメモリセルトランジスタＭＴはオン状態となり、閾値電圧がベリファイレベルＶＬ２より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、緩和した消去ベリファイ処理ＲＶ１におけるベリファイレベルＶＬ２を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴの数を取得する。以下、ここで、緩和した消去ベリファイ処理ＲＶ１においてオフ状態にあるメモリセルトランジスタＭＴの数を、オフビット数ＲＦ２と称する。
シーケンサ１６は、読み出し動作で得られたオフビット数ＲＦ２が所定値を越えているか否かを判定する。オフビット数ＲＦ２が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ３実行後の消去対象ブロックが、緩和した消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。シーケンサ１６は、ステップＳ８及びＳ２１の判定により、消去対象ブロック内のメモリセルトランジスタＭＴの消去特性の劣化を迅速に知ることができ、消去対象ブロックに対するその後の消去ループの実行を停止することができる。
一方、オフビット数ＲＦ２が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが、緩和した消去ベリファイにパスしたと判定し、ステップＳ２２へ移行する。そして、消去対象ブロックを、緩和消去済みブロックとして管理する（Ｓ２２）。この緩和消去済みブロックの使い方については後述する。
また、ステップＳ８において、メモリセル数ＯＦ２が基準値Ｘ１を超えていない場合（No）、シーケンサ１６は、消去対象ブロックＢＬＫに対し、消去電圧“ＶERA＋３ΔＶ”により消去処理Ｅ４を実行する（Ｓ９）。具体的には、ソース線ＣＥＬＳＲＣに消去電圧“ＶERA＋３ΔＶ”を印加して、ブロックＢＬＫ内のメモリセルトランジスタＭＴの閾値電圧をステートＥｒ側にさらに遷移させる。
次に、シーケンサ１６は、消去対象ブロックＢＬＫに対し、ベリファイレベルＶＬ１により消去ベリファイ処理Ｖ４を実行する（Ｓ１０）。すなわち、読み出し電圧としてベリファイレベルＶＬ１を用いて、消去処理Ｅ４実行後におけるメモリセルトランジスタＭＴの消去状態を判定するための読み出し動作を実行する。具体的には、消去対象ブロック内の判定対象のワード線ＷＬにベリファイレベルＶＬ１を印加して、判定対象のメモリセルトランジスタＭＴに対し読み出し動作を行う。この読み出し動作では、閾値電圧がベリファイレベルＶＬ１以下のメモリセルトランジスタＭＴはオン状態に、閾値電圧がベリファイレベルＶＬ１より高いメモリセルトランジスタＭＴはオフ状態となる。
シーケンサ１６は、消去ベリファイ処理Ｖ４におけるベリファイレベルＶＬ１を用いた読み出し動作によって、オフ状態にあるメモリセルトランジスタＭＴのオフビット数Ｆ４を取得する。
シーケンサ１６は、読み出し動作で得られたオフビット数Ｆ４が所定値を越えているか否かを判定する。オフビット数Ｆ４が所定値を越えている場合（フェイル）、シーケンサ１６は、消去処理Ｅ４実行後の消去対象ブロックが消去ベリファイにフェイルしたと判定し、ステップＳ１１へ移行する。そして、消去対象ブロックを、使用不可であるバッドブロックとして管理する（Ｓ１１）。一方、オフビット数Ｆ４が所定値を越えていない場合（パス）、シーケンサ１６は、消去対象ブロックが消去ベリファイにパスしたと判定し、ステップＳ１２へ移行する。そして、消去対象ブロックを、使用可能な消去済みブロックとして管理する（Ｓ１２）。以上により、消去動作が終了する。
上述の消去動作は、第１実施形態と同様に、消去ループの最大回数が４回に設定されている場合である。消去ループの最大回数が４回より大きい数に設定されている場合は、さらに、消去ベリファイにパスするまで、あるいは消去ループが最大回数に達するまで消去ループが繰り返される。
以下に、上述した緩和消去済みブロックの使い方について説明する。ステップＳ２１の緩和した消去ベリファイ処理ＲＶ１にて消去ベリファイにパスした場合、シーケンサ１６は、消去対象ブロックを緩和消去済みブロックとして管理する。
例えば、緩和消去済みブロックには、以下の(１)～(４)に使い方がある。
（１）消去ベリファイ処理Ｖ１～Ｖ４のいずれかを正常にパスしたブロック（以下、消去済みブロックと称す）と比較すると、緩和消去済みブロックは、ステートＥｒの閾値分布の上裾が高く、信頼性が低下する可能性があるが、その前提で使用する。
（２）書き込み動作では、メモリセルトランジスタＭＴの閾値電圧が書き込みベリファイレベルを超えるまで、書き込み処理と書き込みベリファイ処理を含む書き込みループが繰り返される。書き込み処理は、メモリセルトランジスタＭＴのゲート電極（即ち、ワード線ＷＬ）に書き込み電圧ＶPGMを印加（または、供給）することにより、メモリセルトランジスタＭＴの電荷蓄積層に電荷を注入し、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。書き込みベリファイ処理は、メモリセルトランジスタＭＴの閾値電圧が書き込みベリファイレベルに達したか否かを検証する動作である。
緩和消去済みブロック内のメモリセルトランジスタＭＴに書き込み動作を行う場合、各ステートに設定される書き込みベリファイレベルを、消去済みブロック内のメモリセルトランジスタＭＴの各ステートに設定される書き込みベリファイレベルより高く設定する。これにより、メモリセルトランジスタＭＴに書き込まれる閾値電圧の分布の下裾を高くし、メモリセルトランジスタＭＴに記憶されるデータの信頼性を向上させる。
（３）書き込み動作では、メモリセルトランジスタＭＴの閾値電圧がベリファイレベルを超えるまで、書き込み処理と書き込みベリファイ処理を含む書き込みループが繰り返される。書き込み処理で用いる書き込み電圧ＶPGMは、書き込みループが繰り返される毎に、書き込み電圧ＶPGMに電圧ΔＶが加えられた電圧に設定される。緩和消去済みブロック内のメモリセルトランジスタＭＴに書き込み動作を行う場合、緩和消去済みブロックに対する書き込み処理で設定される電圧ΔＶは、消去済みブロックに対する書き込み処理で設定される電圧ΔＶよりも小さい電圧に設定される。これにより、書き込み動作における信頼性を向上させることができる。
（４）消去済みブロック内のメモリセルトランジスタＭＴにＴＬＣあるいはＱＬＣ方式を用いている場合は、緩和消去済みブロック内のメモリセルトランジスタＭＴに対してはＭＬＣ方式を用いる。このように、１つのメモリセルトランジスタＭＴの記憶容量を減らすことにより、メモリセルトランジスタＭＴが持つ各ステートの閾値電圧分布の間隔を広げることが可能となる。これにより、メモリセルトランジスタＭＴに記憶されるデータの信頼性を向上させることができる。
２．２．３ 消去動作の電圧波形
以下に、消去処理、消去ベリファイ処理、及び緩和した消去ベリファイ処理を含む消去動作におけるソース線ＣＥＬＳＲＣ、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにビット線ＢＬの電圧波形について説明する。図１５は、消去処理、消去ベリファイ処理、及び緩和した消去ベリファイ処理における各信号の電圧波形を示す図である。ここでは、消去処理Ｅ１、消去ベリファイ処理Ｖ１、及び緩和した消去ベリファイ処理ＲＶ１を例に説明する。
図１５において、時刻ｔ０～ｔ５にて消去処理Ｅ１が実行され、時刻ｔ５～ｔ１０にて消去ベリファイ処理Ｖ１、時刻ｔ１１～ｔ１６にて、緩和した消去ベリファイ処理ＲＶ１がそれぞれ実行される。
時刻ｔ０～ｔ５における消去処理Ｅ１、及び時刻ｔ５～ｔ１０における消去ベリファイ処理Ｖ１については、第１実施形態と同様である。
以下に、時刻ｔ１１～ｔ１６における緩和した消去ベリファイ処理ＲＶ１について述べる。
時刻ｔ１２にて、ロウデコーダ１８は、選択ブロックのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶSGを印加する。電圧ＶSGは、セレクトトランジスタＳＴ１及びＳＴ２をオン状態にさせる電圧である。
次に、時刻ｔ１３－ｔ１５にて、ロウデコーダ１８は、消去対象ブロックの判定対象のワード線ＷＬに、ベリファイレベルＶＬ２を印加する。ベリファイレベルＶＬ２は、消去対象ブロック内のメモリセルトランジスタＭＴの消去状態を判定するための読み出し電圧である。ベリファイレベルＶＬ２は、ベリファイレベルＶＬ１より高い電圧である。さらに、ロウデコーダ１８は、非判定対象のワード線ＷＬに、電圧ＶREADを印加する。
これにより、センスアンプ２１は、ビット線ＢＬに読み出されたデータをセンス及び増幅する。この読み出し結果に従って、シーケンサ１６は、上述したように、消去ベリファイにパスしたか、あるいはフェイルしたかを判定する。
なお、上述の実施形態では、消去処理Ｅ１～Ｅ４における消去電圧ＶERAがΔＶ毎に増加する場合を説明したが、これに限るわけではない。図１６に示すように、消去処理Ｅ１～Ｅ４における消去電圧ＶERAが一定に設定される場合もある。
２．３ 第２実施形態の効果
第２実施形態によれば、消去動作の性能を向上できる半導体記憶装置を提供できる。
以下に、第２実施形態の効果について説明する。
第２実施形態では、消去対象ブロック内のメモリセルトランジスタＭＴにおいて、第１消去ベリファイにてオン状態になった後、第１消去ベリファイの後に行われる第２消去ベリファイでオフ状態になったメモリセルトランジスタＭＴのメモリセル数ＯＦ１（または、ＯＦ２）を算出する。言い換えると、消去対象ブロック内のメモリセルトランジスタＭＴにおいて、第１消去ベリファイにてパスした後、その後の第２消去ベリファイでフェイルしたメモリセルトランジスタＭＴのメモリセル数ＯＦ１を算出する。そして、メモリセル数ＯＦ１が基準値Ｘ１を越えているか否かを判定する。メモリセル数ＯＦ１が基準値Ｘ１を越えている場合、第２実施形態では消去対象ブロックをバッドブロックとして扱うのでなく、第１及び第２消去ベリファイで用いた第１ベリファイレベルより電圧が高い第２ベリファイレベルを用いて第３消去ベリファイを行う。そして、消去対象ブロックが第３消去ベリファイにパスした場合、消去対象ブロックを、前述した緩和消去済みブロックとして管理する。一方、消去対象ブロックが第３消去ベリファイにフェイルした場合、消去対象ブロックをバッドブロックとして扱う。
第３消去ベリファイにパスした場合、消去対象ブロックを、緩和消去済みブロックとして管理することにより、ブロックをより有効に使用することが可能となり、半導体記憶装置におけるメモリ性能を向上させることができる。
一方、第３消去ベリファイにフェイルした場合、消去対象ブロックをバッドブロックとして管理することにより、消去対象ブロックに対するその後の消去ループの実行を削減でき、リソースの不要な使用を低減することができる。さらに、消去対象ブロックがその後、消去ベリファイにパスし、そのブロックに書き込み動作及び消去動作が実行されることで、ブロック内のメモリセルトランジスタＭＴの特性の劣化が進行するのを防ぐことができる。
以上述べたように、第２実施形態の半導体記憶装置によれば、消去動作の性能を向上させることができる。
３．第３実施形態
第３実施形態の半導体記憶装置について説明する。第３実施形態では、第１実施形態において行った消去ベリファイ処理を、ＮＡＮＤストリング単位で行う例について説明する。説明しない半導体記憶装置の構成、動作、及び効果については、第１実施形態と同様である。
３．１ 第３実施形態の動作
第３実施形態では、ＮＡＮＤストリングＮＳ毎に消去ベリファイ処理を行う。さらに、１本のビット線につながる複数のＮＡＮＤストリングＮＳのうちの１つのＮＡＮＤストリングＮＳについてのみ、このＮＡＮＤストリングＮＳが消去ベリファイでパスからフェイルになったか否かの判定を行う。例えば、図４で示す左側のＮＡＮＤストリングをＮＳ０、右側をＮＳ１としたとき、ＮＡＮＤストリングＮＳ０についてのみ、前回の消去ベリファイ処理でのパスから今回の消去ベリファイ処理でフェイルになっていないかどうかを判定する。複数のビット線にはＮＡＮＤストリングＮＳ０がそれぞれ接続されており、ＮＡＮＤストリングＮＳ０の各々に対して、消去ベリファイでパスからフェイルになったか否かの判定を行う。
図１７は、第３実施形態の半導体記憶装置１０における消去動作を示すフローチャートである。この動作は、シーケンサ１６によって制御される。ここでは、図９に示したフローチャートと異なる点を主に説明する。
ステップＳ２、Ｓ４、Ｓ７、Ｓ１０における消去ベリファイ処理Ｖ１ａ～Ｖ４ａの各々では、図４に示したワード線ＷＬ０からＷＬ７にベリファイレベルＶＬ１を供給し、複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴ０からＭＴ７の閾値電圧がベリファイレベルＶＬ１より低いか否かを判定する。メモリセルトランジスタＭＴ０からＭＴ７の閾値電圧がベリファイレベルＶＬ１よりも低いときは、このＮＡＮＤストリングＮＳは消去ベリファイにパスしたものとする。このように第３実施形態では、シーケンサ１６は、ＮＡＮＤストリング単位で消去ベリファイにパスしたかどうかを判定する。１ブロックに含まれる複数のＮＡＮＤストリングＮＳのそれぞれが消去ベリファイにパスしたか否かはそれぞれのビット線につながるラッチ回路に記憶される。
ステップＳ５では、消去ベリファイ処理Ｖ１ａの実行後、次の消去ループにおける消去ベリファイ処理Ｖ２ａのとき、消去ベリファイ処理Ｖ１ａでパスしていたが、消去ベリファイ処理Ｖ２ａではフェイルになったＮＡＮＤストリングＮＳ０の数（以下、ストリング数ＰＦ１）を算出する。そして、ストリング数ＰＦ１が基準値Ｘ２を超えているか否かを判定する。すなわち、シーケンサ１６は、消去ベリファイ処理Ｖ１ａにおけるパスから、消去ベリファイ処理Ｖ２ａにおけるフェイルに遷移したＮＡＮＤストリングＮＳ０のストリング数ＰＦ１が基準値Ｘ２を超えているか否かを判定する。この判定は、消去ベリファイ処理Ｖ１ａでラッチ回路に記憶されたデータと、この消去ベリファイ処理Ｖ２ａで得られたデータとを比較し、さらにこの比較結果を基準値Ｘ２と比較することで求められる。なお、ＮＡＮＤストリングＮＳ１を含むその他のＮＡＮＤストリングについては、上述したストリング数ＰＦ１の算出と判定は行わない。
ステップＳ５において、ストリング数ＰＦ１が基準値Ｘ２を超えている場合（Yes）、シーケンサ１６は処理をステップＳ１１へ移行する。一方、ストリング数ＰＦ１が基準値Ｘ２を超えていない場合（No）、シーケンサ１６は処理をステップＳ６へ移行する。
ステップＳ８では、消去ベリファイ処理Ｖ２ａの実行後、次の消去ベリファイ処理Ｖ３ａのとき、消去ベリファイ処理Ｖ２ａでパスしていたが、消去ベリファイ処理Ｖ３ａではフェイルになったＮＡＮＤストリングＮＳ０の数（以下、ストリング数ＰＦ２）を算出する。そして、ストリング数ＰＦ２が基準値Ｘ２を超えているか否かを判定する。すなわち、シーケンサ１６は、消去ベリファイ処理Ｖ２ａにおけるパスから、消去ベリファイ処理Ｖ３ａにおいてフェイルに遷移したＮＡＮＤストリングＮＳ０のストリング数ＰＦ２が基準値Ｘ２を超えているか否かを判定する。この判定は、消去ベリファイ処理Ｖ２ａでラッチ回路に記憶されたデータと、この消去ベリファイ処理Ｖ３ａで得られたデータとを比較し、さらにこの比較結果を基準値Ｘ２と比較することで求められる。なお、ＮＡＮＤストリングＮＳ１を含むその他のＮＡＮＤストリングについては、上述したストリング数ＰＦ１の算出と判定は行わない。
ステップＳ８において、ストリング数ＰＦ２が基準値Ｘ２を超えている場合（Yes）、シーケンサ１６は処理をステップＳ１１へ移行する。一方、ストリング数ＰＦ２が基準値Ｘ２を超えていない場合（No）、シーケンサ１６は処理をステップＳ９へ移行する。
このように、第３実施形態においては、ＮＡＮＤストリングＮＳ毎に消去ベリファイ処理を行う。さらに、１本のビット線につながる複数のＮＡＮＤストリングＮＳのうちのどれか一つについてのみ、ストリング数ＰＦ１あるいはＰＦ２の算出と判定が行われる。
３．２ 第３実施形態の変形例
上述の第３実施形態では、消去ベリファイ処理において、図４に示したワード線ＷＬ０からＷＬ７のすべてにベリファイレベルＶＬ１を供給していた。しかし、本変形例においては、図４における偶数ワード線（例えば、ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６）と奇数ワード線（例えば、ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７）とに交互にベリファイレベルＶＬ１を供給する。例えば、偶数ワード線にベリファイレベルＶＬ１を供給するときは、奇数ワード線にはベリファイレベルＶＬ１よりも高い電圧である、いわゆるパス電圧を供給している。まず、偶数ワード線についてのみ、消去ベリファイがパスかフェイルかを判定し、その後、奇数ワード線についても消去ベリファイがパスかフェイルかを判定する。両方ともパスしたら消去ベリファイをパスしたとする。
ここで、本変形例においては、例えば、前回の消去ベリファイ処理で偶数ワード線についてのみ行った消去ベリファイのパスか否かのデータがビット線につながるラッチ回路に記憶される。次の消去ループにおける消去ベリファイ処理のときも、偶数ワード線と奇数ワード線について消去ベリファイがパスか否かを判定する。前回の消去ベリファイ処理でパスしていたが、今回の消去ベリファイ処理でフェイルになったＮＡＮＤストリングＮＳ０については、偶数ワード線にベリファイレベルＶＬ１が供給された場合のみ、前回のラッチ回路のデータと今回のデータとを比較することで求められる。
このように、本変形例においては、ビット線につながる複数のＮＡＮＤストリングＮＳのうちのどれか一つについて、かつ、偶数ワード線あるいは奇数ワード線のいずれかの場合についてのみ、ストリング数ＰＦ１あるいはＰＦ２の算出と判定が行われる。なお、ＮＡＮＤストリングＮＳ１を含むその他のＮＡＮＤストリングについては、ストリング数ＰＦ１あるいはＰＦ２の算出と判定は行わない。
３．３ 第３実施形態の効果
第３実施形態及び変形例によれば、消去動作の性能を向上できる半導体記憶装置を提供できる。
以下に、第３実施形態及び変形例の効果について説明する。
第３実施形態及び変形例では、ビット線につながる複数のＮＡＮＤストリングＮＳのうちのＮＡＮＤストリングＮＳ０についてのみ、ストリング数ＰＦ１（または、ＰＦ２）の算出と判定が行われる。すなわち、消去対象ブロック内の複数のＮＡＮＤストリングＮＳ０において、第１消去ベリファイにてパスした後、その後の第２消去ベリファイでフェイルしたＮＡＮＤストリングＮＳ０のストリング数ＰＦ１を算出する。そして、ストリング数ＰＦ１が基準値Ｘ２を越えているか否かを判定する。ストリング数ＰＦ１が基準値Ｘ２を越えている場合、その消去対象ブロックは劣化が進行していると判定でき、消去対象ブロックをバッドブロックとして扱う。
これにより、消去対象ブロックに対するその後の消去ループの実行を削減でき、リソースの不要な使用を低減することができる。さらに、消去対象ブロックがその後、消去ベリファイにパスし、そのブロックに書き込み動作及び消去動作が実行されることで、ブロック内のメモリセルトランジスタＭＴの特性の劣化が進行するのを防ぐことができる。
以上述べたように、第３実施形態及び変形例の半導体記憶装置によれば、消去動作の性能を向上させることができる。
４．第４実施形態
第４実施形態の半導体記憶装置について説明する。第４実施形態では、第２実施形態において行った消去ベリファイ処理を、ＮＡＮＤストリング単位で行う例について説明する。説明しない半導体記憶装置の構成、動作、及び効果については、第２実施形態と同様である。
前述した第２実施形態において行った消去ベリファイ処理を、第３実施形態と同様に、ＮＡＮＤストリング単位で行うことも可能である。この場合も、ＮＡＮＤストリングＮＳ毎に消去ベリファイ処理を行う。さらに、例えば、複数のビット線にそれぞれ接続されたＮＡＮＤストリングＮＳ０の各々に対して、消去ベリファイでパスからフェイルになったか否かの判定を行う。
図１８は、第４実施形態の半導体記憶装置１０における消去動作を示すフローチャートである。この動作は、シーケンサ１６によって制御される。
ステップＳ２、Ｓ４、Ｓ７、Ｓ１０における消去ベリファイ処理Ｖ１ａ～Ｖ４ａ、ステップＳ５及びＳ８におけるストリング数ＰＦ１及びＰＦ２の算出と判定の処理は、第３実施形態と同様である。
４．２ 第４実施形態の変形例
本変形例では、第３実施形態の変形例と同様に、ビット線につながる複数のＮＡＮＤストリングＮＳのうちのどれか一つについて、かつ、偶数ワード線あるいは奇数ワード線のいずれかの場合についてのみ、ストリング数ＰＦ１あるいはＰＦ２の算出と判定が行われる。なお、ＮＡＮＤストリングＮＳ１を含むその他のＮＡＮＤストリングについては、ストリング数ＰＦ１あるいはＰＦ２の算出と判定は行わない。
４．３ 第４実施形態の効果
第４実施形態及び変形例によれば、消去動作の性能を向上できる半導体記憶装置を提供できる。
以下に、第４実施形態及び変形例の効果について説明する。
第４実施形態及び変形例では、ビット線につながる複数のＮＡＮＤストリングＮＳのうちのＮＡＮＤストリングＮＳ０についてのみ、ストリング数ＰＦ１（または、ＰＦ２）の算出と判定が行われる。すなわち、消去対象ブロック内の複数のＮＡＮＤストリングＮＳ０において、第１消去ベリファイにてパスした後、その後の第２消去ベリファイでフェイルしたＮＡＮＤストリングＮＳ０のストリング数ＰＦ１を算出する。そして、ストリング数ＰＦ１が基準値Ｘ２を越えているか否かを判定する。ストリング数ＰＦ１が基準値Ｘ２を越えている場合、その消去対象ブロックは劣化が進行していると判定でき、消去対象ブロックをバッドブロックとして扱う。
これにより、消去対象ブロックに対するその後の消去ループの実行を削減でき、リソースの不要な使用を低減することができる。さらに、消去対象ブロックがその後、消去ベリファイにパスし、そのブロックに書き込み動作及び消去動作が実行されることで、ブロック内のメモリセルトランジスタＭＴの特性の劣化が進行するのを防ぐことができる。
以上述べたように、第４実施形態及び変形例の半導体記憶装置によれば、消去動作の性能を向上させることができる。
５．その他変形例等
前記実施形態で説明した機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、前記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリコントローラ、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ロウデコーダ、１９…カラムデコーダ、２０…データレジスタ、２１…センスアンプ、３０…半導体基板、３１～３５…導電層、４０…ブロック絶縁層、４１…電荷蓄積層、４２…トンネル絶縁層、４３…半導体層、Ｅ１～Ｅ４…消去処理、Ｒ１～Ｒ３…消去ループ、ＲＶ１…緩和した消去ベリファイ処理、Ｖ１～Ｖ４…消去ベリファイ処理。

Claims (13)

  1. 複数のメモリセルと、
    前記複数のメモリセルに対して行う消去動作を制御する制御回路と、
    を具備し、
    前記消去動作は、前記複数のメモリセルに消去電圧を印加する消去処理と、前記消去処理後の前記複数のメモリセルの閾値電圧を判定する消去ベリファイ処理とを含み、
    前記制御回路は、前記消去動作において、前記複数のメモリセルに対して第１消去処理、第１消去ベリファイ処理、第２消去処理、及び第２消去ベリファイ処理を順に実行し、
    前記第１消去ベリファイ処理において、前記複数のメモリセルの中で、第１ベリファイ電圧以下の閾値電圧を持つ第１メモリセルを取得し、
    前記第２消去ベリファイ処理において、前記第１メモリセルの中で、前記第１ベリファイ電圧より高い閾値電圧を持つ第２メモリセルの数を取得し、
    前記第２メモリセルの数が第１値より大きいか否かを判定する、
    半導体記憶装置。
  2. 前記第２消去ベリファイ処理において、前記第２メモリセルの数が前記第１値より大きい場合、
    前記制御回路は、前記消去動作を停止する請求項１に記載の半導体記憶装置。
  3. 前記第２消去ベリファイ処理において、前記第２メモリセルの数が前記第１値より大きい場合、
    前記制御回路は、前記複数のメモリセルを使用不可とする請求項１に記載の半導体記憶装置。
  4. 前記第２消去ベリファイ処理において、前記第２メモリセルの数が前記第１値以下の場合、
    前記制御回路は、前記複数のメモリセルに対して第３消去処理及び第３消去ベリファイ処理を順に実行し、
    前記第２消去ベリファイ処理において、前記複数のメモリセルの中で、前記第１ベリファイ電圧以下の閾値電圧を持つ第３メモリセルを取得し、
    前記第３消去ベリファイ処理において、前記第３メモリセルの中で、前記第１ベリファイ電圧より高い閾値電圧を持つ第４メモリセルの数を取得し、
    前記第４メモリセルの数が前記第１値より大きいか否かを判定する、
    請求項１に記載の半導体記憶装置。
  5. 前記第２消去ベリファイ処理において、前記第２メモリセルの数が前記第１値より大きい場合、
    前記制御回路は、前記第１ベリファイ電圧より電圧が高い第２ベリファイ電圧を用いて、前記複数のメモリセルの閾値電圧を判定する第３消去ベリファイ処理を実行し、
    前記第３消去ベリファイ処理において、前記複数のメモリセルの中で、前記第２ベリファイ電圧より高い閾値電圧を持つ第５メモリセルの数を取得し、
    前記第５メモリセルの数が第２値より大きいか否かを判定する、
    請求項１に記載の半導体記憶装置。
  6. 前記第３消去ベリファイ処理において、前記第５メモリセルの数が第２値以下の場合、
    前記制御回路は、前記複数のメモリセルに対して行う第１書き込み動作と、前記複数のメモリセルと異なる第６メモリセルに対して行う第２書き込み動作とを制御し、
    前記第１書き込み動作は、前記複数のメモリセルに書き込み電圧を印加する書き込み処理と、前記書き込み処理後の前記複数のメモリセルの閾値電圧が第１書き込みベリファイ電圧を越えたか否かを判定する書き込みベリファイ処理とを含み、
    前記第２書き込み動作は、前記第６メモリセルに前記書き込み電圧を印加する書き込み処理と、前記書き込み処理後の前記第６メモリセルの閾値電圧が第２書き込みベリファイ電圧を越えたか否かを判定する書き込みベリファイ処理とを含み、
    前記第１書き込みベリファイ電圧は、前記第２書き込みベリファイ電圧より電圧が高い請求項５に記載の半導体記憶装置。
  7. 前記第３消去ベリファイ処理において、前記第５メモリセルの数が第２値以下の場合、
    前記制御回路は、前記複数のメモリセルに対して行う第１書き込み動作と、前記複数のメモリセルと異なる第６メモリセルに対して行う第２書き込み動作を制御し、
    前記第１書き込み動作は、前記複数のメモリセルに第１書き込み電圧を印加する第１書き込み処理と、前記第１書き込み処理後の前記複数のメモリセルの閾値電圧が書き込みベリファイ電圧を越えたか否かを判定する第１書き込みベリファイ処理とを含み、
    前記第２書き込み動作は、前記第６メモリセルに第２書き込み電圧を印加する第２書き込み処理と、前記第２書き込み処理後の前記第６メモリセルの閾値電圧が書き込みベリファイ電圧を越えたか否かを判定する第２書き込みベリファイ処理とを含み、
    前記制御回路は、前記第１書き込み動作において、前記複数のメモリセルの閾値電圧が前記書き込みベリファイ電圧を越えるまで、前記第１書き込み処理と前記第１書き込みベリファイ処理とを繰り返し実行し、
    前記第２書き込み動作において、前記第６メモリセルの閾値電圧が前記書き込みベリファイ電圧を越えるまで、前記第２書き込み処理と前記第２書き込みベリファイ処理とを繰り返し実行し、
    前記第１書き込み処理の前記第１書き込み電圧は、前記第１書き込み処理が繰り返される毎に、第１電圧だけ高くなり、
    前記第２書き込み処理の前記第２書き込み電圧は、前記第２書き込み処理が繰り返される毎に、第２電圧だけ高くなり、
    前記第１電圧は、前記第２電圧より小さい電圧である請求項５に記載の半導体記憶装置。
  8. 前記第３消去ベリファイ処理において、前記第５メモリセルの数が第２値以下の場合、
    前記制御回路は、前記複数のメモリセルの中の少なくとも１つのメモリセルの記憶容量を小さくする請求項５に記載の半導体記憶装置。
  9. 前記第１消去処理において前記複数のメモリセルに第１消去電圧が印加され、前記第２消去処理において前記複数のメモリセルに第２消去電圧が印加され、
    前記第２消去電圧は、前記第１消去電圧と異なる請求項１に記載の半導体記憶装置。
  10. 前記第１消去処理において前記複数のメモリセルに第１消去電圧が印加され、前記第２消去処理において前記複数のメモリセルに第２消去電圧が印加され、
    前記第２消去電圧は、前記第１消去電圧より高い電圧である請求項１に記載の半導体記憶装置。
  11. 前記第１消去処理において前記複数のメモリセルに第１消去電圧が印加され、前記第２消去処理において前記複数のメモリセルに第２消去電圧が印加され、
    前記第２消去電圧は、前記第１消去電圧と同じ電圧レベルである請求項１に記載の半導体記憶装置。
  12. 前記複数のメモリセルに接続された配線層をさらに具備し、
    前記第１消去処理において前記配線層に第１消去電圧が供給され、前記第２消去処理において前記配線層に第２消去電圧が供給され、
    前記第２消去電圧は、前記第１消去電圧と異なる請求項１に記載の半導体記憶装置。
  13. 前記複数のメモリセルに接続された配線層をさらに具備し、
    前記第１消去ベリファイ処理及び前記第２消去ベリファイ処理において、前記配線層に前記第１ベリファイ電圧が供給される請求項１に記載の半導体記憶装置。
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