TW202338836A - 半導體記憶裝置 - Google Patents

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木村啓太
仲井健理
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日商鎧俠股份有限公司
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Abstract

本發明提供一種能提高抹除動作之性能之半導體記憶裝置。  實施方式之半導體記憶裝置具備複數個記憶單元、及控制對上述複數個記憶單元進行之抹除動作之控制電路，上述抹除動作包含對上述複數個記憶單元施加抹除電壓之抹除處理、及判定上述抹除處理後之上述複數個記憶單元之閾值電壓之抹除驗證處理，上述控制電路於上述抹除動作中，對上述複數個記憶單元依序執行第1抹除處理、第1抹除驗證處理、第2抹除處理及第2抹除驗證處理，於上述第1抹除驗證處理中，獲取上述複數個記憶單元當中具有第1驗證電壓以下之閾值電壓之第1記憶單元，於上述第2抹除驗證處理中，獲取上述第1記憶單元當中具有高於上述第1驗證電壓之閾值電壓之第2記憶單元之數量，判定上述第2記憶單元之數量是否大於第1值。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
已知一種能非揮發地記憶資料之NAND(Not AND，反及)型快閃記憶體。
提供一種能提高抹除動作之性能之半導體記憶裝置。
實施方式之半導體記憶裝置具備複數個記憶單元、及控制對上述複數個記憶單元進行之抹除動作之控制電路，上述抹除動作包含對上述複數個記憶單元施加抹除電壓之抹除處理、及判定上述抹除處理後之上述複數個記憶單元之閾值電壓之抹除驗證處理，上述控制電路於上述抹除動作中，對上述複數個記憶單元依序執行第1抹除處理、第1抹除驗證處理、第2抹除處理及第2抹除驗證處理，於上述第1抹除驗證處理中，獲取上述複數個記憶單元當中具有第1驗證電壓以下之閾值電壓之第1記憶單元，於上述第2抹除驗證處理中，獲取上述第1記憶單元當中具有高於上述第1驗證電壓之閾值電壓之第2記憶單元之數量，判定上述第2記憶單元之數量是否大於第1值。
以下，參照圖式對實施方式進行說明。於以下說明中，對於具有相同之功能及構成之構成要素，標附共通之參照符號。又，以下所示之實施方式係例示用以實現該實施方式之技術思想之裝置及方法者，而非要將構成零件之材質、形狀、構造及配置等特定為下文所述之情況。
1.第1實施方式  對第1實施方式之半導體記憶裝置進行說明。以下，關於半導體記憶裝置，以記憶單元電晶體呈三維積層於半導體基板之上方之三維積層型NAND型快閃記憶體為例進行說明。NAND型快閃記憶體係能非揮發地記憶資料之半導體記憶體。
1.1第1實施方式之構成  1.1.1半導體記憶裝置之構成  首先，對第1實施方式之半導體記憶裝置之構成進行說明。圖1係表示第1實施方式之半導體記憶裝置之構成之方塊圖。
半導體記憶裝置10具備記憶單元陣列11、輸入輸出電路12、邏輯控制電路13、就緒/忙碌電路14、暫存器群15、定序器(或控制電路)16、電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21。暫存器群15具備狀態暫存器15A、位址暫存器15B及指令暫存器15C。
記憶單元陣列11具備1個或複數個塊BLK0、BLK1、BLK2、…、BLKm(m係0以上之自然數)。複數個塊BLK0～BLKm各自包含與列及行配對之複數個記憶單元電晶體(以下，亦稱為記憶單元)。記憶單元電晶體係可電性抹除及寫入(或編程)之非揮發性記憶單元。記憶單元陣列11包含用以對記憶單元電晶體施加電壓之複數個字元線、複數個位元線、及源極線。關於塊BLKm之具體構成將於下文加以敍述。
輸入輸出電路12及邏輯控制電路13經由輸入輸出端子(或NAND匯流排)連接於記憶體控制器1。輸入輸出電路12與記憶體控制器1之間經由輸入輸出端子收發I/O(Input/Output，輸入/輸出)信號DQ(例如，DQ0、DQ1、DQ2、…、DQ7)。I/O信號DQ傳遞指令、位址及資料等資訊。
邏輯控制電路13自記憶體控制器1經由輸入輸出端子(或NAND匯流排)接收外部控制信號。外部控制信號例如包括晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn及寫保護信號WPn。信號名稱中標註之“n”表示該信號為低位準(active-low)。
晶片賦能信號CEn於安裝有複數個半導體記憶裝置10之情形時，使半導體記憶裝置10可以選擇，於選擇相應半導體記憶裝置10時生效。指令鎖存賦能信號CLE使作為信號DQ發送之指令能鎖存於指令暫存器15C中。位址鎖存賦能信號ALE使作為信號DQ發送之位址能鎖存於位址暫存器15B中。寫入賦能信號WEn使作為信號DQ發送之資料能記憶於輸入輸出電路12中。讀出賦能信號REn使自記憶單元陣列11讀出之資料能作為信號DQ輸出。寫保護信號WPn於禁止對半導體記憶裝置10執行寫入動作及抹除動作時生效。
就緒/忙碌電路14根據來自定序器16之控制，產生就緒/忙碌信號R/Bn。就緒/忙碌信號R/Bn表示半導體記憶裝置10是就緒狀態還是忙碌狀態。就緒狀態表示半導體記憶裝置10係能夠受理來自記憶體控制器1之命令之狀態。忙碌狀態表示半導體記憶裝置10係無法受理來自記憶體控制器1之命令之狀態。記憶體控制器1藉由自半導體記憶裝置10接收就緒/忙碌信號R/Bn，能得知半導體記憶裝置10是就緒狀態還是忙碌狀態。
狀態暫存器15A記憶半導體記憶裝置10之動作所需之狀態資訊STS。狀態暫存器15A按照定序器16之指示，將狀態資訊STS傳輸至輸入輸出電路12。
位址暫存器15B記憶自輸入輸出電路12傳輸過來之位址ADD。位址ADD包含列位址及行位址。列位址例如包含塊位址及頁位址，上述塊位址指定作為動作對象之塊BLKm，上述頁位址指定被指定之塊內之作為動作對象之字元線WL。
指令暫存器15C記憶自輸入輸出電路12傳輸過來之指令CMD。指令CMD例如包含命令定序器16執行寫入動作之寫入指令、命令定序器16執行讀出動作之讀出指令、及命令定序器16執行抹除動作之抹除指令等。
對狀態暫存器15A、位址暫存器15B及指令暫存器15C，例如使用SRAM(static random access memory，靜態隨機存取記憶體)。
定序器16自指令暫存器15C接收指令，按照基於該指令之序列統籌控制半導體記憶裝置10。
定序器16控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21等，執行寫入動作、讀出動作及抹除動作。具體而言，定序器16基於自指令暫存器15C接收到之寫入指令，控制電壓產生電路17、列解碼器18、資料暫存器20及感測放大器21，向由位址ADD指定之複數個記憶單元電晶體寫入資料。定序器16還基於自指令暫存器15C接收到之讀出指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，從由位址ADD指定之複數個記憶單元電晶體讀出資料。定序器16進而基於自指令暫存器15C接收到之抹除指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，將由位址ADD指定之塊中記憶之資料抹除。
電壓產生電路17自半導體記憶裝置10之外部經由電源端子接收電源電壓VDD及接地電壓VSS。電源電壓VDD係自半導體記憶裝置10之外部供給之外部電壓，例如為3.3 V。接地電壓VSS係自半導體記憶裝置10之外部供給之外部電壓，例如為0 V。
電壓產生電路17使用電源電壓VDD，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路17將所產生之電壓供給至記憶單元陣列11、列解碼器18及感測放大器21等。
列解碼器18自位址暫存器15B接收列位址，並將該列位址解碼。列解碼器18基於列位址之解碼結果，選擇複數個塊中之任一個，進而選擇所選塊BLKm內之字元線WL。其次，列解碼器18向所選塊BLKm傳輸自電壓產生電路17供給過來之複數個電壓。
行解碼器19自位址暫存器15B接收行位址，並將該行位址解碼。行解碼器19基於行位址之解碼結果，選擇資料暫存器20內之鎖存電路。
資料暫存器20具備複數個鎖存電路。鎖存電路臨時記憶寫入資料或讀出資料。
感測放大器21於執行資料之讀出動作時，感測及放大被自記憶單元電晶體讀出至位元線之資料。進而，感測放大器21臨時記憶自記憶單元電晶體讀出之讀出資料DAT，並將所記憶之讀出資料DAT傳輸至資料暫存器20。又，感測放大器21於執行資料之寫入動作時，臨時記憶自輸入輸出電路12經由資料暫存器20傳輸過來之寫入資料DAT。進而，感測放大器21將寫入資料DAT傳輸至位元線。
1.1.2記憶單元陣列之構成  其次，對半導體記憶裝置10內之記憶單元陣列11之電路構成進行說明。記憶單元陣列11如上所述，具有複數個塊BLK0～BLKm。以下，對塊BLKm之電路構成進行說明。
圖2係記憶單元陣列11內之塊BLKm之電路圖。塊BLKm例如具備複數個串組集SU0、SU1、SU2、SU3。以後，當寫作串組集SU時，表示串組集SU0～SU3各者。串組集SU具備複數個NAND串(或記憶體串)NS。
此處，為了使說明變得簡單明瞭，示出了NAND串NS例如具備8個記憶單元電晶體MT0、MT1、MT2、…、MT7、及2個選擇電晶體ST1、ST2之例。以後，當寫作記憶單元電晶體MT時，表示記憶單元電晶體MT0～MT7各者。
記憶單元電晶體MT具備控制閘極與電荷儲存層，非揮發地記憶資料。記憶單元電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。記憶單元電晶體MT能記憶1位元資料、或2位元以上之資料。
串組集SU0中包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣地，串組集SU1～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3分別由列解碼器18獨立控制。
串組集SU0中包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣地，串組集SU1～SU3各自之選擇電晶體ST2之閘極連接於選擇閘極線SGS。再者，亦有於串組集SU0～SU3之選擇電晶體ST2之閘極上分別連接個別之選擇閘極線SGS之情形。選擇電晶體ST1及ST2用於各種動作中之串組集SU之選擇。
塊BLKm中包含之記憶單元電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7分別由列解碼器18獨立控制。
位元線BL0～BLr(r係0以上之自然數)各自連接於複數個塊BLK0～BLKm，且與位於塊BLKm中包含之串組集SU內之1個NAND串NS連接。即，位元線BL0～BLr各自連接於呈矩陣狀配置在塊BLKm內之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL連接於複數個塊BLK0～BLKm。即，源極線SL連接於塊BLKm中包含之複數個選擇電晶體ST2之源極。
簡要而言，串組集SU包含複數個NAND串NS，該等NAND串NS連接於不同之位元線BL，且連接於同一個選擇閘極線SGD。又，塊BLKm包含共通地利用字元線WL之複數個串組集SU。進而，記憶單元陣列11包含共通地利用位元線BL之複數個塊BLK0～BLKm。
塊BLKm例如為資料之抹除單位。即，塊BLKm內包含之記憶單元電晶體MT中記憶之資料要一次性抹除。再者，資料亦能以串組集SU為單位來抹除，還能按小於串組集SU之單位來抹除。
將1個串組集SU內共有字元線WL之複數個記憶單元電晶體MT稱為單元組集CU。將單元組集CU中包含之複數個記憶單元電晶體MT分別記憶之1位元資料之集合稱為頁。單元組集CU之記憶容量根據記憶單元電晶體MT所記憶之資料之位元數而變化。例如，於各記憶單元電晶體MT記憶1位元資料之情形時，單元組集CU記憶1頁資料，於各記憶單元電晶體MT記憶2位元資料之情形時，單元組集CU記憶2頁資料，於各記憶單元電晶體MT記憶3位元資料之情形時，單元組集CU記憶3頁資料。
針對單元組集CU之寫入動作及讀出動作以頁為單位而進行。換言之，讀出動作及寫入動作要對與配設於1個串組集SU之1個字元線WL連接之複數個記憶單元電晶體MT一次性進行。
再者，塊BLKm所具備之串組集之數量並不限於SU0～SU3，而可任意設定。又，串組集SU中包含之NAND串NS之數量、以及NAND串NS所具備之記憶單元電晶體及選擇電晶體之數量亦可任意設定。進而，記憶單元電晶體MT可為使用絕緣膜作為電荷儲存層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為使用導電層作為電荷儲存層之FG(floating gate，浮閘)型。
1.1.3感測放大器之構成  其次，對半導體記憶裝置10內之感測放大器21之電路構成進行說明。圖3係表示第1實施方式之半導體記憶裝置10內的感測放大器21之電路構成之圖。感測放大器21包含複數個感測放大器組集SAU0、SAU1、…、SAUr(r係0以上之自然數)。
感測放大器組集SAU0～SAUr分別與位元線BL0～BLr相關聯。即，感測放大器組集SAU0～SAUr分別電性連接於位元線BL0～BLr。感測放大器組集SAUr例如包含感測放大器部SAr、鎖存電路SDL、ADL及BDL、以及匯流排LBUS。
感測放大器部SAr例如於讀出動作中，基於位元線BLr之電壓，判定讀出資料是“0”還是“1”。換言之，感測放大器部SAr感測及放大被讀出至位元線BLr之電壓，並判定所選記憶單元電晶體MT記憶之資料。鎖存電路SDL、ADL及BDL分別臨時記憶讀出資料及寫入資料等。
感測放大器部SAr、以及鎖存電路SDL、ADL及BDL分別連接於匯流排LBUS，經由匯流排LBUS可相互收發資料。
又，資料暫存器20中包含之鎖存電路XDL連接於半導體記憶裝置10之輸入輸出電路12，用以於感測放大器組集SAUr與輸入輸出電路12之間輸入輸出資料。又，鎖存電路XDL例如亦可用作半導體記憶裝置10之快取記憶體。例如，於鎖存電路SDL、ADL及BDL正在使用當中之情形時，只要鎖存電路XDL空閒，便亦可將半導體記憶裝置10設定為就緒狀態。
1.1.4記憶單元陣列之截面構造  其次，對記憶單元陣列11內之塊BLKm之截面構造之一例進行說明。圖4係記憶單元陣列11內之塊BLKm之一部分區域之剖視圖。於圖4中，將與半導體基板30之面平行且相互正交之2個方向設為X方向及Y方向，將與包含上述X方向及Y方向之面(XY面)正交之方向設為Z方向。X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於字元線WL之積層方向。再者，圖4中省略了導電層間之層間絕緣層。
如圖4所示，記憶單元陣列11包含設置於半導體基板30之上方之導電層31～35、記憶柱MP、接觸插塞CV1及狹縫SLT。
於半導體基板30之上方設置有導電層31。導電層31形成為與半導體基板30之主面(或XY面)平行之平板狀。該導電層31作為源極線SL發揮功能。導電層31例如包含摻有雜質之多晶矽、或鎢(W)。
於導電層31上按照Y方向排列有沿著XZ面之複數個狹縫SLT。位於導電層31上且相鄰之狹縫SLT間之構造體(或積層體)例如對應於複數個串組集SU。
在位於導電層31上且相鄰之狹縫SLT間，自下層起依序設置有導電層32、複數個導電層33、及導電層34。該等導電層中於Z方向上相鄰之導電層隔著層間絕緣膜而積層。導電層32～34分別形成為與XY面平行之平板狀。導電層32作為選擇閘極線SGS發揮功能。複數個導電層33自下層起分別依序作為字元線WL0～WL7發揮功能。導電層34作為選擇閘極線SGD發揮功能。導電層32～34例如包含鎢(W)或多晶矽。
複數個記憶柱MP例如於X方向及Y方向上呈錯位狀排列。複數個記憶柱MP各自於狹縫SLT間之積層體內沿著Z方向延伸(或貫通)。各記憶柱MP以自導電層34之上方到達導電層31之上表面之方式，穿過導電層34、33、32而設置。各記憶柱MP例如具有塊絕緣層40、電荷儲存層41、隧道絕緣層(亦稱為隧道絕緣膜)42及半導體層43。記憶柱MP各自作為1個NAND串NS發揮功能。
於記憶柱MP之上方隔著層間絕緣膜設置有複數個導電層35。複數個導電層35沿著X方向排列。各導電層35係沿著Y方向延伸之線狀之配線層，作為位元線BL發揮功能。各導電層35於每個串組集SU中與對應之1個記憶柱MP電性連接。具體而言，各串組集SU中，於各記憶柱MP之半導體層43上設置有接觸插塞CV1，於接觸插塞CV1上設置有1個導電層35。導電層35例如包含鋁(Al)或鎢(W)。接觸插塞CV1包含導電層，例如鎢(W)。
以上構造沿著與記載圖4之紙面正交之方向(進深方向)排列有複數個，由沿著進深方向排列之複數個記憶柱MP(即NAND串NS)之集合構成串組集SU。
再者，字元線WL、以及選擇閘極線SGD及SGS之個數分別根據記憶單元電晶體MT、以及選擇電晶體ST1及ST2之個數而變更。
圖5係沿著圖4之V-V線之剖視圖，示出了記憶單元陣列11內之記憶柱MP之截面構造。圖5係將與半導體基板30之表面平行且包含導電層33之層中之記憶柱MP之截面抽選出來加以展示。
記憶柱MP如上所述，例如具有塊絕緣層40、電荷儲存層41、隧道絕緣層(亦稱為隧道絕緣膜)42及半導體層43。具體而言，於用以形成記憶柱MP之記憶洞之內壁設置有塊絕緣層40。於塊絕緣層40之內壁設置有電荷儲存層41。於電荷儲存層41之內壁設置有隧道絕緣層42。進而，於隧道絕緣層42之內側設置有半導體層43。換言之，半導體層43例如設置於記憶柱MP之中央部。隧道絕緣層42包圍半導體層43之側面。電荷儲存層41包圍隧道絕緣層42之側面。塊絕緣層40包圍電荷儲存層41之側面。導電層33包圍塊絕緣層40之側面。再者，記憶柱MP亦可採用於半導體層43之內部設置有核心絕緣層之構造。
於上述記憶柱MP之構造中，記憶柱MP與導電層32交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電層33交叉之部分分別作為記憶單元電晶體MT0～MT7發揮功能。進而，記憶柱MP與導電層34交叉之部分作為選擇電晶體ST1發揮功能。
半導體層43作為記憶單元電晶體MT0～MT7、以及選擇電晶體ST1及ST2之通道層發揮功能。於半導體層43之內部形成有NAND串NS之電流路徑。
隧道絕緣層42於電荷自半導體層43向電荷儲存層41注入時，或電荷儲存層41中儲存之電荷向半導體層43擴散時作為電位勢壘發揮功能。隧道絕緣層42例如包含氧化矽膜。
電荷儲存層41具有於記憶單元電晶體MT0～MT7中儲存自半導體層43注入之電荷之功能。電荷儲存層41例如為絕緣層，包含氮化矽膜。
塊絕緣層40防止電荷儲存層41中儲存之電荷向導電層33(字元線WL)擴散。塊絕緣層40例如包含氧化鋁層、氧化矽層及氮化矽層。
1.1.5記憶單元電晶體之閾值電壓分佈  其次，對記憶單元電晶體MT所能實現之閾值電壓分佈與資料之關係進行說明。
圖6係表示記憶單元電晶體MT所能實現之閾值電壓分佈與資料之關係之圖。此處，關於記憶單元電晶體MT之記憶方式，示出了應用1個記憶單元電晶體MT中能記憶3位元資料之TLC(Triple-Level Cell，三層單元)方式之例。再者，本實施方式亦可應用於採用1個記憶單元電晶體MT中能記憶1位元資料之SLC(Single-Level Cell，單層單元)方式、1個記憶單元電晶體MT中能記憶2位元資料之MLC(Multi-Level Cell，雙層單元)方式、1個記憶單元電晶體MT中能記憶4位元資料之QLC(Quad-Level Cell，四層單元)方式等其他記憶方式之情形。
記憶單元電晶體MT所能記憶之3位元資料由下位(lower)位元、中位(middle)位元及上位(upper)位元規定。於記憶單元電晶體MT記憶3位元之情形時，記憶單元電晶體MT可實現與複數個閾值電壓相應之8個狀態(state)中之任一狀態。將8個狀態按照由低至高之順序依序稱為狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。屬於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”各者之複數個記憶單元電晶體MT形成如圖6所示之閾值電壓之分佈。
對狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”例如分別分配資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。若將下位位元設為“X”，將中位位元設為“Y”，將上位位元設為“Z”，則位元之排列為“Z、Y、X”。再者，閾值電壓分佈與資料之分配可任意設定。
為了將作為讀出對象之記憶單元電晶體MT中記憶之資料讀出，要判定記憶單元電晶體MT之閾值電壓所屬之狀態。為了判定狀態，要使用讀出電壓AR、BR、CR、DR、ER、FR、GR。以下，包括讀出電壓AR、BR、CR、DR、ER、FR及GR在內，為了判斷位準而對作為讀出對象之記憶單元電晶體MT施加之電壓有時會被稱為讀出電壓VCGRV。
狀態“Er”例如相當於資料已被抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶單元電晶體MT之閾值電壓低於電壓AR，例如具有負值。
狀態“A”～“G”相當於電荷已注入至電荷儲存層中，資料已寫入至記憶單元電晶體MT中之狀態，屬於狀態“A”～“G”之記憶單元電晶體MT之閾值電壓例如具有正值。屬於狀態“A”之記憶單元電晶體MT之閾值電壓高於讀出電壓AR，且為讀出電壓BR以下。屬於狀態“B”之記憶單元電晶體MT之閾值電壓高於讀出電壓BR，且為讀出電壓CR以下。屬於狀態“C”之記憶單元電晶體MT之閾值電壓高於讀出電壓CR，且為讀出電壓DR以下。屬於狀態“D”之記憶單元電晶體MT之閾值電壓高於讀出電壓DR，且為讀出電壓ER以下。屬於狀態“E”之記憶單元電晶體MT之閾值電壓高於讀出電壓ER，且為讀出電壓FR以下。屬於狀態“F”之記憶單元電晶體MT之閾值電壓高於讀出電壓FR，且為讀出電壓GR以下。屬於狀態“G”之記憶單元電晶體MT之閾值電壓高於讀出電壓GR，且低於電壓VREAD。
電壓VREAD係對與非讀出對象之單元組集CU之記憶單元電晶體MT連接之字元線WL施加之電壓，高於處在任一狀態之記憶單元電晶體MT之閾值電壓。因此，控制閘極被施加了電壓VREAD之記憶單元電晶體MT無論所保持之資料如何皆成為接通狀態。
又，於相鄰之閾值分佈之間分別設定寫入動作中要使用之驗證電壓。具體而言，對應於狀態“A”、“B”、“C”、“D”、“E”、“F”、“G”，分別設定驗證電壓AV、BV、CV、DV、EV、FV、GV。例如，驗證電壓AV、BV、CV、DV、EV、FV、GV分別設定得較讀出電壓AR、BR、CR、DR、ER、FR、GR略高。
如以上所述，各記憶單元電晶體MT可設定為8個狀態中之任一個，而記憶3位元資料。又，寫入及讀出以1個單元組集CU內之頁為單位而進行。於記憶單元電晶體MT記憶有3位元資料之情形時，對1個單元組集CU內之3個頁分別分配下位位元、中位位元及上位位元。藉由一次寫入動作而被寫入下位位元、中位位元及上位位元之頁、或藉由一次讀出動作而被讀出下位位元、中位位元及上位位元之頁，即單元組集CU所保持之下位位元之集合、中位位元之集合及上位位元之集合分別稱為下位(lower)頁、中位(middle)頁及上位(upper)頁。
於應用上述資料分配之情形時，下位頁由使用讀出電壓AR、ER之讀出動作來確定。中位頁由使用讀出電壓BR、DR、FR之讀出動作來確定。上位頁由使用讀出電壓CR、GR之讀出動作來確定。
1.2第1實施方式之動作  對第1實施方式之半導體記憶裝置10中之抹除動作進行說明。抹除動作係將記憶單元設定為抹除狀態之動作。換言之，抹除動作係將記憶單元電晶體MT之電荷儲存層中儲存之電子奪走，或使電子湮滅，從而使記憶單元電晶體MT之閾值電壓轉變至狀態Er之閾值電壓分佈內之動作。
1.2.1抹除動作之概要  以下，對第1實施方式之半導體記憶裝置10中之抹除動作之概要進行說明。圖7係表示半導體記憶裝置10中之抹除動作之概要之圖。再者，半導體記憶裝置10中之抹除動作如上所述，能以塊BLK為單位來進行，或按較塊小之單位(例如，以串組集SU為單位)來進行，此處，例示以塊為單位進行抹除動作之情形。
如圖7所示，第1實施方式之抹除動作包含抹除處理、抹除驗證處理、及“記憶單元數量OF1之計算與判定”。
抹除處理係將抹除對象塊內之記憶單元電晶體MT中記憶之資料抹除之動作。換言之，抹除處理係對抹除對象塊內之記憶單元電晶體MT施加抹除電壓VERA，將記憶單元電晶體MT中記憶之資料抹除之動作。詳細而言，抹除處理係對源極線CELSRC供給抹除電壓VERA，自抹除對象塊內之記憶單元電晶體MT之電荷儲存層奪走電子之動作。或係對源極線CELSRC供給抹除電壓VERA，向抹除對象塊內之記憶單元電晶體MT之電荷儲存層注入空穴，使電子湮滅之動作。
抹除驗證處理係檢驗藉由抹除處理對記憶單元電晶體MT進行之資料抹除之動作。換言之，抹除驗證處理係確認記憶單元電晶體MT之閾值電壓是否已轉變至抹除狀態之閾值電壓分佈內之讀出動作。詳細而言，抹除驗證處理係對字元線WL供給驗證電壓，判定記憶單元電晶體MT之閾值電壓是否低於驗證電壓之動作。
於抹除動作中，抹除處理、及該抹除處理之後進行之抹除驗證處理構成1個抹除循環。於圖7所示之例中，圖示出了第1次抹除循環R1、第2次抹除循環R2及第3次抹除循環R3。抹除循環R1包含抹除處理E1及抹除驗證處理V1。抹除循環R2包含抹除處理E2及抹除驗證處理V2。進而，抹除循環R3包含抹除處理E3及抹除驗證處理V3。
於第1實施方式中，執行抹除循環R2後，要進行記憶單元數量OF1之計算與判定。記憶單元數量OF1之計算與判定係確認藉由抹除處理而產生之記憶單元電晶體MT之抹除特性之動作。具體而言，係檢驗於抹除驗證處理V1中通過了驗證之記憶單元電晶體當中，於抹除驗證處理V2中又恢復成未通過驗證之記憶單元電晶體之數量之動作。根據記憶單元數量OF1之計算與判定之判定結果，而判定為未通過抹除驗證，或進行抹除循環R3。
藉由抹除驗證處理V1～V3分別實施之檢驗中，在具有高於某電壓位準(以下，稱為驗證位準或驗證電壓)VL1之閾值電壓之記憶單元電晶體MT之數量少於特定數量之情形時，定序器16判定為通過了抹除驗證。另一方面，在具有高於驗證位準VL1之閾值電壓之記憶單元電晶體MT之數量為特定數量以上之情形時，定序器16判定為未通過抹除驗證。若未通過抹除驗證，則定序器16重複抹除循環，若通過抹除驗證，則定序器16結束抹除動作。關於包含抹除循環R1～R3、及記憶單元數量OF1之計算與判定之抹除動作之詳情，將於下文加以敍述。
圖8係表示對記憶有資料之塊內之記憶單元電晶體MT執行了抹除動作時記憶單元電晶體MT之閾值電壓分佈之圖。
具有高於驗證位準VL1之閾值電壓之記憶單元電晶體MT之數量不會於第一次抹除循環R1中即一下子變得較特定數量少，而是藉由包含抹除循環R2及R3在內之複數次抹除循環方變得較特定數量少。例如，若於第1次抹除循環R1中未通過抹除驗證，則實施第2次抹除循環R2。若於第2次抹除循環R2中未通過抹除驗證，則實施第3次抹除循環R3。於反覆實施之抹除循環之抹除處理中，抹除電壓VERA之電壓如圖7所示，設定為每次增加電壓ΔV所得之值。
此處，著眼於在第1次抹除循環R1中通過了抹除驗證之記憶單元電晶體MT。對該通過了抹除驗證之記憶單元電晶體MT實施第2次抹除循環R2後，有時會出現未通過抹除驗證之記憶單元電晶體MT。即，有時會產生於第1次抹除驗證處理V1中通過了驗證之記憶單元電晶體MT於第2次抹除驗證處理V2中又恢復成未通過驗證之記憶單元電晶體MT。
該情形時，於第3次抹除循環R3中，即便曾經通過抹除驗證但之後又變成未通過驗證之記憶單元電晶體MT之數量增加，只要具有高於驗證位準VL1之閾值電壓之記憶單元電晶體MT之數量少於特定數量，該塊便會通過抹除驗證。但若對如此曾經通過抹除驗證但於其後之抹除驗證中又變成未通過驗證之記憶單元電晶體MT之數量超過某數量之塊執行寫入及抹除，則記憶單元電晶體MT之特性劣化會有所發展。
因此，於第1實施方式中，要求出曾經通過抹除驗證但於其後之抹除驗證中又變成未通過驗證之記憶單元電晶體MT之數量。該曾經通過抹除驗證但於其後之抹除驗證中又變成未通過驗證之記憶單元電晶體MT之數量即為上述記憶單元數量OF1。而且，若記憶單元數量OF1超過基準值，則便將該塊作為壞塊禁止使用。
1.2.2抹除動作之詳情  以下，對第1實施方式之半導體記憶裝置10中之抹除動作進行詳細敍述。圖9係表示半導體記憶裝置10中之抹除動作之流程圖。該動作由定序器16控制。
開始抹除動作後，定序器16藉由抹除電壓VERA對抹除對象塊BLK執行抹除處理E1(S1)。具體而言，對源極線CELSRC施加(或供給)抹除電壓VERA，將塊BLK內之記憶單元電晶體MT中記憶之資料抹除。即，對源極線CELSRC施加(或供給)抹除電壓VERA，使塊BLK內之記憶單元電晶體MT之閾值電壓向狀態Er側轉變。關於抹除處理E1中之源極線CELSRC、字元線WL、選擇閘極線SGD及SGS、以及位元線BL之電壓波形，將於下文加以敍述。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V1(S2)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E1後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。再者，於上述使用圖7及圖8而進行之說明中，將記憶單元電晶體MT處於接通狀態之情形稱為「通過了驗證」，將其處於斷開狀態之情形稱為「未通過驗證」。
定序器16藉由抹除驗證處理V1中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，將於抹除驗證處理V1中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數F1。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第1鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F1是否超過了特定值進行判定(S2)。於斷開位元數F1超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E1後之抹除對象塊未通過抹除驗證，而進入至步驟S3。另一方面，於斷開位元數F1未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。關於抹除驗證處理V1中之源極線CELSRC、字元線WL、選擇閘極線SGD及SGS、以及位元線BL之電壓波形，將於下文加以敍述。
其次，若於抹除驗證處理V1中判定為未通過驗證，則定序器16藉由抹除電壓“VERA＋ΔV”對抹除對象塊BLK執行抹除處理E2(S3)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
繼而，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V2(S4)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E2後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V2中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，將於抹除驗證處理V2中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數F2。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第2鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F2是否超過了特定值進行判定。於斷開位元數F2超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E2後之抹除對象塊未通過抹除驗證，而進入至步驟S5。另一方面，於斷開位元數F2未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。
其次，若於抹除驗證處理V2中判定為未通過驗證，則定序器16對自抹除驗證處理V1中之接通狀態轉變成抹除驗證處理V2中之斷開狀態之記憶單元電晶體MT之記憶單元數量OF1是否超過了基準值X1進行判定(S5)。即，對在抹除驗證處理V1中為接通狀態之記憶單元電晶體MT於其後之抹除驗證處理V2中又變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF1是否超過了基準值X1進行判定。具體而言，定序器16比較於抹除驗證處理V1中獲取到之接通狀態之記憶單元電晶體MT之資訊與於抹除驗證處理V2中獲取到之斷開狀態之記憶單元電晶體MT之資訊，算出自接通狀態轉變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF1。然後，定序器16對記憶單元數量OF1是否超過了基準值X1進行判定。
繼而，若於步驟S5中，記憶單元數量OF1超過了基準值X1(是)，則定序器16判定為執行抹除處理E2後之抹除對象塊未通過抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。定序器16藉由步驟S5之判定，能迅速得知抹除對象塊內之記憶單元電晶體MT之抹除特性之劣化，從而能停止對抹除對象塊執行之後之抹除循環。
另一方面，若於步驟S5中，記憶單元數量OF1未超過基準值X1(否)，則定序器16藉由抹除電壓“VERA＋2ΔV”對抹除對象塊BLK執行抹除處理E3(S6)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋2ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V3(S7)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E3後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V3中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，將於抹除驗證處理V3中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數F3。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第3鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F3是否超過了特定值進行判定。於斷開位元數F3超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E3後之抹除對象塊未通過抹除驗證，而進入至步驟S8。另一方面，於斷開位元數F3未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。
其次，若於抹除驗證處理V3中判定為未通過驗證，則定序器16對自抹除驗證處理V2中之接通狀態轉變成抹除驗證處理V3中之斷開狀態之記憶單元電晶體MT之記憶單元數量OF2是否超過了基準值X1進行判定(S8)。即，對在抹除驗證處理V2中為接通狀態之記憶單元電晶體MT於其後之抹除驗證處理V3中又變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF2是否超過了基準值X1進行判定。具體而言，定序器16比較於抹除驗證處理V2中獲取到之接通狀態之記憶單元電晶體MT之資訊與於抹除驗證處理V3中獲取到之斷開狀態之記憶單元電晶體MT之資訊，算出自接通狀態轉變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF2。然後，定序器16對記憶單元數量OF2是否超過了基準值X1進行判定。
繼而，若於步驟S8中，記憶單元數量OF2超過了基準值X1(是)，則定序器16判定為執行抹除處理E3後之抹除對象塊未通過抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。定序器16藉由步驟S8之判定，能迅速得知抹除對象塊內之記憶單元電晶體MT之抹除特性之劣化，從而能停止對抹除對象塊執行之後之抹除循環。
另一方面，若於步驟S8中，記憶單元數量OF2未超過基準值X1(否)，則定序器16藉由抹除電壓“VERA＋3ΔV”對抹除對象塊BLK執行抹除處理E4(S9)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋3ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V4(S10)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E4後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V4中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，將於抹除驗證處理V4中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數F4。
定序器16對在讀出動作中獲得之斷開位元數F4是否超過了特定值進行判定。於斷開位元數F4超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E4後之抹除對象塊未通過抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。另一方面，於斷開位元數F4未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。藉由以上步驟，抹除動作結束。
上述抹除動作係將抹除循環之最大次數設定為4次之情形。於抹除循環之最大次數被設定為大於4次之情形時，進而重複抹除循環，直至通過抹除驗證為止，或直至抹除循環達到最大次數為止。
再者，於抹除驗證處理之讀出動作中，亦可針對每個塊BLK，或針對每個串組集SU，判定記憶單元電晶體MT之接通狀態或斷開狀態。
又，亦可針對塊(或串組集)之每1個字元線或每複數個字元線，判定記憶單元電晶體MT之接通狀態或斷開狀態。又，還可為每個NAND串NS(或記憶柱MP)測定電阻值，藉此判定NAND串NS中包含之記憶單元電晶體MT之接通狀態或斷開狀態。例如，亦可將塊(或串組集)之字元線分割，而針對所分割出之每個字元線，判定記憶單元電晶體MT之接通狀態或斷開狀態。更具體而言，亦可將塊(或串組集)之字元線沿著字元線之積層方向分割成第偶數個字元線與第奇數個字元線，而對連接於第偶數個字元線之記憶單元電晶體MT、及連接於第奇數個字元線之記憶單元電晶體MT交替地判定接通狀態或斷開狀態。
1.2.3抹除動作之電壓波形  以下，對包含抹除處理及抹除驗證處理之抹除動作中之源極線CELSRC、字元線WL、選擇閘極線SGD及SGS、以及位元線BL之電壓波形進行說明。圖10係表示抹除處理及抹除驗證處理中之各信號之電壓波形之圖。此處，以抹除處理E1及抹除驗證處理V1為例進行說明。
首先，於時刻t0～t5執行抹除處理E1，之後，於時刻t5～t10執行抹除驗證處理V1。截至上述t0～t10之一系列處理對應於1次抹除循環。
以下，對抹除處理E1進行敍述。於時刻t0，將位元線BL、選擇閘極線SGD及SGS、字元線WL以及源極線CELSRC設定為電壓VSS(例如，0 V)。
其次，於時刻t1～t3，例如對源極線CELSRC施加抹除電壓VERA。如此，於時刻t1～t3，記憶單元電晶體MT之通道區域會升壓至抹除電壓VERA。進而，藉由因施加於源極線CELSRC之電壓VERA而引發之電容耦合，位元線BL、選擇閘極線SGD及SGS、以及非抹除對象之塊(或非選擇塊)之字元線WL會升壓至電壓VERA。再者，選擇閘極線SGS會升壓至較電壓VERA低電壓Δ之電壓。
進而，於時刻t1～t3，列解碼器18對作為抹除對象之塊(或選擇塊)之字元線WL施加低於抹除電壓VERA之電壓Vwl。藉此，記憶單元電晶體MT之通道區域之抹除電壓VERA與抹除對象塊之字元線WL之電壓Vwl之間產生電位差，從而電子被自抹除對象塊內之記憶單元電晶體MT之電荷儲存層向通道層奪走。或空穴注入至記憶單元電晶體MT之電荷儲存層，從而電子湮滅。即，抹除對象塊內之記憶單元電晶體MT之資料被抹除。
之後，於時刻t3～t5，將位元線BL、選擇閘極線SGD及SGS、字元線WL以及源極線CELSRC設定為電壓VSS。藉由以上步驟，抹除處理E1結束。
其次，對時刻t5～t10之抹除驗證處理V1進行敍述。
於時刻t6，列解碼器18對選擇塊之選擇閘極線SGD及SGS施加電壓VSG。電壓VSG係使選擇電晶體ST1及ST2成為接通狀態之電壓。
其次，於時刻t7～t9，列解碼器18對抹除對象塊之作為判定對象之字元線WL施加驗證位準VL1。進而，列解碼器18對非判定對象之字元線WL施加電壓VREAD。驗證位準VL1係用以判定抹除對象塊內之記憶單元電晶體MT之抹除狀態之讀出電壓。電壓VREAD係無論記憶單元電晶體MT之抹除狀態為何，皆使記憶單元電晶體MT成為接通狀態之電壓。
藉此，感測放大器21感測及放大被讀出至位元線BL之資料。根據該讀出結果，定序器16如上所述，判定是通過還是未通過抹除驗證。
其他抹除處理E2～E4中之電壓波形除了抹除電壓VERA被設定為每次增加ΔV地逐漸升高以外，其他與抹除處理E1相同。即，於抹除處理E2中抹除電壓被設定為“VERA＋ΔV”，於抹除處理E3中抹除電壓被設定為“VERA＋2ΔV”。進而，於抹除處理E4中抹除電壓被設定為“VERA＋3ΔV”。又，抹除驗證處理V2～V4中之電壓波形與抹除驗證處理V1相同。
再者，於上述實施方式中，對抹除處理E1～E4中之抹除電壓VERA每次增加ΔV之情形進行了說明，但並不限於此。如圖11所示，有時亦會將抹除處理E1～E4中之抹除電壓VERA設定為固定不變。
1.3第1實施方式之效果  根據第1實施方式，可提供一種能提高抹除動作之性能之半導體記憶裝置。
以下，對第1實施方式之效果進行說明。
第1實施方式中，要於抹除對象塊內之記憶單元電晶體MT中，算出於第1抹除驗證中成為接通狀態後，於第1抹除驗證之後進行之第2抹除驗證中又變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF1(或OF2)。換言之，要於抹除對象塊內之記憶單元電晶體MT中，算出於第1抹除驗證中通過了驗證後，於其後之第2抹除驗證中又變成未通過驗證之記憶單元電晶體MT之記憶單元數量OF1。然後，對記憶單元數量OF1是否超過了基準值X1進行判定。於記憶單元數量OF1超過了基準值X1之情形時，能判定出該抹除對象塊之劣化有所發展，從而將抹除對象塊作為壞塊來處理。
藉此，能減少對抹除對象塊執行之後之抹除循環，從而能降低資源之無效使用。進而，藉由使抹除對象塊之後通過抹除驗證，而對該塊執行寫入動作及抹除動作，能防止塊內之記憶單元電晶體MT之特性劣化發展。
如以上所述，根據第1實施方式之半導體記憶裝置，能提高抹除動作之性能。
2.第2實施方式  對第2實施方式之半導體記憶裝置進行說明。上述第1實施方式中，若於抹除驗證處理中自接通狀態轉變成斷開狀態之記憶單元數量超過了基準值，則將該抹除對象塊作為壞塊來處理。而該第2實施方式中，並不將該抹除對象塊作為壞塊，而是藉由緩和之抹除驗證處理來進行驗證，於通過了驗證之情形時，使其變為可以使用。於第2實施方式中，主要對與第1實施方式不同之點進行說明。
2.1第2實施方式之構成  第2實施方式之半導體記憶裝置10之塊構成、記憶單元陣列11之構造及感測放大器21之構成與第1實施方式相同。
2.2第2實施方式之動作  對第2實施方式之半導體記憶裝置中之抹除動作進行說明。
2.2.1抹除動作之概要  以下，對第2實施方式之半導體記憶裝置10中之抹除動作之概要進行說明。圖12係表示半導體記憶裝置10中之抹除動作之概要之圖。
第2實施方式之抹除動作包含抹除處理、抹除驗證處理、記憶單元數量OF1之計算與判定、及“緩和之抹除驗證處理”。
抹除處理、抹除驗證處理、及記憶單元數量OF1之計算與判定和上述第1實施方式相同。緩和之抹除驗證處理係使用較抹除驗證處理高之驗證位準，檢驗藉由抹除處理對記憶單元電晶體MT進行之資料抹除之動作。
於圖12所示之例中，圖示出了第1次抹除循環R1、第2次抹除循環R2及第3次抹除循環R3。抹除循環R1包含抹除處理E1及抹除驗證處理V1。抹除循環R2包含抹除處理E2及抹除驗證處理V2。進而，抹除循環R3包含抹除處理E3及抹除驗證處理V3。
於第2實施方式中，執行抹除循環R2後，要進行記憶單元數量OF1之計算與判定，還要根據記憶單元數量OF1之計算與判定之判定結果，進行緩和之抹除驗證處理RV1、或抹除循環R3。即，於第2實施方式中，若自接通狀態轉變成斷開狀態之記憶單元數量OF1超過了基準值，則會進行緩和之抹除驗證處理RV1，來檢驗對於該抹除對象塊，除了將其用作已完成抹除之塊以外能否採用其他使用方法。另一方面，若記憶單元數量OF1未超過基準值，則會進行抹除循環R3。
2.2.2抹除動作之詳情  以下，對第2實施方式之半導體記憶裝置10中之抹除動作進行詳細敍述。圖13係表示半導體記憶裝置10中之抹除動作之流程圖。該動作由定序器16控制。
開始抹除動作後，定序器16藉由抹除電壓VERA對抹除對象塊BLK執行抹除處理E1(S1)。具體而言，對源極線CELSRC施加抹除電壓VERA，使塊BLK內之記憶單元電晶體MT之閾值電壓向狀態Er側轉變。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V1(S2)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E1後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V1中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之斷開位元數F1。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第1鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F1是否超過了特定值進行判定(S2)。於斷開位元數F1超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E1後之抹除對象塊未通過抹除驗證，而進入至步驟S3。另一方面，於斷開位元數F1未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。
其次，若於抹除驗證處理V1中判定為未通過驗證，則定序器16藉由抹除電壓“VERA＋ΔV”對抹除對象塊BLK執行抹除處理E2(S3)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
繼而，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V2(S4)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E2後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V2中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之斷開位元數F2。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第2鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F2是否超過了特定值進行判定。於斷開位元數F2超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E2後之抹除對象塊未通過抹除驗證，而進入至步驟S5。另一方面，於斷開位元數F2未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。
其次，若於抹除驗證處理V2中判定為未通過驗證，則定序器16對自抹除驗證處理V1中之接通狀態轉變成抹除驗證處理V2中之斷開狀態之記憶單元電晶體MT之記憶單元數量OF1是否超過了基準值X1進行判定(S5)。即，對在抹除驗證處理V1中為接通狀態之記憶單元電晶體MT於其後之抹除驗證處理V2中又變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF1是否超過了基準值X1進行判定。
繼而，若於步驟S5中，記憶單元數量OF1超過了基準值X1(是)，則進入至步驟S21。然後，定序器16如圖14所示，藉由驗證位準VL2對抹除對象塊BLK執行緩和之抹除驗證處理RV1(S21)。即，使用電壓較驗證位準VL1高之驗證位準VL2作為讀出電壓，執行用以判定執行抹除處理E2後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL2，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL2以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL2之記憶單元電晶體MT成為斷開狀態。
定序器16藉由緩和之抹除驗證處理RV1中之使用驗證位準VL2之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，此處，將於緩和之抹除驗證處理RV1中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數RF1。
定序器16對在讀出動作中獲得之斷開位元數RF1是否超過了特定值進行判定。於斷開位元數RF1超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E2後之抹除對象塊未通過緩和之抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。定序器16藉由步驟S5及S21之判定，能迅速得知抹除對象塊內之記憶單元電晶體MT之抹除特性之劣化，從而能停止對抹除對象塊執行之後之抹除循環。
另一方面，於斷開位元數RF1未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了緩和之抹除驗證，而進入至步驟S22。然後，將抹除對象塊作為已完成緩和抹除之塊來管理(S22)。關於該已完成緩和抹除之塊之使用方法，將於下文加以敍述。
又，若於步驟S5中，記憶單元數量OF1未超過基準值X1(否)，則定序器16藉由抹除電壓“VERA＋2ΔV”對抹除對象塊BLK執行抹除處理E3(S6)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋2ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V3(S7)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E3後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V3中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之斷開位元數F3。藉由該讀出動作，定序器16進而獲取處於接通狀態之記憶單元電晶體MT之資訊。例如，藉由使自記憶單元電晶體MT讀出之資料記憶於感測放大器組集SAUr之第3鎖存電路中，能獲取到處於接通狀態之記憶單元電晶體MT之資訊。
定序器16對在讀出動作中獲得之斷開位元數F3是否超過了特定值進行判定。於斷開位元數F3超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E3後之抹除對象塊未通過抹除驗證，而進入至步驟S8。另一方面，於斷開位元數F3未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。
其次，若於抹除驗證處理V3中判定為未通過驗證，則定序器16對自抹除驗證處理V2中之接通狀態轉變成抹除驗證處理V3中之斷開狀態之記憶單元電晶體MT之記憶單元數量OF2是否超過了基準值X1進行判定(S8)。即，對在抹除驗證處理V2中為接通狀態之記憶單元電晶體MT於其後之抹除驗證處理V3中又轉變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF2是否超過了基準值X1進行判定。
繼而，若於步驟S8中，記憶單元數量OF2超過了基準值X1(是)，則定序器16進入至步驟S21。然後，藉由驗證位準VL2對抹除對象塊BLK執行緩和之抹除驗證處理RV1(S21)。即，使用電壓較驗證位準VL1高之驗證位準VL2，執行用以判定執行抹除處理E3後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL2，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL2以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL2之記憶單元電晶體MT成為斷開狀態。
定序器16藉由緩和之抹除驗證處理RV1中之使用驗證位準VL2之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之數量。以下，此處，將於緩和之抹除驗證處理RV1中處於斷開狀態之記憶單元電晶體MT之數量稱為斷開位元數RF2。
定序器16對在讀出動作中獲得之斷開位元數RF2是否超過了特定值進行判定。於斷開位元數RF2超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E3後之抹除對象塊未通過緩和之抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。定序器16藉由步驟S8及S21之判定，能迅速得知抹除對象塊內之記憶單元電晶體MT之抹除特性之劣化，從而能停止對抹除對象塊執行之後之抹除循環。
另一方面，於斷開位元數RF2未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了緩和之抹除驗證，而進入至步驟S22。然後，將抹除對象塊作為已完成緩和抹除之塊來管理(S22)。關於該已完成緩和抹除之塊之使用方法，將於下文加以敍述。
又，若於步驟S8中，記憶單元數量OF2未超過基準值X1(否)，則定序器16藉由抹除電壓“VERA＋3ΔV”對抹除對象塊BLK執行抹除處理E4(S9)。具體而言，對源極線CELSRC施加抹除電壓“VERA＋3ΔV”，使塊BLK內之記憶單元電晶體MT之閾值電壓進而向狀態Er側轉變。
其次，定序器16藉由驗證位準VL1對抹除對象塊BLK執行抹除驗證處理V4(S10)。即，使用驗證位準VL1作為讀出電壓，執行用以判定執行抹除處理E4後之記憶單元電晶體MT之抹除狀態之讀出動作。具體而言，對抹除對象塊內之作為判定對象之字元線WL施加驗證位準VL1，對作為判定對象之記憶單元電晶體MT進行讀出動作。於該讀出動作中，閾值電壓為驗證位準VL1以下之記憶單元電晶體MT成為接通狀態，閾值電壓高於驗證位準VL1之記憶單元電晶體MT成為斷開狀態。
定序器16藉由抹除驗證處理V4中之使用驗證位準VL1之讀出動作，獲取處於斷開狀態之記憶單元電晶體MT之斷開位元數F4。
定序器16對在讀出動作中獲得之斷開位元數F4是否超過了特定值進行判定。於斷開位元數F4超過了特定值之情形時(未通過驗證)，定序器16判定為執行抹除處理E4後之抹除對象塊未通過抹除驗證，而進入至步驟S11。然後，將抹除對象塊作為不可使用之壞塊來管理(S11)。另一方面，於斷開位元數F4未超過特定值之情形時(通過驗證)，定序器16判定為抹除對象塊通過了抹除驗證，而進入至步驟S12。然後，將抹除對象塊作為可以使用之已完成抹除之塊來管理(S12)。藉由以上步驟，抹除動作結束。
上述抹除動作與第1實施方式同樣地，係將抹除循環之最大次數設定為4次之情形。於抹除循環之最大次數被設定為大於4次之情形時，進而重複抹除循環，直至通過抹除驗證為止，或直至抹除循環達到最大次數為止。
以下，對上述已完成緩和抹除之塊之使用方法進行說明。若於步驟S21之緩和之抹除驗證處理RV1中通過了抹除驗證，則定序器16會將抹除對象塊作為已完成緩和抹除之塊來管理。
例如，已完成緩和抹除之塊之使用方法具有以下(1)～(4)點。
(1)已完成緩和抹除之塊與正常地通過了抹除驗證處理V1～V4任一者之塊(以下，稱為已完成抹除之塊)相比，狀態Er之閾值分佈之上緣較高，有可能導致可靠性下降，因此要於該前提下加以使用。
(2)於寫入動作中，要重複包含寫入處理與寫入驗證處理之寫入循環，直至記憶單元電晶體MT之閾值電壓超過寫入驗證位準為止。寫入處理係藉由對記憶單元電晶體MT之閘極電極(即字元線WL)施加(或供給)寫入電壓VPGM，而向記憶單元電晶體MT之電荷儲存層注入電荷，使記憶單元電晶體MT之閾值電壓上升之動作。寫入驗證處理係檢驗記憶單元電晶體MT之閾值電壓是否已達到寫入驗證位準之動作。
於對已完成緩和抹除之塊內之記憶單元電晶體MT進行寫入動作之情形時，要將被設定為各狀態之寫入驗證位準設定得較已完成抹除之塊內之記憶單元電晶體MT的被設定為各狀態之寫入驗證位準高。藉此，拉高被寫入至記憶單元電晶體MT之閾值電壓之分佈之下緣，提高記憶單元電晶體MT中記憶之資料之可靠性。
(3)於寫入動作中，要重複包含寫入處理與寫入驗證處理之寫入循環，直至記憶單元電晶體MT之閾值電壓超過驗證位準為止。寫入處理中使用之寫入電壓VPGM設定為每當重複寫入循環，便使寫入電壓VPGM增加電壓ΔV所得之電壓。於對已完成緩和抹除之塊內之記憶單元電晶體MT進行寫入動作之情形時，要將對已完成緩和抹除之塊進行寫入處理時所設定之電壓ΔV設定為較對已完成抹除之塊進行寫入處理時所設定之電壓ΔV小之電壓。藉此，能提高寫入動作之可靠性。
(4)於對已完成抹除之塊內之記憶單元電晶體MT採用TLC或QLC方式之情形時，對已完成緩和抹除之塊內之記憶單元電晶體MT要使用MLC方式。如此，藉由減小1個記憶單元電晶體MT之記憶容量，能擴大記憶單元電晶體MT所具有之各狀態之閾值電壓分佈之間隔。藉此，能提高記憶單元電晶體MT中記憶之資料之可靠性。
2.2.3抹除動作之電壓波形  以下，對包含抹除處理、抹除驗證處理及緩和之抹除驗證處理之抹除動作中之源極線CELSRC、字元線WL、選擇閘極線SGD及SGS、以及位元線BL之電壓波形進行說明。圖15係表示抹除處理、抹除驗證處理及緩和之抹除驗證處理中之各信號之電壓波形之圖。此處，以抹除處理E1、抹除驗證處理V1及緩和之抹除驗證處理RV1為例進行說明。
圖15中，於時刻t0～t5執行抹除處理E1，於時刻t5～t10執行抹除驗證處理V1，於時刻t11～t16執行緩和之抹除驗證處理RV1。
時刻t0～t5之抹除處理E1及時刻t5～t10之抹除驗證處理V1與第1實施方式相同。
以下，對時刻t11～t16之緩和之抹除驗證處理RV1進行說明。
於時刻t12，列解碼器18對選擇塊之選擇閘極線SGD及SGS施加電壓VSG。電壓VSG係使選擇電晶體ST1及ST2成為接通狀態之電壓。
其次，於時刻t13～t15，列解碼器18對抹除對象塊之作為判定對象之字元線WL施加驗證位準VL2。驗證位準VL2係用以判定抹除對象塊內之記憶單元電晶體MT之抹除狀態之讀出電壓。驗證位準VL2係高於驗證位準VL1之電壓。進而，列解碼器18對非判定對象之字元線WL施加電壓VREAD。
藉此，感測放大器21感測及放大被讀出至位元線BL之資料。根據該讀出結果，定序器16如上所述，判定是通過還是未通過抹除驗證。
再者，於上述實施方式中，對抹除處理E1～E4中之抹除電壓VERA每次增加ΔV之情形進行了說明，但並不限於此。如圖16所示，有時亦會將抹除處理E1～E4中之抹除電壓VERA設定為固定不變。
2.3第2實施方式之效果  根據第2實施方式，可提供一種能提高抹除動作之性能之半導體記憶裝置。
以下，對第2實施方式之效果進行說明。
第2實施方式中，要於抹除對象塊內之記憶單元電晶體MT中，算出於第1抹除驗證中成為接通狀態後，於第1抹除驗證之後進行之第2抹除驗證中又變成斷開狀態之記憶單元電晶體MT之記憶單元數量OF1(或OF2)。換言之，要於抹除對象塊內之記憶單元電晶體MT中，算出於第1抹除驗證中通過了驗證後，於其後之第2抹除驗證中又變成未通過驗證之記憶單元電晶體MT之記憶單元數量OF1。然後，對記憶單元數量OF1是否超過了基準值X1進行判定。於記憶單元數量OF1超過了基準值X1之情形時，第2實施方式中並非是將抹除對象塊作為壞塊來處理，而是使用電壓較第1及第2抹除驗證中使用之第1驗證位準高之第2驗證位準，進行第3抹除驗證。然後，若抹除對象塊通過了第3抹除驗證，則將抹除對象塊作為上述已完成緩和抹除之塊來管理。另一方面，若抹除對象塊未通過第3抹除驗證，則將抹除對象塊作為壞塊來處理。
藉由在通過了第3抹除驗證之情形時，將抹除對象塊作為已完成緩和抹除之塊來管理，能更有效地使用塊，從而能提高半導體記憶裝置之記憶體性能。
另一方面，藉由在未通過第3抹除驗證之情形時，將抹除對象塊作為壞塊來管理，能減少對抹除對象塊執行之後之抹除循環，從而能降低資源之無效使用。進而，藉由使抹除對象塊之後通過抹除驗證，而對該塊執行寫入動作及抹除動作，能防止塊內之記憶單元電晶體MT之特性劣化發展。
如以上所述，根據第2實施方式之半導體記憶裝置，能提高抹除動作之性能。
3.第3實施方式  對第3實施方式之半導體記憶裝置進行說明。於第3實施方式中，對以NAND串為單位進行第1實施方式中所進行之抹除驗證處理之例加以說明。未予說明之半導體記憶裝置之構成、動作及效果與第1實施方式相同。
3.1第3實施方式之動作  於第3實施方式中，針對每個NAND串NS進行抹除驗證處理。進而，僅對與1個位元線相連之複數個NAND串NS中之1個NAND串NS，判定該NAND串NS是否於抹除驗證中自通過驗證變成了未通過驗證。例如，將圖4所示之左側之NAND串設為NS0，將右側設為NS1時，僅對NAND串NS0判定是否自上次之抹除驗證處理中之通過驗證變成了此次之抹除驗證處理中之未通過驗證。複數個位元線上分別連接有NAND串NS0，對各NAND串NS0判定是否於抹除驗證中自通過驗證變成了未通過驗證。
圖17係表示第3實施方式之半導體記憶裝置10中之抹除動作之流程圖。該動作由定序器16控制。此處，主要對與圖9所示之流程圖不同之點進行說明。
於步驟S2、S4、S7、S10之各抹除驗證處理V1a～V4a中，對圖4所示之字元線WL0至WL7供給驗證位準VL1，判定複數個NAND串NS各自之記憶單元電晶體MT0至MT7之閾值電壓是否低於驗證位準VL1。當記憶單元電晶體MT0至MT7之閾值電壓低於驗證位準VL1時，視為該NAND串NS通過了抹除驗證。如此，於第3實施方式中，定序器16以NAND串為單位來判定是否通過了抹除驗證。1個塊中包含之複數個NAND串NS各自是否通過了抹除驗證記憶於與各個位元線相連之鎖存電路中。
於步驟S5中，執行抹除驗證處理V1a後，實施下一個抹除循環中之抹除驗證處理V2a時，算出於抹除驗證處理V1a中通過了驗證，但於抹除驗證處理V2a中又變成未通過驗證之NAND串NS0之數量(以下，稱為串數PF1)。然後，對串數PF1是否超過了基準值X2進行判定。即，定序器16對自抹除驗證處理V1a中之通過驗證轉變成抹除驗證處理V2a中之未通過驗證之NAND串NS0之串數PF1是否超過了基準值X2進行判定。該判定係藉由比較於抹除驗證處理V1a中記憶至鎖存電路內之資料與於該抹除驗證處理V2a中獲得之資料，進而將其比較結果與基準值X2比較而求出。再者，對包含NAND串NS1之其他NAND串不進行上述串數PF1之計算與判定。
若於步驟S5中，串數PF1超過了基準值X2(是)，則定序器16使處理進入至步驟S11。另一方面，若串數PF1未超過基準值X2(否)，則定序器16使處理進入至步驟S6。
於步驟S8中，執行抹除驗證處理V2a後，實施後續之抹除驗證處理V3a時，算出於抹除驗證處理V2a中通過了驗證，但於抹除驗證處理V3a中又變成未通過驗證之NAND串NS0之數量(以下，稱為串數PF2)。然後，對串數PF2是否超過了基準值X2進行判定。即，定序器16對自抹除驗證處理V2a中之通過驗證轉變成抹除驗證處理V3a中之未通過驗證之NAND串NS0之串數PF2是否超過了基準值X2進行判定。該判定係藉由比較於抹除驗證處理V2a中記憶至鎖存電路內之資料與於該抹除驗證處理V3a中獲得之資料，進而將其比較結果與基準值X2比較而求出。再者，對包含NAND串NS1之其他NAND串不進行上述串數PF1之計算與判定。
若於步驟S8中，串數PF2超過了基準值X2(是)，則定序器16使處理進入至步驟S11。另一方面，若串數PF2未超過基準值X2(否)，則定序器16使處理進入至步驟S9。
如此，於第3實施方式中，針對每個NAND串NS進行抹除驗證處理。進而，僅對與1個位元線相連之複數個NAND串NS中之某一者，進行串數PF1或PF2之計算與判定。
3.2第3實施方式之變化例  上述第3實施方式中，於抹除驗證處理中，係對圖4所示之字元線WL0至WL7全體供給驗證位準VL1。但本變化例中，係對圖4中之偶數位元線(例如，WL0、WL2、WL4、WL6)與奇數位元線(例如，WL1、WL3、WL5、WL7)交替地供給驗證位準VL1。例如，對偶數位元線供給驗證位準VL1時，對奇數位元線供給高於驗證位準VL1之電壓即所謂之路徑電壓。首先，僅對偶數位元線判定是通過還是未通過抹除驗證，之後再對奇數位元線判定是通過還是未通過抹除驗證。若兩者皆通過了，則視為通過了抹除驗證。
此處，本變化例中，例如，於上次之抹除驗證處理中是否通過了僅對偶數位元線進行之抹除驗證之資料記憶於與位元線相連之鎖存電路中。進行下一個抹除循環中之抹除驗證處理時，亦要對偶數位元線與奇數位元線判定是否通過了抹除驗證。對於在上次之抹除驗證處理中通過了驗證，但在此次之抹除驗證處理中又變成未通過驗證之NAND串NS0，僅於對偶數位元線供給驗證位準VL1之情形時，藉由比較上次之鎖存電路之資料與此次之資料來求出。
如此，於本變化例中，僅對與位元線相連之複數個NAND串NS中之某一者，且僅對偶數位元線或奇數位元線任一者之情形，進行串數PF1或PF2之計算與判定。再者，對包含NAND串NS1之其他NAND串不進行串數PF1或PF2之計算與判定。
3.3第3實施方式之效果  根據第3實施方式及變化例，可提供一種能提高抹除動作之性能之半導體記憶裝置。
以下，對第3實施方式及變化例之效果進行說明。
於第3實施方式及變化例中，僅對與位元線相連之複數個NAND串NS中之NAND串NS0進行串數PF1(或PF2)之計算與判定。即，於抹除對象塊內之複數個NAND串NS0中，算出於第1抹除驗證中通過了驗證後，於其後之第2抹除驗證中又變成未通過驗證之NAND串NS0之串數PF1。然後，對串數PF1是否超過了基準值X2進行判定。於串數PF1超過了基準值X2之情形時，能判定出該抹除對象塊之劣化有所發展，從而將抹除對象塊作為壞塊來處理。
藉此，能減少對抹除對象塊執行之後之抹除循環，從而能降低資源之無效使用。進而，藉由使抹除對象塊之後通過抹除驗證，而對該塊執行寫入動作及抹除動作，能防止塊內之記憶單元電晶體MT之特性劣化發展。
如以上所述，根據第3實施方式及變化例之半導體記憶裝置，能提高抹除動作之性能。
4.第4實施方式  對第4實施方式之半導體記憶裝置進行說明。於第4實施方式中，對以NAND串為單位進行第2實施方式中所進行之抹除驗證處理之例加以說明。未予說明之半導體記憶裝置之構成、動作及效果與第2實施方式相同。
4.1第4實施方式之動作  可與第3實施方式同樣地，以NAND串為單位進行上述第2實施方式中進行之抹除驗證處理。該情形時，亦同樣針對每個NAND串NS進行抹除驗證處理。進而，例如，對與複數個位元線分別連接之各NAND串NS0判定是否於抹除驗證中自通過驗證變成了未通過驗證。
圖18係表示第4實施方式之半導體記憶裝置10中之抹除動作之流程圖。該動作由定序器16控制。
步驟S2、S4、S7、S10中之抹除驗證處理V1a～V4a、步驟S5及S8中之串數PF1及PF2之計算與判定之處理與第3實施方式相同。
4.2第4實施方式之變化例  於本變化例中，與第3實施方式之變化例同樣地，僅對與位元線相連之複數個NAND串NS中之某一者，且僅對偶數位元線或奇數位元線任一者之情形，進行串數PF1或PF2之計算與判定。再者，對包含NAND串NS1之其他NAND串不進行串數PF1或PF2之計算與判定。
4.3第4實施方式之效果  根據第4實施方式及變化例，可提供一種能提高抹除動作之性能之半導體記憶裝置。
以下，對第4實施方式及變化例之效果進行說明。
於第4實施方式及變化例中，僅對與位元線相連之複數個NAND串NS中之NAND串NS0進行串數PF1(或PF2)之計算與判定。即，於抹除對象塊內之複數個NAND串NS0中，算出於第1抹除驗證中通過了驗證後，於其後之第2抹除驗證中又變成未通過驗證之NAND串NS0之串數PF1。然後，對串數PF1是否超過了基準值X2進行判定。於串數PF1超過了基準值X2之情形時，能判定出該抹除對象塊之劣化有所發展，從而將抹除對象塊作為壞塊來處理。
藉此，能減少對抹除對象塊執行之後之抹除循環，從而能降低資源之無效使用。進而，藉由使抹除對象塊之後通過抹除驗證，而對該塊執行寫入動作及抹除動作，能防止塊內之記憶單元電晶體MT之特性劣化發展。
如以上所述，根據第4實施方式及變化例之半導體記憶裝置，能提高抹除動作之性能。
5.其他變化例等  上述實施方式中說明之功能模組能以使硬體、電腦軟體中之任一者或兩者組合之形式實現。功能模組如以下例所示，未必要區別開來。例如，一部分功能亦可由與例示之功能模組不同之功能模組來執行。進而，例示之功能模組亦可分割成更細之功能子模組。又，上述實施方式中說明之流程圖可於允許之範圍內調換處理順序。
已對本發明之若干實施方式進行了說明，但該等實施方式僅作為示例提出，並不欲限定發明之範圍。該等實施方式可採用其他各種方式來實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，同樣亦包含於申請專利範圍所記載之發明及其等同之範圍內。  [相關申請]
本申請享有以日本專利申請2022-044009號(申請日：2022年3月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體控制器 10:半導體記憶裝置 11:記憶單元陣列 12:輸入輸出電路 13:邏輯控制電路 14:就緒/忙碌電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:定序器 17:電壓產生電路 18:列解碼器 19:行解碼器 20:資料暫存器 21:感測放大器 30:半導體基板 31～35:導電層 40:塊絕緣層 41:電荷儲存層 42:隧道絕緣層 43:半導體層 E1～E4:抹除處理 R1～R3:抹除循環 RV1:緩和之抹除驗證處理 S1～S12:步驟 V1～V4:抹除驗證處理
圖1係表示第1實施方式之半導體記憶裝置之構成之方塊圖。  圖2係第1實施方式中之記憶單元陣列內之塊之電路圖。  圖3係表示第1實施方式中之感測放大器之電路構成之圖。  圖4係第1實施方式中之記憶單元陣列內的塊之一部分區域之剖視圖。  圖5係表示第1實施方式中之記憶單元陣列內的記憶柱之截面構造之圖。  圖6係表示第1實施方式中之記憶單元電晶體所能實現之閾值電壓分佈與資料之關係之圖。  圖7係表示第1實施方式之半導體記憶裝置中的抹除動作之概要之圖。  圖8係表示第1實施方式中之抹除動作所引起之記憶單元電晶體的閾值電壓分佈之推移之圖。  圖9係表示第1實施方式之半導體記憶裝置中之抹除動作之流程圖。  圖10係表示第1實施方式之抹除動作中的信號之電壓波形之圖。  圖11係表示第1實施方式之半導體記憶裝置中的另一抹除動作之概要之圖。  圖12係表示第2實施方式之半導體記憶裝置中的抹除動作之概要之圖。  圖13係表示第2實施方式之半導體記憶裝置中之抹除動作之流程圖。  圖14係表示第2實施方式中之抹除動作所引起之記憶單元電晶體的閾值電壓分佈之推移之圖。  圖15係表示第2實施方式之抹除動作中的信號之電壓波形之圖。  圖16係表示第2實施方式之半導體記憶裝置中的另一抹除動作之概要之圖。  圖17係表示第3實施方式之半導體記憶裝置中之抹除動作之流程圖。  圖18係表示第4實施方式之半導體記憶裝置中之抹除動作之流程圖。
S1~S12:步驟

Claims (16)

  1. 一種半導體記憶裝置，其具備：  複數個記憶單元；及  控制電路，其控制對上述複數個記憶單元進行之抹除動作；  上述抹除動作包含對上述複數個記憶單元施加抹除電壓之抹除處理、及判定上述抹除處理後之上述複數個記憶單元之閾值電壓之抹除驗證處理，  上述控制電路於上述抹除動作中，對上述複數個記憶單元依序執行第1抹除處理、第1抹除驗證處理、第2抹除處理及第2抹除驗證處理，  於上述第1抹除驗證處理中，獲取上述複數個記憶單元當中具有第1驗證電壓以下之閾值電壓之第1記憶單元，  於上述第2抹除驗證處理中，獲取上述第1記憶單元當中具有高於上述第1驗證電壓之閾值電壓之第2記憶單元之數量，  判定上述第2記憶單元之數量是否大於第1值。
  2. 如請求項1之半導體記憶裝置，其中  於上述第2抹除驗證處理中，上述第2記憶單元之數量大於上述第1值之情形時，  上述控制電路停止上述抹除動作。
  3. 如請求項1之半導體記憶裝置，其中  於上述第2抹除驗證處理中，上述第2記憶單元之數量大於上述第1值之情形時，  上述控制電路使上述複數個記憶單元不可使用。
  4. 如請求項1之半導體記憶裝置，其中  於上述第2抹除驗證處理中，上述第2記憶單元之數量為上述第1值以下之情形時，  上述控制電路對上述複數個記憶單元依序執行第3抹除處理及第3抹除驗證處理，且  於上述第2抹除驗證處理中，獲取上述複數個記憶單元當中具有上述第1驗證電壓以下之閾值電壓之第3記憶單元，  於上述第3抹除驗證處理中，獲取上述第3記憶單元當中具有高於上述第1驗證電壓之閾值電壓之第4記憶單元之數量，  判定上述第4記憶單元之數量是否大於上述第1值。
  5. 如請求項1之半導體記憶裝置，其中  於上述第2抹除驗證處理中，上述第2記憶單元之數量大於上述第1值之情形時，  上述控制電路使用電壓較上述第1驗證電壓高之第2驗證電壓，執行判定上述複數個記憶單元之閾值電壓之第3抹除驗證處理，且  於上述第3抹除驗證處理中，獲取上述複數個記憶單元當中具有高於上述第2驗證電壓之閾值電壓之第5記憶單元之數量，  判定上述第5記憶單元之數量是否大於第2值。
  6. 如請求項5之半導體記憶裝置，其中  於上述第3抹除驗證處理中，上述第5記憶單元之數量為第2值以下之情形時，  上述控制電路控制對上述複數個記憶單元進行之第1寫入動作、及對與上述複數個記憶單元不同之第6記憶單元進行之第2寫入動作，  上述第1寫入動作包含對上述複數個記憶單元施加寫入電壓之寫入處理、及判定上述寫入處理後之上述複數個記憶單元之閾值電壓是否超過了第1寫入驗證電壓之寫入驗證處理，  上述第2寫入動作包含對上述第6記憶單元施加上述寫入電壓之寫入處理、及判定上述寫入處理後之上述第6記憶單元之閾值電壓是否超過了第2寫入驗證電壓之寫入驗證處理，且  上述第1寫入驗證電壓高於上述第2寫入驗證電壓。
  7. 如請求項5之半導體記憶裝置，其中  於上述第3抹除驗證處理中，上述第5記憶單元之數量為第2值以下之情形時，  上述控制電路控制對上述複數個記憶單元進行之第1寫入動作、及對與上述複數個記憶單元不同之第6記憶單元進行之第2寫入動作，  上述第1寫入動作包含對上述複數個記憶單元施加第1寫入電壓之第1寫入處理、及判定上述第1寫入處理後之上述複數個記憶單元之閾值電壓是否超過了寫入驗證電壓之第1寫入驗證處理，  上述第2寫入動作包含對上述第6記憶單元施加第2寫入電壓之第2寫入處理、及判定上述第2寫入處理後之上述第6記憶單元之閾值電壓是否超過了寫入驗證電壓之第2寫入驗證處理，且  上述控制電路於上述第1寫入動作中，反覆執行上述第1寫入處理與上述第1寫入驗證處理，直至上述複數個記憶單元之閾值電壓超過上述寫入驗證電壓為止，  於上述第2寫入動作中，反覆執行上述第2寫入處理與上述第2寫入驗證處理，直至上述第6記憶單元之閾值電壓超過上述寫入驗證電壓為止，  每當重複上述第1寫入處理，上述第1寫入處理之上述第1寫入電壓便升高第1電壓之量，  每當重複上述第2寫入處理，上述第2寫入處理之上述第2寫入電壓便升高第2電壓之量，  上述第1電壓係小於上述第2電壓之電壓。
  8. 如請求項5之半導體記憶裝置，其中  於上述第3抹除驗證處理中，上述第5記憶單元之數量為第2值以下之情形時，  上述控制電路縮小上述複數個記憶單元中之至少1個記憶單元之記憶容量。
  9. 如請求項1之半導體記憶裝置，其中  於上述第1抹除處理中對上述複數個記憶單元施加第1抹除電壓，於上述第2抹除處理中對上述複數個記憶單元施加第2抹除電壓，且  上述第2抹除電壓與上述第1抹除電壓不同。
  10. 如請求項1之半導體記憶裝置，其中  於上述第1抹除處理中對上述複數個記憶單元施加第1抹除電壓，於上述第2抹除處理中對上述複數個記憶單元施加第2抹除電壓，且  上述第2抹除電壓係高於上述第1抹除電壓之電壓。
  11. 如請求項1之半導體記憶裝置，其中  於上述第1抹除處理中對上述複數個記憶單元施加第1抹除電壓，於上述第2抹除處理中對上述複數個記憶單元施加第2抹除電壓，且  上述第2抹除電壓係與上述第1抹除電壓相同之電壓位準。
  12. 如請求項1之半導體記憶裝置，其  進而具備連接於上述複數個記憶單元之配線層，且  於上述第1抹除處理中對上述配線層供給第1抹除電壓，於上述第2抹除處理中對上述配線層供給第2抹除電壓，  上述第2抹除電壓與上述第1抹除電壓不同。
  13. 如請求項1之半導體記憶裝置，其  進而具備連接於上述複數個記憶單元之配線層，且  於上述第1抹除驗證處理及上述第2抹除驗證處理中，對上述配線層供給上述第1驗證電壓。
  14. 如請求項1之半導體記憶裝置，其進而具備：  第1字元線，其沿著第1方向延伸而設置；及  複數個柱，其等沿著與上述第1方向交叉之第2方向延伸，穿過上述第1字元線；且  上述複數個記憶單元設置於上述第1字元線與上述複數個柱之交叉部分。
  15. 如請求項1之半導體記憶裝置，其進而具備：  複數個導電層，其等沿著第1方向延伸，積層於基板上；及  複數個柱，其等沿著與上述第1方向交叉之第2方向延伸，穿過上述複數個導電層；且  上述複數個記憶單元設置於上述複數個導電層與上述複數個柱之交叉部分。
  16. 如請求項1之半導體記憶裝置，其中  上述半導體記憶裝置包含上述複數個記憶單元呈三維排列而成之NAND型快閃記憶體。
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