TWI834196B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種能提高讀出動作或寫入動作之性能之半導體記憶裝置。 本發明之實施方式之半導體記憶裝置具備字元線WL、絕緣層SLT、記憶胞MCa及MCb、以及位元線BLa及BLb。絕緣層SLT鄰接於字元線WL而設置。記憶胞MCa與字元線WL連接。記憶胞MCb與字元線WL連接，配置為較記憶胞MCa距絕緣層SLT更遠。位元線BLa與記憶胞MCa連接，位元線BLb與記憶胞MCb連接。於讀出動作中，對位元線BLa施加電壓VBLa，對位元線BLb施加較電壓VBLa高之電壓VBLb。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
已知可非揮發性地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施方式提供一種能提高讀出動作或寫入動作之性能之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1字元線，其沿第1方向延伸；結構體，其於與上述第1方向交叉之第2方向上鄰接於上述第1字元線而設置，且沿上述第1方向延伸，包含第1絕緣層；第1記憶胞，其連接於上述第1字元線；第2記憶胞，其連接於上述第1字元線，於上述第2方向上，較上述第1記憶胞距上述第1絕緣層更遠；第1位元線，其連接於上述第1記憶胞；及第2位元線，其連接於上述第2記憶胞。於上述第1記憶胞之讀出動作中，對上述第1位元線施加第1電壓，讀出上述第1記憶胞之資料；於上述第2記憶胞之讀出動作中，對上述第2位元線施加高於上述第1電壓之第2電壓，讀出上述第2記憶胞之資料。
以下，參照圖式來說明實施方式。以下說明中，對具有相同功能及構成之構成要素標註共通之參照符號。又，以下所示之實施方式例示了用於具體實現本實施方式之技術思想之裝置及方法，並非將構成零件之材質、形狀、構造及配置等特定為下述內容。
功能區塊可設為硬體、電腦軟體中之任一者而實現，或組合兩者而實現。無需按以下例來區分功能區塊。例如，可藉由與例示功能區塊不同之功能區塊而執行一部分功能。進而，亦可將例示功能區塊分割成更細小之功能子區塊。
1.第1實施方式 對第1實施方式之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板之上方三維積層記憶胞電晶體所得之三維積層型NAND型快閃記憶體為例進行說明。NAND型快閃記憶體係可非揮發地記憶資料之半導體記憶體。
1.1半導體記憶裝置之構成 首先，對第1實施方式之半導體記憶裝置之構成進行說明。圖1係表示第1實施方式之半導體記憶裝置之構成之方塊圖。 半導體記憶裝置10具備記憶胞陣列11、輸入輸出電路12、邏輯控制電路13、就緒/忙碌電路14、暫存器群15、定序器(或控制電路)16、電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21。暫存器群15具備狀態暫存器15A、位址暫存器15B及指令暫存器15C。
記憶胞陣列11具備1個或複數個區塊BLK0、BLK1、BLK2、…、BLKm(m為0以上之自然數)。複數個區塊BLK0～BLKm各自包含與列及行建立對應之複數個記憶胞電晶體(以下，亦表述為記憶胞)。記憶胞電晶體係電可抹除可程式化之非揮發性記憶胞。記憶胞陣列11包含用於對記憶胞電晶體施加電壓之複數個字元線、複數個位元線及源極線。關於區塊BLKm之具體構成，將於下文進行敍述。
輸入輸出電路12及邏輯控制電路13經由輸入輸出端子(或NAND匯流排)連接於記憶體控制器1。輸入輸出電路12與記憶體控制器1之間經由輸入輸出端子而發送接收I/O(Input-Output，輸入輸出)信號DQ(例如DQ0、DQ1、DQ2、…、DQ7)。I/O信號DQ進行指令、位址及資料等之通信。
邏輯控制電路13從記憶體控制器1經由輸入輸出端子(或NAND匯流排)接收外部控制信號。外部控制信號例如包含晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。信號名上附註之“n”表示該信號為低態有效信號。
於安裝有複數個半導體記憶裝置10之情形時，晶片賦能信號CEn使得可選擇半導體記憶裝置10，於選擇該半導體記憶裝置10時生效。指令鎖存賦能信號CLE使得可將以信號DQ之形式發送之指令鎖存在指令暫存器15C中。位址鎖存賦能信號ALE使得可將以信號DQ之形式發送之位址鎖存在位址暫存器15B中。寫入賦能信號WEn使得可將以信號DQ之形式發送之資料記憶於輸入輸出電路12中。讀出賦能信號REn使得可將從記憶胞陣列11讀出之資料以信號DQ之形式輸出。寫入保護信號WPn於禁止對半導體記憶裝置10之寫入動作及抹除動作時生效。
就緒/忙碌電路14根據來自定序器16之控制而產生就緒/忙碌信號R/Bn。就緒/忙碌信號R/Bn表示半導體記憶裝置10為就緒狀態抑或忙碌狀態。就緒狀態表示半導體記憶裝置10可受理來自記憶體控制器1之命令之狀態。忙碌狀態表示半導體記憶裝置10無法受理來自記憶體控制器1之命令之狀態。記憶體控制器1藉由從半導體記憶裝置10接收就緒/忙碌信號R/Bn，可知曉半導體記憶裝置10為就緒狀態抑或忙碌狀態。
狀態暫存器15A記憶半導體記憶裝置10之動作所需之狀態信息STS。狀態暫存器15A按照定序器16之指示，將狀態信息STS傳送至輸入輸出電路12。
位址暫存器15B記憶從輸入輸出電路12傳送來之位址ADD。位址ADD包含列位址及行位址。列位址例如包含：區塊位址，供指定作為動作對象之區塊BLKm；及頁位址，供於被指定之區塊內指定作為動作對象之字元線WL。
指令暫存器15C記憶從輸入輸出電路12傳送來之指令CMD。指令CMD例如包含對定序器16命令寫入動作之寫入指令、命令讀出動作之讀出指令、及命令抹除動作之抹除指令等。
狀態暫存器15A、位址暫存器15B及指令暫存器15C例如使用SRAM(static random access memory，靜態隨機存取記憶體)。
定序器16從指令暫存器15C接收指令，按照基於該指令之步序來統括地控制半導體記憶裝置10。
定序器16控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21等，執行寫入動作、讀出動作及抹除動作。具體而言，定序器16基於從指令暫存器15C接收到之寫入指令，控制電壓產生電路17、列解碼器18、資料暫存器20及感測放大器21，向位址ADD所指定之複數個記憶胞電晶體寫入資料。定序器16還基於從指令暫存器15C接收到之讀出指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，從位址ADD所指定之複數個記憶胞電晶體讀出資料。定序器16還基於從指令暫存器15C接收到之抹除指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，將位址ADD所指定之區塊中記憶之資料抹除。
電壓產生電路17從半導體記憶裝置10之外部經由電源端子而接收電源電壓VDD及接地電壓VSS。電源電壓VDD係從半導體記憶裝置10之外部供給之外部電壓，例如為3.3 V。接地電壓VSS係從半導體記憶裝置10之外部供給之外部電壓，例如為0 V。
電壓產生電路17使用電源電壓VDD，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路17將產生之電壓供給至記憶胞陣列11、列解碼器18及感測放大器21等。
列解碼器18從位址暫存器15B接收列位址，並將該列位址解碼。列解碼器18基於列位址之解碼結果，選擇複數個區塊中之任一個，進而於所選擇之區塊BLKm內選擇字元線WL。進而，列解碼器18傳送從電壓產生電路17供給至所選擇之區塊BLKm之複數個電壓。
行解碼器19從位址暫存器15B接收行位址，並將該行位址解碼。行解碼器19基於行位址之解碼結果來選擇資料暫存器20內之鎖存電路。
資料暫存器20具備複數個鎖存電路。鎖存電路暫時記憶寫入資料或讀出資料。
感測放大器21於資料之讀出動作時，感測及放大從記憶胞電晶體讀出至位元線之資料。進而，感測放大器21暫時記憶從記憶胞電晶體讀出之讀出資料DAT，並將所記憶之讀出資料DAT傳送至資料暫存器20。又，感測放大器21於資料之寫入動作時，暫時記憶從輸入輸出電路12經由資料暫存器20傳送來之寫入資料DAT。進而，感測放大器21將寫入資料DAT傳送至位元線。
1.1.1記憶胞陣列11之構成 其次，對半導體記憶裝置10內之記憶胞陣列11之電路構成進行說明。如上所述，記憶胞陣列11具有複數個區塊BLK0～BLKm。以下，對區塊BLKm之電路構成進行說明。
圖2係記憶胞陣列11內之區塊BLKm之電路圖。區塊BLKm例如具備複數個串單元SU0、SU1、SU2、SU3。下文中，於表述為串單元SU之情形時，表示串單元SU0～SU3之各者。串單元SU具備複數個NAND串(或記憶體串)NS。
此處，為了簡化說明，表示NAND串NS例如具備8個記憶胞電晶體MT0、MT1、MT2、…、MT7、及2個選擇電晶體ST1、ST2之例。下文中，於表述為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7之各者。
記憶胞電晶體MT具備控制閘極及電荷蓄積層，非揮發地記憶資料。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。記憶胞電晶體MT可記憶1位元資料、或2位元以上之資料。
串單元SU0中所包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣，串單元SU1～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3分別由列解碼器18獨立地控制。
串單元SU0中所包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣，串單元SU1～SU3各自之選擇電晶體ST2之閘極連接於選擇閘極線SGS。再者，亦有於串單元SU0～SU3之選擇電晶體ST2之閘極，分別連接有單獨之選擇閘極線SGS之情形。選擇電晶體ST1及ST2用於各種動作中之串單元SU之選擇。
區塊BLKm中所包含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7分別由列解碼器18獨立地控制。
位元線BL0～BLr(r為0以上之自然數)各自與複數個區塊BLK0～BLKm連接，且與區塊BLKm中所包含之串單元SU內具有之1個NAND串NS連接。即，位元線BL0～BLr各自連接於區塊BLKm內呈矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL與複數個區塊BLK0～BLKm連接。即，源極線SL與區塊BLKm中所包含之複數個選擇電晶體ST2之源極連接。
總而言之，串單元SU包含連接於不同位元線BL且連接於同一選擇閘極線SGD之複數個NAND串NS。又，區塊BLKm包含字元線WL共通之複數個串單元SU。進而，記憶胞陣列11包含位元線BL共通之複數個區塊BLK0～BLKm。
區塊BLKm例如為資料之抹除單位。即，區塊BLKm內所包含之記憶胞電晶體MT中記憶之資料被總括地抹除。複數個區塊內之資料被逐一區塊地依次抹除。又，複數個區塊內之資料被同時並行地抹除。再者，資料可以串單元SU為單位被抹除，亦可以小於串單元SU之單位被抹除。
將於1個串單元SU內共有字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。將胞單元CU中所包含之複數個記憶胞電晶體MT各自記憶之1位元資料之集合稱為頁。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位數而發生變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於各記憶胞電晶體MT記憶2位元資料之情形時記憶2頁資料，於各記憶胞電晶體MT記憶3位元資料之情形時記憶3頁資料。
對胞單元CU之寫入動作及讀出動作係以頁為單位進行。換言之，讀出動作及寫入動作係對配設於1個串單元SU且連接於1個字元線WL之複數個記憶胞電晶體MT總括地進行。
再者，區塊BLKm所具備之串單元之數量不限於SU0～SU3，可任意地設定。又，串單元SU中所包含之NAND串NS之數量、及NAND串NS所具備之記憶胞電晶體及選擇電晶體之數量均可任意地設定。進而，記憶胞電晶體MT可為使用絕緣膜作為電荷蓄積層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為使用導電層作為電荷蓄積層之FG(floating gate，浮閘)型。
1.1.2感測放大器21之構成 其次，對半導體記憶裝置10內之感測放大器21之電路構成進行說明。圖3係表示第1實施方式之半導體記憶裝置10內之感測放大器21之電路構成的圖。感測放大器21包含複數個感測放大器單元SAU0、SAU1、…、SAUr(r為0以上之自然數)。
感測放大器單元SAU0～SAUr分別與位元線BL0～BLr建立關聯。感測放大器單元SAUr例如包含感測放大器部SAr、鎖存電路SDL、ADL及BDL、以及匯流排LBUS。
感測放大器部SAr例如於讀出動作中，基於位元線BLr之電壓，判定讀出資料為“0”抑或“1”。換言之，感測放大器部SAr感測及放大被讀出至位元線BLr之電壓，對所選擇之記憶胞要記憶之資料加以判定。鎖存電路SDL、ADL及BDL分別暫時記憶讀出資料或寫入資料等。
感測放大器部SAr、及鎖存電路SDL、ADL及BDL分別連接於匯流排LBUS，可經由匯流排LBUS彼此發送接收資料。
又，資料暫存器20中所包含之鎖存電路XDL連接於半導體記憶裝置10之輸入輸出電路12，用於感測放大器單元SAUr與輸入輸出電路12之間之資料之輸入輸出。又，鎖存電路XDL例如亦可用作半導體記憶裝置10之高速緩衝記憶體。例如，即便鎖存電路SDL、ADL及BDL處於使用中時，只要鎖存電路XDL空閒，半導體記憶裝置10便亦可被設定為就緒狀態。
以下，對感測放大器單元SAUr內之感測放大器部SAr之構成進行說明。圖4係第1實施方式之感測放大器單元SAUr內之感測放大器部SAr之電路圖。例如，感測放大器部SAr包含電晶體T0、T1、…、T7及電容器CA。
電晶體T0係p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)場效應電晶體。電晶體T1～T7分別為n通道MOS場效應電晶體。
電晶體T0之源極連接於電壓VDDSA之節點。例如從電壓產生電路17對該節點供給電壓VDDSA。電晶體T0之汲極連接於節點ND1。電晶體T0之閘極例如連接於鎖存電路SDL之節點INV(未圖示)。電晶體T1之汲極連接於節點ND1。電晶體T1之源極連接於節點ND2。對電晶體T1之閘極輸入控制信號BLX。電晶體T2之汲極連接於節點ND1。電晶體T2之源極連接於感測節點SEN。對電晶體T2之閘極輸入控制信號HLL。
電晶體T3之汲極連接於感測節點SEN。電晶體T3之源極連接於節點ND2。對電晶體T3之閘極輸入控制信號XXL。電晶體T4之汲極連接於節點ND2。電晶體T4之源極連接於位元線BLr。對電晶體T4之閘極輸入控制信號BLC。電晶體T5之汲極連接於節點ND2。電晶體T5之源極連接於節點SRC。對節點SRC，例如供給接地電壓VSS。電晶體T5之閘極連接於節點INV。
電晶體T7之汲極連接於匯流排LBUS。電晶體T7之源極連接於電晶體T6之汲極。對電晶體T7之閘極輸入控制信號STB。電晶體T6之源極例如接地。換言之，對電晶體T6之源極例如供給接地電壓VSS。電晶體T6之閘極連接於感測節點SEN。
電容器CA之一電極連接於感測節點SEN。對電容器CA之另一電極輸入時鐘信號CLK。
以上所說明之感測放大器單元SAUr之電路構成中，節點INV係鎖存電路SDL中所包含之節點。節點INV之電壓基於鎖存電路SDL所保存之資料而發生變化。控制信號BLX、HLL、XXL、BLC、STB、及時鐘信號CLK各自例如藉由定序器16產生。例如，於讀出動作中，感測放大器部SAr基於使控制信號STB生效之時點，對被讀出至位元線BLr之資料加以判定。
再者，第1實施方式之半導體記憶裝置10所具備之感測放大器21不限於上述電路構成。例如，感測放大器單元SAUr所具備之鎖存電路之個數可基於1個胞單元CU記憶之頁數而適當變更。感測放大器部SAr只要可對被讀出至位元線BLr之資料加以判定，便亦可為其他電路構成。
1.1.3記憶胞電晶體之閾值電壓分佈 其次，對記憶胞電晶體MT可採用之閾值電壓分佈與資料之關係進行說明。
圖5係表示記憶胞電晶體MT可採用之閾值電壓分佈與資料之關係之圖。此處，示出應用1個記憶胞電晶體MT中可記憶3位元資料之TLC(Triple-Level Cell，三層單元)方式來作為記憶胞電晶體MT之記憶方式之例。再者，本實施方式亦可應用於使用下述方式等其他記憶方式之情形，上述方式係指：1個記憶胞電晶體MT中可記憶1位元資料之SLC(Single-Level Cell，單層單元)方式、1個記憶胞電晶體MT中可記憶2位元資料之MLC(Multi-Level Cell，多層單元)方式、1個記憶胞電晶體MT中可記憶4位元資料之QLC(Quad-Level Cell，四層單元)方式。
記憶胞電晶體MT所能記憶之3位元資料係由下位(lower)位元、中位(middle)位元、及上位(upper)位元規定。於記憶胞電晶體MT記憶3位元之情形時，記憶胞電晶體MT可採用與複數個閾值電壓對應之8個狀態(state)中之任一狀態。將8個狀態按照閾值電壓由低及高之順序稱為狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。分別屬於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”之複數個記憶胞電晶體MT形成如圖4所示之閾值電壓之分佈。
對於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”，例如分別分配資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。若將下位位元設為“X”，將中位位元設為“Y”，將上位位元設為“Z”，那麼位之排列為“Z、Y、X”。再者，閾值電壓分佈與資料之分配可任意地設定。
為了將作為讀出對象之記憶胞電晶體MT中所記憶之資料讀出，而判定記憶胞電晶體MT之閾值電壓所屬之狀態。為了判定狀態，使用讀出電壓AR、BR、CR、DR、ER、FR、GR。以下，包含讀出電壓AR、BR、CR、DR、ER、FR及GR在內，為了判斷電平而施加至作為讀出對象之記憶胞電晶體MT之電壓有時被稱為讀出電壓VCGRV。
狀態“Er”相當於例如資料被抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶胞電晶體MT之閾值電壓低於電壓AR，例如具有負值。
狀態“A”～“G”相當於對電荷蓄積層注入電荷而向記憶胞電晶體MT寫入資料之狀態，屬於狀態“A”～“G”之記憶胞電晶體MT之閾值電壓例如具有正值。屬於狀態“A”之記憶胞電晶體MT之閾值電壓高於讀出電壓AR，且為讀出電壓BR以下。屬於狀態“B”之記憶胞電晶體MT之閾值電壓高於讀出電壓BR，且為讀出電壓CR以下。屬於狀態“C”之記憶胞電晶體MT之閾值電壓高於讀出電壓CR，且為讀出電壓DR以下。屬於狀態“D”之記憶胞電晶體MT之閾值電壓高於讀出電壓DR，且為讀出電壓ER以下。屬於狀態“E”之記憶胞電晶體MT之閾值電壓高於讀出電壓ER，且為讀出電壓FR以下。屬於狀態“F”之記憶胞電晶體MT之閾值電壓高於讀出電壓FR，且為讀出電壓GR以下。屬於狀態“G”之記憶胞電晶體MT之閾值電壓高於讀出電壓GR，且低於電壓VREAD。
電壓VREAD係對與作為非讀出對象之胞單元CU之記憶胞電晶體MT連接的字元線WL施加之電壓，高於處於任一狀態之記憶胞電晶體MT之閾值電壓。因此，對控制閘極施加有電壓VREAD之記憶胞電晶體MT無關於所保存之資料而成為導通狀態。
又，於相鄰之閾值分佈之間，分別設定寫入動作中使用之驗證電壓。具體而言，對應於狀態“A”、“B”、“C”、“D”、“E”、“F”、“G”，分別設定驗證電壓AV、BV、CV、DV、EV、FV、GV。例如，驗證電壓AV、BV、CV、DV、EV、FV、GV分別被設定為略高於讀出電壓AR、BR、CR、DR、ER、FR、GR。
如上所述，各記憶胞電晶體MT被設定為8個狀態中之任一狀態，可記憶3位元資料。又，寫入及讀出係以1個胞單元CU內之頁為單位進行。於記憶胞電晶體MT記憶有3位元資料之情形時，對1個胞單元CU內之3個頁分別分配下位位元、中位位元及上位位元。下位位元、中位位元及上位位於一次寫入動作中被寫入之頁、或於一次讀出動作中被讀出之頁，即胞單元CU所保存之下位位元之集合、中位位元之集合及上位位元之集合分別稱為下位(lower)頁、中位(middle)頁、及上位(upper)頁。
於應用有上述資料分配之情形時，下位頁係藉由使用讀出電壓AR、ER之讀出動作而確定。中位頁係藉由使用讀出電壓BR、DR、FR之讀出動作而確定。上位頁係藉由使用讀出電壓CR、GR之讀出動作而確定。
1.1.4記憶胞陣列11之構造 其次，對第1實施方式之半導體記憶裝置10內之記憶胞陣列11之構造的一例進行說明。以下所參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於形成有半導體記憶裝置10之半導體基板之表面鉛直之方向對應。俯視圖中附加之影線與附加有影線之構成要素之素材或特性未必存在關聯。本說明書中，為了易於觀察圖，適當省略配線、接點、絕緣層等構成要素。
1.1.4.1記憶胞陣列11之平面佈局(1) 圖6係表示半導體記憶裝置10內之記憶胞陣列11之平面佈局之圖。圖6抽取示出對應於1個區塊BLKm(即，串單元SU0～SU3)之區域。記憶胞陣列11包含複數個狹縫SLT、及複數個狹縫SHE。又，記憶胞陣列11之平面佈局例如於X方向上被分割為胞區域CA與引出區域HA。
複數個狹縫SLT沿著X方向延伸，且於Y方向上隔開某一間隔排列。又，於2個狹縫SLT之間，設有複數個狹縫SHE。複數個狹縫SHE沿著X方向延伸，且於Y方向上隔開某一間隔排列。
狹縫SLT具有內部包含絕緣部件之構造，將設置於相同之配線層且介隔該狹縫SLT而相鄰之導電層間斷開。即，狹縫SLT係包含絕緣層之結構體，將設置於相同之配線層且相鄰之導電層間絕緣分離。具體而言，狹縫SLT例如將與字元線WL0～WL7、以及選擇閘極線SGD及SGS分別對應之複數個配線層斷開。
狹縫SHE具有內部包含絕緣部件之構造，將設置於相同之配線層且介隔該狹縫SHE而相鄰之導電層間斷開。具體而言，狹縫SHE例如將與選擇閘極線SGD對應之複數個配線層斷開。
胞區域CA係形成有NAND串NS之區域。引出區域HA係形成有接點之區域，上述接點用於將連接於NAND串NS之字元線WL以及選擇閘極線SGD及SGS、與列解碼器18之間電性連接。引出區域HA例如以於記憶胞陣列11之X方向上之一方側與胞區域CA相鄰之方式配置。
於上述記憶胞陣列11之平面佈局中，經狹縫SLT與狹縫SHE、或2個狹縫SHE隔開之區域分別對應於1個串單元SU。即，本例中，沿X方向延伸之串單元SU0～SU3排列於Y方向。而且，於記憶胞陣列11中，例如沿Y方向重複配置圖6所示之佈局。
圖7係表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA之詳細平面佈局之一例的圖。圖7抽取示出對應於狹縫SLT與狹縫SHE間之串單元SU之區域之一部分。胞區域CA例如包含複數個記憶體柱MPa及MPb、複數個虛設記憶體柱DMP、複數個位元線BLa及BLb、及複數個接點CV。再者下文中，當表述為位元線BL時，表示位元線BLa、BLb之各者。又，當表述為記憶體柱MP時，表示記憶體柱MPa、MPb之各者。
於平面佈局中，記憶體柱MPa係與狹縫SLT鄰接，或配置於狹縫SLT附近之記憶體柱。記憶體柱MPb係不與狹縫SLT鄰接，或未配置於狹縫SLT附近之記憶體柱。虛設記憶體柱DMP係於圖7所示之平面佈局中，以與狹縫SHE重疊之方式配置之記憶體柱。虛設記憶體柱DMP不與位元線BL電性連接。
記憶體柱MPa及MPb各自作為1個NAND串NS發揮功能。複數個記憶體柱MPa及MPb例如於相鄰之狹縫SLT與狹縫SHE間、及2個狹縫SHE間之區域中，呈錯位狀排列於4行。虛設記憶體柱DMP不作為NAND串NS發揮功能。複數個虛設記憶體柱DMP以按照記憶體柱MPa及MPb之排列規則並且與狹縫SHE重疊之方式排列。
再者，不限於此，相鄰之狹縫SLT與狹縫SHE間及2個狹縫SHE間之記憶體柱MPa、MPb、及虛設記憶體柱DMP之個數及配置亦可適當變更。
複數個位元線BLa及BLb沿著Y方向延伸，且排列於X方向。位元線BLa及BLb各自以於每個串單元SU中與至少1個記憶體柱MP重疊之方式配置。本例中，2個位元線以與各記憶體柱MPa及MPb重疊之方式配置。
與記憶體柱MPa重疊之位元線BLa及BLb之中，位元線BLa與記憶體柱MPa之間設有接點CV。各記憶體柱MPa經由接點CV與對應之位元線BLa電性連接。與記憶體柱MPb重疊之位元線BLa及BLb、或複數個位元線BLb之中，1個位元線BLb與記憶體柱MPb之間設有接點CV。各記憶體柱MPb經由接點CV與對應之位元線BLb電性連接。
圖8係沿著圖7之VIII-VIII線之剖視圖，表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA處之剖面構造。如圖8所示，記憶胞陣列11包含半導體基板50、p型井區域60、絕緣層62、67及68、以及導電層63、64、…、66。
p型井區域60設置於半導體基板50之表面附近。於p型井區域60上設有絕緣層62。於絕緣層62上，導電層63與絕緣層67交替地積層。導電層63例如形成為沿著XY平面之板狀。經積層之複數個導電層63被用作選擇閘極線SGS。導電層63例如包含鎢(W)。
於最上層之導電層63之上方，導電層64與絕緣層67交替地積層。導電層64例如形成為沿著XY平面之板狀。經積層之複數個導電層64從p型井區域60側起依序分別被用作字元線WL0～WL7。導電層64例如包含鎢(W)。
於最上層之導電層64之上方，導電層65與絕緣層67交替地積層。導電層65例如形成為沿著XY平面之板狀。經積層之複數個導電層65被用作選擇閘極線SGD。導電層65例如包含鎢(W)。
於最上層之導電層65之上方，介隔絕緣層68設有導電層66。導電層66形成為例如沿Y方向延伸之線狀。導電層66被用作位元線BLa。即，於未圖示之區域中，複數個導電層66沿著X方向排列。導電層66例如包含銅(Cu)。
記憶體柱MPa及MPb各自沿著Z方向延伸，貫通絕緣層62及67、以及導電層63～65。記憶體柱MPa及MPb之底部與p型井區域60接觸。記憶體柱MPa及MPb各自例如包含半導體層70、隧道絕緣層71、絕緣層72及阻擋絕緣層73。
虛設記憶體柱DMP沿著Z方向延伸，貫通絕緣層62及67、以及導電層63及64。虛設記憶體柱DMP之底部與p型井區域60接觸。虛設記憶體柱DMP例如包含半導體層70、隧道絕緣層71、絕緣層72及阻擋絕緣層73。
半導體層70沿著Z方向延伸。例如，半導體層70之上端位於較最上層之導電層65更為上層，半導體層70之下端與p型井區域60接觸。隧道絕緣層71覆蓋半導體層70之側面。絕緣膜72覆蓋隧道絕緣層71之側面。阻擋絕緣層73覆蓋絕緣層72之側面。隧道絕緣層71及阻擋絕緣層73各自例如包含氧化矽(SiO 2)。絕緣層72例如包含氮化矽(SiN)。
於記憶體柱MPa及MPb內之半導體層70上，設有柱狀之接點CV。於圖示之區域中，示出與2個記憶體柱MPa及MPb中之記憶體柱MPa對應之接點CV。
1個導電層66即1個位元線BLa與接點CV之上表面接觸。如上所述，1個導電層66於被狹縫SLT與狹縫SHE、或2個狹縫SHE隔開之空間中分別連接有1個接點CV。即，對各導電層66於相鄰之2條狹縫間電性連接有1根記憶體柱MPa或MPb。
狹縫SLT例如形成為沿著XZ平面之板狀，將絕緣層62及67、以及導電層63～65斷開。狹縫SLT之上端位於最上層之導電層65與導電層66之間。狹縫SLT之下端與p型井區域60接觸。
於虛設記憶體柱DMP內之半導體層70上，設置有狹縫SHE。狹縫SHE例如形成為沿著XZ平面之板狀，將絕緣層67及導電層65斷開。狹縫SHE之上端位於最上層之導電層65與導電層66之間。狹縫SHE之下端與虛設記憶體柱DMP之上端接觸。
圖8中示出通過位元線BLa之沿著YZ面之剖面，通過位元線BLb之YZ面之剖面除了接點CV設置於記憶體柱MPb上而非記憶體柱MPa上以外，具有與圖8所示之剖面相同之構造。
圖9係沿著圖8之IX-IX線之剖視圖，表示半導體記憶裝置10之記憶體柱MP之剖面構造。圖9抽取示出處於與半導體基板50之表面平行且包含導電層64之層之記憶體柱MP之剖面。半導體層70例如設置於記憶體柱MP之中央部。隧道絕緣層71包圍半導體層70之側面。絕緣層72包圍隧道絕緣層71之側面。阻擋絕緣層73包圍絕緣層72之側面。導電層64包圍阻擋絕緣層73之側面。
於上述記憶體柱MP之構造中，記憶體柱MP與導電層63交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層64交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電層65交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層70作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣層72作為記憶胞電晶體MT之電荷蓄積層發揮功能。
再者，此處，於圖7中將與記憶體柱MPa連接之位元線設為BLa，但於未圖示之串單元SU中，位元線BLa有時亦連接於記憶體柱MPb。針對每個串單元SU，藉由定序器16而管理將記憶體柱MPa或MPb中之哪一個與位元線BL連接。定序器16根據將記憶體柱MPa或MPb中之哪一個與位元線BL連接，而控制上述讀出動作、及後述寫入動作。
1.1.4.2記憶胞陣列11之平面佈局(2) 圖7所示之平面佈局(1)中，於狹縫SHE之下配置有虛設記憶體柱DMP，但於該平面佈局(2)中，於狹縫SHE之下配置有通常之記憶體柱、即具有記憶胞電晶體MT之記憶體柱MP，而非虛設記憶體柱DMP。對於平面佈局(2)，主要說明與平面佈局(1)不同之方面。
圖10係表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA的詳細平面佈局之另一例之圖。圖10抽取示出對應於狹縫SLT與狹縫SHE間之串單元SU之區域之一部分。記憶體柱MPa係與狹縫SLT鄰接或狹縫SLT附近之記憶體柱。記憶體柱MPb係除記憶體柱MPa以外之記憶體柱。即，記憶體柱MPb係不與狹縫SLT鄰接，或未配置於狹縫SLT附近之記憶體柱。一部分記憶體柱MPb以與狹縫SHE重疊之方式配置。
記憶體柱MPa及MPb各自作為1個NAND串NS發揮功能。複數個記憶體柱MPa及MPb例如於相鄰之狹縫SLT與狹縫SHE間、及2個狹縫SHE間之區域，呈錯位狀配置於4行。
與記憶體柱MPa重疊之位元線BLa及BLb之中，位元線BLa與記憶體柱MPa之間設有接點CV。各記憶體柱MPa經由接點CV與對應之位元線BLa電性連接。與記憶體柱MPb重疊之位元線BLa及BLb、或複數個位元線BLb之中，1個位元線BLb與記憶體柱MPb之間設有接點CV。各記憶體柱MPb經由接點CV與對應之位元線BLb電性連接。進而，於和配置成與狹縫SHE重疊之記憶體柱MPb重疊之位元線BLa及BLb、或複數個位元線BLb之中，1個位元線BLa或BLb與記憶體柱MPb之間設有接點CV。以與狹縫SHE重疊之方式配置之記憶體柱MPb經由接點CV與對應之位元線BLa或BLb電性連接。
圖10所示之其他構造與圖8所示之構造相同。
圖11係沿著圖10之XI-XI線之剖視圖，表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA的剖面構造。
如圖11所示，於狹縫SHE附近設有記憶體柱MPb。換言之，於記憶體柱MPb之一部分上設有狹縫SHE。狹縫SHE與記憶體柱MPb接觸。
狹縫SHE形成為例如沿著XZ平面之形狀，將絕緣層67及導電層65斷開。狹縫SHE之上端位於最上層之導電層65與導電層66之間。狹縫SHE之下端位於最上層之導電層64與最下層之導電層65之間。
於狹縫SHE附近之記憶體柱MPb內之半導體層70上，設有柱狀之接點CV。導電層66(即，1個位元線BLa)與接點CV之上表面接觸。
如上所述，導電層66於由狹縫SLT與狹縫SHE隔開之空間、及由狹縫SHE與未圖示之狹縫SHE隔開之空間中分別連接有1個接點CV。即，各導電層66於相鄰之2條狹縫間電性連接有1根記憶體柱MPa或MPb。
圖10及圖11所示之其他構造與圖7及圖8所示之構造相同。
1.2半導體記憶裝置之動作 對第1實施方式之半導體記憶裝置10之讀出動作及寫入動作進行說明。再者，以下將圖7及圖10所示之狹縫SLT附近之記憶體柱MPa中所包含之記憶胞電晶體稱為記憶胞MCa，將除此以外之記憶體柱MPb中所包含之記憶胞電晶體稱為記憶胞MCb。又，於表述為記憶胞MC之情形時，表示記憶胞MCa或MCb之各者。
例如，於未應用本實施方式，而對設置於記憶胞陣列11之記憶胞MCa及MCb使用相同之寫入電壓VPGM執行寫入動作之情形時，有可能會產生對記憶胞MCa與MCb之寫入速度不同之現象。所謂寫入速度，係指於對複數個記憶胞使用相同電壓電平之寫入電壓執行寫入動作時，寫入至該等記憶胞之閾值電壓之高低。例如，於寫入至第1記憶胞之閾值電壓低於寫入至第2記憶胞之閾值電壓之情形時，稱為第1記憶胞之寫入速度較第2記憶胞之寫入速度慢。
本例中，記憶胞MCa之寫入速度有時較記憶胞MCb之寫入速度慢。即，關於寫入速度，MCa＜MCb成立。於該情形時，關於記憶胞MCa、MCb之閾值電壓，當將記憶胞MCa、MCb之閾值電壓分別設為Vtha、Vthb時，Vtha＜Vthb成立。
第1實施方式中，對記憶胞MCa與記憶胞MCb，執行以下之讀出動作之第1例、第2例及第3例、或寫入動作之第1例及第2例。
於執行本實施方式之讀出動作之第1例、第2例或第3例之情形時，不執行寫入動作之第1例及第2例，而執行通常之寫入動作。即，本實施方式中，於對記憶胞MCa及MCb執行讀出動作之第1例、第2例或第3例之情形時，在讀出動作之前執行之對記憶胞MCa及MCb之寫入動作中，記憶胞MCa之閾值電壓Vtha被設定為低於記憶胞MCb之閾值電壓Vthb。
1.2.1讀出動作(第1例) 其次，對第1實施方式之讀出動作之第1例進行說明。於讀出動作之第1例中，根據作為讀出對象之記憶胞是否配置於狹縫SLT附近，即，根據讀出對象是否為記憶胞MCa或MCb之任一者，而變更施加至分別與記憶胞MCa及MCb連接之位元線BLa及BLb之電壓。
圖12係第1實施方式之讀出動作之第1例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。再者，以下將作為讀出對象之胞單元CU中所包含之記憶胞電晶體MT稱為選擇記憶胞。將連接於選擇記憶胞之字元線WL稱為選擇字元線WLsel。將作為非讀出對象之胞單元CU中所包含之記憶胞電晶體MT稱為非選擇記憶胞。將連接於非選擇記憶胞之字元線WL稱為非選擇字元線WLusel。
於讀出動作中，電壓產生電路17產生之電壓經由列解碼器18被施加至選擇字元線WLsel及非選擇字元線WLusel。電壓產生電路17產生之電壓VDDSA被施加至圖4所示之電壓VDDSA之節點。進而，假定感測節點SEN於讀出動作時被適當充電。
又，對位元線BL施加經電晶體T1及T4進行了鉗位之電壓。例如，於讀出動作時，對與狹縫SLT附近之選擇記憶胞MCa連接之位元線BLa施加電壓VBLa。對與未配置於狹縫SLT附近之選擇記憶胞MCb連接之位元線BLb施加電壓VBLb。電壓VBLa係低於電壓VBLb之電壓。
假定讀出資料未確定之感測放大器單元SAUr內之鎖存電路SDL之節點INV之電壓被設定為“L”電平。即，於讀出資料未確定之感測放大器單元SAUr中，電晶體T0為導通狀態，且電晶體T5為斷開狀態。
如圖12所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1之前之狀態下，選擇閘極線SGD及SGS、選擇字元線WLsel、非選擇字元線WLusel、控制信號BLX、BLC、HHL、XXL、STB、位元線BL、以及未圖示之源極線SL各自之電壓例如被設定為接地電壓VSS。
於時刻tr1時，列解碼器18對包含作為讀出對象之胞單元CU之串單元SU之選擇閘極線(以下為所選擇之選擇閘極線)SGD、及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對不包含作為讀出對象之胞單元CU之串單元SU之選擇閘極線(以下為非選擇之選擇閘極線)SGD施加電壓VSS。電壓VSG係使與所選擇之串單元SU對應之選擇電晶體ST1及ST2為導通狀態之電壓。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。電壓VREAD係無關於記憶胞MCa或MCb記憶之資料，而使記憶胞MCa或MCb為導通狀態之電壓。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa連接於選擇記憶胞MCa之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLCa。進而，定序器16使經由位元線BLb連接於選擇記憶胞MCb之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLCb。電壓VBLCa係低於電壓VBLCb之電壓。
具體而言，定序器16可針對感測放大器21內之感測放大器單元SAUr之每個電晶體T4發送不同之控制信號BLC。定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於VBLa之控制信號BLC(即，電壓VBLCa)。另一方面，定序器16對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBLb之控制信號BLC(即，電壓VBLCb)。藉此，感測放大器21內之感測放大器單元SAU分別對連接於選擇記憶胞MCa之位元線BLa施加電壓VBLa，對連接於選擇記憶胞MCb之位元線BLb施加電壓VBLb。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。又，定序器16對電壓VDDSA之節點供給藉由電壓產生電路17產生之電壓VDDSA。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXL之電壓從電壓VSS上升至電壓VXXL。當控制信號XXL之電壓上升至電壓VXXL時，電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa或MCb之閾值電壓而發生變化。具體而言，當選擇記憶胞MCa或MCb處於導通狀態時，分別連接於位元線BLa及BLb之感測節點SEN之電壓下降至電壓VDDo。
此處，如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，記憶胞MCa將流通較記憶胞MCb更多之電流。但是，位元線BLa之電壓低於位元線BLb之電壓。即，施加至與位元線BLa連接之電晶體T4之閘極之電壓VBLCa低於施加至與位元線BLb連接之電晶體T4之閘極之電壓VBLCb。因此，藉由上述方式，於位元線BLa中流通之電流受到位元線BLb之限制，與於位元線BLb中流通之電流大致相同。即，記憶胞MCa將流通較記憶胞MCb更多之電流，但與位元線BLa連接之電晶體T4由於閘極被施加電壓VBLCa，故會將流過位元線BLa之電流鉗位。另一方面，雖然試圖使記憶胞MCb流通較記憶胞MCa少之電流，但由於對與位元線BLb連接之電晶體T4之閘極施加較電壓VBLCa高之電壓VBLCb，故試圖使與位元線BLb連接之電晶體T4流通較與位元線BLa連接之電晶體T4更多之電流。藉此，於時刻tr2-tr3時，流過位元線BLa之電流與流過位元線BLb之電流被設定為大致相同之電流值。其結果，連接於記憶胞MCa之感測節點SEN之電壓下降至電壓VDDo。同樣，連接於記憶胞MCb之感測節點SEN之電壓亦下降至電壓VDDo。
另一方面，當選擇記憶胞MCa處於斷開狀態時，連接於位元線BLa之感測節點SEN之電壓維持較電壓VDDo高之電壓VDDf。同樣，當選擇記憶胞MCb處於斷開狀態時，連接於位元線BLb之感測節點SEN之電壓維持較電壓VDDo高之電壓VDDf。
其次，於時刻tr3時，流過位元線BLa及BLb之電流被反映至感測節點SEN之後，定序器16使控制信號XXL之電壓從電壓VXXL下降至電壓VSS。控制信號XXL之電壓下降至電壓VSS後，電晶體T3成為斷開狀態，感測節點SEN之電壓固定。
其後，定序器16使控制信號STB生效，對選擇記憶胞MCa及MCb各自記憶之資料加以判定。具體而言，定序器16使控制信號STB之電壓從“L”電平上升至“H”電平。控制信號STB之電壓上升至“H”電平後，電晶體T7成為導通狀態，根據對電晶體T6之閘極施加之感測節點SEN之電壓VDDo或VDDf，感測放大器單元SAUr之鎖存電路SDL之電壓發生變化。而且，定序器16基於與位元線BLa連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCa中記憶之資料加以判定。同樣，基於與位元線BLb連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCb中記憶之資料加以判定。
即，與位元線BLa連接之感測放大器單元SAUr感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，與位元線BLb連接之感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對分別記憶於選擇記憶胞MCa及MCb之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第1例結束。
如上所述，於讀出動作之第1例中，即便當選擇記憶胞MCa與MCb之閾值電壓於相同狀態之閾值電壓分佈內不同之情形時，即，即便當相同狀態之閾值電壓分佈內選擇記憶胞MCa之閾值電壓低於選擇記憶胞MCb之閾值電壓之情形時，亦可於選擇記憶胞MCa及MCb分別為導通胞時將用於判定之電壓VDDo設定為大致相同之電壓電平。藉此，於寫入動作中，藉由將狹縫SLT附近之記憶胞MCa之閾值電壓設定為低於記憶胞MCb之閾值電壓，可減少產生之不良情況。
又，上文中，根據記憶胞為狹縫SLT附近之記憶胞MCa，抑或除此以外之記憶胞MCb，而變更於讀出動作時供給至位元線BL之電壓，但亦可進而根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa是否配置於記憶體柱MPa之上部或下部之任一處，而變更於讀出動作時供給至位元線BLa之電壓。例如，於讀出動作時，針對配置於圖8所示之記憶體柱MPa之上部之記憶胞MCa，將位元線BLa之電壓設定為VBLau，針對配置於記憶體柱MPa之下部之記憶胞MCa，將位元線BLa之電壓設定為VBLal。電壓VBLau係低於電壓VBLal之電壓。藉此，亦可針對位於記憶體柱MPa之上部或下部之記憶胞MCa，根據與該等記憶胞之寫入特性對應之讀出條件而執行讀出動作。
1.2.2讀出動作(第2例) 其次，對第1實施方式之讀出動作之第2例進行說明。於讀出動作之第2例中，根據作為讀出對象之記憶胞是否配置於狹縫SLT附近，即，根據讀出對象是否為記憶胞MCa或MCb之任一者，而變更感測記憶胞MCa及MCb各自記憶之資料之感測時間。該第2例中，所謂感測時間，係將控制信號XXL維持為生效狀態(例如“H”電平)之期間。
圖13係第1實施方式之讀出動作之第2例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。再者，以下將對經由位元線BLa與狹縫SLT附近之記憶胞MCa連接之電晶體T3之閘極施加的控制信號稱為XXLa，將對經由位元線BLb與未配置於狹縫SLT附近之記憶胞MCb連接之電晶體T3之閘極施加的控制信號稱為XXLb。
如圖13所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1時，列解碼器18對所選擇之選擇閘極線SGD、及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對非選擇之選擇閘極線SGD施加電壓VSS。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa而與選擇記憶胞MCa連接之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLC。同樣，定序器16使經由位元線BLb而與選擇記憶胞MCb連接之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLC。
具體而言，定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於電壓VBL之控制信號BLC(即，電壓VBLC)。同樣，定序器16例如對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBL之控制信號BLC。藉此，感測放大器21對連接於選擇記憶胞MCa之位元線BLa施加電壓VBL。同樣，感測放大器21對與選擇記憶胞MCb連接之位元線BLb施加電壓VBL。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXLa之電壓從電壓VSS上升至電壓VXXL。同樣，定序器16使控制信號XXLb之電壓從電壓VSS上升至電壓VXXL。其後，於時刻tr3a時，定序器16使控制信號XXLa之電壓從電壓VXXL下降至電壓VSS。進而，於時刻tr3b時，定序器16使控制信號XXLb之電壓從電壓VXXL下降至電壓VSS。
當控制信號XXLa之電壓上升至電壓VXXL時，與位元線BLa連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa之閾值電壓而發生變化。具體而言，當選擇記憶胞MCa處於導通狀態時，連接於位元線BLa之感測節點SEN之電壓下降至電壓VDDao。此處，如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCa之位元線BLa中流通較位元線BLb更多之電流。因此，將使控制信號XXLa維持於“H”電平之期間設定為較使控制信號XXLb維持於“H”電平之期間短。藉此，將連接於位元線BLa之感測節點SEN之電壓設定為電壓VDDao。下文中，將使控制信號XXLa維持於“H”電平之期間稱為感測時間SEa，將使控制信號XXLb維持於“H”電平之期間稱為感測時間SEb。
另一方面，當控制信號XXLb之電壓上升至電壓VXXL時，連接於位元線BLb之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCb之閾值電壓而發生變化。具體而言，當選擇記憶胞MCb處於導通狀態時，連接於位元線BLb之感測節點SEN之電壓下降至電壓VDDbo。如上所述，記憶胞MCb之閾值電壓高於記憶胞MCa之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCb之位元線BLb較位元線BLa流過更少之電流。因此，將使控制信號XXLb維持於“H”電平之感測時間SEb設定為較感測時間SEa長。藉此，將連接於位元線BLb之感測節點SEN之電壓設定為電壓VDDbo。其結果，分別連接於記憶胞MCa及MCb之感測節點SEN之電壓VDDao及VDDbo固定於大致相同之電壓電平。
其後，定序器16使控制信號STB生效，對分別記憶於選擇記憶胞MCa及MCb之資料加以判定。具體而言，定序器16使控制信號STB之電壓從“L”電平上升至“H”電平。控制信號STB之電壓上升至“H”電平後，電晶體T7成為導通狀態，根據施加至電晶體T6之閘極之感測節點SEN之電壓VDDao及VDDbo、或VDDf，感測放大器21內之感測放大器單元SAUr之鎖存電路SDL之電壓發生變化。然後，定序器16基於與位元線BLa連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCa中記憶之資料加以判定。同樣，基於與位元線BLb連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCb中記憶之資料加以判定。
即，與位元線BLa連接之感測放大器單元SAUr感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，與位元線BLb連接之感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對分別記憶於選擇記憶胞MCa及MCb之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第2例結束。
如上所述，於讀出動作之第2例中，即便當選擇記憶胞MCa與MCb之閾值電壓於相同狀態之閾值電壓分佈內不同之情形時，即，即便當相同狀態之閾值電壓分佈內選擇記憶胞MCa之閾值電壓低於選擇記憶胞MCb之閾值電壓之情形時，亦可將選擇記憶胞MCa為導通胞時之判定電壓VDDao與選擇記憶胞MCb為導通胞時之判定電壓VDDbo設定為大致相同之電壓電平。藉此，於寫入動作中，可藉由將狹縫SLT附近之記憶胞MCa之閾值電壓設定為低於記憶胞MCb之閾值電壓，而減少產生之不良情況。
再者，如上所述，亦可根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa配置於記憶體柱MPa之上部或下部之哪一處，而變更讀出動作時之感測時間。例如，針對配置於圖8所示之記憶體柱MPa之上部之記憶胞MCa，將讀出動作時之感測時間設定為SEau，針對配置於記憶體柱MPa之下部之記憶胞MCa，將讀出動作時之感測時間設定為SEal。感測時間SEau係較感測時間SEal短之時間。藉此，針對位於記憶體柱MPa之上部或下部之記憶胞MCa，亦可根據與該等記憶胞之寫入特性對應之讀出條件而執行讀出動作。
1.2.3讀出動作(第3例) 其次，對第1實施方式之讀出動作之第3例進行說明。於讀出動作之第3例中，與第2例同樣，根據作為讀出對象之記憶胞是否配置於狹縫SLT附近，而變更感測記憶胞MCa及MCb各自記憶之資料之感測時間。該第3例中，所謂感測時間，係指使控制信號XXL生效後至使控制信號BLC降低為電壓VSS為止之期間，或係指將控制信號BLC維持於電壓VBLC，且將控制信號XXL維持為生效狀態(例如“H”電平)之期間。
圖14係第1實施方式之讀出動作之第3例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。再者，以下，將對經由位元線BLa而與狹縫SLT附近之記憶胞MCa連接之電晶體T4之閘極施加之控制信號稱為BLCa，將對經由位元線BLb而與未配置於狹縫SLT附近之記憶胞MCb連接之電晶體T4之閘極施加之控制信號稱為BLCb。
如圖14所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1時，列解碼器18對所選擇之選擇閘極線SGD及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對非選擇之選擇閘極線SGD施加電壓VSS。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa而與選擇記憶胞MCa連接之電晶體T4之控制信號BLCa之電壓從電壓VSS上升至電壓VBLC。同樣，定序器16使經由位元線BLb而與選擇記憶胞MCb連接之電晶體T4之控制信號BLCb之電壓從電壓VSS上升至電壓VBLC。
具體而言，定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於電壓VBL之控制信號BLCa(即，電壓VBLC)。同樣，定序器16例如對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBL之控制信號BLCb。藉此，感測放大器21對連接於選擇記憶胞MCa之位元線BLa施加電壓VBL。同樣，感測放大器21對連接於選擇記憶胞MCb之位元線BLb施加電壓VBL。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXL之電壓從電壓VSS上升至電壓VXXL。
其後，於時刻tr3a時，定序器16使控制信號BLCa之電壓從電壓VBLC下降至電壓VSS。進而，於時刻tr3b時，定序器16使控制信號XXL之電壓從電壓VXXL下降至電壓VSS。
此處，於時刻tr2時，當控制信號XXL之電壓上升至電壓VXXL時，與位元線BLa連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa之閾值電壓而發生變化。具體而言，當選擇記憶胞MCa處於導通狀態時，連接於位元線BLa之感測節點SEN之電壓下降至電壓VDDao。如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCa之位元線BLa中流通較位元線BLb更多之電流。因此，將使控制信號XXL生效後至使控制信號BLCa下降至電壓VSS為止之期間設定為較使控制信號XXL維持於“H”電平之期間短。藉此，將連接於位元線BLa之感測節點SEN之電壓設定為電壓VDDao。下文中，將使控制信號XXL生效後至使控制信號BLCa下降至電壓VSS為止之期間稱為感測時間SEaa，將使控制信號XXL維持於“H”電平之期間稱為感測時間SEbb。
另一方面，當控制信號XXL之電壓上升至電壓VXXL時，連接於位元線BLb之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCb之閾值電壓而發生變化。具體而言，當選擇記憶胞MCb處於導通狀態時，連接於位元線BLb之感測節點SEN之電壓下降至電壓VDDbo。如上所述，記憶胞MCb之閾值電壓高於記憶胞MCa之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCb之位元線BLb較位元線BLa流過更少之電流。因此，將使控制信號BLC維持於電壓VBLC且使控制信號XXL維持於“H”電平之感測時間SEbb設定為較感測時間SEaa長。藉此，將連接於位元線BLb之感測節點SEN之電壓設定為電壓VDDbo。其結果，分別連接於記憶胞MCa及MCb之感測節點SEN之電壓VDDao及VDDbo固定於大致相同之電壓電平。
其後，定序器16使控制信號STB生效，對分別記憶於選擇記憶胞MCa及MCb之資料加以判定。即，感測放大器單元SAUr感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對分別記憶於選擇記憶胞MCa及MCb之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第3例結束。
如上所述，於讀出動作之第3例中，與第2例同樣，即便於相同狀態之閾值電壓分佈內選擇記憶胞MCa之閾值電壓低於選擇記憶胞MCb之閾值電壓之情形時，亦可將選擇記憶胞MCa為導通胞時之判定電壓VDDao與選擇記憶胞MCb為導通胞時之判定電壓VDDbo設定為大致相同之電壓電平。藉此，於寫入動作中，藉由將狹縫SLT附近之記憶胞MCa之閾值電壓設定為較記憶胞MCb之閾值電壓低，可減少產生之不良情況。
1.2.4寫入動作(第1例) 寫入動作包含程式動作及程式驗證動作。程式動作係藉由對記憶胞電晶體MT之閘極電極施加寫入電壓VPGM，而對記憶胞電晶體MT之絕緣層(即，電荷蓄積層)72注入電荷，使記憶胞電晶體之閾值電壓上升之動作。程式驗證動作係驗證藉由施加寫入電壓而產生之記憶胞電晶體MT之閾值電壓是否達到目標電壓之讀出動作。
於寫入動作中，將程式動作與程式驗證動作設為1個寫入循環，反覆執行寫入循環直至程式驗證動作之驗證成功為止。詳細而言，於程式動作後之程式驗證動作之驗證中，記憶胞電晶體之閾值電壓未達到指定之閾值電壓，即驗證失敗之情形時，使寫入電壓VPGM增加電壓ΔV並再次執行程式動作，進而執行程式驗證動作。然後，反覆執行寫入循環直至驗證成功為止。
於執行本實施方式之寫入動作之第1例或第2例之情形時，執行通常之讀出動作，而不執行上述讀出動作之第1至第3例。於該情形時，根據寫入動作之第1例或第2例，記憶胞MCa之寫入速度被調整為與記憶胞MCb之寫入速度大致相同。因此，於使用相同電壓電平之寫入電壓，對記憶胞MCa與記憶胞MCb執行寫入動作之情形時，記憶胞MCa與記憶胞MCb之閾值電壓被設定為大致相同之電壓電平。
以下，對第1實施方式之寫入動作之第1例進行說明。於寫入動作之第1例中，根據作為寫入對象之記憶胞是否配置於狹縫SLT附近，即根據寫入對象是否為記憶胞MCa或MCb之任一者，而變更對分別連接於記憶胞MCa及MCb之位元線BLa及BLb施加之電壓。
圖15係第1實施方式之寫入動作之第1例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。
首先，執行程式動作PR1。
於時刻tw1時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，又，對非選擇之選擇閘極線SGD供給電壓VSS。電壓VSGD係高於電壓VSS之電壓。
又，於時刻tw1時，感測放大器21對與作為非寫入對象(或寫入禁止、非選擇)之記憶胞連接之位元線BL施加電壓VDDSA。電壓VDDSA係於對所選擇之選擇閘極線SGD施加電壓VSGD時，選擇電晶體ST1成為斷開狀態之電壓。又，感測放大器21對與作為寫入對象(或選擇)且處於狹縫SLT附近之記憶胞MCa連接之位元線BLa施加電壓VMCa。電壓VMCa為電壓VSS(例如0 V)。感測放大器21對與作為寫入對象且未配置於狹縫SLT附近之記憶胞MCb連接之位元線BLb施加電壓VMCb。電壓VMCb高於電壓VMCa，且低於電壓VDDSA。電壓VMCb例如為0.5 V。
其次，於時刻tw2時，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tw3時，列解碼器18對選擇字元線WLsel施加寫入電壓VPGM(例如14～20 V)。藉由施加寫入電壓VPGM，而對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，從而進行寫入。又，與選擇字元線WLsel連接之作為非寫入對象之記憶胞中，記憶胞之通道電位升壓，即通道電位上升，幾乎不會對電荷蓄積層注入電荷。寫入電壓VPGM高於電壓VPASS。
其次，於時刻tw4時，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓VPGM降低至電壓VPASS。
其後，於時刻tw5時，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BL供給電壓VSS。藉由以上，程式動作結束。
如上所述，與記憶體柱MPa所包含之記憶胞MCa連接之位元線BLa之電壓VMCa被設定為電壓VSS(例如0 V)。進而，與記憶體柱MPb所包含之記憶胞MCb連接之位元線BLb之電壓VMCb被設定為高於電壓VMCa，且低於電壓VDDSA電壓。因此，於程式動作時，記憶胞MCa之通道電位被設定為電壓VSS，選擇字元線WLsel之電壓被設定為寫入電壓VPGM。另一方面，記憶胞MCb之通道電位被設定為電壓VMCb，選擇字元線WLsel之電壓被設定為寫入電壓VPGM。藉此，記憶胞MCb中之字元線電壓與通道電位之電壓差小於記憶胞MCa中之字元線電壓與通道電位之電壓差，且記憶胞MCb之寫入速度較記憶胞MCa之寫入速度慢。即，寫入至記憶胞MCb之閾值電壓變得低於寫入至記憶胞MCa之閾值電壓。其結果，可調整記憶胞MCa與記憶胞MCb之寫入速度之差，寫入至記憶胞MCa與記憶胞MCb之閾值電壓被設定為大致相同之電壓電平。
其次，執行程式驗證動作PV1。
於時刻tw6時，列解碼器18對所選擇之選擇閘極線SGD及選擇閘極線SGS施加電壓VSG。列解碼器18對非選擇之選擇閘極線SGD施加電壓VSS。電壓VSG係使與所選擇之串單元SU對應之選擇電晶體ST1及ST2成為導通狀態之電壓。藉此，使所選擇之串單元SU之選擇電晶體ST1及ST2成為導通狀態，使非選擇之串單元SU之選擇電晶體ST1成為斷開狀態。
又，於時刻tw6時，列解碼器18對選擇字元線WLsel施加驗證電壓VPV，並對非選擇字元線WLusel施加電壓VREAD。驗證電壓VPV係根據寫入資料來設定之讀出電壓。如上所述，電壓VREAD係無關於記憶胞之閾值電壓，使記憶胞成為導通狀態之電壓，VREAD＞VPV。例如，於作為寫入對象之記憶胞之閾值電壓高於電壓VPV之情形時，記憶胞成為斷開狀態，於閾值電壓為電壓VPV以下之情形時，記憶胞成為導通狀態。
其次，於時刻tw7時，感測放大器21對與作為寫入對象之記憶胞MCa及MCb分別連接之位元線BLa及BLb施加電壓VBL。電壓VBL係例如低於電壓VPV之電壓(VBL＜VPV)。進而，感測放大器21對與作為非寫入對象之記憶胞連接之位元線施加電壓VSS。
其後，於時刻tw8時，列解碼器18對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD及選擇閘極線SGS施加電壓VSS。又，感測放大器21對位元線BLa及BLb施加電壓VSS。
藉由以上動作，從與選擇字元線WLsel連接之記憶胞MCa及MCb讀出資料。於經讀出之資料驗證成功之情形時，寫入動作結束。另一方面，於經讀出之資料驗證失敗之情形時，使寫入電壓VPGM增加電壓ΔV，並且反覆執行包含程式動作與程式驗證動作之寫入循環直至驗證成功為止。藉由以上，寫入動作結束。
又，上文中，根據記憶胞為狹縫SLT附近之記憶胞MCa，抑或除此以外之記憶胞MCb，而變更寫入動作時供給至位元線BL之電壓，但亦可進而根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa配置於記憶體柱MPa之上部或下部之哪一處，而變更寫入動作時供給至位元線BLa之電壓。例如，於寫入動作時，針對配置於圖8所示之記憶體柱MPa之上部之記憶胞MCa，將位元線BLa之電壓設定為VMCau，針對配置於記憶體柱MPa之下部之記憶胞MCa，將位元線BLa之電壓設定為VMCal。電壓VMCau係低於電壓VMCal之電壓。藉此，針對位於記憶體柱MPa之上部或下部之記憶胞MCa，亦可按照與該等記憶胞之寫入特性對應之寫入條件而執行寫入動作。
1.2.5寫入動作(第2例) 其次，對第1實施方式之寫入動作之第2例進行說明。於寫入動作之第2例中，例如對記憶胞寫入狀態A、B、…、G。於寫入該等狀態A～G之各者時，執行用於縮小屬於各狀態之記憶胞之閾值電壓分佈之動作。當對狀態A～G執行縮小閾值電壓分佈之動作時，寫入動作所需之時間變長。此處，狀態G之閾值電壓分佈位於狀態A～G之閾值電壓分佈中電壓最高之一側，因此，亦可不縮小閾值電壓之分佈。因此，第1實施方式中，於向記憶胞MCa及MCb寫入狀態G時，應用對記憶胞MCa與MCb變更位元線電壓之寫入。即，於寫入狀態G時，對連接於記憶胞MCa之位元線BLa施加電壓VMCa，對連接於記憶胞MCb之位元線BLb施加電壓VMCb。
圖16係第1實施方式之寫入動作之第2例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。此處，省略程式驗證動作之記載。
於寫入狀態A～F時，在時刻tx0～tx11時，對記憶胞MCa及MCb執行用於縮小閾值電壓分佈之動作。具體而言，如圖16所示，感測放大器21對與用於縮小閾值電壓分佈之作為弱寫對象之記憶胞MCa及MCb分別連接之位元線BLa及BLb施加電壓VQPW(例如0.3 V)，對與除此以外之作為寫入對象之記憶胞連接之位元線施加電壓VSS(例如0 V)。進而，感測放大器21對與作為非寫入對象之記憶胞MCa及MCb分別連接之位元線BLa及BLb施加電壓VDDSA。然後，於時刻tx0～tx11時，對記憶胞MCa及MCb執行用於縮小閾值電壓分佈之動作。所謂弱寫，係指寫入較對除此以外之作為寫入對象之記憶胞寫入之閾值電壓小之閾值電壓之動作。
又，於寫入狀態G時，在時刻tx11～tx22時，執行針對本實施方式之記憶胞MCa及MCb變更位元線電壓之動作。
具體而言，於時刻tx12時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，且對非選擇之選擇閘極線SGD供給電壓VSS。
又，於時刻tx12時，感測放大器21對與作為非寫入對象之記憶胞連接之位元線BL施加電壓VDDSA。又，感測放大器21對與作為寫入對象且處於狹縫SLT附近之記憶胞MCa連接之位元線BLa施加電壓VMCa。電壓VMCa為電壓VSS。感測放大器21對與作為寫入對象且未配置於狹縫SLT附近之記憶胞MCb連接之位元線BLb施加電壓VMCb。電壓VMCb高於電壓VMCa，且低於電壓VDDSA。電壓VMCb例如為0.5 V。
其次，於時刻tx13，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tx14，列解碼器18對選擇字元線WLsel施加寫入電壓VPGM(例如14～20 V)。藉由施加寫入電壓VPGM，而對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，從而進行寫入。
其次，於時刻tx15時，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓VPGM降低至電壓VPASS。
其次，於時刻tx16時，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BL供給電壓VSS。
其後，對作為寫入對象之記憶胞執行未圖示之程式驗證動作。於程式驗證動作之驗證失敗之情形時，於時刻tx17～tx22時，使寫入電壓VPGM增加電壓ΔV並再次執行程式動作。
具體而言，於時刻tx17時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，且對非選擇之選擇閘極線SGD供給電壓VSS。
又，於時刻tx17時，感測放大器21對與作為非寫入對象之記憶胞連接之位元線BL施加電壓VDDSA。又，感測放大器21對與作為寫入對象之記憶胞MCa連接之位元線BLa施加電壓VMCa。電壓VMCa為電壓VSS。感測放大器21對與作為寫入對象之記憶胞MCb連接之位元線BLb施加電壓VMCb。
其次，於時刻tx18時，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tx19時，列解碼器18對選擇字元線WLsel施加令寫入電壓VPGM增加ΔV後之電壓。藉由施加該寫入電壓，對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，而進行寫入。
其次，於時刻tx20，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓VPGM降低至電壓VPASS。
其次，於時刻tx21，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BLa、BLb供給電壓VSS。
其後，對作為寫入對象之記憶胞再次執行未圖示之程式驗證動作。然後，反覆執行寫入循環直至程式驗證動作之驗證成功為止。藉由以上，寫入動作結束。
再者，圖15及圖16係本實施方式之寫入動作中之時序圖之一例。對字元線WL、選擇閘極線SGD、SGS、及位元線BLa、BLb之各者施加之電壓或時點可未必與圖15及圖16所示之電壓或時點一致。
1.3第1實施方式之效果 根據第1實施方式，可提供一種能提高讀出動作或寫入動作之性能之半導體記憶裝置。
以下，對第1實施方式之效果進行詳細敍述。
於半導體記憶裝置中，複數個字元線WL積層，經積層之字元線藉由被稱作狹縫SLT之絕緣層而分離。而且，於2個狹縫SLT之間配置有複數個記憶體柱MP。從半導體基板50之主面上方觀察時，於狹縫SLT附近配置有記憶體柱MPa，於狹縫SLT附近以外之區域配置有記憶體柱MPb。
於此種構造中，當對記憶體柱MPa上形成之記憶胞MCa、及記憶體柱MPb上形成之記憶胞MCb進行寫入動作時，記憶胞MCa與記憶胞MCb之寫入特性可能不同。
對此，根據本實施方式之構成，當對記憶胞MCa及MCb進行讀出動作時，將連接於記憶胞MCa之位元線BLa之電壓VBLa設定為低於連接於記憶胞MCb之位元線BLb之電壓VBLb。藉此，流過位元線BLa之電流與流過位元線BLb之電流被設定為大致相同之電流值。藉此，分別連接於記憶胞MCa及MCb之感測節點SEN之電壓固定為大致相同之電壓VDDo。其結果，可對選擇記憶胞MCa及MCb各自記憶之資料準確地加以判定，能提高讀出動作之性能。
又，根據本實施方式之構成，當對記憶胞MCa及MCb進行讀出動作時，將感測記憶胞MCa中記憶之資料之感測時間SEa(或SEaa)設定為較感測記憶胞MCb中記憶之資料之感測時間SEb(或SEbb)短。藉此，流過位元線BLa之電流量與流過位元線BLb之電流量被設定為大致相同之電流量。藉此，分別連接於記憶胞MCa及MCb之感測節點SEN之電壓VDDao及VDDbo固定於大致相同之電壓電平。其結果，可對選擇記憶胞MCa及MCb各自記憶之資料準確地加以判定，能提高讀出動作之性能。
又，根據本實施方式之構成，當對記憶胞MCa及MCb進行寫入動作時，將位元線BLa之電壓VMCa設定為低於位元線BLb之電壓VMCb。藉此，可調整記憶胞MCa與記憶胞MCb之寫入速度之差，寫入至記憶胞MCa與記憶胞MCb之閾值電壓被設定為大致相同之電壓電平。藉此，可提高寫入動作之性能。
又，根據本實施方式之構成，例如，當對記憶胞MCa及MCb寫入狀態A、B、…、G時，對於狀態A～F之寫入，例如執行縮小狀態A～F各自之閾值電壓分佈之動作，而不應用本實施方式之寫入動作，只對狀態G之寫入應用本實施方式之寫入動作。詳細而言，於寫入狀態G時，將位元線BLa之電壓VMCa設定為低於位元線BLb之電壓VMCb。藉此，可調整記憶胞MCa與記憶胞MCb之寫入速度之差，寫入至記憶胞MCa與記憶胞MCb之閾值電壓被設定為大致相同之電壓電平。其結果，可減少寫入狀態G時之寫入循環之次數，故可縮短寫入動作所需之時間，可提高寫入動作之性能。
第1實施方式之其他效果如讀出動作及寫入動作部分所述。
2.第2實施方式 對第2實施方式之半導體記憶裝置進行說明。第1實施方式之半導體記憶裝置於平面佈局中，在與狹縫SHE重疊之區域設有虛設記憶體柱DMP或記憶體柱MP，但第2實施方式之半導體記憶裝置於與狹縫SHE重疊之區域未設有虛設記憶體柱DMP或記憶體柱MP，而為空閒區域。以下，對第2實施方式之半導體記憶裝置之構造及動作進行說明。第2實施方式中，主要對與第1實施方式不同之處進行說明。
2.1記憶胞陣列11之構造 對第2實施方式之半導體記憶裝置10內之記憶胞陣列11之構造的一例進行說明。以下，對記憶胞陣列11之胞區域CA的詳細平面佈局進行說明。
圖17係表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA的詳細平面佈局之一例的圖。圖17抽取示出對應於狹縫SLT與狹縫SHE間之串單元SU、及鄰接於其之串單元SU之區域之一部分。胞區域CA例如包含複數個記憶體柱MPa、MPb及MPc、複數個位元線BLa、BLb及BLc、以及複數個接點CV。再者，下文中，當表述為位元線BL時，表示位元線BLa、BLb、BLc之各者。又，當表述為記憶體柱MP時，表示記憶體柱MPa、MPb、MPc之各者。
於平面佈局中，記憶體柱MPa係與狹縫SLT鄰接，或配置於狹縫SLT附近之記憶體柱。記憶體柱MPc係鄰接於與狹縫SHE重疊之空閒區域，或配置於空閒區域(或狹縫SHE)附近之記憶體柱。記憶體柱MPb係除記憶體柱MPa及MPc以外之記憶體柱。即，記憶體柱MPb係未配置於狹縫SLT附近及空閒區域附近之任一處附近之記憶體柱。
記憶體柱MPa、MPb及MPc各自作為1個NAND串NS發揮功能。複數個記憶體柱MPa、MPb及MPc例如於相鄰之狹縫SLT與狹縫SHE間、及2個狹縫SHE間之區域中，呈錯位狀排列4行。再者，不限於此，相鄰之狹縫SLT與狹縫SHE間、及2個狹縫SHE間之記憶體柱MPa、MPb及MPc之個數及配置亦可適當變更。
複數個位元線BLa、BLb及BLc沿著Y方向延伸，且排列於X方向。位元線BLa、BLb及BLc各自以於每個串單元SU中與至少1個記憶體柱MP重疊之方式配置。本例中，以2個位元線與各記憶體柱MPa、MPb及MPc重疊之方式配置。
記憶體柱MPa、MPb及MPc各自分別經由接點CV與對應之位元線BLa、BLb或BLc電性連接。
圖18係沿著圖17之XVIII-XVIII線之剖視圖，表示半導體記憶裝置10內之記憶胞陣列11之胞區域CA的剖面構造。
於圖8或圖11所示之剖面構造中，於狹縫SHE之下(即，Z方向)或附近設有虛設記憶體柱DMP或記憶體柱MPb，但本例中，於Z方向上與狹縫SHE重疊之區域未設有記憶體柱MP。換言之，於狹縫SHE之下，設有未配置記憶體柱MP之空閒區域。
狹縫SHE例如形成為沿著XZ面之形狀，將導電層65及絕緣層67斷開。狹縫SHE之上端位於最上層之導電層65與導電層66之間。狹縫SHE之下端與最上層之導電層64接觸。
如上所述，導電層66於由狹縫SLT與狹縫SHE隔開之空間、及由2個狹縫SHE隔開之空間中分別連接有1個接點CV。即，各導電層66於相鄰之2個狹縫間電性連接有1個記憶體柱MPa、MPb或MPc。
圖17及圖18所示之其他構造與第1實施方式所示之構造相同。
2.2半導體記憶裝置之動作 對第2實施方式之半導體記憶裝置10之讀出動作及寫入動作進行說明。再者，以下將圖17所示之狹縫SLT附近之記憶體柱MPa中所包含之記憶胞電晶體稱為記憶胞MCa，將與狹縫SHE重疊之空閒區域附近之記憶體柱MPc中所包含之記憶胞電晶體稱為記憶胞MCc。進而，將除上述以外之記憶體柱MPb中所包含之記憶胞電晶體稱為記憶胞MCb。又，當表述為記憶胞MC時，表示記憶胞MCa、MCb、MCc之各者。
例如，於未應用本實施方式，而對設置於記憶胞陣列11之記憶胞MCa、MCb、MCc使用相同之寫入電壓VPGM執行寫入動作之情形時，有可能會產生對記憶胞MCa、MCb、MCc之寫入速度不同之現象。
本例中，記憶胞MCa之寫入速度較記憶胞MCb及MCc之寫入速度慢，對記憶胞MCc之寫入速度較記憶胞MCa快，且較MCb慢。即，關於寫入速度，MCa＜MCc＜MCb成立。換言之，當將記憶胞MCa、MCb、MCc之閾值電壓分別設為Vtha、Vthb、Vthc時，Vtha＜Vthc＜Vthb成立。
於執行第2實施方式之讀出動作之第1例、第2例及第3例之情形時，不執行寫入動作之第1例及第2例，而執行通常之寫入動作。於該情形時，記憶胞MCa、MCc、MCb之閾值電壓被設定為Vtha＜Vthc＜Vthb。
2.2.1讀出動作(第1例) 其次，對第2實施方式之讀出動作之第1例進行說明。於讀出動作之第1例中，根據讀出對象是否為記憶胞MCa、MCb、MCc中之任一記憶胞，而變更施加至與記憶胞MCa、MCb、MCc分別連接之位元線BLa、BLb、BLc之電壓。
圖19係第2實施方式之讀出動作之第1例中之選擇閘極線、字元線、位元線及控制信號的電壓波形之時序圖。
對位元線BL施加經電晶體T1及T4進行了鉗位之電壓。例如，於讀出動作時，對與狹縫SLT附近之選擇記憶胞MCa連接之位元線BLa施加電壓VBLa。對與和狹縫SHE重疊之空閒區域附近之選擇記憶胞MCc連接之位元線BLc施加電壓VBLc。對與未配置於狹縫SLT及空閒區域之任一處附近之選擇記憶胞MCb連接之位元線BLb施加電壓VBLb。電壓VBLa係低於電壓VBLb及電壓VBLc之電壓。電壓VBLc係低於電壓VBLb之電壓。即，VBLa＜VBLc＜VBLb成立。
假定讀出資料未確定之感測放大器單元SAUr內之鎖存電路SDL之節點INV之電壓被設定為“L”電平。即，讀出資料未確定之感測放大器單元SAUr內，電晶體T0為導通狀態，且電晶體T5為斷開狀態。
如圖19所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1時，列解碼器18對包含作為讀出對象之胞單元CU之串單元SU之選擇選擇閘極線SGD、及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對不包含作為讀出對象之胞單元CU之串單元SU之非選擇選擇閘極線SGD施加電壓VSS。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。電壓VREAD係無關於記憶胞MCa、MCb或MCc記憶之資料，而使記憶胞MCa、MCb或MCc為導通狀態之電壓。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa連接於選擇記憶胞MCa之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLCa。定序器16使經由位元線BLb連接於選擇記憶胞MCb之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLCb。進而，定序器16使經由位元線BLc連接於選擇記憶胞MCc之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLCc。電壓VBLCa係低於電壓VBLCb及電壓VBLCc之電壓。電壓VBLCc係低於電壓VBLCb之電壓。即，VBLCa＜VBLCc＜VBLCb成立。
具體而言，定序器16可針對感測放大器21內之感測放大器單元SAUr之每個電晶體T4發送不同之控制信號BLC。定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於VBLa之控制信號BLC(即，電壓VBLCa)。定序器16對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBLb之控制信號BLC(即，電壓VBLCb)。進而，定序器16對與位元線BLc連接之電晶體T4之閘極，發送如將位元線BLc之電壓鉗位於電壓VBLc之控制信號BLC(即，電壓VBLCc)。藉此，感測放大器21對連接於選擇記憶胞MCa之位元線BLa施加電壓VBLa，對連接於選擇記憶胞MCb之位元線BLb施加電壓VBLb，對連接於選擇記憶胞MCc之位元線BLc施加電壓VBLc。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXL之電壓從電壓VSS上升至電壓VXXL。當控制信號XXL之電壓上升至電壓VXXL時，電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa、MCb或MCc之閾值電壓而發生變化。具體而言，於選擇記憶胞MCa、MCb或MCc處於導通狀態時，與位元線BLa、BLb及BLc分別連接之感測節點SEN之電壓下降至電壓VDDo。
此處，如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，記憶胞MCa將流通較記憶胞MCb更多之電流。但是，位元線BLa之電壓低於位元線BLb之電壓。即，施加至與位元線BLa連接之電晶體T4之閘極之電壓VBLCa低於施加至與位元線BLb連接之電晶體T4之閘極之電壓VBLCb。因此，藉由上述方式，於位元線BLa中流通之電流受到位元線BLb之限制，與於位元線BLb中流通之電流大致相同。即，記憶胞MCa將流通較記憶胞MCb更多之電流，但與位元線BLa連接之電晶體T4由於閘極被施加電壓VBLCa，故會將流過位元線BLa之電流鉗位。
記憶胞MCc之閾值電壓低於記憶胞MCb之閾值電壓，且高於記憶胞MCa之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，記憶胞MCc將會流通較記憶胞MCb更多且較記憶胞MCa更少之電流。但是，位元線BLc之電壓低於位元線BLb，且高於位元線BLa。即，施加至與位元線BLc連接之電晶體T4之閘極之電壓VBLCc低於施加至與位元線BLb連接之電晶體T4之閘極之電壓VBLCb，且高於施加至與位元線BLa連接之電晶體T4之閘極之電壓VBLCa。因此，藉由上述方式，於位元線BLc中流通之電流受到位元線BLb或BLa之限制，與於位元線BLb中流通之電流大致相同。即，記憶胞MCc將流通較記憶胞MCb或MCa更多之電流，但與位元線BLc連接之電晶體T4由於閘極被施加電壓VBLCc，故會將流過位元線BLc之電流鉗位。
另一方面，記憶胞MCb雖將流通較記憶胞MCa或MCc更少之電流，但由於對與位元線BLb連接之電晶體T4之閘極施加較電壓VBLCa或VBLCc高之電壓VBLCb，故連接於位元線BLb之電晶體T4將會流通較與位元線BLa或BLc連接之電晶體T4更多之電流。藉此，於時刻tr2-tr3時，流過位元線BLa或BLc之電流被設定為與流過位元線BLb之電流大致相同之電流值。其結果，分別連接於記憶胞MCa及MCc之感測節點SEN之電壓下降至電壓VDDo。同樣，連接於記憶胞MCb之感測節點SEN之電壓亦下降至電壓VDDo。
另一方面，當選擇記憶胞MCa處於斷開狀態時，連接於位元線BLa之感測節點SEN之電壓維持於高於電壓VDDo之電壓VDDf。同樣，於選擇記憶胞MCc處於斷開狀態之情形時，連接於位元線BLc之感測節點SEN之電壓維持於高於電壓VDDo之電壓VDDf。當選擇記憶胞MCb處於斷開狀態時，連接於位元線BLb之感測節點SEN之電壓維持於高於電壓VDDo之電壓VDDf。
其次，於時刻tr3時，分別流過位元線BLa、BLb及BLc之電流反映至感測節點SEN之後，定序器16使控制信號XXL之電壓從電壓VXXL下降至電壓VSS。當控制信號XXL之電壓下降至電壓VSS時，電晶體T3成為斷開狀態，感測節點SEN之電壓固定。
其後，定序器16使控制信號STB生效，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。具體而言，定序器16使控制信號STB之電壓從“L”電平上升至“H”電平。控制信號STB之電壓上升至“H”電平後，電晶體T7成為導通狀態，根據施加至電晶體T6之閘極之感測節點SEN之電壓VDDo或VDDf，感測放大器單元SAUr之鎖存電路SDL之電壓發生變化。然後，定序器16基於與位元線BLa連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCa中記憶之資料加以判定。同樣，基於與位元線BLb連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCb中記憶之資料加以判定。基於與位元線BLc連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCc中記憶之資料加以判定。
即，與位元線BLa連接之感測放大器單元SAUr感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，與位元線BLb連接之感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。與位元線BLc連接之感測放大器單元SAUr感測選擇記憶胞MCc之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第1例結束。
如上所述，於讀出動作之第1例中，即便當選擇記憶胞MCa、MCb及MCc之閾值電壓於相同狀態之閾值電壓分佈內不同時，即，當相同狀態之閾值電壓分佈內選擇記憶胞MCa及MCc之閾值電壓低於選擇記憶胞MCb之閾值電壓時，亦可於選擇記憶胞MCa、MCb及MCc分別為導通胞時將用於判定之電壓VDDo設定為大致相同之電壓電平。藉此，於寫入動作中，藉由將狹縫SLT附近之記憶胞MCa之閾值電壓及空閒區域附近之記憶胞MCc之閾值電壓設定為低於記憶胞MCb之閾值電壓，可減少產生之不良情況。
又，上文中，根據記憶胞係狹縫SLT附近之記憶胞MCa，抑或與狹縫SHE重疊之空閒區域附近之記憶胞MCc，抑或除此以外之記憶胞MCb，而變更於讀出動作時供給至位元線BL之電壓，但亦可進而根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa配置於記憶體柱MPa之上部或下部之哪一處，而變更於讀出動作時供給至位元線BLa之電壓。藉此，亦可針對位於記憶體柱MPa之上部或下部之記憶胞MCa，根據與該等記憶胞之寫入特性對應之讀出條件而執行讀出動作。
2.2.2讀出動作(第2例) 其次，對第2實施方式之讀出動作之第2例進行說明。於讀出動作之第2例中，根據作為讀出對象之記憶胞是否配置於狹縫SLT附近，或是否配置於與狹縫SHE重疊之空閒區域附近，即，根據讀出對象是否為記憶胞MCa、MCb或MCc之任一者，而變更感測記憶胞MCa、MCb及MCc各自記憶之資料之感測時間。該第2例中，所謂感測時間，係將控制信號XXL維持為生效狀態之期間。
圖20係第2實施方式之讀出動作之第2例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。再者，以下，將對經由位元線BLa與狹縫SLT附近之記憶胞MCa連接之電晶體T3之閘極施加之控制信號稱為XXLa，將對經由位元線BLc與和狹縫SHE重疊之空閒區域附近之記憶胞MCc連接之電晶體T3之閘極施加之控制信號稱為XXLc，將對經由位元線BLb與未配置於狹縫SLT及空閒區域之任一處附近之記憶胞MCb連接之電晶體T3之閘極施加之控制信號稱為XXLb。
如圖20所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1時，列解碼器18對選擇選擇閘極線SGD及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對非選擇選擇閘極線SGD施加電壓VSS。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa連接於選擇記憶胞MCa之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLC。同樣，定序器16使經由位元線BLc連接於選擇記憶胞MCc之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLC。進而，定序器16使位元線BLb連接於選擇記憶胞MCb之電晶體T4之控制信號BLC之電壓從電壓VSS上升至電壓VBLC。
具體而言，定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於電壓VBL之控制信號BLC(即，電壓VBLC)。同樣，定序器16例如對與位元線BLc連接之電晶體T4之閘極，發送如將位元線BLc之電壓鉗位於電壓VBL之控制信號BLC。進而，定序器16例如對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBL之控制信號BLC。藉此，感測放大器21對連接於選擇記憶胞MCa之位元線BLa施加電壓VBL。同樣，感測放大器21對連接於選擇記憶胞MCc之位元線BLc施加電壓VBL。進而，感測放大器21對連接於選擇記憶胞MCb之位元線BLb施加電壓VBL。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXLa之電壓從電壓VSS上升至電壓VXXL。同樣，定序器16使控制信號XXLc之電壓從電壓VSS上升至電壓VXXL。進而，定序器16使控制信號XXLb之電壓從電壓VSS上升至電壓VXXL。其後，於時刻tr3a時，定序器16使控制信號XXLa之電壓從電壓VXXL下降至電壓VSS。於時刻tr3c時，定序器16使控制信號XXLc之電壓從電壓VXXL下降至電壓VSS。進而，於時刻tr3b時，定序器16使控制信號XXLb之電壓從電壓VXXL下降至電壓VSS。
當控制信號XXLa之電壓上升至電壓VXXL時，與位元線BLa連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa之閾值電壓而發生變化。具體而言，當選擇記憶胞MCa處於導通狀態時，連接於位元線BLa之感測節點SEN之電壓下降至電壓VDDao。此處，如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb或MCc之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCa之位元線BLa中流通較位元線BLb或BLc更多之電流。因此，將使控制信號XXLa維持於“H”電平之期間設定為較使控制信號XXLb或XXLc維持於“H”電平之期間短。藉此，將連接於位元線BLa之感測節點SEN之電壓設定為電壓VDDao。下文中，將使控制信號XXLa維持於“H”電平之期間稱為感測時間SEa，將使控制信號XXLc維持於“H”電平之期間稱為感測時間SEc。進而，將使控制信號XXLb維持於“H”電平之期間稱為感測時間SEb。
又，當控制信號XXLc之電壓上升至電壓VXXL時，與位元線BLc連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCc之閾值電壓而發生變化。具體而言，當選擇記憶胞MCc處於導通狀態時，連接於位元線BLc之感測節點SEN之電壓下降至電壓VDDco。此處，如上所述，記憶胞MCc之閾值電壓低於記憶胞MCb之閾值電壓，且高於記憶胞MCa之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCc之位元線BLc中流通較位元線BLb更多且較位元線BLa更少之電流。因此，將使控制信號XXLc維持於“H”電平之期間設定為較控制信號XXLb維持於“H”電平之期間短，且較使控制信號XXLa維持於“H”電平之期間長。藉此，將連接於位元線BLc之感測節點SEN之電壓設定為電壓VDDco。
另一方面，當控制信號XXLb之電壓上升至電壓VXXL時，連接於位元線BLb之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCb之閾值電壓而發生變化。具體而言，當選擇記憶胞MCb處於導通狀態時，連接於位元線BLb之感測節點SEN之電壓下降至電壓VDDbo。如上所述，記憶胞MCb之閾值電壓高於記憶胞MCa或MCc之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCb之位元線BLb中流通較位元線BLa或BLc更少之電流。因此，將使控制信號XXLb維持於“H”電平之感測時間SEb設定為較感測時間SEa及SEc長。藉此，將連接於位元線BLb之感測節點SEN之電壓設定為電壓VDDbo。其結果，分別連接於記憶胞MCa、MCb及MCc之感測節點SEN之電壓VDDao、VDDbo及VDDco固定於大致相同之電壓電平。
其後，定序器16使控制信號STB生效，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。具體而言，定序器16使控制信號STB之電壓從“L”電平上升至“H”電平。控制信號STB之電壓上升至“H”電平後，電晶體T7成為導通狀態，根據施加至電晶體T6之閘極之感測節點SEN之電壓VDDao、VDDbo、VDDco或VDDf，感測放大器單元SAUr之鎖存電路SDL之電壓發生變化。然後，定序器16基於與位元線BLa連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCa中記憶之資料加以判定。同樣，基於與位元線BLc連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCc中記憶之資料加以判定。進而，基於與位元線BLb連接之感測放大器單元SAUr之鎖存電路SDL之電壓，對選擇記憶胞MCb中記憶之資料加以判定。
即，與位元線BLa連接之感測放大器單元SAU感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，與位元線BLc連接之感測放大器單元SAUr感測選擇記憶胞MCc之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。進而，與位元線BLb連接之感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。
定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第2例結束。
如上所述，於讀出動作之第2例中，即便當選擇記憶胞MCa、MCb及MCc之閾值電壓於相同狀態之閾值電壓分佈內不同時，即，當相同狀態之閾值電壓分佈內選擇記憶胞MCa及MCc之閾值電壓低於選擇記憶胞MCb之閾值電壓時，亦可於選擇記憶胞MCa、MCb及MCc分別為導通胞時將用於判定之電壓VDDao、VDDbo及VDDco設定為大致相同之電壓電平。藉此，於寫入動作中，藉由將狹縫SLT附近之記憶胞MCa之閾值電壓、及空閒區域附近之記憶胞MCc之閾值電壓設定為低於記憶胞MCb之閾值電壓，可減少產生之不良情況。
再者，如上所述，根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa配置於記憶體柱MPa之上部或下部之哪一處，而變更讀出動作時之感測時間。例如，針對配置於圖18所示之記憶體柱MPa之上部之記憶胞MCa，將讀出動作時之感測時間設定為SEau，針對配置於記憶體柱MPa之下部之記憶胞MCa，將讀出動作時之感測時間設定為SEal。感測時間SEau係短於感測時間SEal之時間。藉此，針對位於記憶體柱MPa之上部或下部之記憶胞MCa，亦可按照與該等記憶胞之寫入特性對應之讀出條件而執行讀出動作。
2.2.3讀出動作(第3例) 其次，對第2實施方式之讀出動作之第3例進行說明。於讀出動作之第3例中，與第2例同樣，根據讀出對象是否為記憶胞MCa、MCb或MCc之任一者，而變更感測記憶胞MCa、MCb及MCc各自記憶之資料之感測時間。該第3例中，所謂感測時間，係指使控制信號XXL生效後至使控制信號BLC降低為電壓VSS為止之期間，或係指將控制信號BLC維持於電壓VBLC且將控制信號XXL維持為生效狀態(例如“H”電平)之期間。
圖21係第2實施方式之讀出動作之第3例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。再者，以下，將對經由位元線BLa而與狹縫SLT附近之記憶胞MCa連接之電晶體T4之閘極施加之控制信號稱為BLCa，將對經由位元線BLc與和狹縫SHE重疊之空閒區域附近之記憶胞MCc連接之電晶體T4之閘極施加之控制信號稱為BLCc，將對經由位元線BLb而與未配置於狹縫SLT及空閒區域之任一處附近之記憶胞MCb連接之電晶體T4之閘極施加之控制信號稱為BLCb。
如圖21所示，定序器16於時刻tr1～tr4期間執行使用讀出電壓VCGRV之讀出動作。以下，對讀出動作之詳情進行說明。
於時刻tr1時，列解碼器18對所選擇之選擇閘極線SGD及選擇閘極線SGS施加電壓VSG。進而，列解碼器18對非選擇之選擇閘極線SGD施加電壓VSS。
又，於時刻tr1時，列解碼器18對選擇字元線WLsel施加讀出電壓VCGRV。進而，列解碼器18對非選擇字元線WLusel施加電壓VREAD。
又，於時刻tr1時，定序器16例如使控制信號BLX之電壓從電壓VSS上升至電壓VBLX。又，定序器16使經由位元線BLa而與選擇記憶胞MCa連接之電晶體T4之控制信號BLCa之電壓從電壓VSS上升至電壓VBLC。同樣，定序器16使經由位元線BLc而與選擇記憶胞MCc連接之電晶體T4之控制信號BLCc之電壓從電壓VSS上升至電壓VBLC。進而，定序器16使經由位元線BLb而與選擇記憶胞MCb連接之電晶體T4之控制信號BLCb之電壓從電壓VSS上升至電壓VBLC。
具體而言，定序器16例如對與位元線BLa連接之電晶體T4之閘極，發送如將位元線BLa之電壓鉗位於電壓VBL之控制信號BLCa(即，電壓VBLC)。同樣，定序器16例如對與位元線BLc連接之電晶體T4之閘極，發送如將位元線BLc之電壓鉗位於電壓VBL之控制信號BLCc。進而，定序器16對與位元線BLb連接之電晶體T4之閘極，發送如將位元線BLb之電壓鉗位於電壓VBL之控制信號BLCb。藉此，感測放大器21對連接於選擇記憶胞MCa之位元線BLa施加電壓VBL。同樣，感測放大器21對連接於選擇記憶胞MCc之位元線BLc施加電壓VBL。進而，感測放大器21對連接於選擇記憶胞MCb之位元線BLb施加電壓VBL。
又，於時刻tr1時，定序器16使控制信號HHL之電壓從電壓VSS上升至電壓VHHL。當控制信號HHL之電壓上升至電壓VHHL時，電晶體T2成為導通狀態，感測節點SEN被充電為電壓VDDSA。當感測節點SEN之充電完成時，定序器16使控制信號HHL之電壓下降至電壓VSS。
其次，於時刻tr2時，定序器16使控制信號XXL之電壓從電壓VSS上升至電壓VXXL。
其後，於時刻tr3a時，定序器16使控制信號BLCa之電壓從電壓VBLC下降至電壓VSS。於時刻tr3c時，定序器16使控制信號BLCc之電壓從電壓VBLC下降至電壓VSS。進而，於時刻tr3b時，定序器16使控制信號XXL之電壓從電壓VXXL下降至電壓VSS。
此處，於時刻tr2時，當控制信號XXL之電壓上升至電壓VXXL時，與位元線BLa連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCa之閾值電壓而發生變化。具體而言，當選擇記憶胞MCa處於導通狀態時，連接於位元線BLa之感測節點SEN之電壓下降至電壓VDDao。如上所述，記憶胞MCa之閾值電壓低於記憶胞MCb或MCc之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCa之位元線BLa中會流通較位元線BLb或BLc更多之電流。因此，將使控制信號XXL生效後至使控制信號BLCa下降至電壓VSS為止之期間設定為較使控制信號XXL維持於“H”電平之期間短。藉此，將連接於位元線BLa之感測節點SEN之電壓設定為電壓VDDao。下文中，將使控制信號XXL生效後至使控制信號BLCa下降至電壓VSS為止之期間稱為感測時間SEaa，將使控制信號XXL生效後至使控制信號BLCc下降至電壓VSS為止之期間稱為感測時間SEcc，將使控制信號XXL維持於“H”電平之期間稱為感測時間SEbb。
又，當控制信號XXL之電壓上升至電壓VXXL時，與位元線BLc連接之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCc之閾值電壓而發生變化。具體而言，當選擇記憶胞MCc處於導通狀態時，連接於位元線BLc之感測節點SEN之電壓下降至電壓VDDco。如上所述，記憶胞MCc之閾值電壓低於記憶胞MCb之閾值電壓，且高於記憶胞MCa之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCc之位元線BLc中流通較位元線BLb更多且較位元線BLa更少之電流。因此，將使控制信號XXL生效後至使控制信號BLCc下降至電壓VSS為止之期間(即，感測時間SEcc)設定為較感測時間SEaa長，且較感測時間SEbb短。藉此，將連接於位元線BLc之感測節點SEN之電壓設定為電壓VDDco。
又，當控制信號XXL之電壓上升至電壓VXXL時，連接於位元線BLb之電晶體T3成為導通狀態，感測節點SEN之電壓根據選擇記憶胞MCb之閾值電壓而發生變化。具體而言，當選擇記憶胞MCb處於導通狀態時，連接於位元線BLb之感測節點SEN之電壓下降至電壓VDDbo。如上所述，記憶胞MCb之閾值電壓高於記憶胞MCa或MCc之閾值電壓。因此，當對選擇字元線WLsel施加讀出電壓VCGRV時，連接於記憶胞MCb之位元線BLb中流通較位元線BLa或BLc更少之電流。因此，將使控制信號BLC維持於電壓VBLC且使控制信號XXL維持於“H”電平之期間(即，感測時間SEbb)設定為較感測時間SEaa及SEcc長。藉此，將連接於位元線BLb之感測節點SEN之電壓設定為電壓VDDbo。其結果，分別連接於記憶胞MCa、MCb及MCc之感測節點SEN之電壓VDDao、VDDbo及VDDco固定於大致相同之電壓電平。
其後，定序器16使控制信號STB生效，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。即，感測放大器單元SAUr感測選擇記憶胞MCa之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。同樣，感測放大器單元SAUr感測選擇記憶胞MCc之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。進而，感測放大器單元SAUr感測選擇記憶胞MCb之閾值電壓是否高於讀出電壓VCGRV，並將感測結果記憶於鎖存電路SDL。定序器16基於感測放大器單元SAUr之鎖存電路SDL中分別記憶之感測結果，對選擇記憶胞MCa、MCb及MCc各自記憶之資料加以判定。藉由以上，使用讀出電壓VCGRV之讀出動作之第3例結束。
如上所述，於讀出動作之第3例中，與第2例同樣，即便於選擇記憶胞MCa、MCb及MCc之閾值電壓於相同狀態之閾值電壓分佈內不同之情形時，即，於相同狀態之閾值電壓分佈內選擇記憶胞MCa及MCc之閾值電壓低於選擇記憶胞MCb之閾值電壓之情形時，亦可於選擇記憶胞MCa、MCb及MCc分別為導通胞時將用於判定之電壓VDDao、VDDbo及VDDco設定為大致相同之電壓電平。藉此，於寫入動作中，藉由將狹縫SLT附近之記憶胞MCa之閾值電壓、及空閒區域附近之記憶胞MCc之閾值電壓設定為低於記憶胞MCb之閾值電壓，可減少產生之不良情況。
2.2.4寫入動作(第1例) 於執行本實施方式之寫入動作之第1例或第2例之情形時，執行通常之讀出動作，而不執行上述讀出動作之第1至第3例。於該情形時，根據寫入動作之第1例或第2例，記憶胞MCa及MCc之寫入速度被調整為與記憶胞MCb之寫入速度大致相同。因此，於使用相同電壓電平之寫入電壓，對記憶胞MCa、MCb及MCc執行寫入動作之情形時，記憶胞MCa、MCb及MCc之閾值電壓被設定為大致相同之電壓電平。
以下，對第2實施方式之寫入動作之第1例進行說明。於寫入動作之第1例中，根據讀出對象是否為記憶胞MCa、MCb或MCc之任一者，而變更對分別連接於記憶胞MCa、MCb及MCc之位元線BLa、BLb及BLc施加之電壓。
圖22係第2實施方式之寫入動作之第1例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。
首先，執行程式動作PR1。
於時刻tw1時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，且對非選擇之選擇閘極線SGD供給電壓VSS。電壓VSGD係高於電壓VSS之電壓。
又，於時刻tw1時，感測放大器21對與作為寫入對象且處於狹縫SLT附近之記憶胞MCa連接之位元線BLa施加電壓VMCa。電壓VMCa為電壓VSS。感測放大器21對與作為寫入對象且處於和狹縫SHE重疊之空閒區域附近之記憶胞MCc連接之位元線BLc施加電壓VMCc。電壓VMCc高於電壓VMCa，且低於電壓VMCb。電壓VMCc例如為0.2 V。進而，感測放大器21對與作為寫入對象且未配置於狹縫SLT及空閒區域之任一處附近之記憶胞MCb連接之位元線BLb施加電壓VMCb。電壓VMCb高於電壓VMCa，且低於電壓VDDSA。電壓VMCb例如為0.5 V。
又，於時刻tw1時，感測放大器21對與作為非寫入對象之記憶胞連接之位元線BL施加電壓VDDSA。電壓VDDSA係於對所選擇之選擇閘極線SGD施加電壓VSGD時，選擇電晶體ST1成為斷開狀態之電壓。
其次，於時刻tw2，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tw3時，列解碼器18對選擇字元線WLsel施加寫入電壓VPGM1(例如14～20 V)。藉由施加寫入電壓VPGM，而對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，從而進行寫入。又，與選擇字元線WLsel連接之作為非寫入對象之記憶胞中，記憶胞之通道電位升壓，即通道電位上升，幾乎不會對電荷蓄積層注入電荷。寫入電壓VPGM1高於電壓VPASS。
其次，於時刻tw4時，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓VPGM1降低至電壓VPASS。
其後，於時刻tw5時，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BLa、BLb及BLc供給電壓VSS。藉由以上，程式動作結束。
如上所述，與記憶體柱MPa所包含之記憶胞MCa連接之位元線BLa之電壓VMCa被設定為電壓VSS。與記憶體柱MPc所包含之記憶胞MCc連接之位元線BLc之電壓VMCc被設定為高於電壓VMCa且低於電壓VMCb之電壓。進而，與記憶體柱MPb所包含之記憶胞MCb連接之位元線BLb之電壓VMCb被設定為高於電壓VMCc且低於電壓VDDSA之電壓。因此，於程式動作時，記憶胞MCa之通道電位被設定為電壓VSS，選擇字元線WLsel之電壓被設定為寫入電壓VPGM1。記憶胞MCc之通道電位被設定為電壓VMCc，選擇字元線WLsel之電壓被設定為寫入電壓VPGM1。進而，記憶胞MCb之通道電位被設定為電壓VMCb，選擇字元線WLsel之電壓被設定為寫入電壓VPGM1。
藉此，記憶胞MCb中之字元線電壓與通道電位之電壓差小於記憶胞MCa中之字元線電壓與通道電位之電壓差，記憶胞MCb之寫入速度較記憶胞MCa之寫入速度慢。即，藉由使用寫入電壓VPGM1之程式動作，寫入至記憶胞MCb之閾值電壓變得低於寫入至記憶胞MCa之閾值電壓。進而，記憶胞MCc中之字元線電壓與通道電位之電壓差小於記憶胞MCa中之字元線電壓與通道電位之電壓差，且大於記憶胞MCb中之字元線電壓與通道電位之電壓差。因此，記憶胞MCc之寫入速度較記憶胞MCa之寫入速度慢，且較記憶胞MCb之寫入速度快。即，藉由使用寫入電壓VPGM1之程式動作，寫入至記憶胞MCc之閾值電壓低於寫入至記憶胞MCa之閾值電壓，且高於寫入至記憶胞MCb之閾值電壓。其結果，可調整記憶胞MCa、MCb及MCc之寫入速度之差，寫入至記憶胞MCa、MCb及MCc之閾值電壓被設定為大致相同之電壓電平。
其次，執行程式驗證動作PV1。
於時刻tw6時，列解碼器18對所選擇之選擇閘極線SGD及選擇閘極線SGS施加電壓VSG。列解碼器18對非選擇之選擇閘極線SGD施加電壓VSS。電壓VSG係使與所選擇之串單元SU對應之選擇電晶體ST1及ST2成為導通狀態之電壓。藉此，使所選擇之串單元SU之選擇電晶體ST1及ST2成為導通狀態，使非選擇之串單元SU之選擇電晶體ST1成為斷開狀態。
又，於時刻tw6時，列解碼器18對選擇字元線WLsel施加驗證電壓VPV，並對非選擇字元線WLusel施加電壓VREAD。驗證電壓VPV係根據寫入資料來設定之讀出電壓。如上所述，電壓VREAD係無關於記憶胞之閾值電壓，使記憶胞成為導通狀態之電壓，VREAD＞VPV。
其次，於時刻tw7時，感測放大器21對與作為寫入對象之記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc施加電壓VBL。進而，感測放大器21對與作為非寫入對象之記憶胞連接之位元線施加電壓VSS。
其後，於時刻tw8時，列解碼器18對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD及選擇閘極線SGS施加電壓VSS。又，感測放大器21對位元線BLa、BLb及BLc施加電壓VSS。
藉由以上動作，從與選擇字元線WLsel連接之記憶胞MCa、MCb及MCc讀出資料。於經讀出之資料驗證成功之情形時，寫入動作結束。另一方面，於經讀出之資料驗證失敗之情形時，使寫入電壓VPGM1增加電壓ΔV，並且反覆執行包含程式動作PR2與程式驗證動作PV2之寫入循環直至驗證成功為止。藉由以上，寫入動作結束。
又，上文中，根據記憶胞係狹縫SLT附近之記憶胞MCa，抑或與狹縫SHE重疊之空閒區域附近之記憶胞MCc，抑或除此以外之記憶胞MCb，而變更寫入動作時供給至位元線BL之電壓，但亦可進而根據狹縫SLT附近之記憶體柱MPa所包含之記憶胞MCa之中，記憶胞MCa配置於記憶體柱MPa之上部或下部之哪一處，而變更寫入動作時供給至位元線BLa之電壓。藉此，針對位於記憶體柱MPa之上部或下部之記憶胞MCa，亦可按照與該等記憶胞之寫入特性對應之寫入條件而執行寫入動作。
2.2.5寫入動作(第2例) 其次，對第2實施方式之寫入動作之第2例進行說明。於寫入動作之第2例中，例如對記憶胞寫入狀態A、B、…、G。於寫入動作時，向記憶胞MCa、MCb及MCc寫入狀態G時，應用變更與記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc之電壓之寫入。即於寫入狀態G時，對連接於記憶胞MCa之位元線BLa施加電壓VMCa，對連接於記憶胞MCb之位元線BLb施加電壓VMCb，進而對連接於記憶胞MCc之位元線BLc施加電壓VMCc。
圖23係第2實施方式之寫入動作之第2例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。此處，省略程式驗證動作之記載。
於寫入狀態A～F時，於時刻tx0～tx11時，對記憶胞MCa、MCb及MCc執行用於縮小閾值電壓分佈之動作。具體而言，如圖23所示，感測放大器21對與用於縮小閾值電壓分佈之作為弱寫對象之記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc施加電壓VQPW(例如0.3 V)，對與除此以外之作為寫入對象之記憶胞連接之位元線施加電壓VSS(例如0 V)。進而，感測放大器21對與作為非寫入對象之記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc施加電壓VDDSA。然後，於時刻tx0～tx11時，對記憶胞MCa、MCb及MCc執行用於縮小閾值電壓分佈之動作。
又，於寫入狀態G時，於時刻tx11～tx22時，執行針對本實施方式之記憶胞MCa、MCb及MCc變更位元線電壓之動作。
具體而言，於時刻tx12時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，且對非選擇之選擇閘極線SGD供給電壓VSS。
又，於時刻tx12時，感測放大器21對與作為寫入對象且處於狹縫SLT附近之記憶胞MCa連接之位元線BLa施加電壓VMCa。電壓VMCa為電壓VSS。感測放大器21對與作為寫入對象且處於和狹縫SHE重疊之空閒區域附近之記憶胞MCc連接之位元線BLc施加電壓VMCc。電壓VMCc高於電壓VMCa，且低於電壓VMCb。電壓VMCc例如為0.2 V。進而，感測放大器21對與作為寫入對象且未配置於狹縫SLT及空閒區域之任一處附近之記憶胞MCb連接之位元線BLb施加電壓VMCb。電壓VMCb高於電壓VMCa，且低於電壓VDDSA。電壓VMCb例如為0.5 V。
又，於時刻tx12時，感測放大器21對與作為非寫入對象之記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc施加電壓VDDSA。
其次，於時刻tx13，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tx14，列解碼器18對選擇字元線WLsel施加寫入電壓VPGM2(例如14～20 V)。藉由施加寫入電壓VPGM2，而對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，從而進行寫入。
其次，於時刻tx15時，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓VPGM2降低至電壓VPASS。
其次，於時刻tx16時，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BLa、BLb及BLc供給電壓VSS。藉由以上，程式動作結束。
如上所述，連接於記憶胞MCa之位元線BLa之電壓VMCa被設定為電壓VSS。連接於記憶胞MCc之位元線BLc之電壓VMCc被設定為高於電壓VMCa且低於電壓VMCb之電壓。進而，連接於記憶胞MCb之位元線BLb之電壓VMCb被設定為高於電壓VMCc且低於電壓VDDSA之電壓。因此，於程式動作時，記憶胞MCa之通道電位被設定為電壓VSS，選擇字元線WLsel之電壓被設定為寫入電壓VPGM2。記憶胞MCc之通道電位被設定為電壓VMCc，選擇字元線WLsel之電壓被設定為寫入電壓VPGM2。進而，記憶胞MCb之通道電位被設定為電壓VMCb，選擇字元線WLsel之電壓被設定為寫入電壓VPGM2。
藉此，記憶胞MCb中之字元線電壓與通道電位之電壓差小於記憶胞MCa中之字元線電壓與通道電位之電壓差，記憶胞MCb之寫入速度較記憶胞MCa之寫入速度慢。即，藉由使用寫入電壓VPGM2之程式動作，寫入至記憶胞MCb之閾值電壓變得低於寫入至記憶胞MCa之閾值電壓。進而，記憶胞MCc中之字元線電壓與通道電位之電壓差小於記憶胞MCa中之字元線電壓與通道電位之電壓差，且大於記憶胞MCb中之字元線電壓與通道電位之電壓差。因此，記憶胞MCc之寫入速度較記憶胞MCa之寫入速度慢，且較記憶胞MCb之寫入速度快。即，藉由使用寫入電壓VPGM2之程式動作，寫入至記憶胞MCc之閾值電壓低於寫入至記憶胞MCa之閾值電壓，且高於寫入至記憶胞MCb之閾值電壓。其結果，可調整記憶胞MCa、MCb及MCc之寫入速度之差，寫入至記憶胞MCa、MCb及MCc之閾值電壓被設定為大致相同之電壓電平。
其後，對作為寫入對象之記憶胞執行未圖示之程式驗證動作。於程式驗證動作之驗證失敗之情形時，在時刻tx17～tx22時，使寫入電壓VPGM2增加電壓ΔV並再次執行程式動作。
具體而言，於時刻tx17時，列解碼器18對所選擇之選擇閘極線SGD施加電壓VSGD，且對非選擇之選擇閘極線SGD供給電壓VSS。
又，於時刻tx17時，感測放大器21對與作為寫入對象之記憶胞MCa連接之位元線BLa施加電壓VMCa。感測放大器21對與作為寫入對象之記憶胞MCc連接之位元線BLc施加電壓VMCc。進而，感測放大器21對與作為寫入對象之記憶胞MCb連接之位元線BLb施加電壓VMCb。
又，於時刻tx17時，感測放大器21對與作為非寫入對象之記憶胞MCa、MCb及MCc分別連接之位元線BLa、BLb及BLc施加電壓VDDSA。
其次，於時刻tx18時，列解碼器18對選擇字元線WLsel及非選擇字元線WLusel施加電壓VPASS。
接下來，於時刻tx19時，列解碼器18對選擇字元線WLsel施加令寫入電壓VPGM2增加ΔV後之電壓。藉由施加該寫入電壓，對與選擇字元線WLsel連接之作為寫入對象之記憶胞之電荷蓄積層注入電子，而進行寫入。
其次，於時刻tx20，列解碼器18使對選擇字元線WLsel施加之電壓從寫入電壓降低至電壓VPASS。
其次，於時刻tx21，對選擇字元線WLsel、非選擇字元線WLusel、選擇閘極線SGD、SGS、及位元線BLa、BLb及BLc供給電壓VSS。
其後，對作為寫入對象之記憶胞再次執行未圖示之程式驗證動作。然後，反覆執行寫入循環直至程式驗證動作之驗證成功為止。藉由以上，寫入動作結束。
再者，圖22及圖23係本實施方式之寫入動作中之時序圖之一例。對字元線WL、選擇閘極線SGD、SGS、及位元線BLa、BLb、BLc之各者施加之電壓或時點可未必與圖22及圖23所示之電壓或時點一致。
2.3第2實施方式之效果 根據第2實施方式，可提供一種能提高讀出動作或寫入動作之性能半導體記憶裝置。
以下，對第2實施方式之效果進行詳細敍述。
於半導體記憶裝置中，複數個字元線WL及複數個選擇閘極線SGD積層，經積層之字元線WL藉由被稱作狹縫SLT之絕緣層而分離，進而，經積層之選擇閘極線SGD藉由被稱作狹縫SHE之絕緣層而分離。而且，於複數個狹縫SLT及複數個狹縫SHE間，配置有複數個記憶體柱MP。從半導體基板50之主面上方觀察時，於與狹縫SHE重疊之區域未配置有記憶體柱MP，而設有空閒區域。於狹縫SLT附近配置有記憶體柱MPa，於與狹縫SHE重疊之空閒區域附近配置有記憶體柱MPc，進而，於上述以外之區域配置有記憶體柱MPb。
此種構造中，當對記憶體柱MPa上形成之記憶胞MCa、記憶體柱MPb上形成之記憶胞MCb、及記憶體柱MPc上形成之記憶胞MCc進行寫入動作時，記憶胞MCa、MCb及MCc各自之寫入特性可能不同。
對此，根據本實施方式之構成，當對記憶胞MCa、MCb及MCc進行讀出動作時，將位元線BLa之電壓VBLa設定為較位元線BLb之電壓VBLb、及位元線BLc之電壓VBLc低，將位元線BLc之電壓VBLc設定為較位元線BLb之電壓VBLb低。藉此，流過位元線BLa之電流、流過位元線BLb之電流、及流過位元線BLc之電流被設定為大致相同之電流值。藉此，分別連接於記憶胞MCa、MCb及MCc之感測節點SEN之電壓固定為大致相同之電壓VDDo。其結果，可對選擇記憶胞MCa、MCb及MCc各自記憶之資料準確地加以判定，能提高讀出動作之性能。
又，根據本實施方式之構成，當對記憶胞MCa、MCb及MCc進行讀出動作時，將感測記憶胞MCa之資料之感測時間SEa(或SEaa)設定為較感測記憶胞MCb之資料之感測時間SEb(或SEbb)、及感測記憶胞MCc之資料之感測時間SEc(或SEcc)短，且將感測時間SEc設定為較感測時間SEb短。藉此，分別流過位元線BLa、BLb及BLc之電流量被設定為大致相同之電流量。藉此，分別連接於記憶胞MCa、MCb及MCc之感測節點SEN之電壓VDDao、VDDbo及VDDco固定為大致相同之電壓電平。其結果，可對選擇記憶胞MCa、MCb及MCc各自記憶之資料準確地加以判定，能提高讀出動作之性能。
又，根據本實施方式之構成，當對記憶胞MCa、MCb及MCc進行寫入動作時，將位元線BLa之電壓VMCa設定為低於位元線BLb之電壓VMCb、及位元線BLc之電壓VMCc，將位元線BLc之電壓VMCc設定為低於位元線BLb之電壓VMCb。藉此，可調整記憶胞MCa、MCb及MCc之寫入速度之差，對記憶胞MCa、MCb及MCc分別寫入之閾值電壓被設定為大致相同之電壓電平。藉此，可提高寫入動作之性能。
又，根據本實施方式之構成，例如，當對記憶胞MCa、MCb及MCc寫入狀態A、B、…、G時，對於狀態A～F之寫入，例如執行縮小狀態A～F各自之閾值電壓分佈之動作，而不應用本實施方式之寫入動作，只對狀態G之寫入應用本實施方式之寫入動作。詳細而言，於寫入狀態G時，將位元線BLa之電壓VMCa設定為低於位元線BLb之電壓VMCb、及位元線BLc之電壓VMCc，將位元線BLc之電壓VMCc設定為低於位元線BLb之電壓VMCb。藉此，可調整記憶胞MCa、MCb及MCc之寫入速度之差，對記憶胞MCa、MCb及MCc分別寫入之閾值電壓被設定為大致相同之電壓電平。其結果，可減少寫入狀態G時之寫入循環之次數，故可縮短寫入動作所需之時間，可提高寫入動作之性能。
第2實施方式之其他效果如讀出動作及寫入動作部分所述。
3.其他變化例等 於上述實施方式中，列舉NAND型快閃記憶體作為半導體記憶裝置之例進行了說明，但不限於NAND型快閃記憶體，可應用於其他所有半導體記憶體，進而可應用於半導體記憶體以外各種記憶裝置。
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不旨在限定發明之範圍。該等實施方式可以其他各種方式實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣亦包含於權利要求書所記載之發明與其均等之範圍中。
[相關申請] 本申請享有以日本專利申請2022-34434號(申請日：2022年3月7日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體控制器 10:半導體記憶裝置 11:記憶胞陣列 12:輸入輸出電路 13:邏輯控制電路 14:就緒/忙碌電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:定序器 17:電壓產生電路 18:列解碼器 19:行解碼器 20:資料暫存器 21:感測放大器 50:半導體基板 60:p型井區域 62:絕緣層 63~66:導電層 67:絕緣層 68:絕緣層 70:半導體層 71:隧道絕緣層 72:絕緣層 73:阻擋絕緣層 ADL:鎖存電路 BDL:鎖存電路 BL0~BLr:位元線 BLa, BLb:位元線 BLK0~BLKm:區塊 CA:胞區域 CA:電容器 CU:胞單元 CV:接點 DMP:虛設記憶體柱 HA:引出區域 INV:節點 LBUS:匯流排 MP:記憶體柱 MPa, MPb:記憶體柱 MT0~MT7:記憶胞電晶體 ND1:節點 ND2:節點 NS:NAND串(或記憶體串) SAr:感測放大器部 SAU0~SAUr:感測放大器單元 SDL:鎖存電路 SGD, SGS:選擇閘極線 SGD0~SGD3:選擇閘極線 SGS:選擇閘極線 SHE:狹縫 SL:源極線 SLT:狹縫 SRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 SU0~SU3:串單元 T01~T7:電晶體 WL0~WL7:字元線 WLsel:選擇字元線 WLusel:非選擇字元線 XDL:鎖存電路
圖1係表示第1實施方式之半導體記憶裝置之構成之方塊圖。 圖2係第1實施方式之記憶胞陣列內之區塊之電路圖。 圖3係表示第1實施方式之感測放大器之電路構成之圖。 圖4係第1實施方式之感測放大器單元內之感測放大器部之電路圖。 圖5係表示第1實施方式之記憶胞電晶體可採用之閾值電壓分佈與資料之關係的圖。 圖6係表示第1實施方式之記憶胞陣列之平面佈局之圖。 圖7係表示第1實施方式之記憶胞陣列之胞區域之平面佈局之一例的圖。 圖8係沿著圖7之VIII-VIII線之剖視圖。 圖9係沿著圖8之IX-IX線之剖視圖。 圖10係表示第1實施方式之記憶胞陣列之胞區域之平面佈局之另一例的圖。 圖11係沿著圖10之XI-XI線之剖視圖。 圖12係第1實施方式之讀出動作之第1例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。 圖13係第1實施方式之讀出動作之第2例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。 圖14係第1實施方式之讀出動作之第3例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。 圖15係第1實施方式之寫入動作之第1例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。 圖16係第1實施方式之寫入動作之第2例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。 圖17係表示第2實施方式之記憶胞陣列之胞區域之平面佈局之一例的圖。 圖18係沿著圖17之XVIII-XVIII線之剖視圖。 圖19係第2實施方式之讀出動作之第1例中之選擇閘極線、字元線、位元線及控制信號的電壓波形之時序圖。 圖20係第2實施方式之讀出動作之第2例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。 圖21係第2實施方式之讀出動作之第3例中之選擇閘極線、字元線、位元線及控制信號的電壓之時序圖。 圖22係第2實施方式之寫入動作之第1例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。 圖23係第2實施方式之寫入動作之第2例中施加至選擇閘極線、字元線及位元線的電壓之時序圖。
BLa,BLb:位元線
SGD,SGS:選擇閘極線
WLsel:選擇字元線
WLusel:非選擇字元線

Claims (19)

  1. 一種半導體記憶裝置，其具備：第1字元線，其沿第1方向延伸；結構體，其於與上述第1方向交叉之第2方向上鄰接於上述第1字元線而設置，且沿上述第1方向延伸，包含第1絕緣層；第1記憶胞，其連接於上述第1字元線；第2記憶胞，其連接於上述第1字元線，於上述第2方向上，較上述第1記憶胞距上述第1絕緣層更遠；第1位元線，其連接於上述第1記憶胞；及第2位元線，其連接於上述第2記憶胞；且於上述第1記憶胞之讀出動作中，對上述第1位元線施加第1電壓，讀出上述第1記憶胞之資料；於上述第2記憶胞之讀出動作中，對上述第2位元線施加高於上述第1電壓之第2電壓，讀出上述第2記憶胞之資料。
  2. 如請求項1之半導體記憶裝置，其進而具備沿上述第1方向延伸之第2字元線；且上述第1字元線包含沿第1方向、及上述第2方向延伸之板狀之第1導電層；上述第2字元線包含沿上述第1方向、及上述第2方向延伸之板狀之第2導電層；上述結構體具有沿上述第1方向、和與上述第1方向及上述第2方向交 叉之第3方向延伸之板狀；上述結構體配置於上述第1導電層與上述第2導電層之間。
  3. 如請求項1之半導體記憶裝置，其中上述第1字元線包含沿第1方向、及上述第2方向延伸之板狀之第1導電層；且上述結構體具有沿上述第1方向、和與上述第1方向及上述第2方向交叉之第3方向延伸之板狀；上述第1字元線之上述第2方向之端部與上述結構體接觸。
  4. 如請求項1之半導體記憶裝置，其進而具有連接於上述第1字元線之複數個記憶胞；且上述複數個記憶胞包含上述第1記憶胞及上述第2記憶胞；上述第1記憶胞於上述複數個記憶胞之中最靠近上述結構體。
  5. 如請求項2之半導體記憶裝置，其進而具備：第1柱，其於上述第3方向上貫穿上述第1導電層，且包含上述第1記憶胞；及第2柱，其於上述第3方向上貫穿上述第1導電層，較上述第1柱距上述第1絕緣層更遠，且包含上述第2記憶胞。
  6. 如請求項5之半導體記憶裝置，其中上述第1柱與上述第1導電層之交叉部分對應於上述第1記憶胞；上述第2柱與上述第1導電層之交叉部分對應於上述第2記憶胞。
  7. 如請求項1之半導體記憶裝置，其進而具備：第1選擇閘極線，其設置於上述第1字元線上；第2絕緣層，其鄰接於上述第1選擇閘極線而設置；第3記憶胞，其連接於上述第1字元線，較上述第1記憶胞及上述第2記憶胞距上述第2絕緣層更近；及第3位元線，其連接於上述第3記憶胞；且於上述讀出動作中，對上述第3位元線施加高於上述第1電壓且低於上述第2電壓之第3電壓，讀出上述第3記憶胞之資料。
  8. 如請求項7之半導體記憶裝置，其進而具備第2選擇閘極線；且上述第1選擇閘極線具有沿上述第1方向及上述第2方向延伸之板狀之第3導電層；上述第2選擇閘極線具有沿上述第1方向及上述第2方向延伸之板狀之第4導電層；上述第2絕緣層配置於上述第3導電層與上述第4導電層之間。
  9. 如請求項7之半導體記憶裝置，其進而具有連接於上述第1字元線之複數個記憶胞；且上述複數個記憶胞包含上述第1記憶胞、上述第2記憶胞及上述第3記憶胞；上述第3記憶胞於上述複數個記憶胞中最靠近上述第2絕緣層。
  10. 如請求項8之半導體記憶裝置，其中上述第1字元線包含沿上述第1方向及上述第2方向延伸之板狀之第1導電層；且上述半導體記憶裝置進而具備：第1柱，其於與上述第1方向及上述第2方向交叉之第3方向上貫穿上述第1導電層及上述第3導電層，且包含上述第1記憶胞；第2柱，其於上述第3方向上貫穿上述第1導電層及上述第3導電層，較上述第1柱距上述第1絕緣層更遠，且包含上述第2記憶胞；及第3柱，其於上述第3方向上貫穿上述第1導電層及上述第3導電層，較上述第1柱及上述第2柱距上述第2絕緣層更近，且包含上述第3記憶胞。
  11. 如請求項10之半導體記憶裝置，其中上述第1柱與上述第1導電層之交叉部分對應於上述第1記憶胞；上述第2柱與上述第1導電層之交叉部分對應於上述第2記憶胞，上述第3柱與上述第1導電層之交叉部分對應於上述第3記憶胞。
  12. 一種半導體記憶裝置，其具備：第1字元線，其沿第1方向延伸；結構體，其於與上述第1方向交叉之第2方向上鄰接於上述第1字元線而設置，且沿上述第1方向延伸，包含第1絕緣層；第1記憶胞，其連接於上述第1字元線；第2記憶胞，其連接於上述第1字元線，於上述第2方向上，較上述第1記憶胞距上述第1絕緣層更遠； 第1位元線，其連接於上述第1記憶胞；及第2位元線，其連接於上述第2記憶胞；且於上述第1記憶胞之寫入動作中，對上述第1位元線施加第1電壓，而向上述第1記憶胞寫入資料；於上述第2記憶胞之寫入動作中，對上述第2位元線施加高於上述第1電壓之第2電壓，而向上述第2記憶胞寫入資料。
  13. 如請求項12之半導體記憶裝置，其進而具有連接於上述第1字元線之複數個記憶胞；且上述複數個記憶胞包含上述第1記憶胞及上述第2記憶胞；上述複數個記憶胞所具有之閾值電壓形成電壓電平不同之複數個閾值電壓分佈，藉由上述寫入動作而寫入至上述第1記憶胞之閾值電壓包含於上述複數個閾值電壓分佈中最高之分佈。
  14. 如請求項12之半導體記憶裝置，其進而具有連接於上述第1字元線之複數個記憶胞；且上述複數個記憶胞包含上述第1記憶胞及上述第2記憶胞；對上述複數個記憶胞執行複數個寫入動作；於上述第1記憶胞之上述寫入動作中，施加至上述第1字元線之寫入電壓係於上述複數個寫入動作中施加至上述第1字元線之寫入電壓中最高之電壓。
  15. 如請求項12之半導體記憶裝置，其進而具備沿上述第1方向延伸之第2字元線；且上述第1字元線包含沿第1方向、及上述第2方向延伸之板狀之第1導電層；上述第2字元線包含沿上述第1方向、及上述第2方向延伸之板狀之第2導電層；上述結構體具有沿上述第1方向、和與上述第1方向及上述第2方向交叉之第3方向延伸之板狀；上述結構體配置於上述第1導電層與上述第2導電層之間。
  16. 如請求項12之半導體記憶裝置，其中上述第1字元線包含沿第1方向、及上述第2方向延伸之板狀之第1導電層；上述結構體具有沿上述第1方向、和與上述第1方向及上述第2方向交叉之第3方向延伸之板狀；上述第1字元線之上述第2方向之端部與上述結構體接觸。
  17. 如請求項15之半導體記憶裝置，其進而具備：第1柱，其於上述第3方向上貫穿上述第1導電層，且包含上述第1記憶胞；及第2柱，其於上述第3方向上貫穿上述第1導電層，較上述第1柱距上述第1絕緣層更遠，且包含上述第2記憶胞。
  18. 如請求項12之半導體記憶裝置，其進而具備： 第1選擇閘極線，其設置於上述第1字元線上；第2絕緣層，其鄰接於上述第1選擇閘極線而設置；第3記憶胞，其連接於上述第1字元線，較上述第1記憶胞及上述第2記憶胞距上述第2絕緣層更近；及第3位元線，其連接於上述第3記憶胞；且於上述第3記憶胞之寫入動作中，對上述第3位元線施加高於上述第1電壓且低於上述第2電壓之第3電壓，而向上述第3記憶胞寫入資料。
  19. 如請求項18之半導體記憶裝置，其進而具備第2選擇閘極線；且上述第1選擇閘極線具有沿上述第1方向及上述第2方向延伸之板狀之第3導電層；上述第2選擇閘極線具有沿上述第1方向及上述第2方向延伸之板狀之第4導電層；上述第2絕緣層配置於上述第3導電層與上述第4導電層之間。
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