TWI720522B - 半導體記憶裝置 - Google Patents

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TWI720522B
TWI720522B TW108122598A TW108122598A TWI720522B TW I720522 B TWI720522 B TW I720522B TW 108122598 A TW108122598 A TW 108122598A TW 108122598 A TW108122598 A TW 108122598A TW I720522 B TWI720522 B TW I720522B
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奥山敦司
鎌田義彦
駒井宏充
児玉択洋
石崎佑樹
出口陽子
加賀浩之
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種能使讀出動作高速化之半導體記憶裝置。  實施形態之半導體記憶裝置具備：位元線BL，其連接於記憶單元；節點SEN，其電性連接於位元線BL；驅動器T10及T4，其等將節點SEN充電至第一電壓；資料鎖存電路SDL，其基於節點SEN之電壓而記憶資料；資料匯流排DBUS，其電性連接於資料鎖存電路SDL；電晶體T7，其連接於節點SEN與資料匯流排DBUS之間；及資料鎖存電路XDL，其電性連接於資料匯流排DBUS。資料鎖存電路SDL連接於驅動器T10及T4之輸入端。基於資料鎖存電路SDL中記憶之資料，驅動器T10及T4將資料匯流排DBUS之電壓放電或充電。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有由記憶單元三維排列而成之半導體記憶裝置。
實施形態提供一種能使讀出動作高速化之半導體記憶裝置。
實施形態之半導體記憶裝置具備：位元線，其連接於記憶單元；第一節點，其電性連接於上述位元線；第一驅動器，其將上述第一節點充電至第一電壓；第一緩衝電路，其基於上述第一節點之電壓而記憶資料；匯流排，其電性連接於上述第一緩衝電路；第一電晶體，其連接於上述第一節點與上述匯流排之間；及第二緩衝電路，其電性連接於上述匯流排。上述第一緩衝電路連接於上述第一驅動器之輸入端，基於上述第一緩衝電路中記憶之資料，上述第一驅動器將上述匯流排之電壓放電或充電。
1:記憶體系統
10:半導體記憶裝置
11:記憶單元陣列
12:輸入輸出電路
13:邏輯控制電路
14A:狀態暫存器
14B:位址暫存器
14C:指令暫存器
15:序列發生器
16:電壓產生電路
17:列解碼器
18:行解碼器
19A:感測放大器單元
19B:資料暫存器
20:控制器
21:主機介面電路(主機I/F)
22:內置記憶體
23:處理器
24:緩衝記憶體
25:NAND介面電路(NAND I/F)
26:ECC電路
27:匯流排
30:井區域
31:配線層
32:配線層
33:配線層
34:導電體
35:閘極絕緣膜
36:電荷儲存膜(絕緣膜)
37:阻擋絕緣膜
38:金屬配線層
39:擴散層
40:接觸插塞
41:金屬配線層
42:擴散層
43:接觸插塞
44:金屬配線層
ADL:資料鎖存電路
ALE:位址鎖存賦能信號
BDL:資料鎖存電路
BL0~BL(L-1):位元線
BLC:信號
BLK0~BLKm:塊
BLQ:信號
BLX:信號
CDL:資料鎖存電路
CEn:晶片賦能信號
CLE:指令鎖存賦能信號
CLKSA:信號
CPWELL:井配線
CU:單元組件
DBUS:資料匯流排
DQ(DQ0~DQ7):輸入輸出信號
DSW:信號
ICC:電源電流
MT(MT0~MT7):單元電晶體
NLO:信號
NS:NAND串
R/Bn:就緒/忙碌信號
REn:讀出賦能信號
SA:感測放大器
SAa:感測放大器部
SDL:資料鎖存電路
SGD(SGD0~SGD3):選擇閘極線
SGS(SGS0~SGS3):選擇閘極線
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
STB:信號
STI:信號
STL:信號
SU(SU0~SU3):串單元
XDL:資料鎖存電路
XXL:信號
WEn:寫入賦能信號
WL(WL0~WL7):字元線
WPn:寫保護信號
t1~t27:時刻
圖1係包含第一實施形態之半導體記憶裝置之記憶體系統之方塊圖。
圖2係表示第一實施形態之半導體記憶裝置之構成之方塊圖。
圖3係第一實施形態中之塊之電路圖。
圖4係第一實施形態中之塊之一部分區域之剖視圖。
圖5係表示第一實施形態中之記憶單元電晶體之可取資料及其閾值電壓分佈之圖。
圖6係表示第一實施形態中之感測放大器單元與資料暫存器之構成之方塊圖。
圖7係表示第一實施形態中之連接於資料匯流排之感測放大器之構成的方塊圖。
圖8係第一實施形態中之感測放大器內之感測放大器部及資料鎖存電路之電路圖。
圖9係表示第一實施形態之讀出動作中之控制信號之電壓的時序圖。
圖10係表示第一實施形態中之自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸之狀況的圖。
圖11係表示第一實施形態中之自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸之狀況的圖。
圖12係第一實施形態中之自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸時之控制信號的時序圖。
圖13係表示第一實施形態之資料傳輸時產生之電流Icc之圖。
圖14係表示第一實施形態之資料傳輸時產生之電流Icc之圖。
圖15係表示第一實施形態之資料傳輸時產生之電流Icc之圖。
圖16係表示第一實施形態之資料傳輸時產生之電流Icc之圖。
圖17係表示第一實施形態之資料傳輸時產生之電流Icc之圖。
圖18係表示比較例之資料傳輸時之控制信號之電壓的時序圖。
圖19係第二實施形態中之感測放大器內之感測放大器部及資料鎖存 電路之電路圖。
圖20係第二實施形態中之自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸時之控制信號的時序圖。
圖21係表示第二實施形態之資料傳輸時產生之電流Icc之圖。
圖22係表示第二實施形態之資料傳輸時產生之電流Icc之圖。
圖23係表示第二實施形態之資料傳輸時產生之電流Icc之圖。
圖24係表示第二實施形態之資料傳輸時產生之電流Icc之圖。
圖25係表示第二實施形態之資料傳輸時產生之電流Icc之圖。
於以下之實施形態之說明中，對具有相同之功能及構成之構成要素標註相同之符號。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法，而並非係將構成零件之材質、形狀、結構、配置等特定為下文所述之材質、形狀、結構、配置等。
各功能模組可作為硬體、電腦軟體中之任一者或由該兩者組合而成者加以實現。各功能模組未必要如以下之例般加以區分。例如，亦可為一部分功能由與例示之功能模組不同之功能模組予以執行。進而，亦可將例示之功能模組分割成更細之功能子模組。此處，作為半導體記憶裝置，列舉由記憶單元電晶體積層於半導體基板上方而成之三維積層式NAND(Not And，反及)型快閃記憶體為例進行說明。
1.第一實施形態
以下，對第一實施形態之半導體記憶裝置進行說明。
1.1包含半導體記憶裝置之記憶體系統之構成
首先，使用圖1，對包含第一實施形態之半導體記憶裝置之記憶體系統1之構成進行說明。圖1係表示包含第一實施形態之半導體記憶裝置10之記憶體系統1的構成之方塊圖。記憶體系統1具備半導體記憶裝置(NAND型快閃記憶體)10及控制器20。
記憶體系統1亦可包含複數個晶片，而安裝於主機裝置(未圖示)所具有之母板上。記憶體系統1亦可作為藉由另一個模組實現之系統LSI(large-scale integrated circuit，大規模積體電路)、或SoC(system on chip，片上系統)而構成。作為記憶體系統1之例，可列舉SDTM卡等記憶卡、SSD(solid state drive，固態驅動器)及eMMC(embedded multimedia card，內嵌式多媒體卡)等。
半導體記憶裝置10具備複數個記憶單元(亦稱作記憶單元電晶體)，非揮發地記憶資料。關於半導體記憶裝置10之詳細構成將於下文進行敍述。
控制器20響應來自主機裝置之命令，對半導體記憶裝置10進行存取，控制半導體記憶裝置10。即，控制器20對半導體記憶裝置10下達寫入(亦稱作程式化)、讀出及抹除等命令。又，控制器20管理半導體記憶裝置10之記憶空間。
控制器20具備主機介面電路(主機I/F)21、內置記憶體22、處理器23、緩衝記憶體24、NAND介面電路(NAND I/F)電路25及ECC(Error Checking and Correcting，錯誤檢測與校正)電路26。該等模組經由匯流排27相互連接。
主機介面電路21經由主機匯流排連接於主機裝置。主機介 面電路21將自主機裝置接收到之命令及資料分別傳輸至處理器23及緩衝記憶體24。又，主機介面電路21響應來自處理器23之命令，將緩衝記憶體24內之資料傳輸至主機裝置。
處理器23例如由CPU(central processing unit，中央處理單元)構成。處理器23控制控制器20整體之動作。例如，處理器23於自主機裝置接收到寫入命令時，響應該命令，經由NAND介面電路25對半導體記憶裝置10發佈寫入命令。讀出及抹除時亦同樣如此。又，處理器23執行耗損平均等用以管理半導體記憶裝置10之各種處理。再者，控制器20之動作可藉由處理器23執行軟體(或韌體)而實現，或者亦可藉由硬體而實現。
內置記憶體22例如由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等半導體記憶體構成，作為處理器23之作業區域而使用。內置記憶體22保持用以管理半導體記憶裝置10之韌體、或各種管理表等。
緩衝記憶體24臨時保持相對於半導體記憶裝置10之寫入資料或讀出資料。緩衝記憶體24亦可由DRAM或SRAM等構成。
NAND介面電路25經由NAND匯流排與半導體記憶裝置10連接，負責與半導體記憶裝置10之通信。NAND介面電路25基於自處理器23接收到之命令，向半導體記憶裝置10發送各種信號，並自半導體記憶裝置10接收各種信號。
ECC電路26進行與半導體記憶裝置10中記憶之資料相關之錯誤檢測及錯誤校正處理。即，ECC電路26在寫入動作時，相對於寫入資 料產生錯誤校正碼，並將該錯誤校正碼添加至寫入資料中，然後將其發送至NAND介面電路25。又，ECC電路26於讀出動作時，使用讀出資料中包含之錯誤校正碼，對讀出資料進行錯誤檢測及/或錯誤校正。
1.2半導體記憶裝置10之構成
使用圖2，對第一實施形態之半導體記憶裝置10之構成進行說明。圖2係表示圖1所示之半導體記憶裝置10之構成之方塊圖。
半導體記憶裝置10具備記憶單元陣列11、輸入輸出電路12、邏輯控制電路13、暫存器群(包含狀態暫存器14A、位址暫存器14B及指令暫存器14C)、序列發生器(控制電路)15、電壓產生電路16、列解碼器17、行解碼器18、感測放大器單元19A及資料暫存器(資料快取記憶體)19B。
記憶單元陣列11具備包含與列及行建立了對應關係之複數個非揮發性記憶單元之複數個塊BLK0、BLK1、BLK2、…BLKm(m為0以上之整數)。以後，於記作塊BLK之情形時，表示各塊BLK0~BLKm。記憶單元陣列11記憶自控制器20供給之資料。於記憶單元陣列11配設有複數條位元線、複數條字元線及源極線等，以便對記憶單元電晶體施加電壓。關於記憶單元陣列11及塊BLK之詳細情況將於下文進行敍述。
輸入輸出電路12及邏輯控制電路13經由NAND匯流排連接於控制器20。輸入輸出電路12經由NAND匯流排，於與控制器20之間收發輸入輸出信號DQ(例如DQ0~DQ7)。
邏輯控制電路13自控制器20經由NAND匯流排接收外部控制信號，例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能 信號ALE、寫入賦能信號WEn、讀出賦能信號REn及寫保護信號WPn。信號名中標註之“n”表示其為有效行。又，邏輯控制電路13經由NAND匯流排向控制器20發送就緒/忙碌信號R/Bn。
晶片賦能信號CEn啟用半導體記憶裝置10之選擇，於選擇半導體記憶裝置10時被激活。指令鎖存賦能信號CLE能將作為信號DQ而發送之指令鎖存至指令暫存器14C。位址鎖存賦能信號ALE能將作為信號DQ而發送之位址鎖存至位址暫存器14B。寫入賦能信號WEn啟用寫入。讀出賦能信號REn啟用讀出。寫保護信號WPn於禁止寫入及抹除時被激活。就緒/忙碌信號R/Bn表示半導體記憶裝置10是就緒狀態還是忙碌狀態。就緒狀態係能受理來自外部之命令之狀態。忙碌狀態係無法受理來自外部之命令之狀態。控制器20藉由自半導體記憶裝置10接收就緒/忙碌信號R/Bn，能獲知半導體記憶裝置10之狀態。
狀態暫存器14A臨時保持半導體記憶裝置10之動作所需之資料。位址暫存器14B臨時保持位址。指令暫存器14C臨時保持指令。狀態暫存器14A、位址暫存器14B及指令暫存器14C例如由SRAM構成。
序列發生器15自指令暫存器14C接收指令，按照基於該指令所成之序列統括控制半導體記憶裝置10。
電壓產生電路16自半導體記憶裝置10之外部接收電源電壓VCC，使用該電源電壓，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路16將所產生之電壓供給至記憶單元陣列11、列解碼器17及感測放大器單元19A等。
列解碼器17自位址暫存器14B接收列位址，並將該列位址解碼。列解碼器17基於經解碼後之列位址，選擇任一個塊BLK，進而選 擇所選塊BLK內之字元線。進而，列解碼器17向記憶單元陣列11傳輸寫入動作、讀出動作及抹除動作所需之複數個電壓。
行解碼器18自位址暫存器14B接收行位址，並將該行位址解碼。行解碼器18基於經解碼後之行位址，選擇位元線。
感測放大器單元19A於讀出動作時，檢測及放大並臨時記憶自記憶單元電晶體讀出至位元線之資料。又，感測放大器單元19A於寫入動作時，將基於自控制器20接收到之寫入資料所產生之電壓傳輸至位元線。
資料暫存器19B於讀出動作時，臨時保持自感測放大器單元19A傳輸之資料，並將所保持之資料串列傳輸至輸入輸出電路12。又，資料暫存器19B於寫入動作時，臨時保持自輸入輸出電路12串列傳輸之資料，並將所保持之資料並行傳輸至感測放大器單元19A。
對半導體記憶裝置10經由對應之端子供給電源電壓VCC及接地電壓VSS(例如，0V)。
1.2.1記憶單元陣列11之構成
如上所述，記憶單元陣列11具備塊BLK0~BLKm。此處，對1個塊BLK之電路構成進行說明。
圖3係記憶單元陣列11所具有之塊BLK之電路圖。如圖所示，塊BLK例如包含4個串單元SU0~SU3。以後，於記作串單元SU之情形時，表示各串單元SU0~SU3。串單元SU包含複數個NAND串NS。
各NAND串NS例如包含8個記憶單元電晶體MT0~MT7、及選擇電晶體ST1、ST2。以後，於記作記憶單元電晶體MT之情形時，表 示各記憶單元電晶體MT0~MT7。記憶單元電晶體MT具備控制閘極與電荷儲存層，非揮發地保持資料。記憶單元電晶體MT0~MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0~SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3。與此相對地，串單元SU0~SU3各自之選擇電晶體ST2之閘極例如連接於1條選擇閘極線SGS。選擇電晶體ST2之閘極亦可在每個串單元中分別連接於不同之選擇閘極線SGS0~SGS3。又，位於塊BLK內之串單元SU0~SU3之記憶單元電晶體MT0~MT7之控制閘極分別連接於字元線WL0~WL7。
又，記憶單元陣列11於複數個塊BLK0~BLKm間共用位元線BL0~BL(L-1)。其中，L為2以上之自然數。塊BLK內之複數個串單元SU0~SU3中，各位元線BL共通連接於處於同一行之NAND串NS之選擇電晶體ST1之汲極。即，各位元線BL於同一行之複數個串單元SU0~SU3間將NAND串NS共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。即，串單元SU包含複數個連接於不同之位元線BL且連接於同一條選擇閘極線SGD之NAND串NS。
又，塊BLK包含字元線WL共通之複數個串單元SU。
將在串單元SU內連接於共通之字元線WL之複數個記憶單元電晶體MT稱作單元組件CU。單元組件CU之記憶容量根據記憶單元電晶體MT所記憶之資料之位元數而變化。例如，單元組件CU於各記憶單元電晶體MT記憶1位元資料之情形時記憶1頁資料，於各記憶單元電晶體MT記憶2位元資料之情形時記憶2頁資料，於各記憶單元電晶體MT記憶3位元資料之情形時記憶3頁資料。
再者，記憶單元陣列11之構成並不限定於上述構成。例如，各塊BLK所包含之串單元SU可設定成任意個數。各NAND串NS所包含之記憶單元電晶體MT、以及選擇閘極電晶體ST1及ST2分別亦可設定成任意個數。
又，NAND串NS亦可具備虛設單元電晶體。具體而言，選擇電晶體ST2與記憶單元電晶體MT0之間串聯連接有例如2個虛設單元電晶體(未圖示)。記憶單元電晶體MT7與選擇電晶體ST1之間串聯連接有例如2個虛設單元電晶體(未圖示)。複數個虛設單元電晶體之閘極上分別連接有複數條虛設字元線。虛設單元電晶體之結構與記憶單元電晶體MT相同。虛設單元電晶體並非用以記憶資料，而是具有於寫入動作或抹除動作中，緩和記憶單元電晶體或選擇電晶體所遭受之干擾之功能。
1.2.2記憶單元陣列11之截面結構
其次，對記憶單元陣列11內之塊BLK之截面結構進行說明。圖4係塊BLK之一部分區域之剖視圖。如圖所示，於p型井區域30上形成有複數個NAND串NS。即，於井區域30上，依序積層有作為選擇閘極線SGS而發揮功能之例如4層配線層31、作為字元線WL0~WL7而發揮功能之8層配線層32、及作為選擇閘極線SGD而發揮功能之例如4層配線層33。於所積層之配線層間形成有未圖示之絕緣膜。
且形成有貫通該等配線層31、32、33而到達井區域30之柱狀之導電體34。於導電體34之側面依序形成有閘極絕緣膜35、電荷儲存膜(絕緣膜)36及阻擋絕緣膜37。由其等，形成記憶單元電晶體MT、以及選擇電晶體ST1及ST2。導電體34作為NAND串NS之電流路徑而發揮功 能，成為形成各電晶體之通道之區域。導電體34之上端連接於作為位元線BL而發揮功能之金屬配線層38。
於井區域30之表面區域內形成有n+型雜質擴散層39。於擴散層39上形成有接觸插塞40，接觸插塞40連接於作為源極線SL而發揮功能之金屬配線層41。進而，於井區域30之表面區域內形成有p+型雜質擴散層42。於擴散層42上形成有接觸插塞43，接觸插塞43連接於作為井配線CPWELL而發揮功能之金屬配線層44。井配線CPWELL係用以經由井區域30對導電體34施加電位之配線。
以上之構成於與記載有圖3之紙面正交之方向(進深方向)上排列有複數個，由沿著進深方向排列之複數個NAND串NS之集合，形成串單元SU。
進而，記憶單元陣列11之構成亦可為其他構成。例如，記憶單元陣列11之構成於名為“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2009年3月19日提出申請之美國專利申請案12/407,403號中有所記載。又，於名為“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2009年3月18日提出申請之美國專利申請案12/406,524號，名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”、2010年3月25日提出申請之美國專利申請案12/679,991號，及名為“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”、2009年3月23日提出申請之美國專利申請案12/532,030號中有所記載。該等專利申請案全體於本發明之說明書中藉由參照加以引用。
又，資料之抹除可按塊BLK單位、或小於塊BLK之單位而進行。關於抹除方法，例如於名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”、2011年9月18日提出申請之美國專利申請案13/235,389號中有所記載。又，於名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”、2010年1月27日提出申請之美國專利申請案12/694,690號中有所記載。同時，於名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”、2012年5月30日提出申請之美國專利申請案13/483,610號中有所記載。該等專利申請案全體於本發明之說明書中藉由參照加以引用。
1.2.3記憶單元電晶體MT之閾值分佈
圖5表示第一實施形態中之記憶單元電晶體MT之可取資料及其閾值電壓分佈。記憶單元電晶體MT能記憶2位元以上資料。此處，對記憶單元電晶體MT具有記憶3位元資料之TLC(triple level cell，三層單元)方式之情形進行說明。
3位元資料由下位(lower)位元、中位(middle)位元及上位(upper)位元規定。於記憶單元電晶體MT記憶3位元之情形時，記憶單元電晶體MT具有8個閾值電壓中之任一者。將8個閾值電壓按照由低至高之順序，依序稱作狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”。屬於各狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”之複數個記憶單元電晶體MT形成如圖5所示之閾值電壓之分佈。
對狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”例如分別分配資料“111”、“110”、“100”、“000”、“010”、“011”、“001”及“101”。若按照上位位元“X”、中位位元“Y”及下位位元“Z”設定，則位元之排列為“X、Y、Z”。閾值分佈與資料之分配可任意設計。
為了將讀出對象之記憶單元電晶體MT中記憶之資料讀出，要對記憶單元電晶體MT之閾值電壓所屬之狀態進行判定。狀態之判定要使用讀出電壓VA、VB、VC、VD、VE、VF及VG。
狀態“Er”例如相當於資料已被抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶單元電晶體MT之閾值電壓低於電壓VA，例如具有負值。
狀態“A”~“G”相當於電荷儲存層中注入有電荷且記憶單元電晶體MT中寫入有資料之狀態，屬於狀態“A”~“G”之記憶單元電晶體MT之閾值電壓例如具有正值。屬於狀態“A”之記憶單元電晶體MT之閾值電壓為電壓VA以上，且低於電壓VB。屬於狀態“B”之記憶單元電晶體MT之閾值電壓為電壓VB以上，且低於電壓VC。屬於狀態“C”之記憶單元電晶體MT之閾值電壓為電壓VC以上，且低於電壓VD。屬於狀態“D”之記憶單元電晶體MT之閾值電壓為電壓VD以上，且低於電壓VE。屬於狀態“E”之記憶單元電晶體MT之閾值電壓為電壓VE以上，且低於電壓VF。屬於狀態“F”之記憶單元電晶體MT之閾值電壓為電壓VF以上，且低於電壓VG。屬於狀態“G”之記憶單元電晶體MT之閾值電壓為電壓VG以上，且低於電壓VREAD。
電壓VREAD係對與非讀出對象之單元組件CU之記憶單元 電晶體MT連接之字元線WL施加之電壓，高於處在某個狀態之記憶單元電晶體MT之閾值電壓。即，控制閘極電極被施加了電壓VREAD之記憶單元電晶體MT無論所要保持之資料如何均成為接通狀態。
綜上所述，各記憶單元電晶體MT能設定成8個狀態中之任一者，而記憶3位元資料。又，寫入及讀出按頁單位或單元組件單位而進行。於記憶單元電晶體MT記憶了3位元資料之情形時，對1個單元組件CU內之3頁分別分配下位位元、中位位元及上位位元。將對下位位元、中位位元及上位位元統一加以寫入或讀出之頁分別稱作下位(lower)頁、中位(middle)頁及上位(upper)頁。
1.2.4感測放大器單元19A及資料暫存器19B之構成
其次，使用圖6，對感測放大器單元及資料暫存器之構成進行說明。圖6係表示感測放大器單元19A與資料暫存器19B之構成之方塊圖。
感測放大器單元19A包含複數個感測放大器SA。針對複數個感測放大器SA中每特定個數之感測放大器SA，分別設置1條資料匯流排DBUS。例如，16個感測放大器SA<0>、SA<1>、…、SA<15>連接於1條資料匯流排DBUS。
再者，連接於1條資料匯流排DBUS之感測放大器SA之個數任意。於以下之說明中，要將連接於1條資料匯流排DBUS之16個感測放大器SA<0>~SA<15>區分開來之情形時，記作SA<0>、SA<1>、…、SA<15>。無需區分16個感測放大器SA<0>~SA<15>而表示各感測放大器之情形時，記作感測放大器SA。
感測放大器SA例如係針對每條位元線BL分別設置，感測 讀出至對應之位元線BL之資料，並向對應之位元線BL傳輸寫入資料。
資料暫存器19B包含與複數個感測放大器SA對應之複數個資料鎖存電路(緩衝電路)XDL。各資料鎖存電路XDL係針對每個感測放大器SA分別設置。例如，16個資料鎖存電路XDL<15：0>以分別與各感測放大器SA<0>~SA<15>對應之方式設置。資料鎖存電路XDL<15：0>連接於1條資料匯流排DBUS。再者，連接於1條資料匯流排DBUS之資料鎖存電路XDL之個數任意。各資料鎖存電路XDL臨時保持與對應之感測放大器SA關聯之資料。
各資料鎖存電路XDL連接於輸入輸出電路12。資料鎖存電路XDL臨時保持自感測放大器SA傳輸之讀出資料，並臨時保持自輸入輸出電路12傳輸之寫入資料。例如，讀出至感測放大器SA之資料保持至感測放大器SA內，進而經由資料匯流排DBUS保持至資料鎖存電路XDL。然後，資料鎖存電路XDL中保持之資料自資料鎖存電路XDL被傳輸至輸入輸出電路12。再者，感測放大器SA與輸入輸出電路12之間之資料傳輸係使用1頁量之感測放大器SA及1頁量之資料鎖存電路XDL而進行。
又，輸入至輸入輸出電路12之寫入資料自輸入輸出電路12傳輸至資料鎖存電路XDL保持，然後經由資料匯流排DBUS傳輸至感測放大器SA。再者，輸入輸出電路12與感測放大器SA之間之資料傳輸係使用1頁量之資料鎖存電路XDL及1頁量之感測放大器SA而進行。
1.2.5感測放大器SA之構成
其次，使用圖7，對感測放大器單元19A內之感測放大器SA之構成進行說明。如上所述，1條資料匯流排DBUS上連接有複數個感測放大器 SA。圖7係表示連接於資料匯流排DBUS之1個感測放大器SA之構成之方塊圖。
各感測放大器SA具備感測放大器部SAa、以及資料鎖存電路(緩衝電路)SDL、ADL、BDL及CDL。感測放大器部SAa、以及資料鎖存電路SDL、ADL、BDL及CDL以能相互傳輸資料之方式連接。
感測放大器部SAa於讀出動作時，檢測讀出至對應之位元線BL之資料，並對其為資料“0”及資料“1”中之哪一者進行判定。又，感測放大器部SAa在寫入動作時，基於寫入資料，對位元線BL施加電壓。即，感測放大器部SAa於寫入動作時，根據資料鎖存電路SDL所保持之資料，控制位元線BL之電壓。
資料鎖存電路SDL、ADL、BDL及CDL臨時保持資料。資料鎖存電路SDL臨時保持利用感測放大器部SAa所檢測到之讀出資料。又，資料鎖存電路SDL於寫入動作時，臨時保持寫入資料。
資料鎖存電路ADL、BDL及CDL用於記憶單元電晶體MT保持2位元以上資料之多值動作。即，資料鎖存電路ADL用以保持下位頁。資料鎖存電路BDL用以保持中位頁。資料鎖存電路CDL用以保持上位頁。感測放大器SA所具備之資料鎖存電路之個數可根據1個記憶單元電晶體MT所保持之位元數任意變更。
其次，對感測放大器單元19A內之感測放大器SA之電路構成進行說明。如上所述，感測放大器SA包含感測放大器部SAa、以及資料鎖存電路SDL、ADL、BDL及CDL，作為執行讀出動作之電路例，此處示出了感測放大器部SAa與資料鎖存電路SDL之電路構成。
圖8係第一實施形態中之感測放大器SA內之感測放大器部 SAa及資料鎖存電路SDL之電路圖。於以下之說明中，將電晶體之源極或汲極其中一者記作「電流路徑之第一端」，將源極或汲極另一者記作「電流路徑之第二端」。
感測放大器SA包含感測放大器部SAa及資料鎖存電路SDL。感測放大器部SAa包含n通道MOS(Metal Oxide Semiconductor，金氧半導體)場效電晶體(以下，稱作nMOS電晶體)T1~T9、p通道MOS場效電晶體(以下，稱作pMOS電晶體)T10、及電容器C1。資料鎖存電路SDL包含nMOS電晶體T11~T14、及pMOS電晶體T15、T16。
nMOS電晶體T1之電流路徑之第一端經由節點BLI連接於位元線BL。nMOS電晶體T1之電流路徑之第二端經由節點SCOM連接於nMOS電晶體T5之電流路徑之第一端。nMOS電晶體T1之閘極將被供給信號BLC。進而，nMOS電晶體T5之閘極將被供給信號XXL。
節點SCOM上連接有nMOS電晶體T2之電流路徑之第一端。nMOS電晶體T2之電流路徑之第二端連接於nMOS電晶體T4之電流路徑之第一端、及pMOS電晶體T10之電流路徑之第一端。nMOS電晶體T4之電流路徑之第二端將被供給電壓SRCGND(例如，0V)。pMOS電晶體T10之電流路徑之第二端將被供給電壓VDDSA。進而，nMOS電晶體T2之閘極將被供給信號BLX。
nMOS電晶體T4之閘極、及pMOS電晶體T10之閘極連接於節點LAT_S。nMOS電晶體T4及pMOS電晶體T10構成反相器。該反相器作為對位元線BL充電、或者將資料匯流排DBUS及資料鎖存電路XDL之電壓放電或充電之驅動器而發揮功能。再者，此處示出了nMOS電晶體T4及pMOS電晶體T10之閘極連接於節點LAT_S之例，但若設定成nMOS電 晶體T4及pMOS電晶體T10之閘極連接於節點INV_S之構成，則亦可傳輸節點LAT_S中保持之資料。
節點SCOM上連接有nMOS電晶體T3之電流路徑之第一端。nMOS電晶體T3之電流路徑之第二端將被供給電壓VLSA。nMOS電晶體T3之閘極將被供給信號NLO。
nMOS電晶體T5之電流路徑之第二端經由節點SEN連接於nMOS電晶體T9之閘極。節點SEN上連接有電容器C1之第一電極，電容器C1之第二電極將被供給信號CLKSA。
節點SEN上連接有nMOS電晶體T7之電流路徑之第一端。nMOS電晶體T7之電流路徑之第二端連接有資料匯流排DBUS。nMOS電晶體T7之閘極將被供給信號DSW。
節點SEN上還連接有nMOS電晶體T6之電流路徑之第一端。nMOS電晶體T6之電流路徑之第二端將被供給電壓VDDSA。nMOS電晶體T6之閘極將被供給信號BLQ。
nMOS電晶體T9之電流路徑之第一端連接於nMOS電晶體T8之電流路徑之第一端，nMOS電晶體T8之電流路徑之第二端連接於節點INV_S。nMOS電晶體T9之電流路徑之第二端將被供給電壓CLKSA。進而，nMOS電晶體T8之閘極將被供給選通信號STB。
節點INV_S連接於nMOS電晶體T11之電流路徑之第一端、及pMOS電晶體T15之電流路徑之第一端、以及nMOS電晶體T12之閘極、及pMOS電晶體T16之閘極。nMOS電晶體T12之電流路徑之第一端、及pMOS電晶體T16之電流路徑之第一端連接於節點LAT_S。節點LAT_S連接於nMOS電晶體T11之閘極、及pMOS電晶體T15之閘極。
pMOS電晶體T15及T16之電流路徑之第二端將被供給電壓VDDSA。nMOS電晶體T11及T12之電流路徑之第二端將被供給電壓VSSSA(例如，0V)。nMOS電晶體T11及pMOS電晶體T15、nMOS電晶體T12及pMOS電晶體T16分別構成反相器。
節點INV_S上連接有nMOS電晶體T13之電流路徑之第一端，nMOS電晶體T13之電流路徑之第二端連接於資料匯流排DBUS。nMOS電晶體T13之閘極將被供給信號STI。
節點LAT_S上連接有nMOS電晶體T14之電流路徑之第一端，nMOS電晶體T14之電流路徑之第二端連接於資料匯流排DBUS。nMOS電晶體T14之閘極將被供給信號STL。
資料匯流排DBUS上連接有資料鎖存電路XDL。
1.3讀出動作
其次，對由感測放大器單元19A執行之讀出動作進行說明。具體而言，對將記憶單元電晶體MT中記憶之資料經由資料鎖存電路SDL讀出至資料鎖存電路XDL之動作進行說明。
1.3.1自記憶單元電晶體MT至資料鎖存電路SDL之讀出
圖9係表示自記憶單元電晶體MT至資料鎖存電路SDL之讀出動作中之控制信號之電壓的時序圖。序列發生器15對控制讀出動作之控制信號，例如信號NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI及STL進行控制，並將該等信號發送至記憶單元陣列11及感測放大器SA。
讀出動作具備位元線預充電期間(包含感測啟動期間)與感測期間。位元線預充電期間係於自讀出對象之記憶單元電晶體感測資料前，對所選擇之位元線BL施加電壓VPCH之期間。該位元線預充電期間中包含感測啟動期間。感測啟動期間係於感測期間之前，將節點SEN升壓至電壓VDDSA以上之電壓之期間。感測期間係利用感測放大器部SAa檢測藉由讀出對象之記憶單元電晶體成為接通狀態或斷開狀態而產生之節點SEN之電壓之期間。利用感測放大器部SAa檢測到之資料保持於資料鎖存電路SDL。
於圖9所示之時刻t1，列解碼器17對與讀出對象之記憶單元電晶體MT對應之選擇閘極線SGD及SGS施加電壓VSG。藉此，使選擇電晶體ST1及ST2成為接通狀態。列解碼器17對所選擇之字元線WL施加電壓VCGRV，對非選擇之字元線WL施加電壓VREAD。電壓VCGRV係根據讀出資料所設定之電壓。電壓VREAD係無論記憶單元電晶體MT之閾值電壓如何，均使記憶單元電晶體MT成為接通狀態之電壓，且VREAD>VCGRV。
於時刻t2，序列發生器15使感測放大器SA中之信號BLC及信號BLX成為“H(high，高)”位準。即，對nMOS電晶體T1之閘極施加電壓VBLC(例如0.5V+Vth)，使nMOS電晶體T1成為接通狀態。電壓Vth係感測放大器SA內之低耐壓之nMOS電晶體之閾值電壓。同樣地，對nMOS電晶體T2施加電壓VBLX(例如0.75V+Vth)，使nMOS電晶體T2成為接通狀態。電壓VBLX與電壓VBLC之關係為VBLX≧VBLC。
一方面，與和讀出對象之記憶單元電晶體MT連接之位元線對應之資料鎖存電路SDL中保持有“0”資料(例如“L(low，低)”位 準)。於資料鎖存電路SDL中保持有“0”資料之情形時，該節點LAT_S保持有“L”位準。因此，pMOS電晶體T10成為接通狀態，nMOS電晶體T4成為斷開狀態，nMOS電晶體T2被施加電壓VDDSA。藉此，對位元線BL施加藉由nMOS電晶體T1受到箝位之預充電電壓VPCH(例如，0.5V)(“預充電”)。
然後，根據讀出對象之記憶單元電晶體MT之閾值電壓Vtc，單元電流Icell自位元線BL側向源極線SL側流通。具體而言，在閾值電壓Vtc低於電壓VCGRV，且記憶單元電晶體MT處於接通狀態之情形時，對應之感測放大器SA中流通單元電流Icell。相對於此，在閾值電壓Vtc高於電壓VCGRV，且記憶單元電晶體MT處於斷開狀態之情形時，記憶單元電晶體MT成為斷開狀態，對應之感測放大器SA中不流通單元電流Icell。
另一方面，與和非讀出對象之記憶單元電晶體MT連接之位元線對應之資料鎖存電路SDL中例如保持有“1”資料(例如“H”位準)。於資料鎖存電路SDL中保持有“1”資料之情形時，該節點LAT_S保持有“H”位準。因此，pMOS電晶體T4成為接通狀態，nMOS電晶體T10成為斷開狀態，nMOS電晶體T2被供給電壓SRCGND。藉此，對位元線BL例如施加電壓VSS(“鎖定”)。
於時刻t3，序列發生器15使信號BLQ成為“H”位準。具體而言，對nMOS電晶體T6之閘極施加電壓VBLQ(例如，4V)，使nMOS電晶體T6成為接通狀態。藉此，對節點SEN施加電壓VDDSA(例如，2.5V)。
然後，節點SEN之充電完成後，於時刻t4，序列發生器15 使信號BLQ成為“L”位準，使nMOS電晶體T6成為斷開狀態。
於時刻t5，序列發生器15使信號CLKSA成為“H”位準。藉此，使節點SEN之電位上升至高於電壓VDDSA之電壓。
於時刻t6，序列發生器15使信號XXL成為“H”位準。即，序列發生器15對nMOS電晶體T5之閘極施加電壓VXXL(例如1.0V+Vtn)，使nMOS電晶體T5成為接通狀態。藉此，於作為讀出動作之對象之感測放大器SA中，藉由nMOS電晶體T5受到箝位之電壓(例如，1V)自節點SEN施加至節點SCOM。又，於並非讀出動作之對象之感測放大器SA中，節點SEN為“L”位準，因此不被施加電壓。
此時，作為讀出動作之對象之感測放大器SA，即與所選擇之位元線BL對應之感測放大器SA中，於讀出對象之記憶單元電晶體MT處於接通狀態之情形時，自感測放大器SA向位元線BL流通單元電流Icell。因此，節點SEN之電壓大幅度下降。另一方面，於讀出對象之記憶單元電晶體MT處於斷開狀態之情形時，幾乎不自感測放大器SA向位元線BL流通單元電流Icell。因此，節點SEN之電壓幾乎不下降。
於時刻t7，序列發生器15使信號XXL成為“L”位準，使nMOS電晶體T5成為斷開狀態。
於時刻t8，序列發生器15使信號STB成為“H”位準，使nMOS電晶體T8成為接通狀態。
作為讀出動作之對象之感測放大器SA中，於節點SEN之電壓低於感測判定閾值即nMOS電晶體T9之閾值電壓之情形時，nMOS電晶體T9成為斷開狀態。藉此，節點INV_S之電壓幾乎不下降。其結果，節點INV_S保持“1”資料(“H”位準)。另一方面，於節點SEN之電壓高於 感測判定閾值之情形時，nMOS電晶體T9成為接通狀態。藉此，節點INV_S之電壓大幅度下降。其結果，節點INV_S保持“0”資料(“L”位準)。又，於並非讀出動作之對象之感測放大器SA中，節點SEN為“L”位準，因此nMOS電晶體T9成為斷開狀態。藉此，節點INV_S保持“1”資料。
即，於讀出對象之記憶單元電晶體MT處於接通狀態之情形時，節點SEN之電壓低於感測判定閾值，於此種情形時，節點INV_S之電壓維持為“H”位準並得到保持。因此，資料鎖存電路SDL保持“1”資料(“H”位準)。另一方面，於讀出對象之記憶單元電晶體MT處於斷開狀態之情形時，節點SEN之電壓高於感測判定閾值並得到維持。於此種情形時，節點INV_S之電壓下降至“L”位準。因此，資料鎖存電路SDL保持“0”資料(“L”位準)。
於時刻t9，序列發生器15使信號STB成為“L”位準，使nMOS電晶體T8成為斷開狀態。如此，序列發生器15將自讀出對象之記憶單元電晶體MT讀出之資料儲存至資料鎖存電路SDL。
於時刻t10~t11，執行恢復動作，結束自記憶單元電晶體MT至資料鎖存電路SDL之讀出動作。
1.3.2自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸
其次，資料鎖存電路SDL中記憶之讀出資料經由資料匯流排DBUS傳輸至資料鎖存電路XDL。此處，將資料鎖存電路XDL於接收讀出資料前保持有“H”位準之情形作為一例進行說明。再者，雖然係以資料鎖存電路XDL於接收讀出資料前保持有“H”位準之情形為例進行表示，但其實 未必保持有“H”位準。
圖10及圖11係表示自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸之狀況之電路圖。圖10表示出了將資料鎖存電路SDL中保持之“L”位準傳輸至資料鎖存電路XDL之動作。圖11表示出了將資料鎖存電路SDL中保持之“H”位準傳輸至資料鎖存電路XDL之動作。
圖12係表示自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸時之控制信號之電壓及電源電流ICC的時序圖。序列發生器15對控制資料傳輸動作之控制信號，例如信號NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI及STL進行控制，並將該等信號發送至感測放大器SA。再者，關於電源電流ICC將於下文進行敍述。
如圖10所示，於將資料鎖存電路SDL(節點INV_S)中保持之“L”位準傳輸至資料鎖存電路XDL之動作中，執行將資料鎖存電路XDL所保持之“H”位準放電之動作。另一方面，如圖11所示，於將資料鎖存電路SDL(節點INV_S)中保持之“H”位準傳輸至資料鎖存電路XDL之動作中，執行對資料鎖存電路XDL充電“H”位準之電壓之動作，而維持資料鎖存電路XDL之“H”位準。再者，此處作為資料傳輸動作之例，對自感測放大器SA<0>至資料鎖存電路XDL<0>之資料傳輸、及其次之自感測放大器SA<1>至資料鎖存電路XDL<1>之資料傳輸之動作進行說明。
首先，於圖12所示之時刻t21之前，序列發生器15使信號NLO、BLC成為“H”位準，使信號BLX、DSW<0>、XXL及STI<0>成為“L”位準。進而，除了電壓VDDSA以外，使其他信號成為“L”位準。
於時刻t21，序列發生器15使信號NLO、BLC成為“L”位準，使信號BLX、XXL成為“H”位準。藉此，nMOS電晶體T3、T1被設定成斷開狀態，nMOS電晶體T2、T5被設定成接通狀態。進而，使信號DSW<0>成為“H”位準。藉此，將nMOS電晶體T7設定成接通狀態。其他信號之電壓維持原狀。
於時刻t22，序列發生器15使信號STI<0>成為“H”位準。藉此，將nMOS電晶體T13設定成接通狀態。
一方面，於資料鎖存電路SDL中保持之資料為“L”位準之情形時，即於節點INV_S為“L”位準之情形時，nMOS電晶體T11被設定成接通狀態，pMOS電晶體T15被設定成斷開狀態。藉此，資料鎖存電路XDL所保持之“H”位準之電壓經由nMOS電晶體T13及T11放電至電壓VSSSA。
此時，於節點INV_S為“L”位準之情形時，節點LAT_S為“H”位準，因此nMOS電晶體T4被設定成接通狀態，pMOS電晶體T10被設定成斷開狀態。藉此，與經由上述nMOS電晶體T13及T11之放電並行地，資料鎖存電路XDL之“H”位準之電壓經由nMOS電晶體T7、T5、T2及T4放電至電壓SRCGND。
另一方面，於資料鎖存電路SDL中保持之資料為“H”位準之情形時，即於節點INV_S為“H”位準之情形時，節點LAT_S為“L”位準，因此pMOS電晶體T10被設定成接通狀態，nMOS電晶體T4被設定成斷開狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5及T7充電至資料鎖存電路XDL。
此時，節點LAT_S為“L”位準，因此pMOS電晶體T15被 設定成接通狀態，nMOS電晶體T11被設定成斷開狀態。藉此，與經由上述電晶體T2、T5、T7之充電並行地，供給至pMOS電晶體T15之電壓VDDSA經由nMOS電晶體T13充電至資料鎖存電路XDL。再者，例如於具有pMOS電晶體T15與節點INV_S之間設置有pMOS電晶體之構成之情形時，若將該pMOS電晶體設定成接通狀態，則與上述一樣，進行經由nMOS電晶體T13之充電。
然後，於時刻t23，序列發生器15使信號DSW<0>成為“L”位準，進而，於時刻t24，使信號STI<0>成為“L”位準。
至此，自資料鎖存電路SDL<0>經由資料匯流排DBUS至資料鎖存電路XDL<0>之資料<0>之傳輸結束。
繼而，於時刻t24，自資料鎖存電路SDL<1>經由資料匯流排DBUS至資料鎖存電路XDL<1>之資料<1>之傳輸開始。該資料<1>之傳輸動作除了資料係自資料鎖存電路SDL<1>傳輸至資料鎖存電路XDL<1>此點以外，其他與上述資料<0>之傳輸動作相同。
詳細而言，於時刻t24，序列發生器15使信號DSW<1>成為“H”位準。藉此，將電晶體T7設定成接通狀態。其他信號之電壓維持原狀。
於時刻t25，序列發生器15使信號STI<1>成為“H”位準。藉此，將nMOS電晶體T13設定成接通狀態。
一方面，於資料鎖存電路SDL中保持之資料為“L”位準(節點INV_S為“L”位準)之情形時，nMOS電晶體T11被設定成接通狀態，pMOS電晶體T15被設定成斷開狀態。藉此，資料鎖存電路XDL所保持之“H”位準之電壓經由nMOS電晶體T13及T11放電至電壓VSSSA。
此時，於節點INV_S為“L”位準之情形時，節點LAT_S為“H”位準，因此nMOS電晶體T4被設定成接通狀態，pMOS電晶體T10被設定成斷開狀態。藉此，與經由上述nMOS電晶體T13及T11之放電並行地，資料鎖存電路XDL之“H”位準之電壓經由nMOS電晶體T7、T5、T2及T4放電至電壓SRCGND。
另一方面，於資料鎖存電路SDL中保持之資料為“H”位準(節點INV_S為“H”位準)之情形時，節點LAT_S為“L”位準，因此pMOS電晶體T10被設定成接通狀態，nMOS電晶體T4被設定成斷開狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5及T7充電至資料鎖存電路XDL。
此時，節點LAT_S為“L”位準，因此pMOS電晶體T15被設定成接通狀態，nMOS電晶體T11被設定成斷開狀態。藉此，與經由上述電晶體T2、T5、T7之充電並行地，供給至pMOS電晶體T15之電壓VDDSA經由nMOS電晶體T13充電至資料鎖存電路XDL。再者，與上述同樣地，例如於具有pMOS電晶體T15與節點INV_S之間設置有pMOS電晶體之構成之情形時，若將該pMOS電晶體設定成接通狀態，則進行經由nMOS電晶體T13之充電。
繼而，於時刻t26，序列發生器15使信號DSW<1>成為“L”位準，進而，於時刻t27，使信號STI<1>成為“L”位準。
至此，自資料鎖存電路SDL<1>經由資料匯流排DBUS至資料鎖存電路XDL<1>之資料<1>之傳輸結束。然後，同樣地依序進行資料<2>~<15>之傳輸。
再者，於上述動作例中，示出了傳輸資料鎖存電路SDL內 之節點INV_S中保持之資料之例，但若設定成nMOS電晶體T4及pMOS電晶體T10之閘極連接於節點INV_S之構成，則亦可傳輸節點LAT_S中保持之資料。
又，於感測放大器SA<0>~SA<15>連接於1條資料匯流排DBUS之構成中，示出了依序進行資料<0>~<15>之傳輸之例，但若設定成感測放大器SA<0>~SA<15>分別連接於16條資料匯流排DBUS之構成，則亦可並行(或同時)進行資料<0>~<15>之傳輸。
1.3.3讀出動作之資料傳輸時之電流ICC
供給至感測放大器SA之電壓VDDSA係與半導體記憶裝置10內所使用之電源電壓VCC對應之電壓。即，電壓VDDSA係基於電源電壓VCC而產生。若執行上述資料傳輸，則電壓VDDSA供給至感測放大器SA。因此，資料傳輸動作時之電源電流ICC變動。
電源電流ICC例如相當於流通至向半導體記憶裝置10供給電源電壓VCC之端子之電流，可視作半導體記憶裝置10中之消耗電流。以下，對資料傳輸動作時之電源電流ICC之變動進行說明。
圖13、圖14、圖15、圖16及圖17表示第一實施形態之資料傳輸時產生之電源電流ICC之大小。再者，詳細而言，圖13~圖17主要表示藉由資料匯流排DBUS之充放電所產生之電源電流ICC。又，於資料傳輸開始時，資料匯流排DBUS之初始狀態被設定成“L”位準。
圖13表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料<0>~資料<7>時反覆傳輸“H”位準之情形，即反覆執行充電之情形。
於自資料鎖存電路SDL<0>向資料鎖存電路XDL<0>傳輸資料<0>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至電流值I1。其次，於自資料鎖存電路SDL<1>向資料鎖存電路XDL<1>傳輸資料<1>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至小於電流值I1之電流值I2。繼而，於自資料鎖存電路SDL<2>向資料鎖存電路XDL<2>傳輸資料<2>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至小於電流值I2之電流值I3。於之後之資料傳輸時，電源電流ICC之變動進而變小。
圖14表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時反覆傳輸“L”位準之情形，即反覆執行放電之情形。於此種情形時，放電被反覆執行，因此電源電流ICC幾乎不變動。
圖15及圖16表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時交替地反覆傳輸“H”位準與“L”位準之情形，即交替地反覆執行充電與放電之情形。
圖15所示之例中，於自資料鎖存電路SDL<0>向資料鎖存電路XDL<0>傳輸資料<0>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。其次，於傳輸資料<1>之情形時(於放電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被放電，電源電流ICC變動至電流值I5。繼而，於傳輸資料<2>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。於之後之資料傳輸時，反覆執行放電與充電，充電時與資料<0>之傳輸時同樣地，當信號DSW上升至“H”位準 時，電源電流ICC變動至電流值I4。另一方面，放電時，電源電流ICC變動至電流值I5。
又，圖16所示之例中，於傳輸資料<0>之情形時(於放電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS於初始狀態下為“L”位準，因此電源電流ICC幾乎不變動。於之後之資料<1>以後之傳輸中，與圖15所示之例同樣地，充電時電源電流ICC變動至電流值I4，放電時電源電流ICC變動至電流值I5。
圖17表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時隨機傳輸“H”位準與“L”位準之情形，即隨機執行充電與放電之情形。此例中，於傳輸資料<0>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。繼而，於資料<1>之傳輸中，充電持續進行，因此電源電流ICC變動至小於電流值I4之電流值I6。於之後之資料<2>以後之傳輸中，與圖15及圖16所示之例同樣地，充電時電源電流ICC變動至電流值I4，放電時電源電流ICC變動至電流值I5。再者，於充電持續進行時，電源電流ICC變動至小於電流值I4之電流值I6。
其次，使用圖12，對圖12所示之資料傳輸時之電源電流ICC之變動進行說明。此處，示出了傳輸“H”位準之情形，即對資料鎖存電路XDL進行充電之情形。
於時刻t21，資料<0>之傳輸開始。序列發生器15使信號DSW<0>成為“H”位準，將nMOS電晶體T7設定成接通狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5及T7充電至資料匯流排DBUS及資料鎖存電路XDL。於此種情形時，當信號 DSW<0>上升至“H”位準時，電源電流ICC變動至電流值I1。
繼而，於時刻t24，資料<1>之傳輸開始。序列發生器15使信號DSW<1>成為“H”位準，將nMOS電晶體T7設定成接通狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5及T7充電至資料匯流排DBUS及資料鎖存電路XDL。於此種情形時，當信號DSW<1>上升至“H”位準時，電源電流ICC變動至小於電流值I1之電流值I2。
綜上所述，第一實施形態中之資料傳輸時之電源電流ICC之特徵如下。
第一實施形態中，於資料傳輸時反覆執行充電之情形時，和充電與充電之間存在放電之情形相比，作為電源電流ICC之電流值之變動較小。若先執行充電，則繼而執行之第二次以後之充電中，充電所需之電荷較少，因此作為電源電流ICC之電流值之變動較小。於資料傳輸時反覆執行放電之情形時，不進行資料匯流排DBUS之充放電，因此作為電源電流ICC之電流值幾乎不變動。
1.4第一實施形態之效果
於第一實施形態中，可提供一種能使讀出動作高速化之半導體記憶裝置。
以下，首先說明相對於第一實施形態之比較例，繼而詳述第一實施形態之效果。圖18係表示比較例之資料傳輸時之控制信號之電壓的時序圖。比較例中，於自資料鎖存電路SDL向資料鎖存電路XDL進行資料傳輸之情形時，無論是傳輸“L”位準時還是傳輸“H”位準時，均使 用用以對資料匯流排DBUS充電之電晶體、及控制該電晶體之信號DPCn，先將資料匯流排DBUS充電至“H”位準，再進行對資料鎖存電路XDL之放電(“L”位準傳輸)或“H”位準之維持(“H”位準傳輸)。
詳細而言，如圖18所示，於時刻t31~t33，信號DPCn為“L”位準之期間，進行資料匯流排DBUS之充電，然後，於時刻t33~t37，信號STI<0>為“H”位準之期間，進行對資料鎖存電路XDL之放電或“H”位準之維持。即，於時刻t31~t37，自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料<0>。
繼而，於時刻t37~t39，信號DPCn為“L”位準之期間，進行資料匯流排DBUS之充電，然後，於時刻t39~t43，信號STI<1>為“H”位準之期間，進行對資料鎖存電路XDL之放電或“H”位準之維持。即，於時刻t37~t43，自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料<1>。
比較例中，於自資料鎖存電路SDL向資料鎖存電路XDL進行資料傳輸之情形時，需要對資料匯流排DBUS充電之動作、及進行對資料鎖存電路XDL之放電或“H”位準之維持之動作此等2個動作。
第一實施形態中，於自資料鎖存電路SDL向資料鎖存電路XDL進行資料傳輸之情形時，無需每次資料傳輸時均先執行對資料匯流排DBUS充電之動作，便能進行自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸，即對資料鎖存電路XDL(及資料匯流排DBUS)之放電或充電。因此，能抹除對資料匯流排DBUS充電之動作，從而能縮短自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸所耗費之時間。藉此，根據第一實施形態，藉由能縮短資料鎖存電路間之資料傳輸時間，而能使讀出動作高 速化。
又，第一實施形態中，於進行對資料匯流排DBUS及資料鎖存電路XDL之放電或充電之情形時，將用以對位元線BL預充電之驅動器用於對資料匯流排DBUS及資料鎖存電路XDL之放電或充電。藉此，無需增加電路元件，便能進行對資料匯流排DBUS及資料鎖存電路XDL之放電或充電。
又，於比較例中，每次資料傳輸時均執行對資料匯流排DBUS充電之動作，因此於資料<0>及資料<1>之傳輸時，電源電流ICC變動。例如，於資料<0>與資料<1>之傳輸為不同電壓位準之傳輸之情形時，或於其等均為“L”位準之傳輸之情形時，如圖18所示，電源電流ICC於時刻t31、t37變動至電流值I11，於時刻t34、t40變動至I12。
另一方面，第一實施形態中，如圖12所示，於資料<0>及資料<1>之傳輸均為“L”位準之傳輸之情形時，電源電流ICC幾乎不變動。藉此，於第一實施形態中，能降低電源電流ICC。即，能削減消耗電流。
再者，於第一實施形態中，列舉自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料之情形為例進行了說明，但亦可應用於自資料鎖存電路ADL、BDL、CDL中之任一者向資料鎖存電路XDL傳輸資料之情形。
2.第二實施形態
其次，對第二實施形態之半導體記憶裝置進行說明。第二實施形態係使用能將資料匯流排DBUS充電至“H”位準之電路作為感測放大器單 元19A所包含之感測放大器SA之例。感測放大器SA以外之構成與上述第一實施形態相同。
2.1感測放大器SA之構成
圖19係第二實施形態中之感測放大器SA內之感測放大器部SAa及資料鎖存電路SDL之電路圖。
第二實施形態中之感測放大器SA係於圖8所示之構成上追加pMOS電晶體T17與nMOS電晶體T18而成。pMOS電晶體T17之閘極將被供給信號DPCn。nMOS電晶體T18之閘極將被供給信號XTI。序列發生器15控制信號DPCn及XTI，並將該等信號發送至感測放大器SA。
pMOS電晶體T17執行將資料匯流排DBUS充電至“H”位準之動作。nMOS電晶體T18將資料匯流排DBUS與資料鎖存XDL間切換成連接狀態或阻斷狀態中之任一種狀態。
2.2讀出動作
其次，對由第二實施形態中之感測放大器單元19A執行之讀出動作進行說明。
2.2.1自記憶單元電晶體MT至資料鎖存電路SDL之讀出
於將記憶單元電晶體MT中記憶之資料讀出至資料鎖存電路SDL之動作中，序列發生器15使信號DPCn成為“H”位準，使信號XTI成為“L”位準。藉此，使信號DPCn及XTI成為斷開狀態。除此以外之信號與第一實施形態相同。
2.2.2自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸
圖20係表示第二實施形態中之自資料鎖存電路SDL至資料鎖存電路XDL之資料傳輸時之控制信號的電壓之時序圖。序列發生器15對控制資料傳輸動作之控制信號，例如信號NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI、STL、DPCn及XTI進行控制，並將該等信號發送至感測放大器SA。
首先，於圖20所示之時刻t21之前，序列發生器15使信號NLO、BLC成為“H”位準，使信號BLX、XXL、DSW<0>、STI<0>及DPCn成為“L”位準。進而，除了電壓VDDSA以外，使其他信號成為“L”位準。
於時刻t21，序列發生器15使信號NLO、BLC成為“L”位準，使信號BLX、XXL成為“H”位準。藉此，nMOS電晶體T3、T1被設定成斷開狀態，nMOS電晶體T2、T5被設定成接通狀態。進而，使信號DSW<0>成為“H”位準。藉此，將nMOS電晶體T7設定成接通狀態。其他信號之電壓維持原狀。
於時刻t22，序列發生器15使信號STI<0>、XTI<0>成為“H”位準。藉此，將nMOS電晶體T13、T18設定成接通狀態。
一方面，於資料鎖存電路SDL中保持之資料為“L”位準之情形時，即於節點INV_S為“L”位準之情形時，nMOS電晶體T11被設定成接通狀態，pMOS電晶體T15被設定成斷開狀態。藉此，資料鎖存電路XDL所保持之“H”位準之電壓經由nMOS電晶體T18、T13及T11放電至電壓VSSSA。
此時，於節點INV_S為“L”位準之情形時，節點LAT_S為“H”位準，因此nMOS電晶體T4被設定成接通狀態，pMOS電晶體T10被設定成斷開狀態。藉此，與經由上述nMOS電晶體T18、T13、T11之放電並行地，資料鎖存電路XDL之“H”位準之電壓經由nMOS電晶體T18、T7、T5、T2及T4放電至電壓SRCGND。
另一方面，於資料鎖存電路SDL中保持之資料為“H”位準之情形時，即於節點INV_S為“H”位準之情形時，節點LAT_S為“L”位準，因此pMOS電晶體T10被設定成接通狀態，nMOS電晶體T4被設定成斷開狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5、T7及T18充電至資料鎖存電路XDL。
此時，節點LAT_S為“L”位準，因此pMOS電晶體T15被設定成接通狀態，nMOS電晶體T11被設定成斷開狀態。藉此，與經由上述電晶體T2、T5、T7、T18之充電並行地，供給至pMOS電晶體T15之電壓VDDSA經由nMOS電晶體T13及T18充電至資料鎖存電路XDL。
然後，於時刻t23，序列發生器15使信號DSW<0>成為“L”位準，進而，於時刻t24，使信號STI<0>、XTI<0>成為“L”位準。
至此，自資料鎖存電路SDL<0>經由資料匯流排DBUS至資料鎖存電路XDL<0>之資料<0>之傳輸結束。
繼而，於時刻t24，自資料鎖存電路SDL<1>經由資料匯流排DBUS至資料鎖存電路XDL<1>之資料<1>之傳輸開始。該資料<1>之傳輸動作除了資料係自資料鎖存電路SDL<1>傳輸至資料鎖存電路XDL<1>此點以外，其他與上述資料<0>之傳輸動作相同。
詳細而言，於時刻t24，序列發生器15使信號DSW<1>成為“H”位準。藉此，將nMOS電晶體T7設定成接通狀態。其他信號之電壓維持原狀。
於時刻t25，序列發生器15使信號STI<1>、XTI<1>成為“H”位準。藉此，將nMOS電晶體T13、T18設定成接通狀態。
一方面，於資料鎖存電路SDL中保持之資料為“L”位準(節點INV_S為“L”位準)之情形時，nMOS電晶體T11被設定成接通狀態，pMOS電晶體T15被設定成斷開狀態。藉此，資料鎖存電路XDL所保持之“H”位準之電壓經由nMOS電晶體T18、T13及T11放電至電壓VSSSA。
此時，於節點INV_S為“L”位準之情形時，節點LAT_S為“H”位準，因此nMOS電晶體T4被設定成接通狀態，pMOS電晶體T10被設定成斷開狀態。藉此，與經由上述nMOS電晶體T18、T13及T11之放電並行地，資料鎖存電路XDL之“H”位準之電壓經由nMOS電晶體T18、T7、T5、T2及T4放電至電壓SRCGND。
另一方面，於資料鎖存電路SDL中保持之資料為“H”位準(節點INV_S為“H”位準)之情形時，節點LAT_S為“L”位準，因此pMOS電晶體T10被設定成接通狀態，nMOS電晶體T4被設定成斷開狀態。藉此，供給至pMOS電晶體T10之電壓VDDSA經由nMOS電晶體T2、T5、T7及T18充電至資料鎖存電路XDL。
此時，節點LAT_S為“L”位準，因此pMOS電晶體T15被設定成接通狀態，nMOS電晶體T11被設定成斷開狀態。藉此，與經由上述電晶體T2、T5、T7、T18之充電並行地，供給至pMOS電晶體T15之電 壓VDDSA經由nMOS電晶體T13及T18充電至資料鎖存電路XDL。
繼而，於時刻t26，序列發生器15使信號DSW<1>成為“L”位準，進而，於時刻t27，使信號STI<1>、XTI<1>成為“L”位準。
至此，自資料鎖存電路SDL<1>經由資料匯流排DBUS至資料鎖存電路XDL<1>之資料<1>之傳輸結束。
然後，同樣地依序進行資料<2>~<15>之傳輸。
2.2.3讀出動作之資料傳輸時之電流ICC
其次，對第二實施形態之資料傳輸動作時之電源電流ICC之變動進行說明。圖21、圖22、圖23、圖24及圖25表示第二實施形態之資料傳輸時產生之電源電流ICC之大小。再者，詳細而言，圖21~圖25主要表示藉由資料匯流排DBUS之充放電及資料鎖存電路XDL之電壓之放電所產生之電源電流ICC。又，於資料傳輸開始時，資料匯流排DBUS之初始狀態被設定成“L”位準，資料鎖存電路XDL之初始狀態保持有“H”位準。
圖21表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料<0>~資料<7>時反覆傳輸“H”位準之情形，即反覆執行充電之情形。
於傳輸資料<0>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至電流值I1。其次，於傳輸資料<1>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至小於電流值I1之電流值I2。繼而，於傳輸資料<2>之情形時，當信號DSW上升至“H”位準時，電源電流ICC變動至小於電流值I2之電流值I3。於之後之 資料傳輸時，電源電流ICC之變動進而變小。
圖22表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時反覆傳輸“L”位準之情形，即反覆執行放電之情形。
於傳輸資料<0>之情形時，當信號STI、XTI上升至“H”位準時，電源電流ICC變動至電流值I5。其次，於傳輸資料<1>之情形時，當信號STI、XTI上升至“H”位準時，電源電流ICC變動至電流值I5。於之後之資料傳輸時，亦同樣地，當信號STI、XTI上升至“H”位準時，電源電流ICC變動至電流值I5。
圖23及圖24表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時交替地反覆傳輸“H”位準與“L”位準之情形，即交替地反覆執行充電與放電之情形。
圖23所示之例中，於傳輸資料<0>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。其次，於傳輸資料<1>之情形時(於放電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS之電壓被放電，電源電流ICC變動至電流值I7。進而，當信號STI、XTI上升至“H”位準時，資料鎖存電路XDL之電壓被放電，因此電源電流ICC變動至電流值I8。繼而，於傳輸資料<2>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。於之後之資料傳輸時，反覆執行放電與充電，充電時與資料<0>之傳輸時同樣地，當信號DSW上升至“H”位準時，電源電流ICC變動至電流值I4。另一方面，放電時與資料<1>之傳輸時同樣地，當信號DSW上升至“H”位準時，電源電流ICC變動至電流值I7。進 而，當信號STI、XTI上升至“H”位準時，電源電流ICC變動至電流值I8。
又，圖24所示之例中，於傳輸資料<0>之情形時(於放電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS於初始狀態下為“L”位準，因此電源電流ICC幾乎不變動。於之後之資料<1>以後之傳輸中，與圖23所示之例同樣地，充電時電源電流ICC變動至電流值I4，放電時電源電流ICC變動至電流值I7及I8。
圖25表示自資料鎖存電路SDL向資料鎖存電路XDL傳輸資料時，隨機傳輸“H”位準與“L”位準之情形，即隨機執行充電與放電之情形。此例中，於傳輸資料<0>之情形時(於充電之情形時)，當信號DSW上升至“H”位準時，資料匯流排DBUS被充電，因此電源電流ICC變動至電流值I4。繼而，於資料<1>之傳輸中，充電連續進行，因此電源電流ICC變動至小於電流值I4之電流值I6。於之後之資料<2>以後之傳輸中，與圖23及圖24所示之例同樣地，充電時電源電流ICC變動至電流值I4，放電時電源電流ICC變動至電流值I7及I8。再者，於充電連續進行時，電源電流ICC變動至小於電流值I4之電流值I6。
2.3第二實施形態之效果
於第二實施形態中，與第一實施形態同樣地，可提供一種能使讀出動作高速化之半導體記憶裝置。
進而，於第二實施形態中，藉由控制信號DPCn及XTI，能將資料匯流排DBUS預充電至“H”位準。藉此，能應付將資料匯流排DBUS預先充電至“H”位準所需之各種動作。其他效果與上述第一實施 形態相同。
3.其他變化例等
於上述實施形態中，將NAND型快閃記憶體作為半導體記憶裝置之例進行了說明，但並不限於NAND型快閃記憶體，亦可應用於其他半導體記憶體全體，進而亦可應用於半導體記憶體以外之各種記憶裝置。
再者，於本發明之各實施形態中，亦可如下所述。例如，記憶單元電晶體MT能保持2位元(4值)資料，將保持有4值中之任一者時之閾值位準按照由低至高之順序設定為E位準(抹除位準)、A位準、B位準及C位準時，
(1)於讀出動作中，施加至對A位準之讀出動作所選擇之字元線之電壓例如為0V~0.55V之間。但並不限定於此，亦可設定成0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V及0.5V~0.55V中之任一者之間。
施加至對B位準之讀出動作所選擇之字元線之電壓例如為1.5V~2.3V之間。但並不限定於此，亦可設定成1.65V~1.8V、1.8V~1.95V、1.95V~2.1V及2.1V~2.3V中之任一者之間。
施加至對C位準之讀出動作所選擇之字元線之電壓例如為3.0V~4.0V之間。但並不限定於此，亦可設定成3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V及3.6V~4.0V中之任一者之間。
作為讀出動作之時間(tR)，例如亦可設定成25μs~38μs、38μs~70μs或70μs~80μs之間。
(2)寫入動作如文中上述包含程式化動作與驗證動作。於寫 入動作中，最初施加至程式化動作時所選擇之字元線之電壓例如為13.7V~14.3V之間。但並不限定於此，例如亦可設定成13.7V~14.0V及14.0V~14.6V中之任一者之間。
亦可改變寫入第奇數條字元線時最初施加至所選擇之字元線之電壓、及寫入第偶數條字元線時最初施加至所選擇之字元線之電壓。
於將程式化動作設定為ISPP方式(Incremental Step Pulse Program，增量步進脈衝程式化)時，作為步進之電壓，例如可列舉0.5V左右。
作為施加至非選擇之字元線之電壓，例如亦可設定成6.0V~7.3V之間。但並不限定於此種情形，例如亦可設定成7.3V~8.4V之間，亦可設定成6.0V以下。
亦可根據非選擇之字元線是第奇數條字元線還是第偶數條字元線，改變所要施加之通過電壓。
作為寫入動作之時間(tProg)，例如亦可設定成1700μs~1800μs、1800μs~1900μs或1900μs~2000μs之間。
(3)於抹除動作中，最初施加至形成於半導體基板上部且上方配置有上述記憶單元之井之電壓例如為12V~13.6V之間。但並不限定於此種情形，例如亦可設定成13.6V~14.8V、14.8V~19.0V、19.0~19.8V或19.8V~21V之間。
作為抹除動作之時間(tErase)，例如亦可設定成3000μs~4000μs、4000μs~5000μs或4000μs~9000μs之間。
(4)記憶單元之結構具有隔著膜厚為4~10nm之隧道絕緣膜配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設定成膜 厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層結構。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有隔於膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜間之膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3~10nm之功函數調整用材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化膜。對控制電極可使用W等。
又，可於記憶單元間形成氣隙。
對本發明之若干個實施形態進行了說明，該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等實施形態可採用其他各種形態加以實施，於不脫離發明之主旨之範圍內，可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2018-240131號(申請日：2018年12月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
BLC:信號
BLQ:信號
BLX:信號
CLKSA:信號
DSW:信號
ICC:電源電流
NLO:信號
STB:信號
STI:信號
STL:信號
XXL:信號
t21~t27:時刻

Claims (10)

  1. 一種半導體記憶裝置，其具備：  位元線，其連接於記憶單元；  第一節點，其電性連接於上述位元線；  第一驅動器，其將上述第一節點充電至第一電壓；  第一緩衝電路，其基於上述第一節點之電壓而記憶資料；  匯流排，其電性連接於上述第一緩衝電路；  第一電晶體，其連接於上述第一節點與上述匯流排之間；及  第二緩衝電路，其電性連接於上述匯流排；且  上述第一緩衝電路連接於上述第一驅動器之輸入端，  基於上述第一緩衝電路中記憶之資料，上述第一驅動器將上述匯流排之電壓放電或充電。
  2. 如請求項1之半導體記憶裝置，其進而具備第二電晶體，該第二電晶體連接於上述第一緩衝電路與上述匯流排之間，且  藉由將上述第一電晶體及上述第二電晶體設定成接通狀態，而使上述匯流排之電壓放電或充電。
  3. 如請求項1之半導體記憶裝置，其進而具備第三電晶體，該第三電晶體連接於上述位元線與上述第一節點之間，且  於上述匯流排之電壓放電或充電之期間，上述第三電晶體被設定成斷開狀態。
  4. 如請求項1之半導體記憶裝置，其中上述第一驅動器具有第一n通道MOS場效電晶體與第一p通道MOS場效電晶體，且  於上述匯流排之電壓放電之期間，上述第一n通道MOS場效電晶體被設定成接通狀態，  於上述匯流排電壓充電之期間，上述第一p通道MOS場效電晶體被設定成接通狀態。
  5. 如請求項2之半導體記憶裝置，其中上述第一緩衝電路具有鎖存電路，該鎖存電路將第一及第二反相器之輸入端與輸出端相互連接，且  上述第一反相器之輸出端連接於上述第一驅動器之上述輸入端，  上述第二反相器之輸出端連接於上述第二電晶體。
  6. 如請求項5之半導體記憶裝置，其中上述第二反相器具有第二n通道MOS場效電晶體與第二p通道MOS場效電晶體，且  於上述匯流排之電壓放電之期間，上述第二n通道MOS場效電晶體被設定成接通狀態，上述第二p通道MOS電晶體被設定成斷開狀態。
  7. 如請求項1至6中任一項之半導體記憶裝置，其中上述第一驅動器於將上述匯流排之電壓放電或充電之前，將上述位元線充電至上述第一電壓。
  8. 如請求項2之半導體記憶裝置，其中上述第一電晶體比上述第二電晶體先被設定成接通狀態。
  9. 如請求項1至6中任一項之半導體記憶裝置，其進而具備：  第四電晶體，其第一端連接於上述匯流排，第二端被供給上述第一電壓；及  第五電晶體，其連接於上述匯流排與上述第二緩衝電路之間。
  10. 一種半導體記憶裝置，其具備：  位元線，其連接於記憶單元；  第一電晶體，其電性連接於上述位元線；  第二電晶體，其經由第一節點電性連接於上述第一電晶體；  第一驅動器，其電性連接於上述第一節點，對上述位元線施加第一電壓；  第三電晶體，其經由第二節點電性連接於上述第二電晶體；  匯流排，其電性連接於上述第三電晶體；  第四電晶體，其閘極連接於上述第二節點；  第一記憶電路，其具有第一端及第二端，上述第一端電性連接於上述第四電晶體；  第五電晶體，其連接於上述第一記憶電路之上述第一端與上述匯流排之間；及  第二記憶電路，其連接於上述匯流排；且  上述第一記憶電路之上述第二端連接於上述第一驅動器之輸入端，  基於上述第一記憶電路之上述第二端之電壓，上述第一驅動器將上述匯流排之電壓放電或充電。
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