CN111668229B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置(1)包括：存储单元(MT_n)及存储单元(MT_m)，连接于字线(WL_sel)；第1位线(BL)，连接于存储单元(MT_n)；第2位线(BL)，连接于存储单元(MT_m)；以及控制电路；所述控制电路包括：第1晶体管(Tr5)，设置于第1位线(BL)与节点(SEN_n)之间，包括电连接于节点(SEN_n)的一端；第2晶体管(Tr5)，设置于第2位线(BL)与节点(SEN_m)之间，包括电连接于节点(SEN_m)的一端；第2晶体管(Tr5)以与第1晶体管(Tr5)相邻的方式设置；所述控制电路构成为：一面将第1晶体管(Tr5)与第2晶体管(Tr5)的其中一个设为断开状态，一面将另一个设为接通状态。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2019-42716号(申请日：2019年3月8日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。

发明内容

实施方式提供一种高品质的半导体存储装置。

实施方式的半导体存储装置包括：第1存储单元及第2存储单元，连接于第1字线；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；以及控制电路；所述控制电路包括：第1节点及第2节点；第1晶体管，设置于所述第1位线与所述第1节点之间，包括电连接于所述第1节点的一端；以及第2晶体管，设置于所述第2位线与所述第2节点之间，包括电连接于所述第2节点的一端；所述第2晶体管以与所述第1晶体管相邻的方式设置；所述控制电路构成为：一面将所述第2晶体管设为断开状态，一面将所述第1晶体管设为接通状态，而将所述第1节点电连接于所述第1位线，感测电连接于所述第1位线后的所述第1节点；一面将所述第1晶体管设为断开状态，一面将所述第2晶体管设为接通状态，而将所述第2节点电连接于所述第2位线，感测电连接于所述第2位线后的所述第2节点。

附图说明

图1是表示包括第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一例的图。

图4是表示第1实施方式的半导体存储装置中的存储单元阵列的截面结构的一部分的一例的图。

图5是表示由第1实施方式的半导体存储装置的存储单元晶体管形成的阈值电压分布的一例的图。

图6是表示第1实施方式的半导体存储装置中的感测放大器模块的构成的一例的框图。

图7是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一例的图。

图8是表示向第1实施方式的半导体存储装置中的各感测放大器单元供给的控制信号的分配的一例的框图。

图9是表示第1实施方式的半导体存储装置中的感测放大器单元及感测放大器单元中的晶体管的布局的一例的图。

图10是表示第1实施方式的半导体存储装置的截面结构的一部分的一例的图。

图11是表示在第1实施方式的半导体存储装置中的读出动作中利用的对感测放大器单元的各种电路构成要素施加的电压的时间变化的一例的时序图。

图12是表示在比较例的半导体存储装置中的读出动作中利用的对某感测放大器单元的各种电路构成要素施加的电压的时间变化的一例的时序图。

具体实施方式

以下，参考附图对实施方式进行说明。此外，在以下的说明中，对于具有相同功能及构成的构成要素，标附共通的参考符号。另外，当要区分具有共通的参考符号的多个构成要素时，对该共通的参考符号标附下标来进行区分。此外，当不需要对多个构成要素进行特别区分时，对该多个构成要素仅标附共通的参考符号，不附下标。

<第1实施方式>

以下，对第1实施方式的半导体存储装置1进行说明。

[构成例]

(1)存储器系统

图1是表示包括第1实施方式的半导体存储装置1的存储器系统3的构成的一例的框图。

如图1所示，存储器系统3包括半导体存储装置1及存储器控制器2，由主机装置4控制。存储器系统3例如为SSD(solid state drive，固态驱动器)或SD^TM卡等。

半导体存储装置1由存储器控制器2控制。存储器控制器2从主机装置4接收命令，基于所述接收的命令控制半导体存储装置1。

存储器控制器2包括：主机接口单元21、CPU(central processing unit，中央处理器)22、RAM(random access memory，随机存取存储器)23、ROM(read only memory，只读存储器)24、及存储器接口单元25。存储器控制器2例如构成为SoC(System-on-a-chip，芯片上系统)。

ROM24存储固件(程序)。RAM23能够保存该固件，用作CPU22的作业区域。RAM23进而暂时保存数据，作为缓冲器及高速缓冲存储器发挥功能。存储在ROM24中并加载到RAM23上的固件由CPU22执行。由此，存储器控制器2执行包括写入动作及下述读出动作等的各种动作、以及主机接口单元21及存储器接口单元25的功能的一部分。

主机接口单元21经由总线连接于主机装置4，掌管存储器控制器2与主机装置4之间的通信。存储器接口单元25经由存储器总线连接于半导体存储装置1，掌管存储器控制器2与半导体存储装置1之间的通信。存储器总线例如传输芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、写入保护信号WPn、就绪/忙碌信号R/Bn、及信号DQ。

(2)半导体存储装置

图2是表示第1实施方式的半导体存储装置1的构成的一例的框图。第1实施方式的半导体存储装置1例如为能够非易失地存储数据的NAND型闪存。

如图2所示，半导体存储装置1包括：存储单元阵列11、感测放大器模块12、行解码器模块13、输入输出电路14、寄存器15、逻辑控制电路16、定序器17、就绪/忙碌控制电路18、及电压生成电路19。于半导体存储装置1中，执行使写入数据DAT存储至存储单元阵列11的写入动作、将读出数据DAT从存储单元阵列11中读出的读出动作等各种动作。

存储单元阵列11包括块BLK0～BLKn(n为1以上的整数)。块BLK包括与位线及字线相关联的多个非易失性存储单元，例如成为数据的删除单位。半导体存储装置1中，例如能够应用SLC(Single-Level Cell，单级单元)方式或MLC(Multi-Level Cell，多级单元)方式。SLC方式中，在各存储单元中保存1比特数据，MLC方式中，在各存储单元中保存2比特数据。

输入输出电路14控制与存储器控制器2的信号DQ的输入输出。信号DQ包括指令CMD、数据DAT、地址信息ADD及状态信息STS等。指令CMD例如包括用来执行来自主机装置4的命令的命令。数据DAT包括写入数据DAT或读出数据DAT。地址信息ADD例如包括列地址及行地址。状态信息STS例如包括涉及与写入动作及读出动作相关的半导体存储装置1的状态的信息。

更具体来说，输入输出电路14具备输入电路及输出电路，输入电路及输出电路进行以下所述的处理。输入电路从存储器控制器2接收写入数据DAT、地址信息ADD及指令CMD。输入电路将所接收的写入数据DAT传送至感测放大器模块12，将所接收的地址信息ADD及指令CMD传送至寄存器15。输出电路从寄存器15接收状态信息STS，从感测放大器模块12接收读出数据DAT。输出电路将所接收的状态信息STS及读出数据DAT发送至存储器控制器2。此处，输入输出电路14与感测放大器模块12经由数据总线连接。数据总线例如包括与信号DQ0～DQ7对应的8条数据线IO0～IO7。此外，数据线IO的条数并不限定于8条，例如也可以是16条或32条，能够任意设定。

寄存器15包括状态寄存器151、地址寄存器152、及指令寄存器153。

状态寄存器151保存状态信息STS，基于定序器17的指示将该状态信息STS传送至输入输出电路14。

地址寄存器152保存从输入输出电路14传送的地址信息ADD。地址寄存器152将地址信息ADD中的列地址传送至感测放大器模块12，将地址信息ADD中的行地址传送至行解码器模块13。

指令寄存器153保存从输入输出电路14传送的指令CMD，将指令CMD传送至定序器17。

逻辑控制电路16从存储器控制器2接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写入保护信号WPn。逻辑控制电路16基于接收的信号，控制输入输出电路14及定序器17。

芯片使能信号CEn是用于启动半导体存储装置1的信号。指令锁存使能信号CLE是用于向输入输出电路14通知输入至半导体存储装置1的信号DQ是指令CMD的信号。地址锁存使能信号ALE是用于向输入输出电路14通知输入至半导体存储装置1的信号DQ是地址信息ADD的信号。写入使能信号WEn及读出使能信号REn分别是用于例如命令输入输出电路14输入及输出信号DQ的信号。写入保护信号WPn是用于指示半导体存储装置1禁止数据的写入及删除的信号。

定序器17基于保存在指令寄存器153的指令CMD，控制半导体存储装置1整体的动作。例如，定序器17控制感测放大器模块12、行解码器模块13、及电压生成电路19等，执行写入动作及读出动作等各种动作。

就绪/忙碌控制电路18按照定序器17的控制生成就绪/忙碌信号R/Bn，并将生成的就绪/忙碌信号R/Bn发送至存储器控制器2。就绪/忙碌信号R/Bn是用于通知半导体存储装置1是处于受理来自存储器控制器2的命令的就绪状态、还是处于不受理命令的忙碌状态的信号。

电压生成电路19基于定序器17的控制生成各种电压，并向存储单元阵列11、感测放大器模块12、及行解码器模块13等供给该生成的电压。例如，电压生成电路19生成在读出及写入等动作中要施加给下述字线及源极线的各种电压。电压生成电路19向行解码器模块13供给所生成的要施加给字线的各种电压，向存储单元阵列11中的源极线供给所生成的要施加给源极线的电压。

感测放大器模块12从地址寄存器152接收列地址，并将所接收的列地址解码。感测放大器模块12基于该解码的结果，如下所述地执行存储器控制器2与存储单元阵列11之间的数据DAT的传送动作。也就是说，感测放大器模块12感测存储单元阵列11内的存储单元晶体管的阈值电压，生成读出数据DAT，经由输入输出电路14将生成的读出数据DAT输出至存储器控制器2。另外，感测放大器模块12从存储器控制器2经由输入输出电路14接收写入数据DAT，并将所接收的写入数据DAT传送至存储单元阵列11。

行解码器模块13从地址寄存器152接收行地址，并将所接收的行地址解码。行解码器模块13基于该解码的结果，选择执行读出动作及写入动作等各种动作的对象的块BLK。行解码器模块13能够将从电压生成电路19供给的电压传送至该所选择的块BLK。

(3)存储单元阵列

图3是表示第1实施方式的半导体存储装置1中的存储单元阵列11的电路构成的一例的图。作为存储单元阵列11的电路构成的一例，表示存储单元阵列11中包含的多个块BLK中的1个块BLK的电路构成的一例。例如，存储单元阵列11中包含的多个块BLK各自具有图3所示的电路构成。

如图3所示，块BLK例如包括4个串组件SU0～SU3。各串组件SU包括多个NAND串NS。各NAND串NS与位线BL0～BLm(m为1以上的整数)中对应的位线BL配对，例如包括存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。各存储单元晶体管MT包括控制栅极及电荷储存层，非易失地存储数据。选择晶体管ST1及ST2各自用于在各种动作时选择包括该选择晶体管ST1及ST2的NAND串NS。

各NAND串NS的选择晶体管ST1的漏极连接于所述对应的位线BL。在选择晶体管ST1的源极与选择晶体管ST2的漏极之间，串联连接有存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。

同一块BLK中包含的多个NAND串NS的存储单元晶体管MTk的控制栅极共通连接于字线WLk。此处，图3的例子中，k是0到7的整数中的任一个。同一串组件SUj中包含的多个NAND串NS的选择晶体管ST1的栅极(控制栅极)共通连接于选择栅极线SGDj。此处，j是0到3的整数中的任一个。同一块BLK中包含的多个NAND串NS的选择晶体管ST2的栅极共通连接于选择栅极线SGS。

各位线BL共通连接于各串组件SU中包含的对应的NAND串NS的选择晶体管ST1的漏极。源极线SL在多个串组件SU之间被共用。

在1个串组件SU中，共通连接于某字线WL的多个存储单元晶体管MT的集合，称为单元组件CU。在单元组件CU内，存储单元晶体管MT各自所保存的同位比特的集合，称为「1页」。

以上对存储单元阵列11的电路构成进行了说明，但是存储单元阵列11的电路构成并不限定于以上所述的电路构成。比如说，可以将各块BLK所包含的串组件SU的个数设计成任意个数。同样地，也可以将各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2各自设计成任意个数。基于NAND串NS中的存储单元晶体管MT以及选择晶体管ST1及ST2的个数，分别对字线WL以及选择栅极线SGD及SGS的条数进行变更。

图4是表示第1实施方式的半导体存储装置1中的存储单元阵列11的截面结构的一部分的一例的剖视图。此外，图4的例子中，省略层间绝缘体。

存储单元阵列11的结构的一部分由导电体41、42及49、存储柱43、以及接触插塞48构成。

半导体存储装置1包括半导体衬底40。此处，将与半导体衬底40的面平行的例如相互正交的2个方向定义为第1方向D1及第2方向D2。另外，将例如与半导体衬底40的面正交的方向、且以半导体衬底40为基准形成存储单元阵列11的方向定义为第3方向D3。另外，以下说明中，虽然将第3方向D3的方向设为上方，将与第3方向D3相反的方向设为下方进行说明，但是这个记法只不过是为了方便，与例如重力的方向没有关系。

在半导体衬底40的上方介隔绝缘体设置有导电体41。导电体41作为源极线SL发挥功能。在导电体41的上方，多层导电体42在与相邻的导电体之间介隔绝缘体而依次积层。图4中，例如积层10层导电体42，该10层导电体42从下方向上方分别作为选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD发挥功能。

在多层导电体42中设置有存储柱43。存储柱43例如在D3方向上延伸。在存储柱43内，在柱状半导体44的侧面依次设置了隧道绝缘层45、电荷储存层46、及阻挡绝缘层47。半导体44在下端到达导电体41。存储柱43中与1个导电体42相交的部分作为1个存储单元晶体管MT、1个选择晶体管ST1、或1个选择晶体管ST2发挥功能。半导体44成为如下区域：作为NAND串NS的电流路径发挥功能，供形成各存储单元晶体管MT的信道。半导体44的上端经由接触插塞48连接于导电体49。导电体49例如在第1方向D1上延伸，作为位线BL发挥功能。另外，在导电体41上设置导电体LI。导电体LI例如在第2方向D2上延伸，作为源极线接点发挥功能。导电体LI沿着第2方向D2例如具有线形状。在2个导电体LI之间，例如配置1个串组件SU。

(4)存储单元晶体管的阈值电压分布

图5是表示当图1所示的存储单元阵列11中的各存储单元晶体管MT保存2比特数据时的阈值电压分布、数据的分配、读出电压、及验证电压的一例的图。

存储单元晶体管MT基于能够将所述存储单元晶体管MT从断开状态切换至接通状态的栅极、源极间的电位差(以下称为阈值电压)，保存所述2比特数据。所述写入动作中，进行存储单元晶体管MT的所述阈值电压的控制。图5表示作为当使存储单元晶体管MT保存2比特数据时的所述阈值电压的控制的结果而形成的4个阈值电压分布。图5所示的阈值电压分布中，纵轴对应存储单元晶体管MT的个数，横轴对应存储单元晶体管MT的阈值电压Vth。横轴中，作为一例，示出当对存储单元晶体管MT的源极施加电压VSS时能够将所述存储单元晶体管MT从断开状态切换至接通状态的施加给该存储单元晶体管MT的栅极的电压。

例如，根据存储单元晶体管MT的阈值电压包含在这4个阈值电压分布的哪一个中，所述存储单元晶体管MT被区分为属于“Er”状态、“A”状态、“B”状态、及“C”状态中的任一个。按照存储单元晶体管MT所属的状态成为“Er”状态、“A”状态、“B”状态、“C”状态的顺序，所述存储单元晶体管MT的阈值电压变高。例如，对“Er”状态分配“11”(“上位比特/下位比特”)数据，对“A”状态分配“01”数据，对“B”状态分配“00”数据，对“C”状态分配“10”数据。对存储单元晶体管MT所属的状态分配的数据是所述存储单元晶体管MT中存储的数据。

在相邻的阈值电压分布之间，分别设定写入动作中使用的验证电压。具体来说，对应“A”状态设定验证电压AV，对应“B”状态设定验证电压BV，对应“C”状态设定验证电压CV。验证电压是在确认存储单元晶体管MT的阈值电压是否超过规定电压的验证动作中使用的电压。例如，当施加验证电压AV时，可知成为接通状态的存储单元晶体管MT属于“Er”状态，成为断开状态的存储单元晶体管MT属于“A”状态以上的任一状态。由此，例如“01”数据的写入动作的结果，能够确认写入对象的存储单元晶体管MT的阈值电压是否包含在“A”状态以上的阈值电压分布中。其它验证电压BV及CV也一样。

另外，在相邻的阈值电压分布之间，分别设定读出动作中使用的读出电压。具体来说，对应“A”状态设定读出电压AR，对应“B”状态设定读出电压BR，对应“C”状态设定读出电压CR。读出电压是在确认存储单元晶体管MT属于哪个状态的读出动作中使用的电压。

例如，当施加读出电压AR时，可知成为接通状态的存储单元晶体管MT属于“Er”状态，成为断开状态的存储单元晶体管MT属于“A”状态以上的任一状态。由此，能够判定存储单元晶体管MT是属于“Er”状态还是属于“A”状态以上。其它读出电压BR及CR也一样。

此外，所述验证电压与读出电压之间具有以下大小关系。也就是说，验证电压AV高于读出电压AR，验证电压BV高于读出电压BR，验证电压CV高于读出电压CR。

进而，读出路径电压VREAD被设定为始终高于属于最高的“C”状态的存储单元晶体管MT的阈值电压。栅极被施加了读出路径电压VREAD的存储单元晶体管MT不管存储的数据如何，都处于接通状态。

此外，以上说明的1个存储单元晶体管MT中存储的数据的比特数与对所述阈值电压分布的数据分配只不过是一例，并不限定于此。例如，也可将1比特或3比特以上的数据保存在各存储单元晶体管MT中。

(5)感测放大器模块

图6是表示第1实施方式的半导体存储装置1中的感测放大器模块12的构成的一例的框图。

如图6所示，感测放大器模块12包括多个感测放大器单元SAU及多个锁存电路XDL。

感测放大器单元SAU例如设置于每个位线BL上。各感测放大器单元SAU感测连接于对应的位线BL的存储单元晶体管MT的阈值电压，另外，将写入数据传送至对应的位线BL。

例如，在每个16个位线BL的组合中，设置16个感测放大器单元SAU<0>～SAU<15>的组SAUG，设置多个该组SAUG。例如，1个组SAUG的感测放大器单元SAU<0>～SAU<15>共通连接于1个总线DBUS。

在每个感测放大器单元SAU设置锁存电路XDL。例如，在每个所述16个感测放大器单元SAU<0>～SAU<15>的组SAUG设置16个锁存电路XDL<0>～XDL<15>的组。此外，图6中，16个锁存电路XDL<0>～XDL<15>表示成锁存电路XDL<15：0>。1个组的锁存电路XDL<15：0>共通连接于所述总线DBUS。各锁存电路XDL经由对应的感测放大器单元SAU与1个位线BL配对，暂时保存与所述位线BL相关联的数据。另外，锁存电路XDL<0>～XDL<15>各自连接于所述多个数据线IO中对应的数据线IO。

锁存电路XDL能够经由总线DBUS与数据线IO，收发对应的感测放大器单元SAU与输入输出电路14之间的数据。也就是说，例如从存储器控制器2等接收的数据首先经由数据线IO保存至锁存电路XDL，之后，经由总线DBUS传送至感测放大器单元SAU。反之也一样，感测放大器单元SAU中的数据经由总线DBUS传送至锁存电路XDL并被保存，经由数据线IO传送至输入输出电路14后，向半导体存储装置1的外部输出。

图7是表示第1实施方式的半导体存储装置1中的感测放大器模块12的电路构成的一部分的一例的图。以下，对感测放大器模块12中的某感测放大器单元SAU的电路构成详细地进行说明。以下说明中，将写入对象或读出对象的存储单元晶体管MT称为选择存储单元晶体管MT。此外，以下详细地进行说明的感测放大器模块12的构成不过是一例，作为感测放大器模块12能够应用各种构成。

1个感测放大器单元SAU包括感测放大器电路121及锁存电路122。在各存储单元晶体管MT保存2比特以上的数据时等，基于该数据的比特数设置2个以上的锁存电路。

感测放大器电路121包括高耐压n信道MOS晶体管Tr1、n信道MOS晶体管Tr2、Tr3、……、及Tr8、以及p信道MOS晶体管Tr9。

晶体管Tr1的第1端子连接于所述对应的位线BL，晶体管Tr1的第2端子连接于晶体管Tr2的第1端子。对晶体管Tr1的栅极施加控制信号BLS。晶体管Tr2的第2端子连接于节点N1，对晶体管Tr2的栅极施加控制信号BLC。通过晶体管Tr2，能够将所述对应的位线BL钳位为与控制信号BLC对应的电位。

晶体管Tr3的第1端子连接于节点N1，晶体管Tr3的第2端子连接于节点N2。对晶体管Tr3的栅极施加控制信号BLX。晶体管Tr4的第1端子连接于节点N2，对晶体管Tr4的第2端子施加电压SRC。电压SRC例如为施加至源极线SL的电压，例如为电压VSS。晶体管Tr4的栅极连接于节点INV。晶体管Tr9的第1端子连接于节点N2，对晶体管Tr9的第2端子施加电压VDD。电压VDD例如为电源电压。晶体管Tr9的栅极连接于节点INV。

晶体管Tr5的第1端子连接于节点N1，晶体管Tr5的第2端子连接于节点SEN。对晶体管Tr5的栅极施加控制信号XXL。晶体管Tr6的第1端子连接于节点SEN，对晶体管Tr6的第2端子施加电压VDD。对晶体管Tr6的栅极施加控制信号SPC。

晶体管Tr9及晶体管Tr3能够对位线BL进行预充电。晶体管Tr6能够对节点SEN进行预充电。晶体管Tr5能够在数据感测中对节点SEN进行放电。晶体管Tr4及晶体管Tr3能够将位线BL固定为固定电位。

对晶体管Tr7的第1端子施加电压VSS，晶体管Tr7的第2端子连接于晶体管Tr8的第1端子。电压VSS例如为基准电压。晶体管Tr7的栅极连接于节点SEN。晶体管Tr8的第2端子连接于节点LBUS，对晶体管Tr8的栅极施加控制信号STB。节点LBUS是连接感测放大器电路121与锁存电路122的信号路径。

晶体管Tr7基于节点SEN的电位，能够感测读出数据是“0”还是“1”。晶体管Tr8能够确定数据的感测时点、及将读出数据存储至锁存电路122。

节点INV是锁存电路122内的节点，可取得与锁存电路122所存储的数据对应的逻辑电平。例如，在读出数据时，当选择存储单元晶体管MT成为接通状态，节点SEN的电位充分下降时，节点INV成为高(H)电平。另一方面，当选择存储单元晶体管MT为断开状态且节点SEN的电位未充分下降时，节点INV为低(L)电平。

在以上构成中，在所述控制信号STB被断言(assert)的时点，基于节点SEN的电位的读出数据通过晶体管Tr8传送至锁存电路122。控制信号STB、BLS、BLC、BLX、XXL、及SPC例如由定序器17供给。

图8是表示向第1实施方式的半导体存储装置1中的各感测放大器单元SAU供给的控制信号的分配的一例的框图。半导体存储装置1中，作为参考图7进行说明的控制信号XXL，使用能够相互独立地控制的控制信号XXL_n及XXL_m。

对1个组SAUG的感测放大器单元SAU<0>～SAU<15>共通地供给控制信号XXL_n及XXL_m中的任一个。

将所述多个组SAUG中被供给控制信号XXL_n的感测放大器单元SAU<0>～SAU<15>的组SAUG称为组SAUG_n(SAUG_n1、SAUG_n2、……)。

将所述多个组SAUG中被供给控制信号XXL_m的感测放大器单元SAU<0>～SAU<15>的组SAUG称为组SAUG_m(SAUG_m1、SAUG_m2、……)。

所述多个组SAUG设置成以组SAUG_n与组SAUG_m交替的方式在半导体衬底40上沿着某方向依次相邻。例如，所述多个组SAUG以沿着所述某方向按照组SAUG_n1、组SAUG_m1、组SAUG_n2、组SAUG_m2、……的顺序相邻的方式设置。

控制信号XXL_n及XXL_m对各感测放大器单元SAU的供给例如也可通过如下的构成来实现。

例如，组SAUG_n的感测放大器单元SAU<i>共通连接于配线ML_n<i>。此处，i是0到15的整数中的任一个。对配线ML_n<0>～ML_n<15>供给控制信号XXL_n。

例如，组SAUG_m的感测放大器单元SAU<i>共通连接于配线ML_m<i>。对配线ML_m<0>～ML_m<15>供给控制信号XXL_m。

同样地，半导体存储装置1中，作为参考图7进行说明的控制信号SPC，使用能够相互独立地控制的控制信号SPC_n及SPC_m，同时，作为参考图7进行说明的控制信号STB，使用能够相互独立地控制的控制信号STB_n及STB_m。

与以上对控制信号XXL_n进行说明一样，对组SAUG_n的感测放大器单元SAU<0>～SAU<15>共通地供给控制信号SPC_n及STB_n。与以上对控制信号XXL_m进行说明一样，对组SAUG_m的感测放大器单元SAU<0>～SAU<15>共通地供给控制信号SPC_m及STB_m。

图9是表示第1实施方式的半导体存储装置1中的感测放大器单元SAU及感测放大器单元SAU中的晶体管Tr的布局的一例的图。于图9的例子中，与存储单元阵列11对应的结构和与感测放大器模块12对应的结构以沿着第1方向D1排列的方式设置。

各组SAUG的感测放大器单元SAU<0>～SAU<15>以沿着第1方向D1按照感测放大器单元SAU<0>、感测放大器单元SAU<1>、……、感测放大器单元SAU<15>的顺序依次相邻的方式设置。另外，所述多个组SAUG设置成以组SAUG_n与组SAUG_m交替的方式沿着第2方向D2依次相邻。更具体来说，所述多个组SAUG的感测放大器单元SAU<i>设置成以组SAUG_n的感测放大器单元SAU<i>与组SAUG_m的感测放大器单元SAU<i>交替的方式沿着第2方向D2依次相邻。

图9中，图示出4个感测放大器单元SAU<0>，该4个感测放大器单元SAU<0>以沿着第2方向D2按照组SAUG_n1的感测放大器单元SAU<0>、组SAUG_m1的感测放大器单元SAU<0>、组SAUG_n2的感测放大器单元SAU<0>、组SAUG_m2的感测放大器单元SAU<0>的顺序依次相邻的方式设置。以下，举出感测放大器单元SAU<0>为例详细地进行说明，但感测放大器单元SAU<1>～SAU<15>也一样。

各感测放大器单元SAU<0>中，晶体管Tr以沿着第1方向D1具有间隔并依次相邻的方式设置。各晶体管Tr例如与图7所示的晶体管Tr1～Tr9中的任意晶体管对应。各晶体管Tr包括1对源极区域及漏极区域(未图示)和栅极电极(未图示)。1对源极区域及漏极区域例如沿着第1方向D1具有间隔地设置于半导体衬底40的有效区域AA的表面上。栅极电极在源极区域及漏极区域之间介隔栅极绝缘体(未图示)设置于有效区域AA的上表面上。在各晶体管Tr的栅极电极上设置接触插塞GC，在各晶体管Tr的源极区域或漏极区域上设置接触插塞CS。此处，在图9图示的例子中，于夹在以沿着第1方向D1相邻的方式设置的2个晶体管Tr的栅极电极中的一晶体管Tr的源极区域或漏极区域上、以及另一晶体管Tr的源极区域或漏极区域上设置1个接触插塞CS。因此，在各感测放大器单元SAU<0>中，接触插塞CS与接触插塞GC交替地以沿着第1方向D1具有间隔并依次相邻的方式设置。例如，在参考图7进行说明的晶体管Tr的连接中，利用这样的接触插塞GC及CS。

以沿着第2方向D2相邻的方式设置的感测放大器单元SAU<0>的一个中包含的有效区域AA与另一个中包含的有效区域AA相互具有间隔地设置。这个间隔是用来使设置于以具有该间隔的方式设置的2个有效区域AA的其中一个的表面上的晶体管Tr与设置于另一个的表面上的晶体管Tr能够相互独立地动作的间隔。

在以沿着第2方向D2相邻的方式设置的感测放大器单元SAU<0>中，相互对应的各感测放大器单元SAU<0>的晶体管Tr以沿着第2方向D2具有间隔并依次相邻的方式设置。此处，相互对应的晶体管Tr是指例如各感测放大器单元SAU<0>中包含的、图7所示的同一晶体管Tr。

进而，以沿着第2方向D2依次相邻的方式设置的感测放大器单元SAU<0>中，相互对应的各感测放大器单元SAU<0>的接触插塞CS以沿着第2方向D2具有间隔并依次相邻的方式设置。同样地，相互对应的各感测放大器单元SAU<0>的接触插塞GC以沿着第2方向D2具有间隔并依次相邻的方式设置。此处，相互对应的接触插塞CS或GC是指所述同一晶体管Tr的同一源极、漏极、或栅极的接触插塞CS或GC。

例如，各感测放大器单元SAU<0>中的所述节点SEN的接触插塞CS以沿着第2方向D2具有间隔并依次相邻的方式设置。也就是说，节点SEN的接触插塞CS以组SAUG_n的感测放大器单元SAU<0>中的节点SEN的接触插塞CS与组SAUG_m的感测放大器单元SAU<0>中的节点SEN的接触插塞CS交替的方式，设置成沿着第2方向D2相邻。

图10是表示第1实施方式的半导体存储装置1的截面结构的一部分的一例的图。此外，图10的例子中也省略了层间绝缘体。

图10的(a)中，图示出当将半导体存储装置1以与第2方向D2垂直的面切割时的截面结构的一部分的一例。

在半导体衬底40的上方设置与如参考图4进行说明的存储单元阵列11对应的结构。在半导体衬底40的上表面上的与对应存储单元阵列11的结构位于上方的区域不同的区域中设置晶体管Tr。晶体管Tr与参考图9进行说明的晶体管Tr对应。

更具体来说，在半导体衬底40中与对应存储单元阵列11的结构位于上方的区域不同的区域中设置有效区域AA。有效区域AA到达至半导体衬底40的上表面。如参考图9所说明的那样，晶体管Tr包括：设置于有效区域AA的表面上的1对源极区域S及漏极区域D、以及在该源极区域S及漏极区域D之间介隔栅极绝缘体设置于有效区域AA的上表面上的栅极电极G。

在晶体管Tr的栅极电极G上设置接触插塞GC，在晶体管Tr的源极区域S及漏极区域D上设置接触插塞CS。以下说明中，将接触插塞GC及CS统称为接触插塞CP0进行说明。各接触插塞CP0的上表面连接于金属配线层L0中的配线。金属配线层L0中的某配线例如作为总线DBUS发挥功能。

在金属配线层L0中的配线的上表面上设置接触插塞CP1。接触插塞CP1的上表面连接于金属配线层L1中的配线。金属配线层L1中的某配线例如作为位线BL发挥功能。在金属配线层L1中的配线的上表面上设置接触插塞CP2。接触插塞CP2的上表面连接于金属配线层L2中的配线。

图10的(b)中，表示当将半导体存储装置1以与第1方向D1垂直的面切割时的截面结构的一部分的一例。图10的(b)的例子中，图示出图10的(a)中图示的晶体管Tr、及参考图9进行说明的以沿着第2方向D2相邻的方式设置于所述晶体管Tr的晶体管Tr。

如参考图9所说明的那样，供设置2个晶体管Tr的其中一个的有效区域AA与供设置另一个晶体管Tr的有效区域AA在半导体衬底40中具有间隔地设置。

相对于2个晶体管Tr的接触插塞CP0间的距离，各接触插塞CP0沿着第3方向D3的长度如在所述接触插塞CP0间产生寄生电容那般长。该2个接触插塞CP0可以是一晶体管Tr的接触插塞GC及2个接触插塞CS与另一晶体管Tr的接触插塞GC及2个接触插塞CS的任意组合。因这样产生的寄生电容的原因，产生该寄生电容的2个接触插塞CP0的其中一个的电位有时会受到另一个的电位的变化的影响。

例如，在参考图9进行说明的以相邻的方式设置的节点SEN的接触插塞CS之间产生寄生电容。

[动作例]

图11是表示在第1实施方式的半导体存储装置1中的读出动作中利用的、对感测放大器单元SAU的各种电路构成要素施加的电压的时间变化的一例的时序图。图11中，表示当执行使用读出电压VWL的读出动作时的例子。读出电压VWL例如是参考图5进行说明的读出电压AR、BR、及CR中的任一个。此外，图11所示的时序图中，为了容易参考附图，省略施加至源极线SL的电压。另外，以下详细进行说明的读出动作不过是一例，本实施方式的读出动作并不限定于此。以下，对读出动作进行说明，但验证动作也能够执行相同的动作。

以下说明中，将连接于选择存储单元晶体管MT的字线称为选择字线WL_sel，将未连接于选择存储单元晶体管MT的字线称为非选择字线WL_usel。另外，将选择栅极线SGD中选择的串组件SU的选择栅极线SGD称为选择选择栅极线SGD_sel，将非选择的串组件SU的选择栅极线称为非选择选择栅极线SGD_usel。进而，将所述组SAUG_n的任意的感测放大器单元SAU中的节点SEN称为节点SEN_n，将所述组SAUG_m的任意的感测放大器单元SAU中的节点SEN称为节点SEN_m。例如，如参考图9及图10所说明的那样，在组SAUG_n的某感测放大器单元SAU中的节点SEN_n的接触插塞CS与组SAUG_m的某感测放大器单元SAU中的节点SEN_m的接触插塞CS之间产生寄生电容。

对字线WL_sel及WL_usel、以及选择栅极线SGD_sel、SGD_usel、及SGS的电压的施加是通过利用定序器17控制电压生成电路19与行解码器模块13来执行。对源极线SL的电压的施加是通过利用定序器17控制电压生成电路19来执行。对位线BL的电压的施加是通过利用定序器17控制电压生成电路19与感测放大器模块12来执行。进而，控制信号XXL_n及XXL_m、控制信号SPC_n及SPC_m、以及控制信号STB_n及STB_m由定序器17供给。

图11的例子中，开始读出动作时，对字线WL_sel及WL_usel、选择栅极线SGD_sel、SGD_usel、及SGS、位线BL、以及源极线SL施加的电压各自都是电压VSS。另外，控制信号XXL_n及XXL_m、控制信号SPC_n及SPC_m、以及控制信号STB_n及STB_m的电压各自都是L电平。此时，节点SEN_n及SEN_m的电压例如为电压VSS。

在时刻t0，对选择字线WL_sel施加读出电压VWL，对非选择字线WL_usel施加电压VREAD。此时，对选择栅极线SGD_sel及SGS施加电压VSG，对选择栅极线SGD_usel继续施加电压VSS。另外，对源极线SL施加电压VSS。之后，在时刻t1，开始位线BL的充电。在该充电中，对位线BL施加电压VBL。电压VBL例如是在选择存储单元晶体管MT为接通状态时能够使读出电流流通于对应的位线BL的电压。

首先，利用组SAUG_n的感测放大器单元SAU执行使用读出电压VWL的读出动作。

在时刻t2，控制信号SPC_n及SPC_m变为H电平。由此，对节点SEN_n及SEN_m施加电压VDD，节点SEN_n及SEN_m的电位上升。节点SEN_n及SEN_m的电位稳定后，控制信号SPC_n及SPC_m变为L电平。

继而，在时刻t3，控制信号SPC_m变为H电平。由此，对节点SEN_m继续施加电压VDD，维持节点SEN_m的电位。另一方面，此时，控制信号XXL_n变为H电平。由此，节点SEN_n电连接于位线BL，节点SEN_n的电位开始下降。根据读出电压VWL，这个下降程度在连接于节点SEN_n的选择存储单元晶体管MT_n成为接通状态时比在选择存储单元晶体管MT_n为断开状态时大。

之后，在时刻t4，控制信号XXL_n变为L电平。当选择存储单元晶体管MT_n成为接通状态时，此时的节点SEN_n的电位例如下降至与位线BL同等的电位。将时刻t4的选择存储单元晶体管MT_n为接通状态时的节点SEN_n的电位与选择存储单元晶体管MT_n为断开状态时的节点SEN_n的电位之间的电位差设为ΔV。在时刻t4，控制信号STB_n变为H电平并被断言。由此，向参考图7进行说明的锁存电路传送基于读出电压VWL的读出数据。

继利用组SAUG_n的感测放大器单元SAU所进行的读出动作之后，利用组SAUG_m的感测放大器单元SAU执行使用读出电压VWL的读出动作。

变为H电平的控制信号SPC_m在时刻t5仍维持在H电平。由此，在时刻t5，仍对节点SEN_m继续施加电压VDD，维持节点SEN_m的电位。另一方面，此时，控制信号SPC_n变为H电平。由此，对节点SEN_n施加电压VDD，节点SEN_n的电位上升。之后，节点SEN_n的电位稳定。

变为H电平的控制信号SPC_n在时刻t6仍维持在H电平。由此，在时刻t6，仍对节点SEN_n继续施加电压VDD，维持节点SEN_n的电位。另一方面，此时，维持在H电平的控制信号SPC_m变为L电平，控制信号XXL_m变为H电平。由此，节点SEN_m电连接于位线BL，节点SEN_m的电位开始下降。根据读出电压VWL，这个下降程度在连接于节点SEN_m的选择存储单元晶体管MT_m成为接通状态时比在选择存储单元晶体管MT_m为断开状态时大。

之后，在时刻t7，控制信号XXL_m变为L电平。当选择存储单元晶体管MT_m成为接通状态时，此时，节点SEN_m的电位例如下降至与位线BL同等的电位。在时刻t7的选择存储单元晶体管MT_m为接通状态时的节点SEN_m的电位与选择存储单元晶体管MT_m为断开状态时的节点SEN_m的电位之间的电位差为ΔV。在时刻t7，控制信号STB_m变为H电平并被断言。由此，对参考图7进行说明的锁存电路传送基于读出电压VWL的读出数据。

变为H电平的控制信号SPC_n在时刻t8仍维持在H电平。由此，在时刻t8，仍对节点SEN_n继续施加电压VDD，维持节点SEN_n的电位。另一方面，此时，控制信号SPC_m变为H电平。由此，对节点SEN_m施加电压VDD，节点SEN_m的电位上升。之后，节点SEN_m的电位稳定。

之后，在时刻t9，对字线WL_sel及WL_usel、选择栅极线SGD_sel及SGS、以及位线BL施加的电压各自都变为电压VSS。

此外，以上详细地进行说明的时序图不过是一例。例如，对像时刻t3至t4及时刻t6至t7那样节点SEN_n及SEN_m的其中一个电连接于对应位线BL时进行说明。在这种情况下，例如，使电连接于位线BL的节点SEN的该连接之前的电位与该连接之间的另一个节点SEN的电位的条件在节点SEN_n电连接于位线BL时以及在节点SEN_m电连接于位线BL时一致即可。也就是说，时刻t3至时刻t4的节点SEN_m的电位与时刻t6至时刻t7的节点SEN_n的电位一致即可，不一定需要为电压VDD。

[效果]

图12是表示在比较例的半导体存储装置中的读出动作中利用的、对某感测放大器单元SAU_a的各种电路构成要素施加的电压的时间变化的一例的时序图。该比较例的半导体存储装置例如除了具有对各感测放大器单元SAU供给共通的控制信号XXL、SPC、及STB的构成的方面以外，具有与对第1实施方式的半导体存储装置1说明的构成相同的构成。在图12中，为了容易参考，仅表示了关于感测放大器单元SAU_a的节点SEN_a及控制信号XXL的时序图。关于控制信号SPC及STB，下文将进行叙述。关于对其它配线施加的电压的时序图与图11所示的相同。

在时刻t10，通过将控制信号SPC设为H电平，对节点SEN_a施加电压VDD。节点SEN_a的电位稳定后，控制信号SPC变为L电平，之后，在时刻t11，控制信号XXL变为H电平。由此，节点SEN_a电连接于位线BL，节点SEN_a的电位开始下降。这个下降的程度在连接于节点SEN_a的选择存储单元晶体管MT_a成为接通状态时比在选择存储单元晶体管MT_a为断开状态时大。

之后，在时刻t12，控制信号XXL变为L电平。当选择存储单元晶体管MT_a成为接通状态时，此时的节点SEN_a的电位例如下降至与位线BL同等的电位。这个电位例如是由电压VBL稳定的电位。关于这个方面，比较例的半导体存储装置的动作与第1实施方式的半导体存储装置1的动作同等。

另一方面，选择存储单元晶体管MT_a为断开状态时的节点SEN_a的电位的下降程度如下。

与参考图9及图10进行说明的一样，在节点SEN_a的接触插塞CS与以沿着第2方向相邻的方式设置于感测放大器单元SAU_a的感测放大器单元SAU_b的节点SEN_b的接触插塞CS之间产生寄生电容。通过该寄生电容，节点SEN_a的电位与节点SEN_b的电位耦合，根据节点SEN_b的电位的变化，节点SEN_a的电位有可能意外地发生变化。因此，节点SEN_b的电位理想的是在节点SEN_a的感测期间中保持固定。

然而，由于对感测放大器单元SAU_b也供给了所述控制信号XXL、SPC，所以节点SEN_b的电位也在时刻t11开始下降。具体来说，节点SEN_b的电位在连接于节点SEN_b的选择存储单元晶体管MT_b为断开状态时几乎不会下降，但在选择存储单元晶体管MT_b为接通状态时会大幅下降。

因此，由于所述耦合的影响，节点SEN_a的电位可能根据节点SEN_b的电位的下降而下降。与选择存储单元晶体管MT_b为断开状态时相比，在选择存储单元晶体管MT_b为接通状态且节点SEN_b的电位大幅下降时，该节点SEN_a的电位的下降程度大。与之相应地，选择存储单元晶体管MT_a为接通状态时与为断开状态时的节点SEN_a的电位差ΔV减少。图12中，表示这种情况下的节点SEN_a的电位。

相对于此，第1实施方式的半导体存储装置1中，如参考图8及图9所说明的那样，多个组SAUG以被供给控制信号XXL_n、SPC_n、及STB_n的感测放大器单元SAU<0>～SAU<15>的组SAUG_n与被供给控制信号XXL_m、SPC_m、及STB_m的感测放大器单元SAU<0>～SAU<15>的组SAUG_m交替的方式沿着第2方向D2依次设置。通过利用这样的控制信号，如参考图11所说明的那样，在组SAUG_n的感测放大器单元SAU与组SAUG_m的感测放大器单元SAU中，在不同的时点执行读出动作。此处，在组SAUG_n的某感测放大器单元SAU中的节点SEN_n的接触插塞CS与组SAUG_m的某感测放大器单元SAU中的节点SEN_m的接触插塞CS之间，与所述比较例的情况同样地产生寄生电容。

在这样的读出动作的时序控制中，例如在节点SEN_n的电位下降时，能够维持节点SEN_m的电位。如果节点SEN_m的电位得以维持，那么不管选择存储单元晶体管MT_m是接通状态还是断开状态，都能够保持节点SEN_n从节点SEN_m受到的耦合的影响固定。另外，由于维持了节点SEN_m的电位，所以抑制了耦合的影响引起的节点SEN_n的电位的下降。当节点SEN_m的电位下降时也能够进行同样的控制。

进而，能够使节点SEN_n的感测中的节点SEN_m的电位与节点SEN_m的感测中的节点SEN_n的电位始终处于相同的条件(图11中为电压VDD)。于该相同的条件下，选择存储单元晶体管MT_n为断开状态时的节点SEN_n的电位的下降程度与选择存储单元晶体管MT_m为断开状态时的节点SEN_m的电位的下降程度固定。

因此，能够使选择存储单元晶体管MT_n为接通状态时与为断开状态时的节点SEN_n的电位差ΔV以及选择存储单元晶体管MT_m为接通状态时与为断开状态时的节点SEN_m的电位差ΔV和所述比较例的情况相比增大，另外，在任一读出动作中都能保持ΔV大致固定。

由此，在第1实施方式的半导体存储装置1中，能够抑制与电位差ΔV对应的感测范围的减少，另外，不管读出数据如何，都能够使感测范围大致固定。由此，根据半导体存储装置1，例如能够更准确地进行数据感测。另外，如果抑制了感测范围的减少，那么即使缩短了伴随读出动作的位线的充电时间，也能够确保足以进行数据感测的感测范围。一般来说，越缩短位线的充电时间，读出动作的速度就越快。因此，根据半导体存储装置1，通过这样缩短位线的充电时间，也能够使读出动作高速化。

<其它实施方式>

在所述第1实施方式中，说明了对以沿着第1方向依次相邻的方式设置的感测放大器单元SAU<0>～SAU<15>供给共通的控制信号XXL、SPC、及STB的情况的例子。然而，不一定需要对感测放大器单元SAU<0>～SAU<15>供给共通的控制信号XXL、SPC、及STB。

在所述第1实施方式中，当使用同一、一致、及固定的记法时，也可包括包含了设计范围内的误差的情况。另外，当使用维持这一记法时，也可包括包含了设计范围内的误差的情况。

另外，当表述为施加或供给某电压时，还包括进行像施加或供给该电压这样的控制以及实际上施加或供给该电压中的任一种情况。进而，施加或供给某电压可包括施加或供给例如0V的电压。

本说明书中，“连接”表示电连接，不排除例如在其间经由另一元件。

以上所述中说明了若干实施方式，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

【符号说明】

1 半导体存储装置

11 存储单元阵列

12 感测放大器模块

121 感测放大器电路

122 锁存电路

13 行解码器模块

14 输入输出电路

15 寄存器

151 状态寄存器

152 地址寄存器

153 指令寄存器

16 逻辑控制电路

17 定序器

18 就绪/忙碌控制电路

19 电压生成电路

BLK 块

SU 串组件

NS NAND串

CU 单元组件

BL 位线

WL 字线

SGD、SGS 选择栅极线

SL 源极线

MT 存储单元晶体管

ST 选择晶体管

40 半导体衬底

41、42、49、LI 导电体

43 存储柱

44 半导体

45 隧道绝缘层

46 电荷储存层

47 阻挡绝缘层

48 接触插塞

SAU 感测放大器单元

SAUG 感测放大器单元的组

DBUS 总线

XDL 锁存电路

Tr 晶体管

N、SEN、LBUS 节点

ML 配线

AA 有效区域

CS、GC、CP 接触插塞

S 源极区域

D 漏极区域

G 栅极电极

L 金属配线层

2 存储器控制器

21 主机接口单元

22 CPU

23 RAM

24 ROM

25 存储器接口单元

3 存储器系统

4 主机装置

Claims (11)

1.一种半导体存储装置，具备：

第1存储单元及第2存储单元，连接于第1字线；

第1位线，连接于所述第1存储单元；

第2位线，连接于所述第2存储单元；以及

控制电路，具备第1节点及第2节点、第1晶体管以及第2晶体管，所述第1晶体管设置于所述第1位线与所述第1节点之间，包括电连接于所述第1节点的一端，所述第2晶体管设置于所述第2位线与所述第2节点之间，包括电连接于所述第2节点的一端；

所述第2晶体管以与所述第1晶体管相邻的方式设置；

所述控制电路构成为：

一面将所述第2晶体管设为断开状态，一面将所述第1晶体管设为接通状态，而将所述第1节点电连接于所述第1位线，感测电连接于所述第1位线后的所述第1节点；

一面将所述第1晶体管设为断开状态，一面将所述第2晶体管设为接通状态，而将所述第2节点电连接于所述第2位线，感测电连接于所述第2位线后的所述第2节点。

2.根据权利要求1所述的半导体存储装置，其中所述控制电路构成为：一面维持所述第2节点的电位，一面将所述第1晶体管设为接通状态；一面维持所述第1节点的电位，一面将所述第2晶体管设为接通状态。

3.根据权利要求1所述的半导体存储装置，其中所述控制电路构成为：一面向所述第2节点供给第1电压，一面将所述第1晶体管设为接通状态；一面向所述第1节点供给所述第1电压，一面将所述第2晶体管设为接通状态。

4.根据权利要求3所述的半导体存储装置，其中所述控制电路构成为：在利用所述第1电压对所述第1节点进行充电后，将所述第1晶体管设为接通状态，在利用所述第1电压对所述第2节点进行充电后，将所述第2晶体管设为接通状态。

5.根据权利要求1所述的半导体存储装置，其中所述控制电路具备：

第3晶体管，包括电连接于所述第1节点的第1端及被供给第1电压的第2端；以及

第4晶体管，包括电连接于所述第2节点的第1端及被供给所述第1电压的第2端；且

构成为：一面将所述第3晶体管设为断开状态并且将所述第4晶体管设为接通状态，一面将所述第1晶体管设为接通状态；一面将所述第4晶体管设为断开状态并且将所述第3晶体管设为接通状态，一面将所述第2晶体管设为接通状态。

6.根据权利要求1所述的半导体存储装置，其中所述控制电路构成为在不同的时点感测所述第1节点与所述第2节点。

7.根据权利要求1所述的半导体存储装置，其中供设置所述第1晶体管的有效区域与供设置所述第2晶体管的有效区域具有间隔地设置。

8.根据权利要求1所述的半导体存储装置，其还具备：

第3存储单元，连接于所述第1字线；以及

第3位线，连接于所述第3存储单元；

所述控制电路还具备第3节点及第5晶体管，所述第5晶体管设置于所述第3位线与所述第3节点之间，包括电连接于所述第3节点的一端；

所述第5晶体管以与所述第1晶体管相邻的方式设置；

所述控制电路构成为：一面将所述第1晶体管设为断开状态，一面将所述第5晶体管设为接通状态，而将所述第3节点电连接于所述第3位线，感测电连接于所述第3位线后的所述第3节点。

9.根据权利要求8所述的半导体存储装置，其中所述第5晶体管、所述第1晶体管及所述第2晶体管以沿着第1方向依次与所述第5晶体管、所述第1晶体管、所述第2晶体管相邻的方式设置。

10.一种半导体存储装置，具备：

第1存储单元及第2存储单元，连接于第1字线；

第1位线，连接于所述第1存储单元；

第2位线，连接于所述第2存储单元；

第1感测放大器，连接于所述第1位线且包括第1节点，且构成为在所述第1节点电连接于所述第1位线后感测所述第1节点；

第2感测放大器，连接于所述第2位线且包括第2节点，且构成为在所述第2节点电连接于所述第2位线后感测所述第2节点；以及

控制电路，构成为在利用第1电压对所述第1节点进行充电后，一面利用第2电压维持所述第2节点的电位，一面将所述第1节点电连接于所述第1位线，在利用所述第1电压对所述第2节点进行充电后，一面利用所述第2电压维持所述第1节点的电位，一面将所述第2节点电连接于所述第2位线。

11.根据权利要求10所述的半导体存储装置，其中所述第1电压的大小与所述第2电压的大小相等。