CN107516541A - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2016-120976号(申请日：2016年6月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包括第1存储单元、连接于第1存储单元的第1位线、及连接于第1位线的第1读出放大器。第1读出放大器包含：第1节点，根据第1存储单元的数据向第1位线传输电荷；第1电容元件，连接于第1节点；及第1静态锁存电路，连接于第1节点，保存第1节点的数据。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。

图5是第1实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图6是表示第1实施方式的半导体存储装置所具备的读出放大器单元的一部分的俯视图。

图7是沿着图6的Ⅰ-Ⅰ线的剖视图。

图8是沿着图6的Ⅱ-Ⅱ线的剖视图。

图9是第1实施方式的半导体存储装置所具备的存储单元阵列及读出放大器单元中所包含的电容元件的剖视图。

图10(a)及(b)是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图11是表示第1实施方式的半导体存储装置的写入动作的流程图。

图12是表示第1实施方式的半导体存储装置的编程中各配线的电位的时序图。

图13是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图14是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图15是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图16是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图17是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图18是第3实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。

图19是第3实施方式的半导体存储装置所具备的读出放大器的框图。

图20是第3实施方式的半导体存储装置所具备的读出放大器单元及连接电路的电路图。

图21是表示在第3实施方式的半导体存储装置所具备的读出放大器中将节点SEN的保存数据反转时读出放大器的各配线的电位的时序图。

图22是表示第3实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图23是表示第3实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。

图24是第4实施方式的半导体存储装置所具备的读出放大器单元及连接电路的电路图。

具体实施方式

以下，参照附图对实施方式进行说明。在该说明时，遍及全部附图，对共通的部分标注共通的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下作为半导体存储装置，列举将存储单元晶体管三维配置在半导体衬底上而形成的三维积层型NAND型闪速存储器为例来进行说明。

1.1关于构成

1.1.1关于半导体存储装置的整体构成

首先，使用图1对半导体存储装置的整体构成进行说明。如图示般，NAND型闪速存储器1包含控制电路2、电压产生电路3、行解码器4、读出放大器5、数据锁存器6、及存储单元阵列7。

存储单元阵列7具备多个块BLK(BLK0、BLK1、BLK2、…)，所述块包含与行及列相对应的非易失性的存储单元晶体管。各个块BLK例如包含4个串单元SU(SU0～SU3)。而且各个串单元SU包含多个NAND串8。存储单元阵列7内的块数及块内的串单元数任意。关于存储单元阵列7的详细情况将在下文叙述。

行解码器4对行地址进行解码，并基于该解码结果，而选择任一块BLK，进而选择任一串单元SU。然后，将所需的电压输出到块BLK。行地址例如是由控制NAND型闪速存储器1的外部控制器所提供。

读出放大器5在数据的读出动作时，感测从存储单元阵列7读出的数据。然后，将读出数据输出到控制器。在数据的写入动作时，将从外部控制器接收到的写入数据传输到存储单元阵列7。

数据锁存器6在数据的读出时，暂时保存通过读出放大器5而感测到的数据，并将所述数据经由未图示的输入输出电路而传输到外部控制器或主机机器。而且在数据的写入时，暂时保存经由输入输出电路而从外部控制器或主机机器输入的写入数据，并将所述数据传输到读出放大器5。

控制电路2控制NAND型闪速存储器1整体的动作。

电压产生电路3根据控制电路2的控制，而产生数据的写入、读出、及删除所需的电压，并将该产生的电压施加于行解码器4及读出放大器5等。行解码器4及读出放大器5将从电压产生电路3供给的电压施加于存储单元晶体管。

1.1.2关于块BLK的构成

接下来，使用图2对所述块BLK的构成进行说明。如上所述，块BLK例如包含4个串单元SU，且各个串单元SU包含多个NAND串8。

如图示般，NAND串8各自包含例如8个存储单元晶体管MT(MT0～MT7)、以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极及电荷累积层，非易失性地保存数据。而且存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对地串单元SU0～SU3各自的选择晶体管ST2的栅极例如共通连接于选择栅极线SGS。当然，也可以为每个串单元SU逐一连接于不同的选择栅极线SGS0～SGS3。而且，位于同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。

而且，位于串单元SU内的各NAND串8的选择晶体管ST1的漏极分别连接于不同的位线BL(BL0～BL(N－1)，其中N为2以上的自然数)。而且，位线BL在多个块BLK间将位于各串单元SU内的1个NAND串8共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。

即，串单元SU是连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串8的集合体。而且，块BLK是字线WL共通的多个串单元SU的集合体。而且，存储单元阵列7是位线BL共通的多个块BLK的集合体。

数据的写入及读出是针对任一块BLK中的连接于任一字线WL的存储单元晶体管MT而统括地进行。将其单位称为“页”。

图3是块BLK的一部分区域的剖视图。如图示般，在半导体衬底100的表面区域设置着n型阱区域101，在n型阱区域101的表面区域设置着p型阱区域102。而且，在p型阱区域102上，形成有多个NAND串8。即，在p型阱区域102上，依次积层有作为选择栅极线SGS而发挥功能的例如4层配线层111、作为字线WL0～WL7而发挥功能的8层配线层112、及作为选择栅极线SGD而发挥功能的例如4层配线层113。在积层形成的配线层间，形成有未图示的绝缘膜。

而且，形成有贯通这些配线层113、112、及111而到达p型阱区域102的柱状的导电体114。在导电体114的侧面，依次形成有栅极绝缘膜115、电荷累积层(绝缘膜或导电膜)116、及块绝缘膜117，由它们形成存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体114作为NAND串8的电流路径而发挥功能，成为形成各晶体管的通道的区域。而且导电体114的上端连接于作为位线BL而发挥功能的金属配线层118。

在p型阱区域102的表面区域内，形成有n⁺型杂质扩散层119。在扩散层119上形成有接触插塞120，接触插塞120连接于作为源极线SL而发挥功能的金属配线层121。进而，在p型阱区域102的表面区域内，形成有p⁺型杂质扩散层122。在扩散层122上形成有接触插塞123，接触插塞123连接于作为阱配线CPWELL而发挥功能的金属配线层124。阱配线CPWELL是用来经由p型阱区域102而对导电体114施加电位的配线。

以上的构成在记载有图3的纸面的纵深方向上排列有数个，由在纵深方向上排列的多个NAND串8的集合形成串单元SU。

另外，数据的删除能以块BLK单位、或小于块BLK的单位而进行。关于删除方法，例如在2011年9月18日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非易失性半导体存储装置)”的美国专利申请13/235,389号中有所记载。而且，在2010年1月27日提出申请的名为“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE(非易失性半导体存储装置)”的美国专利申请12/694,690号中有所记载。进而，在2012年5月30日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF(非易失性半导体存储装置及其数据删除方法)”的美国专利申请13/483,610号中所有记载。这些专利申请的整体通过参照而在本申请的说明书中被引用。

进而，存储单元阵列7的构成也可以为其他构成。即，关于存储单元阵列7的构成，例如，在2009年3月19日提出申请的名为“三维积层非易失性半导体存储器(THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的美国专利申请12/407,403号中有所记载。而且，在2009年3月18日提出申请的名为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的美国专利申请12/406,524号、2010年3月25日提出申请的名为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THESAME)”的美国专利申请12/679,991号、及2009年3月23日提出申请的名为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的美国专利申请12/532,030号中有所记载。这些专利申请的整体通过参照而在本申请的说明书中被引用。

1.1.3关于读出放大器及数据锁存器的构成

接下来，使用图4对读出放大器5及数据锁存器6的构成进行说明。

如图示般，读出放大器5包含多个读出放大器单元SAU(SAU0～SAU(N－1))。而且，数据锁存器6包含多个锁存电路XDL(XDL0～XDL(N－1))。

读出放大器单元SAU例如是针对每条位线BL逐一设置。例如8个读出放大器单元SAU共通连接于1个总线DBUS(K)(K为0以上的自然数，且K＜(N－1))。以下，在不限定总线DBUS(K)的情况下，简略记述为总线DBUS。另外，连接于1个总线DBUS的读出放大器单元SAU的个数任意。

锁存电路XDL是针对每个读出放大器单元SAU逐一设置，例如，连接于8条数据线IO<x>(x为0～7的任意整数。IO<0>～IO<7>)中的任一条。另外，数据线IO的条数任意。锁存电路XDL暂时保存与对应的位线BL相关的数据。更加具体来讲，从外部控制器接收到的数据经由数据线IO而储存到锁存电路XDL，然后，经由总线DBUS而传输到对应的读出放大器单元SAU。反过来也是相同的。

8个读出放大器单元SAU、及与它们分别对应的8个锁存电路XDL共通连接于1个总线DBUS。更加具体来讲，8个读出放大器单元SAU0～SAU7、及与它们分别对应的8个锁存电路XDL0～XDL7共通连接于1个总线DBUS0。而且，锁存电路XDL0～XDL7分别连接于数据线IO<0>～数据线IO<7>。

1.1.4关于读出放大器单元的构成

接下来，使用图5对读出放大器单元SAU的构成进行说明。在以下的说明中，将晶体管的源极或漏极中的一者称为“电流路径的一端”，将源极或漏极中的另一者成为“电流路径的另一端”。

如图5所示，读出放大器单元SAU包含读出电路SA、扫描单元SCU、5个锁存电路(SDL、ADL、BDL、CDL、及TDL)、LBUS预充电电路PCC、及DBUS开关电路DSC。

读出电路SA根据编程数据而对位线BL施加电压。即，读出电路SA是直接控制位线BL的模块。而且，在读出动作时，读出电路SA控制从下述节点SEN向位线BL传输电荷时的节点SEN与位线BL的连接。

读出电路SA包含高耐压n通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管(或称为“NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半导体)晶体管”)10、低耐压n通道MOS晶体管11～16、及低耐压p通道MOS晶体管(或称为“PMOS(P-ChannelMetal Oxide Semiconductor，P通道金氧半导体)晶体管”)17。

关于晶体管10，向栅极输入信号BLS，电流路径的一端连接于对应的位线BL，电流路径的另一端连接于晶体管11的电流路径的一端。

关于晶体管11，向栅极输入信号BLC，电流路径的另一端连接于节点SCOM。晶体管11作为将对应的位线BL箝位于与信号BLC对应的电位的箝位晶体管而发挥功能。

关于晶体管12，向栅极输入信号NLO，电流路径的一端连接于节点SCOM，对电流路径的另一端施加电压VLSA(例如接地电压VSS)。

关于晶体管13，向栅极输入信号BLX，电流路径的一端连接于节点SCOM，电流路径的另一端连接于晶体管14的电流路径的一端及晶体管17的电流路径的一端。

关于晶体管14，向栅极输入信号GRS，电流路径的另一端连接于晶体管15的电流路径的一端。

关于晶体管15，栅极连接于节点INV_S，电流路径的另一端连接于节点SRCGND。对节点SRCGND施加例如接地电压VSS。

关于晶体管17，栅极连接于节点INV_S，对电流路径的另一端(源极)施加电源电压VDDSA。

关于晶体管16，向栅极输入信号XXL，电流路径的一端连接于节点SCOM，电流路径的另一端连接于节点SEN。控制电路2使用晶体管16，对感测存储单元晶体管MT的数据的期间(以下，称为“感测期间”)进行控制。节点SEN作为感测节点而发挥功能，所述感测节点是用来在数据的读出时(或验证时)，感测成为对象的存储单元晶体管MT的数据。更加具体来讲，在读出时，根据成为对象的存储单元晶体管MT的导通/断开状态，而将充电到节点SEN(及电容元件27～29)的电荷传输到位线BL。通过感测这时的节点SEN的电压而将数据读出。

扫描单元SCU感测读出到位线BL的数据，并将所感测到的模拟电平的电压的信号转换为“L”电平或“H”电平的逻辑数据(数字信号)(以下，称为“数字化(digitize)”)。扫描单元SCU作为能够保存“L”电平或“H”电平的逻辑数据及其反转数据的锁存电路(以下，称为“静态锁存电路”)而发挥功能。以下，将锁存电路的保存数据被决定为“L”电平或“H”电平中任一逻辑电平称为“逻辑电平确定”或“逻辑数据确定”。而且，扫描单元SCU是使用锁存电路SDL、ADL、BDL、CDL、及TDL所保存的数据进行逻辑运算的模块。

扫描单元SCU包含低耐压n通道MOS晶体管18～22、低耐压p通道MOS晶体管23～26、及电容元件27～29。

关于晶体管18，栅极连接于节点SEN，电流路径的一端连接于节点CLKSA，电流路径的另一端连接于晶体管20的电流路径的一端。

关于晶体管20，向栅极输入信号LLS，电流路径的另一端连接于总线LBUS。

关于晶体管19，栅极连接于总线LBUS，对电流路径的一端施加电压VSSSA，电流路径的另一端连接于晶体管21的电流路径的一端。

关于晶体管21，向栅极输入信号LSL，电流路径的另一端连接于节点SEN。

关于晶体管22，向栅极输入信号BLQ，电流路径的一端连接于节点SEN，电流路径的另一端连接于总线LBUS。晶体管22在使节点SEN与总线LBUS电连接时，成为导通状态。

关于晶体管23，向栅极输入信号STBn，电流路径的一端连接于总线LBUS，电流路径的另一端连接于晶体管25的电流路径的一端(漏极)。而且，晶体管23的背栅极连接于节点NWSA。

关于晶体管25，栅极连接于节点SEN，电流路径的另一端(源极)连接于节点NVSA。晶体管25经由节点NVSA而被施加例如电压VDDSA。而且，晶体管25的背栅极连接于节点NWSA。在本实施方式中，晶体管25作为感测节点SEN的电压的感测晶体管而发挥功能。而且，在感测节点SEN时，控制电路2控制节点NWSA的电压，而修正晶体管25的阈值电压的差异。若控制节点NWSA的电压，则能够通过衬底偏压效应而改变晶体管25的阈值电压。例如，若使节点NWSA的电压高于电压VDDSA(晶体管25的源极的电压)，则晶体管25的阈值电压下降。另外，也可以使用晶体管18作为感测晶体管。

关于晶体管24，向栅极输入信号HSLn，电流路径的一端连接于节点SEN，电流路径的另一端连接于晶体管26的电流路径的一端(漏极)。而且，晶体管24的背栅极连接于节点NWSA。在本实施方式中，在节点SEN的电压高于电压VDDSA的情况下，对节点NWSA施加比节点SEN的电压高的电压。

关于晶体管26，栅极连接于总线LBUS，电流路径的另一端(源极)连接于节点NVSA。

电容元件27例如为节点SEN与节点CLKSA之间的配线间电容。电容元件28例如为节点SEN与节点CLKBD之间的配线间电容。电容元件29例如为连接于节点SEN的接触插塞与连接于节点CLKCS的接触插塞之间所产生的寄生电容(以下，称为“插塞间电容”)。即，电容元件27～29表示相对于节点SEN的寄生电容。另外，连接于节点SEN的电容元件的数量并不限定于3个。而且，也可以不使用配线间电容或插塞间电容，而是与各节点或接触插塞分开来分别设置具有上部电极及下部电极的电容元件。

在扫描单元SCU中，由晶体管18及25构成第1反相器，由晶体管19及晶体管26构成第2反相器。而且，第1反相器的输入及第2反相器的输出连接于节点SEN，第1反相器的输出及第2反相器的输入连接于总线LBUS。从而，在晶体管20、21、23、24为导通状态的情况下，扫描单元SCU作为由总线LBUS来保存节点SEN所保存的数据的反转数据的锁存电路而发挥功能。

锁存电路SDL、ADL、BDL、CDL、及TDL暂时保存数据。在数据的写入动作中，读出放大器单元SAU根据锁存电路SDL的保存数据，而控制位线BL。其他锁存电路ADL、BDL、CDL、及TDL例如被用于各个存储单元晶体管保存2比特以上的数据的多值动作中。另外，锁存电路的个数可以任意设定，例如根据存储单元晶体管MT所能保存的数据量(比特数)而设定。

锁存电路SDL具备低耐压n通道MOS晶体管40～43及低耐压的p通道MOS晶体管44～47。

关于晶体管40，向栅极输入信号STL，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点LAT_S。

关于晶体管41，向栅极输入信号STI，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点INV_S。

关于晶体管42，栅极连接于节点INV_S，电流路径的一端(源极)接地，电流路径的另一端(漏极)连接于节点LAT_S。

关于晶体管43，栅极连接于节点LAT_S，电流路径的一端(源极)接地，电流路径的另一端(漏极)连接于节点INV_S。

关于晶体管44，栅极连接于节点INV_S，电流路径的一端连接于节点LAT_S。

关于晶体管45，栅极连接于节点LAT_S，电流路径的一端连接于节点INV_S。

关于晶体管46，向栅极输入信号SLL，电流路径的一端(漏极)连接于晶体管44的电流路径的另一端，对电流路径的另一端(源极)施加电源电压VDDSA。

关于晶体管47，向栅极输入信号SLI，电流路径的一端(漏极)连接于晶体管45的电流路径的另一端，对电流路径的另一端(源极)施加电源电压VDDSA。

在锁存电路SDL中，由晶体管42、44构成第1反相器，由晶体管43、45构成第2反相器。而且，第1反相器的输出及第2反相器的输入(节点LAT_S)经由数据传输用的晶体管40而连接于总线LBUS，第1反相器的输入及第2反相器的输出(节点INV_S)经由数据传输用的晶体管41而连接于总线LBUS。锁存电路SDL将数据保存在节点LAT_S，并将所述数据的反转数据保存在节点INV_S。即，锁存电路SDL是静态锁存电路。

锁存电路ADL、BDL、CDL、TDL具有与锁存电路SDL相同的构成，因此省略详细的说明，但各晶体管的参照编号及信号名称会如图5般与锁存电路SDL的各晶体管的参照编号及信号名称区别而在以下进行说明。锁存电路SDL的晶体管40～47分别相当于锁存电路ADL的晶体管50～57、锁存电路BDL的晶体管60～67、锁存电路CDL的晶体管70～77、及锁存电路TDL的晶体管80～87。而且在各读出放大器单元SAU中，读出电路SA、扫描单元SCU、以及5个锁存电路SDL、ADL、BDL、CDL、TDL是以能够相互收发数据的方式通过总线LBUS而连接。

LBUS预充电电路PCC给总线LBUS预充电。LBUS预充电电路PCC例如包含低耐压n通道MOS晶体管30。关于晶体管30，向栅极输入信号LPC，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点NVHLB。晶体管30经由节点NVHLB而被施加例如电压VDDSA或电压VSS。

DBUS开关电路DSC将总线LBUS与总线DBUS连接。DBUS开关电路DSC例如包含低耐压n通道MOS晶体管31。关于晶体管31，向栅极输入信号DSW，电流路径的一端连接于总线LBUS，电流路径的另一端连接于总线DBUS。

另外，所述构成的读出放大器单元SAU中的各种信号例如是由控制电路2所提供。

1.1.4关于电容元件的构成

接下来，使用图6～图9详细地对电容元件27～29的构成进行说明。另外，在图6中绝缘膜被省略。

如图6所示，在n型阱区域101及元件分离区域的上方，沿着与半导体衬底平行的第1方向D1，作为节点CLKDB而发挥功能的配线层136_db、作为节点SEN而发挥功能的配线层136_sen、及作为节点CLKSA而发挥功能的配线层136_sa设置在相同的层。配线层136_db与配线层136_sen之间的配线间电容相当于电容元件27，配线层136_sen与配线层136_sa之间的配线间电容相当于电容元件28。

在元件分离区域的上方，沿着与半导体衬底平行且与第1方向D1垂直的第2方向D2，设置着作为节点CLKCS而发挥功能的配线层134_cs、及作为节点SEN而发挥功能的配线层134_sen。配线层134_cs及配线层134_sen设置在与配线层136_db、136_sen、及136_sa不同的层。配线层136_sen及配线层134_sen是通过接触插塞135_sen而连接。

在元件分离区域的上方，沿着第2方向D2，在与配线层134_cs及配线层134_sen不同的层，设置着作为节点CLKCS而发挥功能的配线层132_cs及作为节点SEN而发挥功能的配线层132_sen。配线层134_cs及配线层132_cs是通过接触插塞133_cs而连接。而且，配线层134_sen及配线层132_sen是通过接触插塞133_sen而连接。接触插塞133_cs与接触插塞133_sen之间的插塞间电容相当于电容元件27。另外，接触插塞133_cs及接触插塞133_sen的个数任意。另外，配线层133_cs及132_sen、以及接触插塞133_cs及133_sen可在与半导体衬底垂直的第3方向D3上，设置在配线层136_db、136_sen、及136_sa的下层或上层。

接下来，对各配线层及接触插塞的剖面构成进行说明。图7是沿着图6的Ⅰ-Ⅰ线的剖视图，且是沿着第2方向D2将配线层134_sen切断的剖视图。图8是沿着图6的Ⅱ-Ⅱ线的剖视图，且是沿着第1方向D1将接触插塞133_cs及接触插塞133_sen切断的剖视图。图9是接触插塞133_cs及133_sen、以及存储单元阵列7的剖视图。更加具体来讲，图9的例子表示与图8同样地沿着第1方向D1切断的触插塞133_cs及133_sen、以及沿着字线WL所延伸的方向切断的存储单元阵列7的剖视图。另外，在图9的例子中，为了使说明简化，而省略配线层111、112、及113的一部分。在图9中，仅对与图3及图8不同的点进行说明。

首先，如图7所示，在半导体衬底100上，设置着作为元件分离区域而发挥功能的绝缘层130。在绝缘层130的上方，隔着绝缘层131而设置着配线层132_sen。以与配线层132_sen的上表面相接的方式设置着接触插塞133_sen，以与接触插塞133_sen的上表面相接的方式设置着配线层134_sen。而且，以与配线层134_sen的上表面相接的方式设置着接触插塞135_sen，以与接触插塞135_sen的上表面相接的方式设置着在第1方向D1上延伸的配线层136_sen。而且，在第1方向D1上延伸的配线层136_db及136_sa以与配线层136_sen的两侧分别相邻的方式设置在与配线层136_sen相同的层。

接下来，如图8所示，在绝缘层130(浅沟隔离(Shallow Trench Isolation，STI))的上方，相互相邻而设置着在第2方向上延伸的配线层132_cs及132_sen。以与配线层132_cs及132_sen的上表面分别相接的方式，分别设置着接触插塞133_cs及133_sen。而且，以与接触插塞133_cs及133_sen的上表面相接的方式，设置着沿第2方向D2延伸的配线层134_cs及134_sen。

接下来，如图9所示，在半导体衬底100上方积层有多个配线层111、112、及113。而且以覆盖配线层111、112、及113的方式设置着绝缘层131。另外，绝缘层131也可以为积层膜。与图3同样地，以贯通配线层111、112、及113的方式，设置着包含导电体114、栅极绝缘膜115、电荷累积层116、及块绝缘膜117的柱即NAND串8，且在它的上表面连接着作为位线BL而发挥功能的配线层118。进而在配线层118的上表面，设置着用来与未图示的上方的配线层连接的接触插塞140。

配线层111、112、及113沿着第1方向D1而延伸，且配线层111、112、及113的一端是呈阶梯状而引出。而且，配线层111、112、及113的一端分别经由接触插塞141，而分别连接于设置在与配线层118相同的层的配线层142。

在绝缘层130的上方，正如图8中所说明般，设置着配线层132_cs及132_sen。配线层132_cs及132_sen例如设置在与设置在存储单元阵列7的周边的晶体管的栅极配线层相同的层。而且，例如，配线层134_cs及134_sen设置在与配线层118及142相同的层。在这种配置中，接触插塞133_cs及133_sen的高度与NAND串8几乎相同。根据存储单元阵列的构造(NAND串8的高度)，存在接触插塞133_cs及133_sen的高度为数微米(μm)的情况。在这种情况下，存在接触插塞133_cs及133_sen的插塞间电容比起配线层132_cs与132_sen之间的配线间电容、或配线层134_cs与134_sen之间的配线间电容，电容较大的情况。

1.2关于存储单元晶体管的阈值分布

接下来，使用图10对本实施方式的存储单元晶体管MT能够取用的阈值分布进行说明。以下，在本实施方式中，对存储单元晶体管MT能够保存8值(3比特)的数据的情况进行说明，但能够保存的数据并不限定于8值。

如图示般，各个存储单元晶体管MT的阈值电压是取用包含于离散性的例如8个分布中的任一者的值。将该8个分布按照阈值由低到高的顺序分别称为“Er”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平。

如图10(b)所示，“Er”电平例如相当于数据的删除状态。而且“Er”电平中所含的阈值电压小于电压VfyA，且具有正值或负值。

“A”～“G”电平相当于向电荷累积层注入有电荷且写入有数据的状态，各分布中所含的阈值电压例如具有正值。“A”电平中所含的阈值电压为电压VfyA以上且小于电压VfyB(其中，VfyB＞VfyA)。“B”电平中所含的阈值电压为电压VfyB以上且小于电压VfyC(其中，VfyC＞VfyB)。“C”电平中所含的阈值电压为电压VfyC以上且小于电压VfyD(其中，VfyD＞VfyC)。“D”电平中所含的阈值电压为电压VfyD以上且小于电压VfyE(其中，VfyE＞VfyD)。“E”电平中所含的阈值电压为电压VfyE以上且小于电压VfyF(其中，VfyF＞VfyE)。“F”电平中所含的阈值电压为电压VfyF以上且小于电压VfyG(其中，VfyG＞VfyF)。而且，“G”电平中所含的阈值电压为电压VfyG以上且小于电压VREAD及VPASS(其中，VREAD＞VfyG)。另外，电压VREAD及VPASS分别为在数据的读出动作时及写入动作时施加于非选择字线WL，而使存储单元晶体管MT成为导通状态的电压。

如上所述，各存储单元晶体管MT通过具有8个阈值分布中的任一者，能够取用8种状态。通过将这些状态按照2进制计数法而分配给“000”～“111”，各存储单元晶体管MT能够保存3比特的数据。有时将该3比特数据的各比特分别称为上位比特、中位比特、及下位比特。

如图10(a)所示，在本实施方式中，关于相对于“Er”～“G”电平的数据的分配，“Er”电平的数据设定为“111”，“A”电平的数据设定为“110”，“B”电平的数据设定为“100”，“C”电平的数据设定为“000”，“D”电平的数据设定为“010”，“E”电平的数据设定为“011”，“F”电平的数据设定为“001”，“G”电平的数据设定为“101”。另外，相对于各电平的数据的分配可以任意设定。

另外，在图10中以8个电平离散性地分布的情况为例进行了说明，但这是例如在刚刚写入数据之后的理想状态。因此，从现实上来讲有可能发生相邻的电平重合的情况。例如有在数据的写入后，由于干扰等而导致“Er”电平的上端与“A”电平的下端重合的情况。在这种情况下，例如使用ECC(Error Checking and Correcting，错误检查与纠正)技术等来订正数据。

1.2关于写入动作

接下来，简单地对数据的写入动作进行说明。写入动作大体包含编程及验证。以下，将编程与验证的组合称为编程循环。通过反复执行编程循环，而使存储单元晶体管MT的阈值电压上升到目标电平。

编程是指通过将电子注入到电荷累积层而使存储单元晶体管MT的阈值电压上升(或通过禁止注入而维持阈值电压)的动作。例如，在编程时，在锁存电路SDL保存“0”数据的情况下，成为对象的存储单元晶体管MT的阈值电压上升，在锁存电路SDL保存“1”数据的情况下，成为对象的存储单元晶体管MT的阈值电压得以维持(禁止(inhibit)写入)。以下，将与“0”数据对应的编程称为“0”编程，将与“1”数据对应的编程称为“1”编程。

在本实施方式中，在“0”编程中，根据作为目标的验证电平(例如与“A”电平对应的电压VfyA)与存储单元晶体管MT的阈值电压之差，而应用阈值电压的变动量相对较大的第1编程条件、或比起第1编程条件阈值电压的变动量较小的第2编程条件中的任一者。例如，在存储单元晶体管MT的阈值电压远比验证电平低，且在第1次编程中小于到作为目标的验证电平的情况下，应用阈值电压的变动量相对较大的第1编程条件。而且，在存储单元晶体管MT的阈值电压相对较接近于作为目标的验证电平，且若应用第1编程条件则阈值电压会大大超过验证电平的情况下，应用第2编程条件。

更加具体来讲，在第1编程条件与第2编程条件中，位线BL的电压不同。例如，对与第1编程条件对应的位线BL施加电压VSS。而且，将施加于与第2编程条件对应的位线BL的电压设定为VQPW，将施加于与“1”编程对应的位线BL的电压设定为VBL。如此，则电压VSS、电压VQPW、及电压VBL为VBL＞VQPW＞VSS的关系。

另外，在本实施方式中是对在“0”编程中应用第1及第2编程条件的情况进行说明，但并不限定于此。例如，与“0”编程对应的编程条件也可以为1个，也可以设置3个以上编程条件。

以下，在“0”编程中，将应用第1编程条件的位线记作BL(“0”)，将应用第2编程条件的位线记作BL(“QPW”)。而且，将与“1”编程对应的位线记作BL(“1”)。

验证是在编程后读出数据，并对存储单元晶体管MT的阈值电压是否达到作为目标的目标电平进行判定的动作。以下，将存储单元晶体管MT的阈值电压达到目标电平的情况称为“验证成功”，将小于到目标电平的情况称为“验证失败”。

在本实施方式中，在编程后，执行目标电平不同的第1及第2验证。在第1验证中，设定低于验证电平的电压(以下，设定为“电压VL”)作为目标电平，在第2验证中，例如设定与验证电平相同的电压(以下，设定为“电压VH”)作为目标电平。在第1验证失败的情况下(阈值电压＜VL)，在接下来的编程中，应用第1编程条件。在第1验证成功但第2验证失败的情况下(VL≦阈值电压＜VH)，在接下来的编程中，应用第2编程条件。在第2验证成功的情况下(VH≦阈值电压)，在以后的编程中，禁止写入。

在第1验证与第2验证中，感测位线BL的电压(即，成为对象的存储单元晶体管MT的状态)的期间、也就是使信号XXL为“H”电平而将节点SEN的电荷传输到位线BL的期间不同。以下，将第1验证中的感测动作称为“第1感测(1st sense)”，将该感测期间称为“第1感测期间”。而且，将第2验证中的感测动作称为“第2感测(2nd sense)”，将该感测期间称为“第2感测期间”。

节点SEN的电压下降的速度会根据存储单元晶体管MT的阈值电压与验证电平的电位差而有所不同。例如，在阈值电压小于电压VL(第1验证电平)的情况下，成为对象的存储单元晶体管MT成为强烈的导通状态。在该情况下，节点SEN的电压急遽地下降。而且，在阈值电压为电压VL以上且小于电压VH(第2验证电平)的情况下，存储单元晶体管MT成为微弱的导通状态。在该情况下，节点SEN的电位相对较慢地下降。因此，通过使第1感测期间与第2感测期间成为不同的期间，能够判别出具有电压VL以上且小于电压VH的阈值电压的存储单元晶体管MT。

更加具体来讲，使第1感测期间比第2感测期间短。由于第1感测期间比第2感测期间短，所以成为强烈的导通状态的存储单元晶体管MT、即具有小于电压VL的阈值电压的存储单元晶体管MT被判定为第1验证失败，具有电压VL以上的阈值电压的存储单元晶体管MT被判定为第1验证成功。另一方面，由于第2感测期间比第1感测期间长，所以与成为微弱的导通状态的存储单元晶体管MT对应的节点SEN的电压也充分地下降。因此，具有小于电压VH(第2验证电平)的阈值电压的存储单元晶体管MT被判定为第2验证失败，具有电压VH以上的阈值电压的存储单元晶体管MT被判定为第2验证成功。

另外，关于验证，例如在2011年3月21日提出申请的名为“THRESHOLD DETECTINGMETHOD AND VERIFY METHOD OF MEMORY CELLS(记忆单元的阈值检测方法及验证方法)”的美国专利申请13/052,148号中有所记载。该专利申请的整体通过参照而在本申请的说明书中被引用。

1.2.1关于写入动作的整体流程

首先，使用图11对写入动作的整体流程进行说明。另外，在本实施方式中，为了使说明简化，而对在第1次编程循环中执行与1个验证电平对应的验证动作的情况进行说明，但在存储单元晶体管MT保存多值(2比特以上)的数据的情况下，也可以在第1次编程循环中执行与多个验证电平对应的验证动作。

如图示般，控制电路2接收从外部控制器接收到的编程数据(步骤S10)。例如，在从外部控制器接收到的编程数据为3比特的数据的情况下，上位比特、中位比特、及下位比特的各数据分别储存在锁存电路ADL、BDL、及CDL中。而且，储存在锁存电路ADL、BDL、及CDL中的数据根据写入电平(“A”～“G”电平)而被施以逻辑运算，其结果储存在锁存电路SDL中。更加具体来讲，例如，在进行“A”电平的写入的情况下，进行锁存电路ADL、BDL、及CDL的数据的与运算，在与“Er”电平对应的锁存电路SDL中储存“1”数据(“H”电平)，在与“A”～“G”电平对应的锁存电路SDL中储存“0”数据(“L”电平)。

接下来，读出放大器5根据锁存电路SDL所保存的数据，而给位线BL充电(以下，称为“BL预充电”)。在第1次编程中，不应用第2编程条件，因此对应于“0”数据即“0”编程而对位线BL(“0”)施加电压VSS，对应于“1”数据即“1”编程而对位线BL(“1”)施加电压VBL(步骤S11)。

接下来，行解码器4对选择字线WL施加电压VPGM，而向成为对象的存储单元晶体管MT写入数据(步骤S12)。更加具体来讲，行解码器4在选择块BLK中，选择任一字线WL，并对选择字线WL施加电压VPGM，对其他非选择字线WL施加电压VPASS。电压VPGM是用来将电子注入到电荷累积层的高电压。电压VPASS是不管存储单元晶体管MT的阈值电压如何都使存储单元晶体管MT成为导通状态的电压。电压VPGM与电压VPASS为VPGM＞VPASS的关系。由此，向成为对象的存储单元晶体管MT写入“1”或“0”数据。

接下来，控制电路2执行第1验证(步骤S13)。在第1验证中，进行与作为阈值电压的目标电平的电压VL对应的第1感测。然后，根据第1验证的结果，而更新例如锁存电路TDL的数据。

接下来，控制电路2执行第2验证(步骤S14)。在第2验证中，进行与作为阈值电压的目标电平的电压VH对应的第2感测。然后，根据第2验证的结果，而更新例如锁存电路SDL的数据。

接下来，控制电路2进行验证判定(步骤S15)。更加具体来讲，在第2验证的失败比特数小于预先设定的规定数的情况下，判定验证成功(步骤S15_是)，而使写入动作结束。

另一方面，在失败比特数为规定数以上的情况下，判定验证失败(步骤S15_否)。然后，控制电路2在编程次数达到预先设定的规定次数的情况下(步骤S16_是)，结束写入动作，并将写入动作未正常结束的意旨通知给外部机器。

而且，在编程次数小于规定次数的情况下(步骤S16_否)，控制电路2移行到下一个编程循环。

更加具体来讲，读出放大器5首先在根据第2验证的结果而更新锁存电路SDL的数据之后，对位线BL(“1”)施加电压VBL，对位线(“QPW”)及位线BL(“0”)施加电压VSS(步骤S17)。接下来，读出放大器5在根据第1验证的结果(锁存电路TDL的数据)而更新锁存电路SDL的数据之后，根据锁存电路SDL的数据而对位线BL(“QPW”)施加电压VQPW(步骤S18)。这时，位线BL(“1”)成为浮动状态，因此不被施加电压VQPW。而且对位线BL(“0”)施加电压VSS。

接下来，回到步骤S12，行解码器4对选择字线WL施加电压VPGM，而执行接下来的编程。

1.2.2关于编程中各配线的电压

接下来，使用图12对编程中各配线的电压进行说明。

图12表示编程动作中各配线的电位变化。如图示般，首先，读出放大器5根据锁存电路SDL的数据，而进行各位线BL的预充电。更加具体来讲，在读出放大器单元SAU内，于在锁存电路SDL中保存有“1”数据(“H”电平的数据)的情况下，节点INV_S成为“L”电平，因此晶体管17成为导通状态。在该状态下，信号BLS及BLX成为“H”电平，晶体管10及13成为导通状态。而且，若使信号BLC成为“H”电平，且对晶体管11的栅极施加电压“VBL+Vt11”(Vt11为晶体管11的阈值电压)，则对位线BL施加电压VBL。即，对位线BL(“1”)施加电压VBL。另一方面，于在锁存电路SDL保存有“0”数据(“L”电平的数据)的情况下，节点INV_S成为“H”电平，因此晶体管15成为导通状态。在对节点SRCGND施加电压VSS的情况下，向对应的位线BL施加电压VSS。即，对位线BL(“0”)及位线BL(“QPW”)施加电压VSS。

而且，行解码器4选择任一块BLK，进而选择任一串单元SU。而且，对所选择的串单元SU的选择栅极线SGD施加电压VSD1。若将选择晶体管ST1的阈值电压设定为Vtsg，则电压VSD1是“VBL+Vtsg”以上的电压，且是使选择晶体管ST1成为导通状态的电压。另一方面，通过对选择栅极线SGS施加电压VSS，而使选择晶体管ST2成为断开状态。

进而，行解码器4对选择块BLK中的非选择串单元SU及非选择块BLK中的非选择串单元SU的选择栅极线SGD及SGS施加电压VSS，而使选择晶体管ST1及ST2成为断开状态。

而且对源极线SL例如经由源极线驱动器(未图示)而施加电压VCELSRC(＞VSS)。

然后，行解码器4对选择块BLK中的选择串单元SU的选择栅极线SGD施加电压VSD2。电压VSD2是低于电压VSD1及电压VBL的电压，且是使被施加电压VSS的选择晶体管ST1导通但使被施加电压VBL的选择晶体管ST1断开的电压。由此，与位线BL(“1”)对应的NAND串8的通道成为浮动状态。而且，读出放大器5在读出放大器单元SAU内的晶体管11中，使信号BLC的“H”电平的电压为“VQPW+Vt11”。电压VSD2与电压VPQW为VSD2＞VPQW的关系。由此，在与被施加电压VBL的位线BL(“1”)对应的读出放大器单元SAU中，晶体管11成为断开状态，位线BL(“1”)成为浮动状态。

接下来，读出放大器5例如根据锁存电路TDL的数据而更新锁存电路SDL的数据。结果，在与位线BL(“QPW”)对应的读出放大器单元SAU中，锁存电路SDL的数据从“0”数据更新为“1”数据。从而，读出放大器5对位线(“QPW”)施加电压VQPW。

接下来，行解码器4在选择块BLK中选择任一字线WL，而对选择字线施加电压VPGM，对其他非选择字线WL施加电压VPASS。

在与位线BL(“0”)对应的NAND串8中，选择晶体管ST1成为导通状态。而且，连接于选择字线WL的存储单元晶体管MT的通道电位成为VSS。由此，控制栅极与通道之间的电位差变大，结果，电子注入到电荷累积层，存储单元晶体管MT的阈值电压上升。

在与位线BL(“1”)对应的NAND串8中，选择晶体管ST1成为断开状态。因此，连接于选择字线WL的存储单元晶体管MT的通道电性浮动，通过与字线WL等的电容耦合，通道电位上升。由此，控制栅极与通道之间的电位差变小，结果，电子未注入到电荷累积层，存储单元晶体管MT的阈值电压得以维持(阈值电压未变动到阈值分布电平向更高的分布跃迁的程度)。

在与位线BL(“QPW”)对应的NAND串8中，选择晶体管ST1成为导通状态。而且，连接于选择字线WL的存储单元晶体管MT的通道电位成为VQPW(＞VSS)。由此，控制栅极与通道之间的电位差变得比通道电位为VSS的情况下小。结果，注入到电荷累积层的电子量变得比与位线BL(“0”)对应的存储单元晶体管MT少，存储单元晶体管MT的阈值电压的变动量也变小。

1.2.3关于验证中读出放大器单元的各配线的电压

接下来，使用图13及图14对验证中读出放大器单元SAU内的各配线的电压进行说明。图13及图14的例子表示实施第1及第2验证时的连续的时序图。在图13的时刻t1～t16之间执行第1验证，在图14的时刻t16～t30之间执行第2验证。

在本例中表示的情况为：在第1验证中，进行成为对象的所有位线BL的预充电，在第2验证中，仅对第1验证失败的位线BL实施预充电。另外，在本实施方式中是对第1验证的第1感测期间比第2验证的第2感测期间短的情况进行说明，但并不限定于此。例如，也可以使第1及第2验证的感测期间相同，且使第1及第2验证中的读出电压VCGRV不同。电压VCGRV是在验证中施加于选择字线WL的电压，且是根据验证电平而设定的电压。电压VCGRV与电压VREAD为VCGRV＜VREAD的关系。例如行解码器4也可以在第1验证中对选择字线WL施加电压VCGRV1(＝VL)，在第2验证中对选择字线WL施加电压VCGRV2(＝VH)。

首先，对第1验证进行说明。如图13所示，在时刻t1，控制电路2使信号BLC及BLX为“H”电平。信号BLX的“H”电平的电压值高于信号BLC的“H”电平的电压值“VBL+Vt11”。在晶体管17及晶体管10为导通状态的情况下，向对应的位线BL施加通过晶体管11(信号BLC)而被箝位的电压VBL。位线BL的预充电是在时刻t1～t6之间进行的。

电压产生电路3通过控制电路2的控制，而对节点NWSA施加电压VDDSA。进而，电压产生电路3对节点NVSA施加电压VDDSA，对节点NVHLB施加电压VSS。进而，电压产生电路3对节点CLKSA、CLKDB、CLKCS施加电压VSS。

在时刻t2，控制电路2使信号LPC为“H”电平而使晶体管30成为导通状态。由此，总线LBUS经由节点NVHLB而被施加电压VSS，成为“L”电平。而且，控制电路2使信号LSL为“H”电平，使信号HSLn为“L”电平，而使晶体管21及24成为导通状态。由于总线LBUS是“L”电平，所以晶体管26成为导通状态，节点SEN经由节点NVSA而被施加电压VDDSA。

在晶体管21及24成为导通状态之后，在时刻t2～t3之间，控制电路2使信号LLS为“H”电平而使晶体管20成为导通状态。由于对节点SEN施加了电压VDDSA，所以晶体管18成为导通状态。由此，总线LBUS电连接于节点CLKSA，且被施加电压VSS。即，由扫描单元SCU内的晶体管18、19、25、及26构成的锁存电路成为节点SEN保存“H”电平的数据且总线LBUS保存“L”电平的数据的状态。

在时刻t3，控制电路2使信号STBn为“L”电平而使晶体管23成为导通状态。由于晶体管20、21、23、24成为导通状态，所以通过扫描单元SCU而确定节点SEN的保存数据的逻辑电平。

而且，电压产生电路3对节点NWSA施加高于电压VDDSA的电压VNW1。电压VNW1是高于下述节点SEN的电压VBST的电压。

在晶体管23成为导通状态之后，在时刻t3～t4之间，控制电路2使信号LPC为“L”电平而使晶体管30成为断开状态。由于不再从LBUS预充电电路PCC向总线LBUS施加电压VSS，所以总线LBUS通过扫描单元SCU而确定保存数据的逻辑电平。即由于节点SEN保存着“H”电平的数据，所以总线LBUS保存作为节点SEN的保存数据的反转数据的“L”电平的数据。

在时刻t4，控制电路2使信号LSL为“L”电平，使信号HSLn为“H”电平，而使晶体管21及24成为断开状态。在节点SEN，成为浮动状态，不管总线LBUS的保存数据如何，都维持“H”电平的数据(电压VDDSA)。

在晶体管21及24成为断开状态之后，在时刻t4～t5之间，控制电路2使信号STBn为“H”电平，使信号LLS为“L”电平，而使晶体管20及23成为断开状态。总线LBUS成为浮动状态，而维持“L”电平的数据。即，在时刻t2～t5之间，节点SEN被充电电压VDDSA，而成为浮动状态(以下，称为“设置”)。

在时刻t5，电压产生电路3对节点CLKSA、节点CLKDB、及节点CLKCS施加电压VDDSA(以下，称为“时钟上升”)。结果，电容元件27～29被充电，节点SEN的电压由于电容耦合的影响而上升到电压VBST。电压VBST是随着时钟上升而上升的节点SEN的电压，且是高于电压VDDSA的电压。

在时刻t6～t7之间，控制电路2执行第1感测。具体来讲，在时刻t6～t7之间，控制电路2使信号XXL为“H”电平而使晶体管16成为导通状态。信号XXL的“H”电平的电压值高于信号BLX的“H”电平的电压值。在该状态下，在成为验证对象的存储单元晶体管MT的阈值电压为第1验证电平以上的情况下，存储单元晶体管MT成为断开状态(以下，称为“断开单元(off-cell)”)，电流几乎不从对应的位线BL向源极线SL流动。由此，充电到节点SEN及电容元件27～29的电荷几乎不被释放，节点SEN的电压值几乎不变。另一方面，在成为验证对象的存储单元晶体管MT的阈值电压小于第1验证电平的情况下，存储单元晶体管MT成为导通状态(以下，称为“导通单元(on-cell)”)，电流从对应的位线BL向源极线SL流动。由于信号XXL的“H”电平的电压值高于信号BLX的“H”电平的电压值，所以充电到节点SEN及电容元件27～29的电荷被释放。即，节点SEN的电压下降。

在时刻t8，电压产生电路3对节点CLKSA、节点CLKDB、及节点CLKCS施加电压VSS(以下，称为“时钟下降”)。结果，由于电容耦合的影响，节点SEN的电压下降。

若将感测晶体管25的阈值电压设定为Vt25，则晶体管25的节点SEN的判定电压成为“VDDSA－Vt25”。具体来讲，与断开单元对应的节点SEN的电压成为“VDDSA－Vt25”以上且VDDSA以下。而且，与导通单元对应的节点SEN的电压成为VSS以上且小于“VDDSA－Vt25”。

在时刻t9，电压产生电路3对节点NWSA施加电压VNW2。电压VNW2是为了抑制感测晶体管25的阈值电压的差异而施加的电压，每个芯片(NAND型闪速存储器1)的最佳值不同。电压VNW1、电压VNW2、及电压VDDSA为VNW1＞VNW2＞VDDSA的关系。在该状态下，控制电路2首先使信号STBn为“L”电平，而使晶体管23成为导通状态。由于与断开单元对应的晶体管25是断开状态，所以总线LBUS维持“L”电平。由于与导通单元对应的晶体管25是导通状态，所以对总线LBUS施加电压VDDSA(“H”电平)。

在时刻t9～t10之间，控制电路2也可以使信号LLS为“H”电平而使晶体管20成为导通状态。例如，有浮动状态的总线LBUS的电压(VSS)由于相邻的配线的影响(电容耦合)而上升，从而无法维持“L”电平(电压VSS)的可能性。在这种情况下，通过使晶体管20导通，而再次确定总线LBUS的保存数据的“L”电平。另外，控制电路2也可以不使信号LLS为“H”。

在时刻t10，控制电路2使信号HSLn为“L”电平而使晶体管24成为导通状态。在总线LBUS的保存数据为“L”电平的情况下，即为断开单元的情况下，晶体管26成为导通状态，因此节点SEN(图13的(1))被施加电压VDDSA，而成为“H”电平。即，在与断开单元对应的节点SEN(1)，保存数据的逻辑电平被确定为“H”电平。

在时刻t11，控制电路2使信号LSL为“H”电平而使晶体管21成为导通状态。在总线LBUS的保存数据为“H”电平的情况下，即为导通单元的情况下，晶体管19成为导通状态，因此节点SEN(图13的(2))被施加电压VSS，而成为“L”电平。由此，在与导通单元对应的节点SEN(2)，保存数据的逻辑电平被确定为“L”电平。

在时刻t12，控制电路2使信号LLS为“H”电平而使晶体管20成为导通状态。由此，晶体管20、21、23、24成为导通状态，因此通过扫描单元SCU而确定节点SEN的保存数据的逻辑电平。即，在时刻t9～t13之间，执行节点SEN的数字化。

在时刻t13，若数字化完成，则电压产生电路3对节点NWSA施加电压VDDSA。而且，控制电路2根据第1验证的结果而更新锁存电路TDL，因此在锁存电路TDL中，使信号TLL为“H”电平而使晶体管86成为断开状态。

在时刻t14，控制电路2使信号TTL为“H”状态而使晶体管80成为导通状态。在与保存“H”电平的数据的节点SEN(1)对应的读出放大器单元SAU中，总线LBUS保存“L”电平的数据，因此锁存电路TDL的节点LAT_T也保存“L”电平的数据。另一方面，在与保存“L”电平的数据的节点SEN(2)对应的读出放大器单元SAU中，总线LBUS保存“H”电平的数据，因此锁存电路TDL的节点LAT_T也保存“H”电平的数据。

在时刻t15，控制电路2使信号TTL为“L”电平而使晶体管80成为断开状态，使信号TLL为“H”电平而使晶体管86成为导通状态。由此锁存电路TDL的逻辑数据确定，从而第1验证结束。

接下来，对第2验证进行说明。与第1验证不同的点是在第2验证中节点SEN的逻辑电平是在第1验证结束时确定，因此省略节点SEN的设置。而且，在本例中是根据第2验证的结果而更新锁存电路SDL。在以下的说明中，仅对与第1验证不同的点进行说明。

如图14所示，在时刻t16，电压产生电路3对节点NWSA施加高于电压VDDSA的电压VNW1。

时刻t17～t26的动作与时刻t4～13的动作大致相同。在时刻t19～t20之间，执行第2感测，在时刻t22～t26之间，执行数字化。与第1验证不同，在第2验证中并不执行节点SEN的设置。因此，于与在第1验证中成为导通单元的存储单元晶体管MT对应的节点SEN(2)，以保存数据为“L”电平的状态(节点SEN的电压值为VSS的状态)执行第2感测。第2验证的结果，与在第1及第2验证中成为断开单元的存储单元晶体管MT对应的节点SEN(1-1)保存“H”电平的数据。与在第1验证中成为断开单元且在第2验证中成为导通单元的存储单元晶体管MT对应的节点SEN(1-2)和与在第1验证中成为导通单元的存储单元晶体管MT对应的节点SEN(2)相同，保存“L”电平的数据。

在时刻t26，电压产生电路3对节点NWSA施加电压VDDSA。而且，控制电路2根据第2验证的结果而更新锁存电路SDL，因此在锁存电路SDL中，使信号SLL为“H”电平而使晶体管46成为断开状态。

在时刻t27，控制电路2使信号STL为“H”状态而使晶体管40成为导通状态。在与保存“H”电平的数据的节点SEN(1-1)对应的读出放大器单元SAU中，总线LBUS保存“L”电平的数据，因此锁存电路SDL的节点LAT_S也保存“L”电平的数据。在与保存“L”电平的数据的节点SEN(1-2)及(2)对应的读出放大器单元SAU中，总线LBUS保存“H”电平的数据，因此锁存电路SDL的节点LAT_S也保存“H”电平的数据。

在时刻t28，控制电路2使信号STL为“L”电平而使晶体管40成为断开状态，使信号SLL为“H”电平而使晶体管46成为导通状态。由此锁存电路SDL的逻辑数据确定，从而第2验证结束。

在时刻t29～30之间，进行恢复处理，从而验证动作结束。

另外，在图13及图14的例子中是以相同间隔来图示时刻t1～t30，但各时刻间的时间间隔也可以互不相同。例如，也可以为进行位线BL的预充电的时刻t1～t6之间的时间较长。而且，第1感测的期间(时刻t6～t7之间)比第2感测的期间(时刻t19～t20)短。

1.3关于本实施方式的效果

若为本实施方式的构成，则能够提高半导体存储装置的可靠性。以下，对本效果进行说明。

在数据的读出(或验证)中，读出到读出放大器单元的节点SEN的数据(模拟数据)在储存到锁存电路中时被确定(数字化)“H”/“L”电平的逻辑电平。从而，在保存数据的锁存电路为多个情况下，若构成锁存电路的晶体管的阈值电压有所差异，则根据储存数据的锁存电路，存在“H”/“L”电平的判定不同的情况。

而且，存在如下情况：在感测节点SEN的电压的感测晶体管的阈值电压由于制造差异或动作温度的影响，而在每个芯片(半导体存储装置)中有所差异的情况下，会发生感测的误判定。

与此相对地，在本实施方式的构成中，扫描单元SCU形成为静态锁存电路。由此，读出到节点SEN的数据在扫描单元SCU内被数字化，因此能够抑制储存数据的锁存电路所导致的“H”/“L”电平的判定的差异。从而，能够提高半导体存储装置的可靠性。

进而在本实施方式的构成中，能够控制感测晶体管的衬底偏压。更加具体来讲，能够控制在栅极连接着节点SEN的p通道MOS晶体管25的衬底偏压。由此，能够抑制感测晶体管的阈值电压的差异，从而抑制感测的误判定。从而，能够提高半导体存储装置的可靠性。

进而，能够控制p通道MOS晶体管24的衬底偏压。以下对本效果进行说明。例如关于晶体管24，节点SEN连接于p⁺型杂质扩散层(源极或漏极)，节点NWSA连接于n型阱(背栅极)。因此，若节点SEN的电压变得比节点NWSA高，则从节点SEN向节点NWSA产生顺向偏压，从而流通有电流。与此相对地，在本实施方式的构成中，例如，在通过时钟上升而对节点SEN施加高于电压VDDSA的电压的情况下，能够使晶体管24的衬底偏压(节点NWSA)高于节点SEN的电压。由此，能够抑制在晶体管24中从源极(或漏极)向衬底(背栅极侧)施加顺向偏压，因此能够抑制电流向衬底流动。即，能够抑制电流从节点SEN向衬底流动。从而，能够提高半导体存储装置的可靠性。

进而，例如在连续进行第1及第2验证的情况下，在第1验证中的数字化结束后，保存“H”电平的数据的节点SEN的电压变成电压VDDSA，因此无需再次进行节点SEN的设置(再充电)。因此能够缩短写入动作的处理时间，所以能够提高半导体存储装置的处理能力。

进而，在第2验证中，并不对在第1验证中失败的位线BL进行预充电，因此能够降低半导体存储装置的消耗电力。

进而，由于扫描单元SCU形成为静态锁存电路，所以能够从扫描单元SCU向总线LBUS施加电源电压(驱动总线LBUS)。由此，LBUS预充电电路PCC只要能够对总线LBUS施加接地电压VSS即可，无需对总线LBUS施加电源电压VDDSA。因此，无需使信号LPC的“H”电平的电压为高于电源电压VDDSA的电压，从而可使电压产生电路简化。

进而，由于节点SEN连接于n通道MOS晶体管18的栅极及p通道MOS晶体管25的栅极，所以能够将晶体管18或晶体管25中的任一者作为感测晶体管而使用。

进而，在节点SEN连接着多个电容元件27～29。由此，能够增大节点SEN的寄生电容。而且，能够选择性地使分别连接于这些电容元件27～29的节点SEN、节点CLKBD、及节点CLKCS时钟上升从而使节点SEN的电压上升。

进而，电容元件27～29是配线间电容或插塞间电容。因此，无需追加电容元件，从而能够抑制半导体存储装置的芯片面积的增加。

2.第2实施方式

接下来，对第2实施方式进行说明。在第2实施方式中，对为了抑制感测晶体管的阈值电压的差异而控制节点NVSA的电压的方法进行说明。以下，仅对与第1实施方式不同的点进行说明。

2.1关于读出放大器单元的构成

首先，使用图15对读出放大器单元SAU的构成进行说明。以下，仅对与第1实施方式的图5不同的点进行说明。

如图15所示，在本实施方式的读出放大器单元SAU中，第1实施方式的图5中的低耐压p通道MOS晶体管24被替换成低耐压n通道MOS晶体管32，且向晶体管32的栅极输入信号HSL。其他构成与图5相同。

2.2关于验证中读出放大器单元的各配线的电压

接下来，使用图16及图17对验证中读出放大器单元SAU内的各配线的电压进行说明。以下，仅对与第1实施方式的图13及图14不同的点进行说明。

如图16所示，在时刻t2，控制电路2使信号HSL为“H”电平而使晶体管32成为导通状态。若将信号HSL的“H”电平的电压设定为VHSL，则电压VHSL需要使电压VDDSA传输到晶体管32，因此VHSL≧“VDDSA+Vt32”(Vt32为晶体管32的阈值电压)。而且，电压产生电路3对节点NWSA施加电压VNW2。在本实施方式中，晶体管32是n通道MOS晶体管，因此无需对节点NWSA施加电压VNW1(＞VBST)。

在时刻t4，控制电路2使信号HSL为“L”电平而使晶体管32成为断开状态。

在时刻t5，电压产生电路3对节点NVSA施加电压VDDSASEN。电压VDDSASEN是根据感测晶体管25的阈值电压的差异而设定的电压。例如，若将晶体管25的阈值电压的差异(变动量)设定为△Vt25，则VDDSASEN＝VDDSA－△Vt25。

在时刻t10，控制电路2使信号HSL为“H”电平而使晶体管32成为导通状态。由此，在与断开单元对应的节点SEN(1)，保存数据的逻辑电平被确定为“H”电平。

在时刻t13，电压产生电路3对节点NVSA施加电压VDDSA。即，在第1感测及数字化期间，对节点NVSA施加电压VDDSASEN。

如图14所示，在时刻t16，电压产生电路3对节点NWSA施加电压VNW2。

时刻t17～t26的动作与时刻t4～13大致相同。其中，与第1实施方式同样地，与在第1验证中成为导通单元的存储单元晶体管MT对应的节点SEN(2)以“L”电平的状态执行第2感测。

2.3关于本实施方式的效果

若为本实施方式的构成，则能够获得与第1实施方式相同的效果。

进而，在本实施方式的构成中，能够适当控制感测晶体管25的源极电压值。由此，能够抑制感测晶体管25的阈值电压的差异，从而能够抑制感测的误判定。从而，能够提高半导体存储装置的可靠性。

而且，由n通道MOS晶体管构成包含于扫描单元SCU且连接于节点SEN的晶体管32。由此，能够防止在p通道MOS晶体管中成为问题的相对于n型阱的顺向偏压。

3.第3实施方式

接下来，对第3实施方式进行说明。与第1及第2实施方式不同的点为锁存电路SDL的构成、及2个读出放大器单元SAU的扫描单元SCU及总线LBUS能够通过总线DBUS以外的配线而相互连接这一点。以下，对与第1及第2实施方式不同的点进行说明。

3.1关于读出放大器及数据锁存器的构成

首先，使用图18对读出放大器5及数据锁存器6的构成进行说明。

如图示般，读出放大器5包含多个连接电路LCC。连接电路LCC是用来使用总线DBUS以外的节点，使2个读出放大器单元SAU根据需要而连接的电路。例如，于在一读出放大器单元SAU中，进行数据的运算处理(包括节点SEN的数据的反转、与运算、及或运算等)的情况下，能够经由连接电路LCC而使用另一读出放大器单元SAU。在图18的例子中，连接电路LCC将第偶数个读出放大器单元(例如SAU0)与第奇数个读出放大器单元(例如SAU1)相互连接。另外，连接于连接电路LCC的读出放大器单元SAU的组合任意。

接下来，使用图19对读出放大器5的构成的详细情况进行说明。图19的例子表示读出放大器单元SAU0及SAU1，其他读出放大器单元SAU的组也是相同的构成。在以下的说明中，例如在对读出放大器单元SAU0的总线LBUS及读出放大器单元SAU1的总线LBUS加以区别的情况下，将读出放大器单元SAU0的总线LBUS记作“LBUS0”，将读出放大器单元SAU1的总线LBUS记作“LBUS1”。其他节点及信号也相同。另外，在以下的说明中，主要使用读出放大器单元SAU0而进行说明。

读出放大器单元SAU与第1及第2实施方式同样地，包含读出电路SA、扫描单元SCU、LBUS预充电电路PCC、DBUS开关电路DSC、以及锁存电路SDL、ADL、BDL、CDL、及TDL。

在本实施方式的读出放大器单元SAU中，锁存电路SDL包含使用电容元件而保存数据的锁存电路(以下，称为“动态锁存电路”)。关于动态锁存电路的构成将在下文叙述。因此，锁存电路SDL经由总线LBUS及节点SEN而连接于扫描单元SCU。而且，DBUS开关电路DSC连接于节点SEN。

读出放大器单元SAU0及SAU1的扫描单元SCU分别经由节点PXP0及节点PXP1而连接于连接电路LCC。而且，读出放大器单元SAU0的总线LBUS0及读出放大器单元SAU1的总线LBUS1连接于连接电路LCC。

3.2关于读出放大器单元及连接电路的电路构成

接下来，使用图20对读出放大器单元SAU及连接电路LCC的电路构成进行说明。在图20的例子中，为了使说明简化，而在读出放大器单元SAU0中，用方框表示构成与第1及第2实施方式相同的读出电路SA、DBUS开关电路DSC、LBUS预充电电路PCC、以及锁存电路ADL、BDL、CDL、及TDL，并省略电路图。而且，在读出放大器单元SAU1中，仅表示出扫描单元SCU，其他电路省略。

如图20所示，本实施方式的扫描单元SCU与第2实施方式同样地，具备连接于节点SEN的n通道MOS晶体管32。而且，与第1及第2实施方式不同，废除了将节点SEN与总线LBUS连接的晶体管22。

锁存电路SDL包含低耐压n通道MOS晶体管90～92及电容元件94。

关于晶体管90，向栅极输入信号SDI(SDI0)，电流路径的一端连接于总线LBUS(LBUS0)，电流路径的另一端连接于节点INV_S。

关于晶体管91，栅极连接于节点INV_S，电流路径的一端(源极)接地(连接于被施加电压VSS的接地电压配线)，电流路径的另一端(漏极)连接于晶体管92的电流路径的一端。

关于晶体管92，向栅极输入信号SDO(SDO0)，电流路径的另一端连接于节点SEN(SEN0)。

电容元件94例如是节点INV_S与被施加电压VSS的接地电压配线之间的配线间电容。电容元件94保存节点INV_S的“H”电平或“L”电平的数据。另外，也可以不使用配线电容，而是与节点INV_S及接地电压配线分开来设置具有上部电极及下部电极的电容元件，并将上部电极连接于节点INV_S，将下部电极接地。

锁存电路SDL将从总线LBUS经由晶体管90而输入的数据保存在电容元件94中，并经由晶体管92而输出到节点SEN(SEN0)。

连接电路LCC包含低耐压p通道MOS晶体管33～35。

关于晶体管33，向栅极输入信号L2Ln，电流路径的一端连接于读出放大器单元SAU0的总线LBUS0及晶体管35的电流路径的一端，电流路径的另一端连接于读出放大器单元SAU1的总线LBUS1及晶体管34的电流路径的一端。

关于晶体管34，向栅极输入信号NRI0，电流路径的另一端连接于节点PXP0。节点PXP0连接于读出放大器单元SAU0的晶体管26的电流路径的一端及晶体管32的电流路径的另一端。

关于晶体管35，向栅极输入信号NRI1，电流路径的另一端连接于节点PXP1。节点PXP1连接于读出放大器单元SAU1的晶体管26的电流路径的一端及晶体管32的电流路径的另一端。

即，连接电路LCC将读出放大器单元SAU0的节点PXP0与读出放大器单元SAU1的总线LBUS1连接，并将读出放大器单元SAU0的总线LBUS0与读出放大器单元SAU1的节点PXP1连接(以下，将这种连接称为“交叉耦合连接”)。

另外，连接电路LCC的晶体管33～35也可以替换成低耐压n通道MOS晶体管。

3.3关于使节点SEN的数据反转的情况下各配线的电压

接下来，作为使用连接电路LCC的情况下的一例，使用图21对使节点SEN的保存数据反转的情况下各配线的电压进行说明。图21是表示读出放大器单元SAU0及SAU1、以及连接电路LCC的各配线的电压的时序图。图21的例子表示使用连接电路LCC及读出放大器单元SAU1而使读出放大器单元SAU0的节点SEN的保存数据反转的情况。

在图21的例子中，为了对读出放大器单元SAU0与读出放大器单元SAU1加以区别，而将读出放大器单元SAU0中的节点SEN、总线LBUS、以及信号STBn、LLS、HSL、LSL、及LPC分别记作节点SEN0、总线LBUS0、以及信号STBn0、LLS0、HSL0、LSL0、及LPC0。而且，将读出放大器单元SAU1中的节点SEN、总线LBUS、以及信号STBn、LLS、HSL、LSL、及LPC分别记作节点SEN1、总线LBUS1、以及信号STBn1、LLS1、HSL1、LSL1、及LPC1。进而，将节点SEN0以初始状态所保存的数据设定为数据DSEN0，将节点SEN1所保存的数据设定为数据DSEN1。

如图21所示，首先，在时刻t1，节点SEN0保存着“H”(或“L”)电平的数据DSEN0，总线LBUS保存着数据DSEN0的反转数据/DSEN0。同样地，节点SEN1保存着“H”(或“L”电平)的数据DSEN1，总线LBUS保存着数据DSEN1的反转数据/DSEN1。控制电路2使信号STBn1为“H”电平，使信号LLS1、HSL1、及LSL1为“L”电平，而使读出放大器单元SAU1内的晶体管20、21、23、及32成为断开状态。由此节点SEN1不管总线LBUS1的状态如何，都保存数据DSEN1。

在该状态下，控制电路2使信号LPC1为“H”电平而使读出放大器单元SAU1内的晶体管30成为导通状态，并对总线LBUS1施加电压VSS。即，控制电路2使总线LBUS1为“L”电平。

在时刻t2，控制电路2使信号LPC1为“L”电平而使读出放大器单元SAU1内的晶体管30成为断开状态。

在时刻t3，控制电路2使连接电路LCC的信号L2Ln为“L”电平而使晶体管33成为导通状态。由此，总线LBUS0的数据/DSEN0被传输到总线LBUS1。即，总线LBUS1保存数据/DSEN0。

在时刻t4，控制电路2使信号L2Ln为“H”电平而使晶体管33成为断开状态。

在时刻t5，控制电路2使信号STBn0为“H”电平，使信号LLS0、HSL0、及LSL0为“L”电平，而使读出放大器单元SAU0内的晶体管20、21、23、及32成为断开状态。由此节点SEN0不管总线LBUS0的状态如何，都保存数据DSEN0。

在时刻t6，控制电路2使信号LPC0为“H”电平而使读出放大器单元SAU0内的晶体管30成为导通状态，并对总线LBUS0施加电压VSS。即，控制电路2使总线LBUS0为“L”电平。

在时刻t7，控制电路2使信号LPC0为“L”电平而使读出放大器单元SAU0内的晶体管30成为断开状态。

在时刻t8，控制电路2使信号NRI1为“L”电平而使晶体管35成为导通状态。由此，向总线LBUS0传输总线LBUS1的反转数据即数据DSEN0。更加具体来讲，在数据DSEN0为“H”电平的情况下，总线LBUS1所保存的数据/DSEN0成为“L”电平。如此，则读出放大器单元SAU1内的晶体管26成为导通状态，节点PXP1成为“H”电平(被施加电压VDDSA)。由此，总线LBUS0成为“H”电平。另一方面，在数据DSEN0为“L”电平的情况下，总线LBUS1所保存的数据/DSEN0成为“H”电平。如此，则读出放大器单元SAU1内的晶体管26成为断开状态，节点PXP1成为“L”电平。由此，总线LBUS0成为“L”电平。

在时刻t9，控制电路2使信号NRI1为“H”电平而使晶体管35成为导通状态。

在时刻t10，控制电路2使信号HSL0及LSL0为“H”电平而使读出放大器单元SAU0内的晶体管21及32成为导通状态。由此总线LBUS0的反转数据/DSEN0被传输到节点SEN0。即节点SEN0以初始状态所保存着的数据被反转。

而且，控制电路2使信号STBn1为“L”电平，使信号LLS1为“H”电平，而使读出放大器单元SAU1内的晶体管20及23成为导通状态。由此节点SEN1的保存数据DSEN1的反转数据/DSEN1被传输到总线LBUS1。

在时刻t11，控制电路2使信号STBn0为“L”电平，使信号LLS0为“H”电平，而使读出放大器单元SAU0内的晶体管20及23成为导通状态。由此节点SEN0及总线LBUS0的保存数据被逻辑性确定。

而且控制电路2使信号HSL1及LSL1为“H”电平而使读出放大器单元SAU1内的晶体管21及32成为导通状态。由此节点SEN1及总线LBUS1的保存数据被逻辑性确定。由此，节点SEN1及总线LBUS1维持初始状态的数据。

另外，在图21的例子中是以相同间隔来图示时刻t1～t11，但各时刻间的时间间隔也可以互不相同。

3.4关于验证中读出放大器单元的各配线的电压

接下来，使用图22及图23对验证中读出放大器单元SAU内的各配线的电压进行说明。图22及图23的例子表示实施第1及第2验证时的连续的时序图。在图22的时刻t1～t23之间执行第1验证，在图14的时刻t23～t41之间执行第2验证。图22及图23的例子表示使用n通道MOS晶体管18作为感测晶体管的情况。另外，也可以与第1及第2实施方式同样地，使用p通道MOS晶体管25作为感测晶体管。另外，在图22及图23中，对于各参照符号省略表示特定的读出放大器单元SAU的末尾的编号。例如，记作“SEN”而非“SEN0”。以下的说明也相同。

首先，对第1验证进行说明。如图22所示，在时刻t1，与图13的t1同样地，控制电路2使信号BLC及BLX为“H”电平。由此，开始位线BL的预充电。位线BL的预充电是在时刻t1～t10之间进行的。

在时刻t2，控制电路2使信号LPC为“H”电平而使晶体管30成为导通状态。由此，总线LBUS被施加电压VSS，而成为“L”电平。控制电路2使信号HSL为“H”电平而使晶体管32成为导通状态。将这时的信号HSL的“H”电平的电压设定为VX2。电压VX2与电压VDDSA为VX2≧(VDDSA+Vt32)的关系。而且，控制电路2使信号LSL为“H”电平而使晶体管21成为导通状态。由此，对节点SEN施加电压VDDSA。

在时刻t3，控制电路2使信号LLS为“H”电平，而使晶体管20成为导通状态。

在时刻t4，控制电路2使信号STBn为“L”电平而使晶体管23成为导通状态。然后，在时刻t4～t5之间，控制电路2使信号LPC为“L”电平而使晶体管30成为断开状态。由此，节点SEN的保存数据的逻辑电平确定。

在时刻t5，电压产生电路3对节点CLKDB施加电压VDDSA。例如节点SEN与节点CLKDB连接，且被供给相同的电压VDDSA。另外，被施加电压VDDSA的节点并不限定于节点CLKDB，也可以为节点CLKSA，也可以为节点CLKCS。进而，被施加电压VDDSA的节点可以并非为1个，也可以选择2个以上。这时，晶体管32是导通状态，因此节点SEN的电位维持为电压VDDSA。

在时刻t6，控制电路2使信号HSL的“H”电平的电压为“Vt32+Vt32+VSENP”。电压VSENP是使用n通道MOS晶体管18作为感测晶体管的情况下的节点SEN的设置电压，且是根据晶体管18的阈值电压而设定。电压VSENP是低于电压VDDSA的电压。

在时刻t7，电压产生电路3对节点CLKDB施加电压VSS。这时，节点SEN的电压由于节点CLKBD的时钟下降的影响而略微下降。但是由于晶体管32为导通状态，所以会再次充电到通过信号HSL而被箝位的电压“Vt32+VSENP”。

在时刻t8，电压产生电路3对节点NVHLB施加电压VDDSA。控制电路2使信号STBn为“H”电平，使信号LSL、HSL、及LLS为“L”电平，而使晶体管20、21、23、32成为断开状态。然后，控制电路2使信号LPC为“H”电平而使晶体管30成为导通状态。这时，对晶体管30的栅极施加例如电压VHSL来作为信号LPC的“H”电平的电压。结果，晶体管30成为导通状态，经由节点NVHLB而对总线LBUS施加电压VDDSA。

在时刻t9，电压产生电路3对节点CLKSA及节点CLKDB施加电压VDDSA，对节点CLKCS施加例如高于电压VDDSA的电压VCB。电压VCB是为了使节点SEN的电压升压(boost)到所需的电压而施加于节点CLKCS的电压。电压VCB是根据电容元件28的电容(插塞间电容)等而设定。结果，电容元件27～29被充电，节点SEN的电压上升。

在时刻t10～t11之间，控制电路2执行第1感测。具体来讲，在时刻t10～t11之间，控制电路2使信号XXL为“H”电平而使晶体管16成为导通状态。与断开单元对应的节点SEN的电压几乎不变，与导通单元对应的节点SEN的电压下降。

在时刻t12，电压产生电路3对节点CLKSA、节点CLKDB、及节点CLKCS施加电压VSS。结果，由于电容耦合的影响，节点SEN的电压下降。

在时刻t13，控制电路2使信号LPC为“L”电平而使晶体管30成为断开状态。

在时刻t14，控制电路2使信号LPC为“H”电平而使晶体管30成为导通状态，对总线LBUS再次充电电压VDDSA。

在时刻t15，控制电路2使信号LPC为“L”电平而使晶体管30成为断开状态。另外，也可以省略在时刻t13～t15的信号LPC的导通/断开动作。即，总线LBUS也可以持续被充电直到时刻t15。

在时刻t16，控制电路2使信号LLS为“H”电平而使晶体管20成为导通状态。在感测晶体管18为断开状态的情况下(为导通单元的情况下)，维持施加于总线LBUS的电压VDDSA。另一方面在感测晶体管18为导通状态的情况下(为断开单元的情况下)，对总线LBUS施加电压VSS。即，在与导通单元对应的总线LBUS保存“H”电平的数据，在与断开单元对应的总线LBUS保存“L”电平的数据。

在时刻t17，控制电路2使信号LSL为“H”电平而使晶体管21成为导通状态。在总线LBUS保存“H”电平的数据的情况下，晶体管19成为导通状态，因此对节点SEN施加电压VSS。即，在总线LBUS保存“H”电平的数据的情况下，节点SEN的保存数据的逻辑电平被确定为“L”电平(2)。

在时刻t18，控制电路2使信号HSL为“H”电平，而对晶体管32的栅极施加电压VX2。由此，晶体管32成为导通状态。在总线LBUS保存“L”电平的数据的情况下，晶体管26成为导通状态，因此对节点SEN施加电压VDDSA。即，在总线LBUS保存“L”电平的数据的情况下，节点SEN的保存数据的逻辑电平被确定为“H”电平(1)。由此，节点SEN的保存数据的逻辑电平确定。即，在时刻t16～t20之间，执行节点SEN的数字化。

在时刻t20～t23，与图13的时刻t13～t16同样地，控制电路2根据第1验证的结果而更新锁存电路TDL。

接下来，对第2验证进行说明。如图23所示，时刻t23～t38的动作与时刻t5～20的动作大致相同。在时刻t28～t29之间，执行第2感测，在时刻t34～t38之间，执行数字化。在第2验证中，与在第1验证中成为导通单元的存储单元晶体管MT对应的节点SEN(2)以保存数据为“L”电平的状态执行第2感测。由此，第2验证的结果，与在第1及第2验证中成为断开单元的存储单元晶体管MT对应的节点SEN(1-1)保存“H”电平的数据。与在第1验证中成为断开单元且在第2验证中成为导通单元的存储单元晶体管MT对应的节点SEN(1-2)和与在第1验证中成为导通单元的存储单元晶体管MT对应的节点SEN(2)相同，保存“L”电平的数据。

在时刻t38～t39之间，控制电路2使信号SDI为“H”电平而使晶体管90成为导通状态。由此在锁存电路SDL中储存总线LBUS的数据(节点SEN的反转数据)。更加具体来讲，在总线LBUS保存“H”电平的数据的情况下，电容元件94被充电，节点INV_S保存“H”电平的数据。在总线LBUS保存“L”电平的数据的情况下，电容元件94被释放电荷，节点INV_S保存“L”电平的数据。

在时刻t40～41之间，进行恢复处理，从而验证动作结束。

另外，在图22及图23的例子中是以相同间隔来图示时刻t1～t41，但也可以与第1及第2实施方式同样地，各时刻间的时间间隔互不相同。

3.5关于本实施方式的效果

若为本实施方式的构成，则能够获得与第1及第2实施方式相同的效果。

进而，在本实施方式的构成中，锁存电路SDL包含动态锁存电路，因此比起静态锁存电路，能够减少构成锁存电路的元件个数。由此，能够抑制半导体存储装置的芯片面积的增加。

进而，在本实施方式的构成中，设置着使2个读出放大器单元SAU的总线LBUS与节点PXP交叉耦合连接的连接电路LCC。由此，能够使用连接电路LCC及另一读出放大器单元SAU而执行一读出放大器单元SAU中的数据运算处理(例如节点SEN的数据反转)。从而，读出放大器单元SAU能够削减所需的锁存电路的个数。由此，能够抑制半导体存储装置的芯片面积的增加。

4.第4实施方式

接下来，对第4实施方式进行说明。在第4实施方式中，LBUS预充电电路PCC及连接电路LCC的构成与第3实施方式不同。以下，仅对与第3实施方式不同的点进行说明。

4.1关于读出放大器单元及连接电路的构成

首先，使用图24对读出放大器单元SAU及连接电路LCC的构成进行说明。在图24的例子中，为了使说明简化，用方框表示电路构成与第1至第3实施方式相同的读出电路SA、DBUS开关电路DSC、以及锁存电路ADL、BDL、CDL、及TDL。省略连接于连接电路LCC的读出放大器单元SAU1。而且，扫描单元SCU及锁存电路SDL的电路构成与第3实施方式的图20相同，因此省略说明。

如图24所示，LBUS预充电电路PCC包含低耐压n通道MOS晶体管30及201、以及低耐压p通道MOS晶体管200。

关于晶体管30，向栅极输入信号LPC(LPC0)，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点NVHLB。

关于晶体管201，向栅极输入信号IREFC(IREFC0)，电流路径的一端(漏极)连接于节点NVHLB，电流路径的另一端(源极)接地。信号IREFC是用来在对位线施加电压时控制向位线BL流动的电流的信号，通过信号IREFC而被箝位的电流在晶体管201中流通。

关于晶体管200，对电流路径的一端(源极)施加电压VDDSA，栅极及电流路径的另一端(漏极)连接于节点NVHLB。即，晶体管200被二极管连接。晶体管200构成读出电路SA内的晶体管17及电流镜。更加具体来讲，在晶体管30及90为导通状态的情况下，晶体管200的栅极经由节点NVHLB、总线LBUS、及节点INV_S而连接于晶体管17的栅极。从而，若使用晶体管201而控制向晶体管200流动的电流，则能够控制经由晶体管17而向位线BL流动的电流。

另外，晶体管200及201被用于控制向位线BL流动的电流时。例如，在对节点NVHLB施加电压VDDSA或电压VSS的情况下，经由未图示的选择器电路而向节点NVHLB施加电压VDDSA或电压VSS。

本实施方式的连接电路LCC包含低耐压n通道MOS晶体管202～204。

关于晶体管202，向栅极输入信号L2L，电流路径的一端连接于读出放大器单元SAU0的总线LBUS0及晶体管204的电流路径的一端，电流路径的另一端连接于读出放大器单元SAU1的总线LBUS1及晶体管203的电流路径的一端。

关于晶体管203，向栅极输入信号NRI0，电流路径的另一端连接于节点NXN0。节点NXN0连接于读出放大器单元SAU0的晶体管21的电流路径的一端及晶体管19的电流路径的另一端。

关于晶体管204，向栅极输入信号NRI1，电流路径的另一端连接于节点NXN1。节点NXN1连接于读出放大器单元SAU1的晶体管21的电流路径的一端及晶体管19的电流路径的另一端。

即，本实施方式的连接电路LCC将读出放大器单元SAU0的节点NXN0与读出放大器单元SAU1的总线LBUS1连接，并将读出放大器单元SAU0的总线LBUS0与读出放大器单元SAU1的节点NXN1交叉耦合连接。

4.2关于本实施方式的效果

若为本实施方式的构成，则能够获得与第3实施方式相同的效果。

进而，在本实施方式的构成中，读出放大器5在给位线BL充电时，能够控制向位线BL流动的电流。具体地对本效果进行说明。

例如在验证动作中，相对于导通单元的判定所需的单元电流(在成为对象的存储单元晶体管MT中流通的电流)，根据存储单元晶体管MT的特性，而存在流通有1倍以上的单元电流，从而使消耗电力增加的情况。与此相对地，在本实施方式的构成中，能够控制向位线BL流动的电流即单元电流。由此，能够抑制消耗电力的增加。

4.变化例等

所述实施方式的半导体存储装置包括第1存储单元(MT0﹫图2)、连接于第1存储单元的第1位线(BL0﹫图2)、及连接于第1位线的第1读出放大器(SAU0﹫图4)。第1读出放大器包含：第1节点(SEN﹫图5)，根据第1存储单元的数据向第1位线传输电荷；第1电容元件(27﹫图5)，连接于第1节点；及第1静态锁存电路(SCU﹫图5)，连接于第1节点，保存第1节点的数据。

通过应用所述实施方式，可以提供一种能够提高可靠性的半导体存储装置。另外，实施方式并不限定于所述已说明的实施方式，而可以进行各种变化。

例如，在第3及第4实施方式中，也可以在仅使连接于连接电路LCC的一读出放大器单元SAU动作的情况下，使另一读出放大器单元SAU的锁存电路保存数据。更加具体来讲，例如在图20中，在不使用读出放大器单元SAU1的情况下，连接电路LCC使晶体管33成为导通状态，而将读出放大器单元SAU0的总线LBUS0与读出放大器单元SAU1的总线LBUS1电连接。而且，在读出放大器单元SAU0中可以将所需的数据储存在例如读出放大器单元SAU1的锁存电路ADL、BDL、CDL、及TDL中的任一者。由此，能够削减1个读出放大器单元SAU中所含的锁存电路的个数。

进而在所述实施方式中，节点CLKDB也可以为总线DBUS。

进而，也可以应用于与所述实施方式不同的三维积层型NAND型闪速存储器、或平面型NAND型闪速存储器。进而，并不限定于NAND型闪速存储器，也可以应用于使用能够保存数据的存储元件的半导体存储装置。

进而，所述实施方式中所谓的“连接”也包括使中间介置有例如晶体管或电阻等其他部件而间接地连接的状态。

已对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子而提出，并非意图限定发明的范围。这些实施方式能够通过其他各种方式来实施，且能够在不脱离发明的主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。

另外，在本发明涉及的各实施方式中，也可以如下所述。例如存储单元晶体管MT能够保存2比特(4值)的数据，在将保存着4值中的任一者时的阈值电平按照由低到高的顺序设定为E电平(删除电平)、A电平、B电平、及C电平时，

(1)在读出动作中，施加于A电平的读出动作所选择的字线的电压例如为0V～0.55V之间。并不限定于此，也可以设定于0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一个之间。

施加于B电平的读出动作所选择的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可以设定于1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一个之间。

施加于C电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以设定于3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一个之间。

作为读出动作的时间(tR)，例如也可以设定于25μs～38μs、38μs～70μs、或70μs～80μs之间。

(2)写入动作如上所述包含编程动作及验证动作。在写入动作中，最初施加于编程动作时所选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设定为13.7V～14.0V及14.0V～14.6V中的任一个之间。

也可以改变对第奇数条字线进行写入时最初施加于所选择的字线的电压、及对第偶数条字线进行写入时最初施加于所选择的字线的电压。

在将编程动作设定为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，可列举例如0.5V左右。

作为施加于非选择的字线的电压，例如也可以设定为6.0V～7.3V之间。并不限定于该情况，例如也可以为7.3V～8.4V之间，也可以为6.0V以下。

也可以根据非选择的字线是第奇数条字线还是第偶数条字线，而改变所施加的通过电压。

作为写入动作的时间(tProg)，例如也可以设定于1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。

(3)在删除动作中，最初施加于形成在半导体衬底上部且上方配置有所述存储单元的阱的电压例如为12V～13.6V之间。并不限定于该情况，例如也可以为13.6V～14.8V、14.8V～19.0V、19.0～19.8V或19.8V～21V之间。

作为删除动作的时间(tErase)，例如也可以设定于3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之间。

(4)存储单元的构造为在半导体衬底(硅衬底)上具有隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷累积层。该电荷累积层可以设定成膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。而且，也可以在多晶硅中添加Ru等金属。在电荷累积层之上具有绝缘膜。该绝缘膜具有例如被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。而且，硅氧化膜的膜厚也可以厚于High-k膜的膜厚。在绝缘膜上经由膜厚为3～10nm的功函数调整用材料而形成膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可以使用W等。

而且，可以在存储单元间形成气隙。

[符号的说明]

1 NAND型闪速存储器

2 控制电路

3 电压产生电路

4 行解码器

5 读出放大器

6 数据锁存器

7 存储单元阵列

8 NAND串

10～26、30～35、40～47、50～57、60～67、70～77、80～87、90～92、200～204晶体管

27～29、94 电容元件

100 半导体衬底

101 n型阱

102 p型阱

111、112、113、118、121、124、132_cs、132_sen、134_cs、134_sen、136_db、136_sa、136_sen、142 配线层

114 半导体层

115、117、130、131 绝缘层

116 电荷累积层

119 n⁺型扩散层

120、123、133_cs、133_sen、135_sen、140、141 接触插塞

122 p⁺型扩散层

Claims (10)

1.一种半导体存储装置，其特征在于包括：

第1存储单元；

第1位线，连接于所述第1存储单元；及

第1读出放大器，连接于所述第1位线；且

所述第1读出放大器包含：

第1节点，根据所述第1存储单元的数据向所述第1位线传输电荷；

第1电容元件，连接于所述第1节点；及

第1静态锁存电路，连接于所述第1节点，保存所述第1节点的数据。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述第1静态锁存电路包含构成第1反相器且串联连接的第1PMOS晶体管及第1NMOS晶体管、以及构成第2反相器且串联连接的第2PMOS晶体管及第2NMOS晶体管，且

所述第1节点连接于所述第1反相器的输入及所述第2反相器的输出，所述第1反相器的输出连接于所述第2反相器的输入。

3.根据权利要求2所述的半导体存储装置，其特征在于：

还包含控制器，所述控制器能够对所述第1PMOS晶体管的背栅极施加比源极及栅极的电压高的第1电压。

4.根据权利要求2所述的半导体存储装置，其特征在于：

在给所述第1节点充电时，对所述第1PMOS晶体管的所述源极、及所述第2PMOS晶体管的源极施加第2电压，且

在读出时，对所述第1及第2PMOS晶体管的所述源极施加低于所述第2电压的第3电压。

5.根据权利要求2所述的半导体存储装置，其特征在于：

所述第1读出放大器还包含将所述第2PMOS晶体管与所述第2NMOS晶体管连接的第3NMOS晶体管。

6.根据权利要求1至5中任一项所述的半导体存储装置，其特征在于：

所述第1读出放大器还包含连接于所述第1节点的动态锁存电路。

7.根据权利要求6所述的半导体存储装置，其特征在于：

所述动态锁存电路包含：

第4NMOS晶体管，漏极连接于所述第1节点，源极接地，栅极连接于所述第2反相器的所述输入；及

第2电容元件，一电极连接于所述第4NMOS晶体管的所述栅极，另一电极接地。

8.根据权利要求2所述的半导体存储装置，其特征在于还包含：

第2存储单元；

第2位线，连接于所述第2存储单元；

第2读出放大器，连接于所述第2位线；及

第1电路，将所述第1读出放大器与所述第2读出放大器连接，且

所述第2读出放大器包含：

第2节点，根据所述第2存储单元的数据向所述第2位线传输电荷；

第3电容元件，连接于所述第2节点；及

第2静态锁存电路，连接于所述第2节点，保存所述第2节点的数据；

所述第2静态锁存电路包含：

第3PMOS晶体管及第5NMOS晶体管，构成第3反相器且串联连接；及

第4PMOS晶体管及第6NMOS晶体管，构成第4反相器且串联连接；且

所述第2节点连接于所述第3反相器的输入及所述第4反相器的输出，所述第3反相器的输出连接于所述第4反相器的输入，

所述第1电路包含：

第1晶体管，将所述第2反相器的所述输入与所述第4反相器的所述输入连接；

第2晶体管，将所述第2反相器的所述输入与所述第4PMOS晶体管和所述第6NMOS晶体管的连接节点连接；及

第3晶体管，将所述4反相器的所述输入与所述第2PMOS晶体管和所述第2NMOS晶体管的连接节点连接。

9.根据权利要求1至5中任一项所述的半导体存储装置，其特征在于：

所述第1读出放大器还包含连接于所述第1节点的第4电容元件，且

所述第1及第4电容元件的一电极连接于所述第1节点，

所述第1及第4电容元件的另一电极分别连接于第3及第4节点，

在向所述第1节点传输所述第1位线的所述电荷时，对所述第3及第4节点施加比接地电压高的电压。

10.根据权利要求9所述的半导体存储装置，其特征在于：

所述第1电容元件是所述第1节点与所述第3节点的配线间电容、或连接于所述第1节点的第1接触插塞与连接于所述第3节点的第2接触插塞的接触插塞间的电容。