CN106796819B - 非易失性半导体存储装置 - Google Patents

Abstract

非易失性半导体存储装置具备：存储器单元阵列，其配置有能够保持N比特的数据的存储器单元；和读出放大器，其具有能够保持阈值分布的信息的第1锁存器(SEN)、保持写入数据的第2锁存器(SDL)、以及能够保持所述2比特数据的低位信息的第3锁存器(LDL)，该读出放大器向所述存储器单元供给第1～第4电压，使用该第1～第4电压进行所述数据的写入，所述读出放大器基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1～第3电压(VSS、VDD、VQPWL)向所述存储器单元供给，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压(VQPWH)或所述第1电压(VSS)向所述存储器单元供给。

Description

非易失性半导体存储装置

技术领域

实施方式涉及非易失性半导体存储装置。

背景技术

NAND型闪速存储器具备配置成矩阵状的存储器单元以及使该存储器单元保持写入数据的读出放大器等。

现有技术文献

专利文献1：日本特开2014-6940号公报

发明内容

发明要解决的问题

能够向位线BL供给4种写入电压的非易失性半导体存储装置。

用于解决问题的技术方案

根据实施方式的非易失性半导体存储装置，具备：存储器单元阵列，其由能够保持N比特的数据的存储器单元沿着位线以及字线方向配置成矩阵状而形成，其中，N为自然数；和读出放大器，其具有能够暂时地保持阈值分布的信息的第1锁存器、能够保持写入数据的第2锁存器、以及能够保持所述2比特数据的低位信息的第3锁存器，该读出放大器能够向所述存储器单元供给第1电压～第4电压，使用该第1电压～第4电压进行所述数据的写入，所述读出放大器，基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1电压～第3电压供给到所述存储器单元，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压或者所述第1电压供给到所述存储器单元。

附图说明

图1是第1实施方式的非易失性半导体存储装置的整体结构例。

图2是第1实施方式的存储器单元阵列的俯视图。

图3是第1实施方式的读出放大器的电路图。

图4A是示出第1实施方式的读出放大器供给的电压模式的示意图。

图4B是示出第1实施方式的存储器单元的阈值分布的示意图。

图5是示出第1实施方式的写入时的读出放大器工作的示意图。

图6是示出第1实施方式的写入时的读出放大器工作的示意图。

图7A是示出第1实施方式的晶体管的工作定时的时序图。

图7B是示出第1实施方式的晶体管的工作定时的时序图。

图7C是示出第1实施方式的晶体管的工作定时的时序图。

图7D是示出第1实施方式的晶体管的工作定时的时序图。

图8是变形例的读出放大器的结构例。

图9A是第2实施方式的锁存电路所保持的数据的示意图。

图9B是第2实施方式的锁存电路所保持的数据的示意图。

图9C是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。

图9D是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。

图9E是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。

具体实施方式

以下，参照附图对本实施方式进行说明。在该说明时，在所有的图中，对于共同的结构标注共同的参照标号。

在本实施方式中，读出放大器根据需要向位线BL选择性地供给4种写入电压中的某一种。

4种电压包括：用于使存储器单元的阈值转变为期望的阈值分布(“A”状态、“B”状态、“C”状态)的3种电压和用于使上述各个阈值分布的低端向正侧偏移的第1电压。

第1电压是指通过提高阈值分布的低端来缩窄阈值分布宽度的电压。

也即是，利用该第1电压，能够缩窄各阈值分布的分布宽度。

以下，有时将使用了该第1电压的写入称为第1写入。另外，有时将使用了上述3种电压的写入称为第2写入。

[第1实施方式]

[整体结构例]

使用图1对第1实施方式的非易失性半导体存储装置的整体结构进行说明。

如图1所示，第1实施方式的非易失性半导体存储装置具备：存储器单元阵列1(图中，标记为MCA)、字线控制电路2、读出放大器3、列译码器4、输入输出控制电路5、数据输入输出缓冲器6、地址译码器7、控制信号产生电路8、控制电压产生电路9、控制部10。首先，对存储器单元阵列1进行说明。

<关于存储器单元阵列1>

在图1中，存储器单元阵列1具备例如能够保持2值以上的数据的非易失性的存储器单元MC。

存储器单元MC的控制栅极与字线WL连接，该存储器单元MC的一端与位线BL连接。以下，对存储器单元阵列1的详细情况进行说明。

<存储器单元阵列MC的详细情况>

接下来，如图2所示，块BLK0至BLKs的各块，具备由非易失性的存储器单元MC串联连接而形成的多个NAND串11。NAND串11的各串，例如包括64个存储器单元MC和选择晶体管ST1、ST2。

存储器单元MC为MONOS构造，该MONOS构造具有：隔着栅极绝缘膜形成在半导体基板上的电荷积蓄层(例如绝缘膜)、形成在电荷积蓄层上且具有比电荷积蓄层高的介电常数的绝缘膜(以下，称为块层)、以及进一步形成在块层上的控制栅极电极。此外，存储器单元MC的个数不限于64个，也可以是64个和/或128个、256个等，其数量未被限定。

另外，关于存储器单元MC，相邻的存储器单元MC彼此共用源极、漏极。并且，在选择晶体管ST1、ST2之间，其电流路径被配置成串联连接。串联连接的存储器单元MC的一端侧的漏极区域与选择晶体管ST1 的源极区域连接，另一端侧的源极区域与选择晶体管ST2的漏极区域连接。

位于同一行的存储器单元MC的控制栅极电极共同连接于字线 WL0～WL63中的某一个，位于同一行的存储器单元MC的选择晶体管 ST1、ST2的栅极电极分别共同连接于选择栅极线SGD1、SGS1。

此外，为了简化说明，以下，在不区分字线WL0～WL63的情况下，有时仅称为字线WL。另外，在存储器单元阵列1中，位于同一列的选择晶体管ST1的漏极，共同连接于某一条位线BL0～BLn。

以下，关于位线BL0～BLn，在不对它们进行区分的情况下，统一地称为位线BL(n：自然数)。选择晶体管ST2的源极共同连接于源极线SL。此外，选择晶体管ST1、ST2并不一定需要双方，只要能够选择NAND串 11，也可以仅设置某一方。

另外，向与同一字线WL连接的多个存储器单元MC统一地写入数据，将该单位称为页。进一步，多个NAND串11以块BLK为单位统一地擦除数据。

此外，本实施方式中的存储器单元MC，能够保持例如4值(2比特) 数据中的任一个。

将“E”状态称为擦除状态，是指在电荷积蓄层没有电荷的状态。并且，当电荷被蓄积在电荷积蓄层时，阈值电压会上升。

关注多个存储器单元MC，若以积蓄在这些存储器单元MC的电荷量进行分布划分，则该阈值分布被划分为“E”状态、“A”状态、“B”状态以及“C”状态。

4个阈值的分布从低的一方起为“E”状态、“A”状态、“B”状态、以及“C”状态。

在此，将“E”状态规定为“11”，将“A”状态规定为“01”，将“B”状态规定为“01”，并且将“C”状态规定为“00”。

在以“□△”表示上述保持数据的情况下，将“□”称为高位比特，在数据写入时保存于后述的UDL，另外，将“△”称为低位比特，在写入时保存于后述的LDL。

存储器单元阵列1的结构不限定于上述的结构，例如，也可以是“三维层叠非易失性半导体存储器”这一在2009年3月19日提出申请的美国专利申请12/407，403号中记载的结构。另外，也可以是“三维层叠非易失性半导体存储器”这一在2009年3月18日提出申请的美国专利申请12/406， 524号、“非易失性半导体存储装置及其制造方法”这一在2010年3月25 日提出申请的美国专利申请12/679，991号、“半导体存储器及其制造方法”这一在2009年3月23日提出申请的美国专利申请12/532，030号中记载的结构。这些专利申请的整体在本申请说明书中通过参照而被引用。

<关于字线控制电路2>

返回图1对外围电路进行说明。

字线控制电路2作为行译码器(row decoder)发挥功能。即，字线控制电路2选择存储器单元阵列1的行方向，向设置在所选择的块BLK内的存储器单元MC，转送控制电压产生电路9所产生的电压。

<关于读出放大器3>

接下来，对读出放大器3进行说明。读出放大器3能够与存储器单元阵列1的位线BL连接。读出放大器3具有相对于存储器单元MC读出以及写入数据的功能。

另外，读出放大器3确认是否将上述的第1电压向位线BL供给，如果需要，则将第1电压向位线BL供给。对于是否进行供给的判断，在写入工作的前后，为了判定预定的阈值分布是否接近了作为目标的分布，进行使用了2个校验电压的校验工作。

<关于列译码器4>

列译码器4根据地址译码器7的输出信号，输出用于选择存储器单元阵列1的位线的列选择信号。

<关于输入输出控制电路5>

输入输出控制电路5接收从未图示的主机(host)设备供给的各种命令、地址信号以及写入数据。

输入输出控制电路5在数据写入时，经由数据输入输出缓冲器6将写入数据向读出放大器3供给。

另外，输入输出控制电路5将经由数据输入输出缓冲器6读出的数据向未图示的主机设备输出。

进而，输入输出控制电路5将地址信号向数据输入输出缓冲器6供给。该地址信号被供给到地址译码器7。

输入输出控制电路5将命令向数据输入输出缓冲器6供给。该命令之后被供给到控制信号产生电路8。

<关于地址译码器7>

地址译码器7被从数据输入输出缓冲器6供给地址信号。地址译码器 7对该地址信号进行译码，然后，向字线控制电路2以及列译码器4供给。

<关于控制信号产生电路8>

控制信号产生电路8从未图示的主机接收片选通(使能)信号/CE、写入选通信号/WE、读出选通信号/RE、地址锁存选通信号ALE、命令锁存选通信号CLE等外部控制信号。

控制信号产生电路8基于根据工作模式供给的上述的外部控制信号以及命令，产生对数据写入以及擦除的序列(sequence)进行控制的控制信号、以及对数据的读出进行控制的控制信号。该控制信号被供给到控制电压产生电路9、地址译码器7。

<关于控制电压生成电路9>

控制电压生成电路9根据从控制信号生成电路8供给的各种控制信号，生成读出电压、写入电压、校验电压等存储器单元阵列1、读出放大器电路3和/或列译码器4的各种工作所需的电压。

<关于控制部10>

控制部10对非易失性半导体存储装置整体进行控制。例如，使用从未图示的主机接收到的命令来控制写入工作以及写入校验等的工作定时。

具体而言，控制部10控制构成读出放大器3的各晶体管的导通/截止及其定时，实施数据运算、位线BL电压供给及其路径变更。

<关于读出放大器3的详细情况>

接下来，使用图3对读出放大器3的详细情况进行说明。读出放大器 3具备：n沟道型MOS晶体管20～29、31～39、44～47、52～55、60以及61； p沟道型MOS晶体管40～43、48～51、56～59；以及电容器元件30。

如上所述，控制部10对向各晶体管的栅极供给的信号的电压电平以及进行供给的定时等进行控制。

另外，以下，通过对MOS晶体管的阈值电位Vth标注该MOS晶体管的参照标号来表示MOS晶体管的阈值电位。例如，MOS晶体管22的阈值电位设为Vth22。

MOS晶体管20的一端与位线BL连接，另一端与节点N1连接，被供给信号BLS。信号BLS是在读出工作、写入工作时设为“H”电平而能够将位线BL与读出放大器3连接的信号。

MOS晶体管21的一端与节点N1连接，另一端被接地(电压VSS)，向栅极供给信号BLV。

MOS晶体管22的一端与节点N1连接，另一端与SCOM连接，向栅极供给信号BLC。信号BLC是用于将位线BL箝位(clamp)在预定电位的信号。

例如若在写入工作时向MOS晶体管22施加信号BLC＝ (VDD+Vth22)，则该MOS晶体管22能够向位线BL供给直达电压VDD 的电压。

因此，MOS晶体管22能够将后述的电压VSS、电压VQPWL、电压 VQPWH等向位线BL供给。

具有电压VDD>电压VQPWH>电压VQPWL>电压VSS的关系。

MOS晶体管23的一端与SCOM连接，另一端与节点N2连接，向栅极供给信号BLX(例如写入工作时，电压(VDD+Vth23)或电压(VQPWH+Vth23)中的某一个电压)。

MOS晶体管24的一端被供给电压VDD，另一端与节点N2连接，向栅极供给信号NOLO。

进一步，向MOS晶体管25的一端供给电压VDD，另一端与节点N2 连接，向栅极供给信号INV_S。该信号INV_S的电压电平根据后述的SDL 所保持的数据而变化。

例如，在SDL保持“1”作为写入数据的情况下，INV_S的电压电平为“L”，在保持“0”作为写入数据的情况下，INV_S的电压电平为“H”。

在INV_S的电压电平为“L”的情况下，读出放大器3向位线BL供给电压VDD。

MOS晶体管27的一端与节点SCOM连接，向栅极供给信号GRS。

MOS晶体管28的一端与MOS晶体管27的另一端连接，向栅极供给信号INV_S，另一端被供给接地电位(VSS)。

在上述的信号INV_S＝“H”电平时，经由MOS晶体管28，读出放大器 3向位线BL供给电压VSS。

MOS晶体管29的一端与SCOM连接，另一端与节点N3连接。

另外，MOS晶体管26的一端与节点N3连接，另一端与节点N2连接，向栅极供给信号HLL。

向电容器元件30的一方的电极，在节点N4供给时钟CLK，另一方的电极与节点SEN连接。

MOS晶体管31的一端与节点N4连接，向栅极供给信号SEN。也即是，MOS晶体管31根据该节点SEN的电位来导通/截止。因此，有时将 MOS晶体管31以及节点SEN合起来称为检测部。

MOS晶体管32的一端与MOS晶体管31的另一端连接，另一端与节点N4连接，向栅极供给信号STB。在将SEN的电压电平向SDL转送等情况下，设信号STB为“H”。虽然被转送的数据反相，但是，由此能够从 SEN向SDL进行数据转送。

MOS晶体管33的一端与节点SEN连接，另一端与节点N4连接，向栅极供给信号BLQ(电压(VDD+Vth30))。

MOS晶体管34的一端与节点SEN连接，向栅极供给信号LSL。另外，MOS晶体管35的一端与MOS晶体管34的另一端连接，另一端被接地(电压VSS)，栅极与节点N4连接。

<关于SDL>

SDL保持写入数据。

具体而言，SDL保持节点LAT_S的数据。例如，在“1”写入的情况下， LAT_S的电压电平成为“H”电平(＝“1”数据)。

与此相对，在“0”写入的情况下，LAT_S的电压电平是“L”电平(＝“0”数据)。这样，根据写入数据，例如向节点SEN转送0V或者电压VDD。

以下，对结构进行说明。

MOS晶体管36的一端与节点N4连接，另一端与节点LAT_S连接，向栅极供给信号STL。

MOS晶体管39的一端与节点N4连接，另一端与INV_S连接，向栅极供给信号STI。

MOS晶体管37的一端与LAT_S连接，向另一端供给接地电位，向栅极供给信号INV_S。

另外，MOS晶体管38的一端与INV_S连接，向另一端供给接地电位，栅极与信号LAT_S连接。

MOS晶体管40的一端与LAT_S连接，向栅极供给信号INV_S。

另外，MOS晶体管42的一端与INV_S连接，向栅极供给信号LAT_S。

这些MOS晶体管37、38、40以及42是用于向位线BL转送预定电压的晶体管组，作为锁存电路(以下，SDL)发挥功能。

向MOS晶体管41的一端供给电压VDD，另一端与MOS晶体管40 的另一端连接，向栅极供给信号SLL。

向MOS晶体管43的一端供给电压VDD，另一端与MOS晶体管42 的另一端连接，向栅极供给信号SLI。

节点SEN的数据经由该MOS晶体管36或晶体管39被保存于SDL。

<关于LDL>

接下来，对LDL进行说明。

LDL保持低位比特数据。

以下，对不同于SDL的结构进行说明。

不同点是各信号名。具体而言，在将“STL”变更为“LTL”、将“INV_L”变更为“INV_L的点上不同。对于以下的信号也同样。

另外，MOS晶体管45、46、48以及50是用于将与低位比特对应的电压向位线BL转送的晶体管组。

<关于UDL>

接下来，对UDL进行说明。

UDL保持高位比特数据。

以下，对不同于SDL的结构进行说明。

不同点是各信号名。具体而言，在将“STL”变更为“UTL”、另外将“INV_L”变更为“INV_U”的点上不同。对于以下的信号也同样。

另外，MOS晶体管53、54、56以及58是用于将与高位比特对应的电压向位线BL转送的晶体管组。

此外，将与节点N44连接的布线称为LBUS，MOS晶体管61具有对该LBUS充电的功能。

另外，MOS晶体管60的一端与DBUS连接，另一端与节点N4连接，向栅极供给信号DSW。

通过与该信号DSW相对应地使MOS晶体管60导通/截止，由此从与布线DBUS连接的未图示的XDL转送写入数据。

<时序图>

接下来，使用图4A以及图4B，对写入工作时读出放大器3向位线 BL供给的电压模式进行说明。

图4A示出表示用2个校验电压(例如，如图4B所示的Av_L、Av_H，以下，有时将该Av_L、Av_H间的区域称为区域α)进行了写入校验工作后的写入工作的时序图。

此外，上述校验电压(Av_L、Av_H)是用于调查虽然存储器单元MC 的阈值分布未达到A状态，但是如果向位线BL供给后述的模式4的电压则会达到A状态的存储器单元MC的电压。另外，具有Av_H>Av_L的关系。

<模式1：不写入(维持E状态)>

如图所示，在模式1中，在时刻t0，读出放大器3开始向位线BL供给电压，至时刻t1为止，使该位线BL的电压上升至电压VDD。此时，与电压VDD相当的电荷被保持于位线BL。

因此，在时刻t1以后，位线BL将会维持电压VDD。

另外，在该时刻t0，向信号SGD供给电压Vsg(>电压VDD)。这样，选择晶体管ST1导通，NAND串11的沟道的电位上升到电压VDD。

然后，从时刻t1至时刻t1’，使信号SGD的值变化为电压Vsg＝>电压 Vsgd(<电压Vsg)。由此，选择晶体管T1成为截止。

进一步，在时刻t1’，字线控制电路2使未选择字线WL的电位上升至电压VPASS。与该上升相伴，通过耦合，沟道电位从电压VDD提升。

也即是，在时刻t2以后，字线控制电路2使施加于选择字线WL的电压上升至写入电压VPGM。

但是，由于沟道电压与字线WL的电压差小，因此，不进行电荷的注入，存储器单元MC的阈值分布维持“E”状态。也即是，模式1是实现不写入的电压。

以下，在模式2以及模式3中，采用上述的第2写入。

<模式2：写入(向B、C状态写入)>

在模式2中，在时刻t0以后，读出放大器3向位线BL供给接地电位 (VSS)。

之后，字线控制电路2向选择字线WL供给写入电压VPGM。

也即是，模式2是向存储器单元MC的电荷积蓄层注入电荷并使阈值分布向B状态或C状态上升的电压模式。

<模式3：写入(向A状态写入)>

在模式3中，在时刻t0以后，读出放大器3向位线BL供给接地电位 (VSS)。

之后，在时刻t1，读出放大器3向位线BL供给电压VQPWL。由此，位线BL的电压从电压VSS上升到电压VQPWL。之后，字线控制电路2 向选择字线WL供给写入电压VPGM。

也即是，模式3是相比于模式2使存储器单元MC的控制栅极与沟道的电位差小的模式。因此，在模式3中，与模式2的情况相比较，向存储器单元MC的电荷积蓄层注入的电荷少。

<模式4：写入(第1写入)>

在模式4中，在时刻t0以后，读出放大器3向位线BL供给电压VDD。

之后，在时刻t1，读出放大器3将供给到位线BL的电压从电压VDD 切换为电压VQPWH。之后，字线控制电路2向选择字线WL供给写入电压VPGM。

也即是，模式4是相比于模式3使存储器单元MC的控制栅极与沟道的电位差小的模式。因此，在模式4中，与模式3的情况相比较，向存储器单元MC的电荷积蓄层注入的电荷少。

这样，通过使用模式4，实现使位于比A状态稍靠下的位置的阈值分布上升为A状态的第1写入。

在本实施方式中，为了向位线BL供给模式4的电压，使SEN暂时地作为锁存部发挥功能。也即是，使是否向位线BL供给模式4的电压的信息保持于SEN。

在读出放大器3将模式4的电压向位线BL供给的情况下，将SEN的电压电平设为“H”。

由此，在本实施方式中，能够实现第1写入。

<读出放大器3的工作>

接下来，使用图5～图6及图7A～图7D，对图4A中的上述的电压转送时的、将模式1～模式4的电压即电压VDD、电压VSS、电压VQPWL以及电压VQPWH向位线BL供给的读出放大器3的工作进行说明。

如上所述，在本实施方式中，将细致地写成阈值分布的对象作为一例，设为“A”状态。即，是关于用于缩窄“A”状态的阈值分布宽度的工作的一例。

另外，对于第1写入，针对低位比特以及高位比特分别执行。

在此，示出写成至“A”状态的阈值分布为止的情况、且关注低位比特的写入的例子。

如图5所示，读出放大器3将根据SDL的保持数据变化的电压向位线 BL供给。

例如，在SDL(LAT_S)的保持数据为“H”电平、即不写入的情况下，成为INV_S＝“L”电平。

因此，该情况下，MOS晶体管25成为导通，读出放大器3经由该 MOS晶体管25、MOS晶体管23、MOS晶体管22以及MOS晶体管20 向位线BL供给电压VDD(图4A：模式1)。

此时，如图7A所示，控制部10在时刻t0将信号BLX的电压电平设为电压VX2(>电压VDD)。

与此相对，例如在SDL的保持数据为“L”电平、即(向A状态～C状态的任一个)写入的情况下，成为INV_S＝“H”电平。

因此，MOS晶体管25截止，但是，MOS晶体管28导通，因此，读出放大器3经由MOS晶体管27、MOS晶体管22以及MOS晶体管20向位线BL供给接地电位、即电压VSS(图4A：模式2～模式4)。

此时，如图7B所示，在时刻t0，将信号GRS以及信号INV_S的电压电平设为电压VDD。

另外，在时刻t1，使信号XXL的电压电平从电压VSS变为电压 (Vth29+VQPWL)。

之后，控制部10将表示是否是位于区域α的存储器单元MC的电压电平向SDL转送，所述区域α是事先保存于节点SEN的电压、即2个校验电压(Av_L与Av_H)之间。

具体而言，如图6所示，控制部10将信号STB、信号STI分别设为“H”电平，另外，根据节点SEN的电压电平使MOS晶体管31导通/截止，由此，将节点SEN的电压电平向SDL转送。

因此，如果MOS晶体管31导通，则接地电位被转送到INV_S，与此相对，如果MOS晶体管31截止，则INV_S的电压维持在此之前的电压电平。

在此，在节点SEN的电压电平为“H”电平的情况下、即、

(I)在SEN＝>SDL转送的结果，INV_S的电压电平为“L”的情况下，写入对象的存储器单元MC的阈值会位于Av_L与Av_H之间。

该情况下，读出放大器3将上述模式4的电压向位线BL供给。具体而言，读出放大器3经由MOS晶体管25、MOS晶体管23、MOS晶体管 22以及MOS晶体管20，向位线BL供给电压VQPWH(模式4、图4A)。

此时，如图7D所示，在时刻t1将信号BLX的电压电平从电压VX2 切换为电压(Vth23+VQPWH)。

另外，控制部10在时刻t1，将信号GRS以及信号INV_S的电压电平从电压VDD切换为电压VSS。

(II)在SEN＝>SDL转送的结果，INV_S的电压电平为“H”的情况下，

上述电压供给路径以及信号GRS路径停止。因此，读出放大器3以 LDL＝>SEN路径向位线BL供给写入电压。

具体而言，读出放大器3将与保持低位比特的LDL的数据相应的写入电压向位线BL供给。

例如，在将阈值分布写成为B状态、C状态的情况下，由于低位比特为“0”，因此，LDL(LAT_L)保持的电压电平成为“L”。因此，INV_L 的电压电平成为“L”。

该情况下，如图6所示，控制部10将信号LTL、信号BLQ、信号XXL、信号BLC的电压电平设为“H”，由此，读出放大器3将LDL的电位向位线BL供给接地电位。

与此相对，在向A状态写成阈值分布的情况下，由于低位比特为“1”，因此，LDL保持的电压电平成为“H”。因此，INV_L的电压电平成为“H”。

该情况下，如图6所示，控制部10将信号XXL的电压电平设定为(VQPWL+Vth29)，由此，读出放大器3向位线BL供给电压VQPWL(模式3、图4A)。

即，如图7C所示，在时刻t1将信号GRS以及信号INV_S的电压电平从电压VDD设为电压VSS，然后，在该时刻t1将信号XXL的电压电平设为电压(Vth29+VQPWL)。

之后，反复进行编程校验，在不再存在阈值分布位于区域α的存储器单元MC的时刻，针对高位比特执行上述同样的工作(第1写入)，向“A”状态写成阈值分布。

将阈值分布写成至“A”状态后，接着控制部10针对向“B”状态写成的存储器单元MC进行同样的处理。即，用2个校验电压(Bv_L和Bv_H (>Bv_L)这2个：以下，有时将该区域称为区域β)进行编程校验，控制部10执行上述同样的写入工作，直至不再存在阈值分布位于该区域β的存储器单元MC为止。

该情况下，控制部10使UDL保存“B”状态的低位比特，由此，根据需要向位线BL供给电压VQPWL。

此外，在向B状态的写成结束后，针对向C状态写成的存储器单元 MC也同样地进行处理。

<第1实施方式的效果>

若是第1实施方式的非易失性半导体存储装置，则能够得到以下(1) 的效果。

(1)能够缩窄预定的阈值分布宽度。

如上所述，若是本实施方式的非易失性半导体存储装置，则读出放大器3能够确保4个电压供给路径，因此，能够每次根据需要将4种写入电压中的某一种向位线BL供给。

这是因为：如上述那样，使节点SEN作为暂时地保存数据的动态锁存器发挥功能，另外，使LDL保存阈值分布的低位比特。

因此，在低位比特的写入工作中，能够将电压VQPWH用于第1写入用，例如能够缩窄“A”状态(低位比特)的阈值分布宽度。

此外，如上述那样，通过使用UDL，对于高位比特也能够使其阈值分布宽度变窄。

另外，在本实施方式中，关注了“A”状态的阈值分布，但是不限于此，也能够缩窄“B”状态以及“C”状态的阈值分布宽度。

<变形例>

接下来，对第1实施方式的变形例的非易失性半导体存储装置进行说明。

在变形例的非易失性半导体存储装置中，在存储器单元MC保持3比特(8值)数据的点以及在读出放大器3中还设置了后述的MDL的点上，与上述第1实施方式不同。

1.结构

关于读出放大器3

如图8所示，变形例的读出放大器3还具备MDL。

MDL保持3比特中的中位比特数据。例如在LAT_M的电压电平为“H”时，MDL保持“1”数据，在LAT_M的电压电平为“L”时，MDL保持“0”数据。

如图8所示，MDL保持n沟道型MOS晶体管70～72以及p沟道型 MOS晶体管74～77。

MOS晶体管70的一端与节点N44连接，另一端与LAT_M连接，向栅极供给信号MTL。

MOS晶体管72的一端与节点N4连接，另一端与INV_M连接，向栅极供给信号MTI。

MOS晶体管73的一端与LAT_M连接，另一端被接地，向栅极供给 INV_M。

另外，MOS晶体管71的一端与INV_M连接，另一端被接地，栅极被供给LAT_M。

MOS晶体管74的一端与MOS晶体管73的另一端在LAT_M共同连接，向栅极供给INV_M。

向MOS晶体管75的一端供给电压VDD，向栅极供给信号MLL。

进一步，MOS晶体管76的一端与MOS晶体管71、72的另一端在INV_M共同连接，向栅极供给LAT_M。

进一步，向MOS晶体管77的一端供给电压VDD，向栅极供给信号 MLI。

并且，由MOS晶体管71、73、74以及76构成锁存电路，能够保持 1比特数据。

2.数据保持的示意图

接下来，使用图9A～图9E，示出LDL、MDL以及UDL保持 3比特数据的示意图、以及基于阈值分布之上升的电压供给方法的示意图。

如图9A所示，在阈值分布为E～C的情况下，LDL的电压电平为“H”，与此相对，在D～G的情况下，LDL的电压电平为“L”。

另外，在阈值分布为E、A、F以及G的情况下，MDL的电压电平为“H”，与此相对，在B～E的情况下，MDL的电压电平为“L”。

进一步，在阈值分布为E、C、D以及G的情况下，UDL的电压电平为“H”，与此相对，在阈值分布为A、B、E以及F的情况下，UDL的电压电平为“L”。

这样，通过使LDL、MDL以及UDL各保存1比特的数据，能够保持 3比特的数据。

对于这样的3比特数据，读出放大器3基于LDL、MDL以及UDL 的保持数据，将图9C～图9E所示的电压向位线BL供给。

即，如图9C所示，在作为目标的阈值分布比“C”状态低的存储器单元 MC(除去“E”状态)的情况下，在直至上升至该“C”状态之前，读出放大器3向位线BL供给电压VQPWL。

与此相对，在作为目标的阈值分布为“D”状态以上的存储器单元MC 的情况下，在直至该阈值分布达到“C”状态之前，读出放大器3向位线BL 供给电压VSS。

进一步，如图9D所示，在作为目标的阈值分布为“D”状态以上的存储器单元MC的情况下，在该阈值分布达到“C”状态时，读出放大器3基于 MDL的保持数据，针对作为目标的阈值分布为“D”以及“E”状态的存储器单元MC，将电压VQPWL向位线BL供给。

与此相对，对于作为目标的阈值分布为“F”以及“G”状态的存储器单元 MC，读出放大器3将电压VSS向位线BL供给。

另外，进一步，如图9E所示，对于作为目标的阈值分布为“E”状态以上的存储器单元MC，向阈值分布为“F”状态的存储器单元MC供给电压 VQPWL，并且向阈值分布为“G”状态的存储器单元MC供给电压VSS。

[第2实施方式]

接下来，对第2实施方式的非易失性半导体存储装置进行说明。

在上述实施方式中，例如写入校验的结果是，针对处于区域α或区域β的存储器单元MC，读出放大器3向位线BL供给了电压VQPWL或电压VQPWH，但是，第2实施方式的非易失性半导体存储装置，与上述实施方式的不同之处在于：将包含电压VQPWL和/或电压VQPWH的上述 4个电压分别作为写成“E”～“C”的阈值分布的电压来使用。

1.模式1

<“E”状态用：电压VDD，“A”状态用：电压VQPWL，“B”、“C”状态用：VSS>

在模式1中，在SDL中保存“B”以及“C”状态用的写入数据，在LDL 中保存“A”状态用的写入数据。

并且，在作为目标的阈值分布为“A”状态的情况下，读出放大器3从 LDL将电压VQPWL施加于位线BL，将阈值分布从“E”状态不间歇地写成为“A”状态。

同样地，在作为目标的阈值分布为“B”状态、“C”状态的情况下，读出放大器3经由MOS晶体管28、29、22以及20将电压VSS施加于位线BL，将阈值分布从“E”状态不间歇地写成为“B”状态、“C”状态。

在此，使用如下方法：关于向选择字线WL转送的写入电压VPGM，按照电压VPGM＝>电压(VPGM+ΔV)＝>电压(VPGM+ΔV×2)＝>电压(VPGM+ΔV×3)……＝>电压(VPGM+ΔV×n)，最初向选择字线WL供给大的电压，之后，使电压每次上升ΔV。

2.模式2

<“E”状态用：VDD，“A”状态用：电压VQPWH，“B”状态用：电压 VQPWL，“C”状态用：VSS>

在模式2中，在SDL中保存“C”状态用的写入数据，在LDL中保存“A”状态的写入数据，并且在UDL中保存“B”状态的写入数据。

并且，在作为目标的阈值分布为“A”状态的情况下，读出放大器3从 LDL将电压VQPWH施加于位线BL，将阈值分布从“E”状态不间歇地写成为“A”状态。

同样地，在作为目标的阈值分布为“B”状态的情况下，读出放大器3 从UDL将电压VQPWL施加于位线BL，将阈值分布从“E”状态不间歇地写成为“B”状态。

<第2实施方式的效果>

若是第2实施方式的非易失性半导体存储装置，则与上述第1实施方式相比，能够以少的写入次数写成期望的阈值分布。

这是因为：读出放大器3将与各个阈值分布(E状态、A状态、B状态以及C状态)对应的4个电压(VSS、VQPWL、VQPWH以及VDD) 向位线BL供给。

这样，通过以不同于上述第1实施方式的目的来使用4个电压，能够实现高速写入。

此外，在各实施方式中，

(1)对于读出工作，

向在A状态的读出工作中所选择出的字线施加的电压，例如为 0V～0.55V之间。不限定于此，也可以为0.1V～0.24V、0.21V～0.31V、 0.31V～0.4V、0.4V～0.5V、0.5V～0.55V中的任一方之间。

向在B状态的读出工作中所选择出的字线施加的电压，例如为 1.5V～2.3V之间。不限于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一方之间。

向在C状态的读出工作中所选择出的字线施加的电压，例如为 3.0V～4.0V之间。不限于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、 3.5V～3.6V、3.6V～4.0V中的任一方之间。

作为读出工作的时间(tR)，例如也可以为25μs～38μs、38μs～70μs、 70μs～80μs之间。

(2)对于写入工作，如上所述，包含编程工作和校验工作。在写入工作中，除了上述的15.0V～23.0V以外，还可以是下述电压。

具体而言，最初向在编程工作时所选择出的字线施加的电压，例如为 13.7V～14.3V之间。不限于此，例如也可以为13.7V～14.0V、14.0V～14.6V 中的任一方之间。

也可以改变写入第奇数条字线时的、最初向所选择出的字线施加的电压和写入第偶数条字线时的、最初向所选择出的字线施加的电压。

在将编程工作设为ISPP方式(Incremental Step Pulse Program，增量脉冲编程)时，作为增幅(step up)的电压，例如可列举0.5V左右。

另外，作为向未选择的字线施加的电压，除了上述的7.0V～10.0V之外，还可以是下述电压。

具体而言，作为向未选择的字线施加的电压，例如也可以为6.0V～7.3V 之间。不限定于该情况，例如也可以为7.3V～8.4V之间，还可以为6.0V以下。

也可以按照未选择的字线是第奇数条字线还是第偶数条字线来改变要施加的导通电压。

作为写入工作的时间(tProg)，例如也可以为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)对于擦除工作，

向形成于半导体基板上部、并且上述存储器单元被配置于上方的阱最初施加的电压，例如为12V～13.6V之间。不限定于该情况，例如也可以为 13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。

作为擦除工作的时间(tErase)，例如也可以为3000μs～4000μs、 4000μs～5000μs、4000μs～9000μs之间。

(4)存储器单元的构造，

在半导体基板(硅基板)上具有隔着膜厚为4～10nm的沟道绝缘膜配置的电荷积蓄层。该电荷积蓄层能够形成为膜厚为2～3nm的SiN或SiON 等绝缘膜与膜厚为3～8nm的多晶硅的层叠构造。另外，也可以向多晶硅添加Ru等金属。在电荷积蓄层之上具有绝缘膜。该绝缘膜例如具有被膜厚为3～10nm的下层High-k膜和膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的硅氧化膜。High-k膜可列举HfO等。另外，硅氧化膜的膜厚可以比High-k膜的膜厚厚。在绝缘膜上隔着膜厚为3～10nm的功函数 (work function)调整用材料形成有膜厚为30nm～70nm的控制电极。在此，功函数调整用材料是TaO等金属氧化膜、TaN等金属氮化膜。控制电极可以使用W等。

另外，在存储器单元间可以形成空气间隙。

此外，本申请发明不限定于上述实施方式，在实施阶段，能够在不脱离其主旨的范围内进行各种变形。进一步，上述实施方式中包含各种阶段的发明，能够通过所公开的多个构成要件的适当组合来提取各种发明。例如，在即便从实施方式所公开的所有构成要件中删除几个构成要件、也能够解决发明要解决的问题一栏所述的问题、也能够得到发明的效果一栏所述的效果的情况下，能够将删除了该构成要件后的结构提取为发明取。

标号的说明

1…存储器单元阵列；2…字线控制电路；3…读出放大器；4…列译码器；5…输入输出控制电路；6…数据输入输出缓冲器；7…地址译码器；8…控制信号产生电路；9…控制电压产生电路；10…控制部。

Claims (4)

1.一种非易失性半导体存储装置，具备：

存储器单元阵列，其由能够保持N比特的数据的存储器单元沿着位线以及字线方向配置成矩阵状而形成，其中，N为自然数；和

读出放大器，其具有能够暂时地保持阈值分布的信息的第1锁存器、能够保持写入数据的第2锁存器、以及能够保持所述N比特的数据的低位信息的第3锁存器，该读出放大器能够向所述存储器单元供给第1电压～第4电压，使用该第1电压～第4电压进行所述数据的写入，

所述读出放大器，

基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1电压～所述第3电压向所述存储器单元供给，

基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压、所述第1电压或所述第3电压向所述存储器单元供给。

2.根据权利要求1所述的非易失性半导体存储装置，

所述读出放大器具备：

第1晶体管，其一端被供给未选择电压，其另一端与所述位线连接；和

第2晶体管，其一端与所述第3锁存器连接，其另一端和所述第1晶体管的另一端共同连接于所述位线，

当所述第2锁存器保持第1结果作为所述结果时，所述第1晶体管将比写入电压禁止电压小的所述第4电压向所述位线供给，

当所述第2锁存器保持第2结果作为所述结果时，所述第2晶体管基于所述第3锁存器所保持的所述信息，将比所述第4电压小的所述第1电压或所述第3电压向所述位线供给。

3.根据权利要求2所述的非易失性半导体存储装置，

还具备控制部，所述控制部对所述第1晶体管以及第2晶体管的导通/截止定时进行控制，

在所述第1晶体管供给所述第2电压时，所述控制部将向栅极供给的信号电平从第5电压切换为比该第5电压小的第6电压，

在所述第2晶体管供给所述第3电压时，所述控制部将向栅极供给的信号电平切换为比所述第6电压小的第7电压。

4.根据权利要求3所述的非易失性半导体存储装置，

所述N比特的阈值分布，从电压低的一方开始，为表示擦除状态的第1状态、以及第2状态、第3状态和第4状态，

所述第1锁存器能够暂时地保持的所述阈值分布位于第1校验电压和第2校验电压之间，所述第1校验电压是比所述第1状态高且比所述第2状态低的校验电压，所述第2校验电压是比所述第1状态高且比所述第1校验电压低的校验电压。

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