TW201611013A

TW201611013A - 非揮發性半導體記憶裝置

Info

Publication number: TW201611013A
Application number: TW104106724A
Authority: TW
Inventors: 鎌田義彥; 田田浩司
Original assignee: 東芝股份有限公司
Priority date: 2014-09-12
Filing date: 2015-03-03
Publication date: 2016-03-16
Also published as: WO2016038743A1; US20170186492A1; US10014064B2; CN106796819A; SG11201701901UA; TWI567746B; CN106796819B

Abstract

本發明之非揮發性半導體記憶裝置包含：記憶體胞陣列，其配置有可保持N位元之資料之記憶體胞；及感測放大器，其具有可保持臨限值分佈之資訊之第1閂鎖(SEN)、保持寫入資料之第2閂鎖(SDL)、及可保持上述2位元資料之下階資訊之第3閂鎖(LDL)，且對上述記憶體胞供給第1~第4電壓，並使用該第1~第4電壓進行上述資料之寫入；上述感測放大器係基於上述第2閂鎖、及上述第3閂鎖所保持之資訊將上述第1~第3電壓(VSS、VDD、VQPWL)供給至上述記憶體胞，接著基於藉由將上述第1閂鎖所保持之上述資訊傳送至上述第2閂鎖而獲得之結果，將上述第4電壓(VQPWH)或上述第1電壓(VSS)供給至上述記憶體胞。

Description

非揮發性半導體記憶裝置

本發明之實施形態係關於非揮發性半導體記憶裝置。

NAND型快閃記憶體係具備配置成矩陣狀之記憶體胞、及於該記憶體胞保持寫入資料之感測放大器等。

本發明之實施形態係提供可對位元線BL供給4種寫入電壓之非揮發性半導體記憶裝置。

根據實施形態之非揮發性半導體記憶裝置，具備：記憶體胞陣列，其係可保持N位元(N：自然數)之資料者，且沿位元線、及字元線方向矩陣狀地配置；及感測放大器，其具有可暫時保持臨限值分佈之資訊之第1閂鎖、可保持寫入資料之第2閂鎖、及可保持上述2位元資料之下階資訊之第3閂鎖，且可對上述記憶體胞供給第1~第4電壓，並使用該第1~第4電壓進行上述資料之寫入；上述感測放大器係基於上述第2閂鎖、及上述第3閂鎖所保持之資訊將上述第1~第3電壓供給至上述記憶體胞，接著基於藉由將上述第1閂鎖所保持之上述資訊傳送至上述第2閂鎖而獲得之結果，將上述第4電壓或上述第1電壓供給至上述記憶體胞。

1‧‧‧記憶體胞陣列

2‧‧‧字元線控制電路

3‧‧‧感測放大器

4‧‧‧行解碼器

5‧‧‧輸出入控制電路

6‧‧‧資料輸出入緩衝器

7‧‧‧位址解碼器

8‧‧‧控制信號產生電路

9‧‧‧控制電壓產生電路

10‧‧‧控制部

11‧‧‧NAND串

20~29‧‧‧n通道型MOS電晶體

30‧‧‧電容器元件

31~39‧‧‧n通道型MOS電晶體

40~43‧‧‧p通道型MOS電晶體

44~47‧‧‧n通道型MOS電晶體

48~51‧‧‧p通道型MOS電晶體

52~55‧‧‧n通道型MOS電晶體

56~59‧‧‧p通道型MOS電晶體

60~61‧‧‧n通道型MOS電晶體

70~72‧‧‧n通道型MOS電晶體

74~77‧‧‧p通道型MOS電晶體

A‧‧‧狀態

ALE‧‧‧位址閂鎖啟用信號

Av_H‧‧‧驗證電壓

Av_L‧‧‧驗證電壓

B‧‧‧狀態

BL‧‧‧位元線

BL0~BL(n+1)‧‧‧位元線

BLC‧‧‧信號

BLK0~BLKs‧‧‧區塊

BLQ‧‧‧信號

BLS‧‧‧信號

BLV‧‧‧信號

BLX‧‧‧信號

C‧‧‧狀態

CLE‧‧‧指令閂鎖啟用信號

CLK‧‧‧時脈

D‧‧‧狀態

DBUS‧‧‧配線

DSW‧‧‧信號

E‧‧‧狀態

F‧‧‧狀態

G‧‧‧狀態

GRS‧‧‧信號

HLL‧‧‧信號

INV_L‧‧‧信號

INV_S‧‧‧信號

INV_U‧‧‧信號

LAT_S‧‧‧節點

LBUS‧‧‧配線

LDL‧‧‧第3閂鎖

LSL‧‧‧信號

LTL‧‧‧信號

MC‧‧‧記憶體胞

MLI‧‧‧信號

MLL‧‧‧信號

MTI‧‧‧信號

MTL‧‧‧信號

N1~N4‧‧‧節點

NOLO‧‧‧信號

SCOM‧‧‧節點

SDL‧‧‧第2閂鎖

SEN‧‧‧節點

SGD‧‧‧信號

SGD1‧‧‧選擇閘極線

SGS1‧‧‧選擇閘極線

SL‧‧‧源極線

SLI‧‧‧信號

SLL‧‧‧信號

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

STB‧‧‧信號

STI‧‧‧信號

STL‧‧‧信號

t0~t2‧‧‧時刻

t1'‧‧‧時刻

UTL‧‧‧信號

VDD‧‧‧電壓

VPASS‧‧‧電壓

VPGM‧‧‧寫入電壓

VQPWH‧‧‧電壓

VQPWL‧‧‧電壓

Vsg‧‧‧電壓

Vsgd‧‧‧電壓

VSS‧‧‧電壓

Vth‧‧‧臨限值電壓

Vth23‧‧‧電壓

Vth29‧‧‧電壓

VX2‧‧‧電壓

WL‧‧‧字元線

WL0~WL63‧‧‧字元線

XXL‧‧‧信號

α‧‧‧區域

/CE‧‧‧晶片啟用信號

/RE‧‧‧讀取啟用信號

/WE‧‧‧寫入啟用信號

圖1係第1實施形態之非揮發性半導體記憶裝置之整體構成例。

圖2係第1實施形態之記憶體胞陣列之俯視圖。

圖3係第1實施形態之感測放大器之電路圖。

圖4A係顯示第1實施形態之感測放大器供給之電壓圖案之概念圖。

圖4B係顯示第1實施形態之記憶體胞之臨限值分佈之概念圖。

圖5係顯示第1實施形態之寫入時之感測放大器動作之概念圖。

圖6係顯示第1實施形態之寫入時之感測放大器動作之概念圖。

圖7A係顯示第1實施形態之電晶體之動作時序之流程圖。

圖7B係顯示第1實施形態之電晶體之動作時序之流程圖。

圖7C係顯示第1實施形態之電晶體之動作時序之流程圖。

圖7D係顯示第1實施形態之電晶體之動作時序之流程圖。

圖8係變化例之感測放大器之構成例。

圖9A係保持於第2實施形態之閂鎖電路之資料之概念圖。

圖9B係保持於第2實施形態之閂鎖電路之資料之概念圖。

圖9C係感測放大器基於第2實施形態之驗證結果供給之寫入電壓之概念圖。

圖9D係感測放大器基於第2實施形態之驗證結果供給之寫入電壓之概念圖。

圖9E係感測放大器基於第2實施形態之驗證結果供給之寫入電壓之概念圖。

以下，關於本實施形態參照圖式予以說明。於該說明時，對全圖中共通之構成標註共通之參照符號。

於本實施形態中，感測放大器係對位元線BL根據需要選擇供給4種寫入電壓中之任1種。

4種電壓係包含用以使記憶體胞之臨限值轉變至期望之臨限值分佈(“A”狀態、“B”狀態、“C”狀態)之3種電壓、及用以將上述各者之臨限值分佈之下端移位至正側之第1電壓。

所謂第1電壓係藉由提高臨限值分佈之下限，而使臨限值分佈寬度變窄之電壓。

即，藉由該第1電壓，可使各臨限值分佈之分佈寬度變窄。

以下，有時將使用該第1電壓之寫入稱為第1寫入。又，有時將使用上述3種電壓之寫入稱為第2寫入。

[第1實施形態] [整體構成例]

使用圖1說明第1實施形態之非揮發性半導體記憶裝置之整體構成。

如圖1所示，第1實施形態之非揮發性半導體記憶裝置係具備：記憶體胞陣列1(圖中標記為MCA)、字元線控制電路2、感測放大器3、行解碼器4、輸出入控制電路5、資料輸出入緩衝器6、位址解碼器7、控制信號產生電路8、控制電壓產生電路9、及控制部10。首先，說明記憶體胞陣列1。

<關於記憶體胞陣列1>

圖1中，記憶體胞陣列1係具備可保持例如2值以上之資料之非揮發性記憶體胞MC。

記憶體胞MC之控制閘極係連接於字元線WL，且該記憶體胞MC之一端係連接於位元線BL。以下，說明記憶體胞陣列1之細節。

<記憶體胞陣列MC之細節>

接著，如圖2所示，區塊BLK0至BLKs之各者係具備串聯連接有非揮發性記憶體胞MC之複數個NAND串11。NAND串11之各者係包含例如64個記憶體胞MC、選擇電晶體ST1、ST2。

記憶體胞MC係具有於半導體基板上介存閘極絕緣膜而形成之電荷累積層(例如絕緣膜)、形成於電荷累積層上且介電係數較電荷累積層更高之絕緣膜(以下稱為阻礙層)、及進而形成於阻礙層上之控制閘極電極之MONOS構造。另，記憶體胞MC之個數未限定於64個，亦可為64個、128個、256個等，其數量並非受限定者。

又，記憶體胞MC係以鄰接者彼此共有源極、汲極。且，於選擇電晶體ST1、ST2間，以串聯連接之方式配置其電流路徑。串聯連接之記憶體胞MC之一端側之汲極區域係連接於選擇電晶體ST1之源極區域，另一端側之源極區域係連接於選擇電晶體ST2之汲極區域。

位於同一列之記憶體胞MC之控制閘極電極係共通連接於字元線WL0~WL63之任一者，位於同一列之記憶體胞MC之選擇電晶體ST1、ST2之閘極電極係分別共通連接於選擇閘極線SGD1、SGS1。

另，為說明之簡單化，於以下未區別字元線WL0~WL63之情形時，有時簡稱為字元線WL。又，記憶體胞陣列1中位於同一行之選擇電晶體ST1之汲極係共通連接於任一者之位元線BL0~BLn。

以下，關於位元線BL0~BLn，在未區別其等之情形時，亦統一稱為位元線BL(n：自然數)。選擇電晶體ST2之源極係共通連接於源極線SL。另，選擇電晶體ST1、ST2未必兩者皆設，只要可選擇NAND串11，亦可僅設置任一者。

又，於連接於同一字元線WL之複數個記憶體胞MC統一寫入資料，且將該單位稱為頁面。進而，複數個NAND串11係以區塊BLK單位統一抹除資料。

另，本實施形態之記憶體胞MC係可保持例如4值(2位元)之資料中任一者。

將“E”狀態稱為抹除狀態，係指電荷累積層中無電荷之狀態。且，於電荷累積層累積電荷時，則臨限值電壓上升。

著眼於複數個記憶體胞MC，若以累積於該等記憶體胞MC之電荷量進行分佈區分，則該臨限值分佈分為“E”狀態、“A”狀態、 “B”狀態及“C”狀態。

4個臨限值係自分佈低者開始依次為“E”狀態、“A”狀態、“B”狀態、及“C”狀態。

此處，將“E”狀態規定為“11”，“A”狀態為“01”，“B”狀態為“01”，及“C”狀態為“00”。

以“□△”表示上述保持資料之情形時，將“□”稱為上階位元，於資料寫入時儲存於下述之UDL，又將“△”稱為下階位元，於寫入時儲存於下述之LDL。

記憶體胞陣列1之構成並未限定於上述構成，例如亦可為稱為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請12/407,403號所記述之構成。又，可為稱為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請12/679,991號、及稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號所記述之構成。該等專利申請係其整體藉由參照而援用於本申請案說明書中。

<關於字元線控制電路2>

回到圖1說明周邊電路。

字元線控制電路2係作為列解碼器而發揮功能。即，字元線控制電路2係選擇記憶體胞陣列1之列方向，對設置於所選擇之區塊BLK內之記憶體胞MC，傳送控制電壓產生電路9產生之電壓。

<關於感測放大器3>

接著說明感測放大器3。感測放大器3係可與記憶體胞陣列1之位元線BL連接。感測放大器3係具有對記憶體胞MC讀取及寫入資料之功能。

又，感測放大器3係確認是否將上述第1電壓供給至位元線BL，若有必要，則將第1電壓供給至位元線BL。由於是否供給之判斷係於寫入動作之前後，判定特定臨限值分佈是否已接近設為目標之分佈，故而進行使用2個驗證電壓之驗證動作。

<關於行解碼器4>

行解碼器4係根據位址解碼器7之輸出信號，輸出選擇記憶體胞陣列1之位元線之行選擇信號。

<關於輸出入控制電路5>

輸出入控制電路5係接收自未圖示之主機(host)機器供給之各種指令、位址信號及寫入資料。

輸出入控制電路5係於資料寫入時，經由資料輸出入緩衝器6將寫入資料供給至感測放大器3。

又，輸出入控制電路5係對未圖示之主機機器輸出經由資料輸出入緩衝器6讀取之資料。

再者，輸出入控制電路5係將位址信號供給至資料輸出入緩衝器6。該位址信號係供給至位址解碼器7。

輸出入控制電路5係將指令供給至資料輸出入緩衝器6。該指令係於此後供給至控制信號產生電路8。

<關於位址解碼器7>

位址解碼器7係自資料輸出入緩衝器6被供給位址信號。位址解碼器7係將該位址信號解碼，接著供給至字元線控制電路2及行解碼器4。

<關於控制信號產生電路8>

控制信號產生電路8係自未圖示之主機接收晶片啟用信號/CE、寫入啟用信號/WE、讀取啟用信號/RE、位址閂鎖啟用信號ALE、指令閂鎖啟用信號CLE等之外部控制信號。

控制信號產生電路8係基於根據動作模式供給之上述之外部控制信號及指令，產生控制資料寫入及抹除之順序之控制信號、及控制資料之讀取之控制信號。該控制信號係供給至控制電壓產生電路9、及位址解碼器7。

<關於控制電壓產生電路9>

控制電壓產生電路9係根據自控制信號產生電路8供給之各種控制信號，而產生讀取電壓、寫入電壓、驗證電壓等、記憶體胞陣列1或感測放大器電路3、行解碼器4之各種動作所必要之電壓。

<關於控制部10>

控制部10係控制非揮發性半導體記憶裝置整體。例如，使用自未圖示之主機接收到之指令控制寫入動作、及寫入驗證等之動作時序。

具體而言，控制部10係控制構成感測放大器3之各電晶體之導通/斷開、及其時序，並實施資料運算、位元線BL電壓供給、及其線路變更。

<關於感測放大器3之細節>

其次使用圖3說明感測放大器3之細節。感測放大器3係具備n通道型MOS電晶體20~29、31~39、44~47、52~55、60及61、p通道型MOS電晶體40~43、48~51、56~59、以及電容器元件30。

如上所述，控制部10係控制供給至各電晶體之閘極之信號之電壓位準、及供給之時序等。

又，以下，藉由於MOS電晶體之臨限值電位Vth標註該MOS電晶體之參照符號而表示MOS電晶體之臨限值電位。例如，將MOS電晶體22之臨限值電位設為Vth22。

MOS電晶體20之一端連接於位元線BL，另一端連接於節點N1，被供給信號BLS。信號BLS係於讀取動作、寫入動作時設為“H”位準，可連接位元線BL與感測放大器3之信號。

MOS電晶體21之一端連接於節點N1，另一端接地(電壓VSS)，閘極被供給信號BLV。

MOS電晶體22之一端係連接於節點N1，另一端連接於SCOM，閘極被供給信號BLC。信號BLC係用以將位元線BL箝位於特定電位之信號。

例如，若於寫入動作時，對MOS電晶體22施加信號BLC=(VDD+Vth22)，則該MOS電晶體22可將直至電壓VDD為止之電壓供給至位元線BL。

因此，MOS電晶體22係可將下述之電壓VSS、電壓VQPWL、電壓VQPWH等供給至位元線BL。

具有電壓VDD>電壓VQPWH>電壓VQPWL>電壓VSS之關係。

MOS電晶體23之一端連接於SCOM，另一端連接於節點N2，閘極被供給信號BLX(例如寫入動作時為電壓(VDD+Vth23)、或電壓(VQPWH+Vth23)之任一電壓)。

MOS電晶體24之一端被供給電壓VDD，另一端連接於節點N2，閘極被供給信號NOLO。

再者，MOS電晶體25之一端被供給電壓VDD，另一端連接於節點N2，閘極被供給信號INV_S。該信號INV_S之電壓位準係根據下述SDL保持之資料而變化。

例如，SDL保持“1”作為寫入資料之情形時，INV_S之電壓位準為“L”，保持“0”作為寫入資料之情形時，INV_S之電壓位準為“H”。

INV_S之電壓位準為“L”之情形時，感測放大器3係對位元線BL供給電壓VDD。

MOS電晶體27之一端係連接於節點SCOM，對閘極供給信號GRS。

MOS電晶體28之一端連接於MOS電晶體27之另一端，閘極被供給信號INV_S，另一端被供給接地電位(VSS)。

若上述之信號INV_S=“H”位準，則經由MOS電晶體28，感測放大器3係對位元線BL供給電壓VSS。

MOS電晶體29之一端係連接於SCOM，另一端連接於節點N3。

又，MOS電晶體26之一端係連接於節點N3，另一端連接於節點N2，閘極被供給信號HLL。

於電容器元件30之一側之電極，以節點N4供給時脈CLK，另一側之電極連接於節點SEN。

MOS電晶體31之一端連接於節點N4，閘極被供給信號SEN。即，根據該節點SEN之電位，MOS電晶體31導通/斷開。因此，有時亦將MOS電晶體31及節點SEN並稱為檢測部。

MOS電晶體32之一端係與MOS電晶體31之另一端連接，另一端係與節點N4連接，閘極被供給信號STB。於將SEN之電壓位準傳送至SDL之情形等時，將信號STB設為“H”。所傳送之資料會反轉，藉此可自SEN向SDL傳送資料。

MOS電晶體33之一端連接於節點SEN，另一端連接於節點N4，閘極被供給信號BLQ(電壓(VDD+Vth30))。

MOS電晶體34之一端係連接於節點SEN，閘極被供給信號LSL。又，MOS電晶體35之一端係連接於MOS電晶體34之另一端，另一端係接地(電壓VSS)，閘極連接於節點N4。

<關於SDL>

SDL係保持寫入資料。

具體而言，SDL係保持節點LAT_S之資料。例如，寫入“1”之情形時，LAT_S之電壓位準為“H”位準(=“1”資料)。

與此相對，寫入“0”之情形時，LAT_S之電壓位準為“L”位準 (=“0”資料)。隨著如此寫入資料，例如對節點SEN傳送0V、或電壓VDD。

對以下構成進行說明。

MOS電晶體36之一端連接於節點N4，另一端連接於節點LAT_S，閘極被供給信號STL。

MOS電晶體39之一端係連接於節點N4，另一端連接於INV_S，閘極被供給信號STI。

MOS電晶體37之一端連接於LAT_S，另一端被供給接地電位，且閘極被供給信號INV_S。

又，MOS電晶體38之一端係連接於INV_S，另一端被供給接地電位，且於閘極連接於信號LAT_S。

MOS電晶體40之一端連接於LAT_S，閘極被供給信號INV_S。

又，MOS電晶體42之一端係連接於INV_S，閘極被供給信號LAT_S。

該等MOS電晶體37、38、40、及42係用以對位元線BL傳送特定電壓之電晶體群，作為閂鎖電路(以下稱為SDL)發揮功能。

MOS電晶體41之一端被供給電壓VDD，另一端係與MOS電晶體40之另一端連接，閘極被供給信號SLL。

MOS電晶體43之一端被供給電壓VDD，另一端係與MOS電晶體42之另一端連接，且閘極被供給信號SLI。

節點SEN之資料係經由該MOS電晶體36或電晶體39而儲存於SDL。

<關於LDL>

其次，對LDL進行說明。

LDL係保持下階位元資料。

以下對與SDL不同之構成進行說明。

不同點為各信號名。具體而言，於將“STL”變更為“LTL”，將“INV_L”變更成INV_L之點上有所不同。關於以下信號亦相同。

又，MOS電晶體45、46、48及50係用以將與下階位元相應之電壓傳送至位元線BL之電晶體群。

<關於UDL>

其次，對UDL進行說明。

UDL係保持上階位元資料。

以下對與SDL不同之構成進行說明。

不同點為各信號名。具體而言，於將“STL”變更為“UTL”，且將“INV_L”變更成INV_U之點上有所不同。關於以下信號亦相同。

又，MOS電晶體53、54、56及58係用以將與上階位元相應之電壓傳送至位元線BL之電晶體群。

另，將連接節點N44之配線稱為LBUS，MOS電晶體61係具有對該LBUS充電之功能。

又，MOS電晶體60之一端係連接於DBUS，另一端係連接於節點N4，且閘極被供給信號DSW。

根據該信號DSW，MOS電晶體60導通/斷開，藉此自連接於配線DBUS之未圖示之XDL傳送寫入資料。

<時序圖>

其次，使用圖4A、及圖4B，說明寫入動作時感測放大器3供給至位元線BL之電壓圖案。

圖4A中係顯示表示以2個驗證電壓(例如圖4B所示，為Av_L、Av_H，以下有時將該Av_L、Av_H間之區域稱為區域α)進行寫入驗證動作後之寫入動作之時序圖。

另，上述驗證電壓(Av_L、Av_H)係用以調整雖記憶體胞MC之臨限值分佈未達到A狀態，但只要對位元線BL供給下述之圖案4之電壓，即可達到A狀態之記憶體胞MC之電壓。且，具有Av+H>Av_L之關係。

<圖案1：非寫入(維持E狀態)>

如圖所示，於圖案1中，於時刻t0感測放大器3開始對位元線BL之電壓供給，直至時刻t1使該位元線BL之電壓上升至電壓VDD。此時相當於電壓VDD之電荷保持於位元線BL。

因此，時刻t1以後，位元線BL維持電壓VDD。

又，於同時刻t0對信號SGD供給電壓Vsg(>電壓VDD)。於是，選擇電晶體ST1導通，NAND串11之通道之電位上升至電壓VDD。

其次，自時刻t1至時刻t1'之範圍內，使信號SGD之值變化至電壓Vsg=>電壓Vsgd(<電壓Vsg)。藉此，選擇電晶體T1被切斷。

再者，於時刻t1'，字元線控制電路2使非選擇字元線WL之電位上升至電壓VPASS。伴隨該上升，因耦合而使通道電位自電壓VDD升壓。

即，時刻t2以後，字元線控制電路2係於選擇字元線WL上升至寫入電壓VPGM。

然而，因通道電壓與字元線WL之電壓差較小，故不進行電荷注入，記憶體胞MC之臨限值分佈維持“E”狀態。即，圖案1係實現非寫入之電壓。

以下，於圖案2、及圖案3中採用上述之第2寫入。

<圖案2：寫入(向B、C狀態寫入)>

於圖案2中，時刻t0以後，感測放大器3係向位元線BL供給接地電位(VSS)。

其後，字元線控制電路2係對選擇字元線WL供給寫入電壓VPGM。

即，圖案2係對記憶體胞MC之電荷累積層注入電荷，而使臨限值分佈向B狀態或C狀態上升之電壓圖案。

<圖案3：寫入(向A狀態寫入)>

於圖案3中，時刻t0以後，感測放大器3係向位元線BL供給接地電位(VSS)。

其後，於時刻t1感測放大器3係向位元線BL供給電壓VQPWL。藉此，位元線BL之電壓自電壓VSS上升至電壓VQPWL。其後，字元線控制電路2對選擇字元線WL供給寫入電壓VPGM。

即，圖案3係記憶體胞MC之控制閘極與通道之電位差與圖案2相比變小之圖案。因此，於圖案3中，與圖案2之情形相比，注入於記憶體胞MC之電荷累積層之電荷較少。

<圖案4：寫入(第1寫入)>

於圖案4中，時刻t0以後，感測放大器3係向位元線BL供給電壓VDD。

其後，於時刻t1，感測放大器3係將供給至位元線BL之電壓自電壓VDD向電壓VQPWH切換電壓。其後，字元線控制電路2對選擇字元線WL供給寫入電壓VPGM。

即，圖案4係記憶體胞MC之控制閘極與通道之電位差與圖案3相比更小之圖案。因此，於圖案4中，與圖案3之情形比較，注入於記憶體胞MC之電荷累積層之電荷較少。

藉由如此使用圖案4，實現使較A狀態略微位於下方之臨限值分佈上升至A狀態之第1寫入。

於本實施形態中，為了對位元線BL供給圖案4之電壓，而暫時使SEN作為閂鎖部發揮功能。即，使是否對位元線BL供給圖案4之電壓之資訊保持於SEN。

感測放大器3對位元線BL供給圖案4之電壓之情形時，將SEN之電壓位準設為“H”。

藉此，可於本實施形態中實現第1寫入。

<感測放大器3之動作>

其次，使用圖5~圖7說明以圖4A所上述之電壓傳送時之感測放大器3，且將圖案1~圖案4之電壓，即電壓VDD、電壓VSS、電壓VQPWL、及電壓VQPWH供給至位元線BL之感測放大器3之動作。

如上所述，於本實施形態中將臨限值分佈較細地畫出之對象作為一例設為“A”狀態。即，其係關於用以使“A”狀態之臨限值分佈寬度較窄之動作之一例。

又，第1寫入係對下階位元及上階位元各者執行。

此處，顯示畫出“A”狀態之臨限值分佈為止之情形，且著眼於下階位元之寫入之例。

如圖5所示，感測放大器3係將根據SDL之保持資料發生變化之電壓供給至位元線BL。

例如，SDL(LAT_S)之保持資料為“H”位準，即非寫入之情形時，INV_S=“L”位準。

因此，於該情形時，MOS電晶體25導通，感測放大器3經由該MOS電晶體25、MOS電晶體23、MOS電晶體22、及MOS電晶體20對位元線BL供給電壓VDD(圖4A：圖案1)。

此時，如圖7A所示，控制部10係於時刻t0將信號BLX之電壓位準設為電壓VX2(>電壓VDD)。

與此相對，例如SDL之保持資料為“L”位準，即(對A狀態~C狀態之任一者)寫入之情形時，INV_S=“H”位準。

因此，雖MOS電晶體25斷開，但因MOS電晶體28導通，故感測放大器3係經由MOS電晶體27、MOS電晶體22、及MOS電晶體20對位元線BL供給接地電位，即電壓VSS(圖4A：圖案2~圖案4)。

此時，如圖7B所示，於時刻t0，將信號GRS、及信號INV_S之電壓位準設為電壓VDD。

又，將信號XXL之電壓位準於時刻t1自電壓VSS設為電壓(Vth29+VQPWL)。

其後，控制部10係將事前儲存於節點SEN之電壓，即顯示是否為位於2個驗證電壓(Av_L與Av_H)之間、即區域α之記憶體胞MC之電壓位準傳送至SDL。

具體而言，如圖6所示，控制部10係將信號STB、信號STI分別設為“H”位準，且根據節點SEN之電壓位準而導通/斷開MOS電晶體31，藉此將節點SEN之電壓位準傳送至SDL。

因此，若MOS電晶體31導通，則接地電位傳送至INV_S，與此相對，若MOS電晶體31斷開，則INV_S之電壓維持此前之電壓位準。

此處，節點SEN之電壓位準為“H”位準之情形時，即，

(I)SEN=>SDL傳送之結果，INV_S之電壓位準為“L”之情形

寫入對象之記憶體胞MC之臨限值位於Av_L與Av_H之間。

該情形時，感測放大器3係將上述圖案4之電壓供給至位元線BL。具體而言，感測放大器3係經由MOS電晶體25、MOS電晶體23、MOS電晶體22、及MOS電晶體20，向位元線BL供給電壓VQPWH(圖案4，圖4A)。

此時，如圖7D所示，將信號BLX之電壓位準於時刻t1自電壓VX2切換成電壓(Vth23+VQPWH)。

又，控制部10係於時刻t1將信號GRS、及信號INV_S之電壓位準自電壓VDD切換成電壓VSS。

(II)SEN=>SDL傳送之結果，INV_S之電壓位準為“H”之情形

上述電壓供給線路、及信號GRS線路停止。因此，感測放大器3係以LDL=>SEN線路向位元線BL供給寫入電壓。

具體而言，感測放大器3係將與保持下階位元之LDL之資料相應之寫入電壓供給至位元線BL。

例如，以B狀態或C狀態畫出臨限值分佈之情形時，因下階位元為“0”，故LDL(LAT_L)保持之電壓位準為“L”。因此，INV_L之電壓位準為“L”。

該情形時，如圖6所示，控制部10係將信號LTL、信號BLQ、信號XXL、信號BLC之電壓位準設為“H”，藉此，感測放大器3係將LDL之電位向位元線BL供給接地電位。

與此相對，以A狀態畫出臨限值分佈之情形，因下階位元為“1”，故LDL保持之電壓位準為“H”。因此，INV_L之電壓位準為“H”。

於該情形時，如圖6所示，控制部10係將信號XXL之電壓位準設定成(VQPWL+Vth29)，藉此，感測放大器3係對位元線BL供給電壓VQPWL(圖案3，圖4A)。

即，如圖7C所示，將信號GRS、及信號INV_S之電壓位準於時刻t1自電壓VDD設為電壓VSS，其次於同時刻t1將信號XXL之電壓位準設為電壓(Vth29+VQPWL)。

其後，重複製程驗證，於不再存在臨限值分佈位於區域α之記憶體胞MC之時點，對上階位元執行上述同樣之動作(第1寫入)，且朝“A”狀態畫出臨限值分佈。

畫出“A”狀態之臨限值分佈後，接著，控制部10係對以“B”狀態畫出之記憶體胞MC進行同樣處理。即，將製程驗證以2個驗證電壓(Bv_L與Bv_H(>Bv_L)兩者：以下有時將該區域稱為區域β)進行，控制部10係執行上述同樣之寫入動作，直至不再存在臨限值分佈位於該區域β之記憶體胞MC。

該情形時，控制部10係於UDL儲存“B”狀態之下階位元，藉此根據需要對位元線BL供給電壓VQPWL。

另，朝B狀態之畫出結束後，對以C狀態畫出之記憶體胞MC亦進行同樣處理。

<第1實施形態之效果>

若為第1實施形態之非揮發性半導體記憶裝置，則可獲得以下(1)之效果。

(1)可使特定之臨限值分佈寬度變窄

如上所述，若為本實施形態之非揮發性半導體記憶裝置，則感測放大器3可確保4個電壓供給線路，因而每次可根據其需要將4種寫入電壓中之任一者供給至位元線BL。

這是因為：以上述方式使節點SEN作為暫時儲存資料之動態閂鎖而發揮功能，且於LDL儲存有臨限值分佈之下階位元。

因此，可於下階位元之寫入動作中於第1寫入時使用電壓VQPWH，例如可使“A”狀態(下階位元)之臨限值分佈寬度變窄。

另，藉由以上述方式使用UDL，對上階位元亦可使其臨限值分佈寬度變窄。

又，另，本實施形態中雖著眼於“A”狀態之臨限值分佈，但並未限定於此，亦可使“B”狀態及“C”狀態下之臨限值分佈寬度變窄。

<變化例>

其次，說明第1實施形態之變化例之非揮發性半導體記憶裝置。

於變化例之非揮發性半導體記憶裝置中，在記憶體胞MC保持3位元(8值)資料之點、及於感測放大器3中進而設置有下述之MDL之點上，與上述第1實施形態不同。

1.構成

關於感測放大器3

如圖8所示，變化例之感測放大器3係進而具備MDL。

MDL係保持3位元中之中階位元資料。例如，若LAT_M之電壓位準為“H”，則MDL保持“1”資料，若LAT_M之電壓位準為“L”，則MDL保持“0”資料。

如圖8所示，MDL係保持n通道型MOS電晶體70~72、及p通道型MOS電晶體74~77。

MOS電晶體70之一端連接於節點N44，另一端連接於LAT_M，閘極被供給信號MTL。

MOS電晶體72之一端連接於節點N4，另一端連接於INV_M，閘極被供給信號MTI。

MOS電晶體73之一端係連接於LAT_M，另一端接地，且閘極被供給INV_M。

又，MOS電晶體71之一端係連接於INV_M，另一端接地，且閘極被供給LAT_M。

MOS電晶體74之一端係以LAT_M而與MOS電晶體73之另一端共通連接，且閘極被供給INV_M。

MOS電晶體75之一端被供給電壓VDD，且閘極被供給信號MLL。

進而，MOS電晶體76之一端係以INV_M而與MOS電晶體71、72之另一端共通連接，且閘極被供給LAT_M。

進而MOS電晶體77之一端被供給電壓VDD，且閘極被供給信號MLI。

且，以MOS電晶體71、73、74及76構成閂鎖電路，可保持1位元資料。

2.資料保持之概念圖

其次，使用圖9(a)~圖9(e)表示LDL、MDL、及UDL保持3位元資料之概念圖、及基於臨限值分佈之上升之電壓供給方法之概念圖。

如圖9A所示，於臨限值分佈為E~C之情形時，LDL之電壓位準為“H”，與此相對，於D~G之情形時，LDL之電壓位準為“L”。

又，於臨限值分佈為E、A、F、及G之情形時，MDL之電壓位準為“H”，與此相對，於B~E之情形時，MDL之電壓位準為“L”。

再者，於臨限值分佈為E、C、D、及G之情形時，UDL之電壓位準為“H”，與此相對，臨限值分佈為A、B、E、及F之情形時，UDL之電壓位準為“L”。

如此，藉由於LDL、MDL、及UDL儲存各1位元之資料，而保持3位元之資料。

對於此種3位元資料，感測放大器3係基於LDL、MDL、及UDL之保持資料將圖9C~圖9E所示之電壓供給至位元線BL。

即，如圖9C所示，於作為目標之臨限值分佈為較“C”狀態更低之記憶體胞MC(除了“E”狀態)之情形時，感測放大器3係對位元線BL供給電壓VQPWL，直至上升至該“C”狀態。

與此相對，於作為目標之臨限值分佈為“D”狀態以上之記憶體胞MC之情形時，感測放大器3係對位元線BL供給電壓VSS，直至其臨限值分佈達到“C”狀態。

再者，如圖9D所示，於作為目標之臨限值分佈為“D”狀態以上之記憶體胞MC之情形時，若其臨限值分佈達到“C”狀態，則感測放大器3基於MDL之保持資料，相對於作為目標之臨限值分佈為“D”及“E”狀態之記憶體胞MC，將電壓VQPWL供給至位元線BL。

與此相對，相對於作為目標之臨限值分佈為“F”及“G”狀態之記憶體胞MC，感測放大器3係將電壓VSS供給至位元線BL。

又，進而如圖9E所示，於作為目標之臨限值分佈為“E”狀態以上之記憶體胞MC，對臨限值分佈為“F”狀態之記憶體胞MC供給電壓VQPWL，且對臨限值分佈為“G”狀態之記憶體胞MC供給電壓VSS。

[第2實施形態]

其次，對第2實施形態之非揮發性半導體記憶裝置進行說明。

於上述實施形態中，對於例如位於寫入驗證之結果區域α或區域β之記憶體胞MC，感測放大器3將電壓VQPWL或電壓VQPWH供給至位元線BL，第2實施形態之非揮發性半導體記憶裝置係在將包含電壓VQPWL或電壓VQPWH之上述4個電壓作為分別畫出為“E”~“C”之臨限值分佈之電壓而使用之點上與上述實施形態不同。

1.圖案1

<“E”狀態用：電壓VDD，“A”狀態用：電壓VQPWL，“B”、“C”狀態用：VSS>

於圖案1中，於SDL儲存“B”及“C”狀態用之寫入資料，於LDL儲存“A”狀態用之寫入資料。

且，於作為目標之臨限值分佈為“A”狀態之情形時，感測放大器3係自LDL將電壓VQPWL施加於位元線BL，且將臨限值分佈自“E”狀態向“A”狀態一次畫出。

同樣，於作為目標之臨限值分佈為“B”狀態或“C”狀態之情形時，感測放大器3係經由MOS電晶體28、29、22、及20將電壓VSS施加於位元線BL，且將臨限值分佈自“E”狀態向“B”狀態或“C”狀態一次畫出。

此處採用將傳送至選擇字元線WL之寫入電壓VPGM以電壓VPGM=>電壓(VPGM+ΔV)=>電壓(VPGM+ΔV×2)=>電壓(VPGM+ΔV×3)...=>電壓(VPGM+ΔV×n)，最初使用較大之電壓供給至選擇字元線WL，其後使電壓以ΔV為單位上升之方法。

2.圖案2

<“E”狀態用：VDD，“A”狀態用：電壓VQPWH，“B”狀態用：電壓VQPWL，“C”狀態用：VSS>

於圖案2中，於SDL儲存“C”狀態用之寫入資料，於LDL儲存“A”狀態之寫入資料，且於UDL儲存“B”狀態之寫入資料。

且，於作為目標之臨限值分佈為“A”狀態之情形時，感測放大器3係自LDL將電壓VQPWH施加於位元線BL，且將臨限值分佈自“E”狀態向“A”狀態一次畫出。

同樣，於作為目標之臨限值分佈為“B”狀態之情形時，感測放大器3係自UDL將電壓VQPWL施加於位元線BL，且將臨限值分佈自“E”狀態向“B”狀態一次畫出。

<第2實施形態之效果>

若為第2實施形態之非揮發性半導體記憶裝置，則與上述第1實施形態相比，可以較少之寫入次數朝期望之臨限值分佈畫出。

這是因為：感測放大器3將與各個臨限值分佈(E狀態、A狀態、B狀態、及C狀態)對應之4個電壓(VSS、VQPWL、VQPWH、及VDD)供給至位元線BL。

如此，藉由以與上述第1實施形態不同之目的使用4個電壓，可實現高速寫入。

另，於各實施形態中，

(1)於讀取動作中，對A狀態之讀取動作所選擇之字元線施加之電壓係例如0V~0.55V之間。但並未限定於此，亦可為0.1V~0.24V，0.21V~0.31V，0.31V~0.4V，0.4V~0.5V，0.5V~0.55V之任一者之間。

對B狀態之讀取動作所選擇之字元線施加之電壓係例如1.5V~2.3V之間。但並未限定於此，亦可為1.65V~1.8V，1.8V~1.95V，1.95 V~2.1V，2.1V~2.3V之任一者之間。

對C狀態之讀取動作所選擇之字元線施加之電壓係例如3.0V~4.0V之間。但並未限定於此，亦可為3.0V~3.2V，3.2V~3.4V，3.4V~3.5V，3.5V~3.6V，3.6V~4.0V之任一者之間。

作為讀取動作之時間(tR)，亦可設為例如25μs~38μs，38μs~70μs，70μs~80μs之間。

(2)寫入動作係如上所述包含程式動作與驗證動作。於寫入動作中，除了上述之15.0V~23.0V之外，亦可為下述電壓。

具體而言，最初施加於程式動作時所選擇之字元線之電壓係例如13.7V~14.3V之間。但並未限定於此，亦可設為例如13.7V~14.0V，14.0V~14.6V之任一者之間。

亦可改變寫入奇數序號之字元線時之最初施加於所選擇之字元線之電壓、與寫入偶數序號之字元線時之最初施加於所選擇之字元線之電壓。

將程式動作設為ISPP方式(Incremental Step Pulse Program：遞增階躍脈衝程式)時，作為升壓電壓，例舉0.5V左右。

又，作為施加於非選擇之字元線之電壓，除了上述之7.0V~10.0V以外，亦可為下述電壓。

具體而言，作為施加於非選擇之字元線之電壓，亦可設為例如6.0V~7.3V之間。但並未限定於此情形，例如可設為7.3V~8.4V之間，又可設為6.0V以下。

亦可根據非選擇之字元線為奇數序號之字元線還是偶數序號之字元線，而改變施加之通路電壓。

作為寫入動作之時間(tProg)，可設為例如1700μs~1800μs，1800μs~1900μs，1900μs~2000μs之間。

(3)於抹除動作中，最初施加於形成於半導體基板上部，且於上方配置有上述記憶體胞之井之電壓係例如12V~13.6V之間。但並未限定於此情形，亦可為例如13.6V~14.8V，14.8V~19.0V，19.0V~19.8V，19.8V~21V之間。

作為抹除動作之時間(tErase)，可設為例如3000μs~4000μs，4000μs~5000μs，4000μs~9000μs之間。

(4)記憶體胞之構造係，具有於半導體基板(矽基板)上介隔膜厚為4~10nm之穿隧絕緣膜而配置之電荷累積層。該電荷累積層係可採用膜厚為2~3nm之SiN、或SiON等之絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可於多晶矽添加Ru等之金屬。於電荷累積層上具有絕緣膜。該絕緣膜係例如具有膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜所夾著之膜厚為4~10nm之矽氧化膜。High-k膜係例舉HfO等。又，矽氧化膜之膜厚可較High-k膜之膜厚更厚。於絕緣膜上介隔膜厚為3~10nm之功函數調整用之材料形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料係TaO等之金屬氧化膜、TaN等之金屬氮化膜。於控制電極可使用W等。

又，於記憶體胞間可形成氣隙。

另，本申請案發明並非限定於上述實施形態者，可於實施階段在未脫離其主旨之範圍內進行多種變化。再者，於上述實施形態包含有多種階段之發明，藉由適當組合揭示之複數個構成要件，可提取多種發明。例如，即使自實施形態所示之全部構成要件中削除若干構成要件，亦可解決發明所欲解決之問題之欄所述之問題，且可獲得於發明效果之欄所述之效果之情形時，可提取削除該構成要件後之構成作為發明。