JP2022050043A - 半導体記憶装置 - Google Patents

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Akiyuki Murayama
紀久子 杉前
Kikuko Sugimae
勝哉 西山
Katsuya Nishiyama
基彦 藤松
Motohiko Fujimatsu
昇 柴田
Noboru Shibata
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Abstract

【課題】信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリセルを含む第１メモリストリングと、第２メモリセルを含む第２メモリストリングと、第１メモリストリングに接続された第１ビット線と、第２メモリストリングに接続された第２ビット線と、を備える。第１プログラム動作において、第１ビット線及び第２ビット線に第１ビット線電圧が供給される。第２プログラム動作において、第１ビット線及び第２ビット線に、第１ビット線電圧より大きい第２ビット線電圧又は第２ビット線電圧より大きい第３ビット線電圧が供給される。第３プログラム動作において、第１ビット線に第２ビット線電圧が供給され、第２ビット線に第３ビット線電圧が供給される。第４プログラム動作において、第１ビット線に第３ビット線電圧が供給され、第２ビット線に第２ビット線電圧が供給される。【選択図】図１９

Description

本実施形態は、半導体記憶装置に関する。
メモリトランジスタを備える複数のメモリストリングを備える半導体記憶装置が知られている。
特開２０１７－１５７２６０号公報
信頼性の高い半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリセルを含む第１メモリストリングと、第２メモリセルを含む第２メモリストリングと、第１メモリストリングに接続された第１ビット線と、第２メモリストリングに接続された第２ビット線と、第１メモリセル及び第２メモリセルに接続された第１ワード線と、第１ビット線、第２ビット線及び第１ワード線に電気的に接続された制御回路と、を備える。制御回路は、第１メモリセル及び第２メモリセルに対する第１書込シーケンスの、第１プログラム動作において、第１ビット線及び第２ビット線に第１ビット線電圧を供給する。また、第１プログラム動作よりも後に実行される第２プログラム動作において、第１ビット線及び第２ビット線に、第１ビット線電圧よりも大きい第２ビット線電圧、又は、第２ビット線電圧よりも大きい第３ビット線電圧を供給する。また、第２プログラム動作よりも後に実行される第３プログラム動作において、第１ビット線に第２ビット線電圧を供給し、第２ビット線に第３ビット線電圧を供給する。また、第３プログラム動作よりも後に実行される第４プログラム動作において、第１ビット線に第３ビット線電圧を供給し、第２ビット線に第２ビット線電圧を供給する。
一の実施形態に係る半導体記憶装置は、第１メモリセルを含む第１メモリストリングと、第２メモリセルを含む第２メモリストリングと、第１メモリストリングに接続された第１ビット線と、第２メモリストリングに接続された第２ビット線と、第１メモリセル及び第２メモリセルに接続された第１ワード線と、第１ビット線及び第２ビット線に電気的に接続された第１電圧供給線と、第１ビット線及び第２ビット線に電気的に接続された第２電圧供給線と、第１信号の入力に応じて第１ビット線を第１電圧供給線と導通させ、第２信号の入力に応じて第１ビット線を第２電圧供給線と導通させる第１電圧転送回路と、第３信号の入力に応じて第２ビット線を第１電圧供給線と導通させ、第４信号の入力に応じて第２ビット線を第２電圧供給線と導通させる第２電圧転送回路と、第１電圧供給線、第２電圧供給線、第１電圧転送回路、第２電圧転送回路、及び、第１ワード線に電気的に接続された制御回路と、を備える。制御回路は、第１メモリセル及び第２メモリセルに対する第１書込シーケンスの、第１プログラム動作において、第１電圧転送回路に第１信号を供給し、第２電圧転送回路に第３信号を供給する。また、第１プログラム動作よりも後に実行される第２プログラム動作において、第１電圧転送回路に第２信号を供給し、第２電圧転送回路に第４信号を供給する。また、第２プログラム動作よりも後に実行される第３プログラム動作において、第１電圧転送回路に第１信号を供給し、第２電圧転送回路に第４信号を供給した状態で、第１電圧転送回路に供給する信号を第１信号から第２信号に切り替える。また、第３プログラム動作よりも後に実行される第４プログラム動作において、第１電圧転送回路に第２信号を供給し、第２電圧転送回路に第３信号を供給した状態で、第２電圧転送回路に供給する信号を第３信号から第４信号に切り替える。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの模式的な平面図である。 同メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図９のＡで示した部分の模式的な拡大図である。 メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 読出動作について説明するための模式的な波形図である。 読出動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための模式的なフローチャートである。 書込シーケンスについて説明するための模式的な波形図である。 プログラム動作について説明するための模式的な断面図である。 ベリファイ動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための模式的な図である。 書込シーケンスについて説明するための模式的な波形図である。 第２実施形態に係る書込シーケンスについて説明するための模式的な波形図である。 第２実施形態に係る書込シーケンスについて説明するための模式的な図である。 第２実施形態に係る書込シーケンスについて説明するための模式的な波形図である。 第３実施形態に係る書込シーケンスについて説明するための模式的な表である。 第３実施形態に係る書込シーケンスについて説明するための模式的なヒストグラムである。 第３実施形態に係る書込シーケンスについて説明するための模式的なヒストグラムである。 その他の実施形態に係る書込シーケンスについて説明するための模式的なヒストグラムである。 その他の実施形態に係る書込シーケンスについて説明するための模式的なヒストグラムである。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５～図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣには、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに含まれるメモリセルＭＣのゲート電極として機能する。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに含まれるドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに含まれるソース側選択トランジスタＳＴＳのゲート電極として機能する。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに含まれるソース側選択トランジスタＳＴＳｂのゲート電極として機能する。
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＤＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ、ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
尚、図示の例では、配線ＣＧが一つの電圧選択トランジスタ３７を介して電圧供給線３１に接続される例を示した。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、配線ＣＧは、２以上の電圧選択トランジスタ３７を介して電圧供給線３１に接続されても良い。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば図６に示す様に、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、配線ＬＢＵＳに接続されたプリチャージ用の充電トランジスタ５５（図７）と、を備える。センスアンプユニットＳＡＵ内の配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。
センスアンプＳＡは、図７に示す様に、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電するセンストランジスタ４１を備える。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
また、センスアンプＳＡは、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる電圧転送回路を備える。この電圧転送回路は、ノードＮ１と、ノードＮ１及びセンスノードＳＥＮの間に接続された充電トランジスタ４６と、ノードＮ１及びノードＣＯＭの間に接続された充電トランジスタ４９と、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続された充電トランジスタ４７と、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続された放電トランジスタ５０と、を備える。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続されている。
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続されている。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続されている。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続されている。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続されている。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続されている。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続されている。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続されている。
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備えるインバータ５１と、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備えるインバータ５２と、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ５３と、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ５４と、を備える。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続されている。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続されている。
ラッチ回路ＤＬ０～ＤＬｎＬは、ラッチ回路ＳＤＬとほぼ同様に構成されている。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎＬは、この点においてラッチ回路ＳＤＬと異なる。
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳ（図６）を介してシーケンサＳＱＣに接続されている。
尚、図６に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。同様に、ラッチ回路ＤＬ０～ＤＬｎＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎＬ，ＴＬ０～ＴＬｎＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられている。
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路ＤＬ０～ＤＬｎＬに接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、クロック信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０～ＤＱ７、クロック信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［メモリダイＭＤの構造］
図８は、メモリダイＭＤの模式的な平面図である。図９は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図１０は、図９のＡで示した部分の模式的な拡大図である。
図８に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴ（図９）が設けられる。また、これら２つのメモリセルアレイ領域ＲＭＣＡの外の領域には、周辺回路領域ＲＰＣ（図８）が設けられている。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタ、及び、複数のキャパシタ等の一部として機能する。
メモリブロックＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、Ｘ方向において隣り合う複数の導電層１１０と電気的に接続されている。また、これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。例えば図９に示す様に、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
尚、これら複数の導電層１１０のＸ方向の端部には、複数のコンタクトＣＣとの接続部が設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介して、Ｙ方向に延伸するビット線ＢＬに接続される。
半導体層１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域に接続されている。半導体層１２２は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。
ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図９に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０の側面に設けられた絶縁層１４１と、を備える。導電層１４０は、半導体基板１００のＰ型ウェル領域に設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図５）の一部として機能する。
［メモリセルＭＣのしきい値電圧］
次に、図１１を参照して、メモリセルＭＣのしきい値電圧について説明する。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
図１１は、４ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
図１１の例では、メモリセルＭＣのしきい値電圧が、１６通りのステートに制御されている。例えば、Ｓ１ステートに制御されたメモリセルＭＣのしきい値電圧は、図１１の読出電圧ＶＣＧ１Ｒ及びベリファイ電圧ＶＶＦＹ１より大きく、読出電圧ＶＣＧ２Ｒ及びベリファイ電圧ＶＶＦＹ２より小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１１の読出パス電圧ＶＲＥＡＤより小さい。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１１”が割り当てられても良い。
また、Ｓ１ステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ１ステートに対応するメモリセルＭＣには、例えば、データ“１０１１”が割り当てられても良い。
また、Ｓ２ステートは、上記Ｓ１ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｓ２ステートに対応するメモリセルＭＣには、例えば、データ“００１１”が割り当てられても良い。
以下同様に、図中のＳ３ステート～Ｓ１５ステートは、Ｓ２ステート～Ｓ１４ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、上述した“１１１１”，“１０１１”，“００１１”以外の４ビットのデータが割り当てられても良い。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、Ｅｒステート及びＳ１ステート～Ｓ７ステートの全ての４番目のビットに“１”が割り当てられており、Ｓ８ステート～Ｓ１５ステートの全ての４番目のビットに“０”が割り当てられている場合には、４番目のビットのデータの読み出しに際して、ワード線ＷＬに読出電圧ＶＣＧ８Ｒを供給する。
また、例えば、Ｅｒステート及びＳ１ステート～Ｓ３ステートの全ての３番目のビットに“１”が割り当てられており、Ｓ４ステート～Ｓ１１ステートの全ての３番目のビットに“０”が割り当てられており、Ｓ１２ステート～Ｓ１５ステートの全ての３番目のビットに“１”が割り当てられている場合には、３番目のビットのデータの読み出しに際して、ワード線ＷＬに読出電圧ＶＣＧ４Ｒ，ＶＣＧ１２Ｒを供給する。
［読出動作］
次に、図１２及び図１３を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１２は、読出動作について説明するための模式的な波形図である。図１３は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、一つのストリングユニットＳＵに属し、且つ、同一のワード線ＷＬに対応する全てのメモリセルＭＣを含む構成を、ページＰＧと呼ぶ場合がある。
読出動作の実行に際しては、コントローラダイＣＤからメモリダイＭＤに、読出動作を実行させる旨のコマンドセットを入力する。このコマンドセットは、読出動作を実行させる旨のコマンドデータＤＣＭＤ、及び、読出動作の対象となるページＰＧ、メモリブロックＢＬＫ、メモリダイＭＤ等を指定するアドレスデータＤＡＤＤを含む。
読出動作のタイミングｔ１０１においては、端子ＲＹ／／ＢＹ（図４）が“Ｌ”状態となる。また、タイミングｔ１０１においては、例えば、ビット線ＢＬの充電等を行う。例えば、図７のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給され、これらの充電が開始される。また、例えば、ソース線ＳＬ（図５）に電圧ＶＳＲＣを供給して、これらの充電を開始する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
読出動作のタイミングｔ１０２においては、例えば図１２に示す様に、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
読出動作のタイミングｔ１０３においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲ（ＶＣＧ１Ｒ～ＶＣＧ１５Ｒのいずれか）を供給する。これにより、例えば図１３に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
読出動作のタイミングｔ１０４～タイミングｔ１０５においては、例えば図１２に示す様に、センスアンプモジュールＳＡＭ（図６）によって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、図７の充電トランジスタ５５を介して配線ＬＢＵＳを充電する。また、タイミングｔ１０４において信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ”とし、センスノードＳＥＮの電荷をビット線ＢＬに放出する。ここで、ＯＮ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧は比較的大きく減少する。一方、ＯＦＦ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧はあまり大きく減少しない。また、タイミングｔ１０５において信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｈ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とし、配線ＬＢＵＳの電荷を放出又は維持する。また、信号線ＳＴＬを“Ｈ”状態とし、選択メモリセルＭＣの状態を示すデータを、ラッチ回路ＤＬ０～ＤＬｎＬのいずれかにラッチさせる。
読出動作のタイミングｔ１０６～タイミングｔ１０８においては、選択ワード線ＷＬＳに他の読出電圧ＶＣＧＲ（ＶＣＧ１Ｒ～ＶＣＧ１５Ｒのいずれか）を供給し、センスアンプモジュールＳＡＭ（図６）によって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、選択メモリセルＭＣの状態を示すデータを取得する。この際、タイミングｔ１０６において信号線ＸＸＬが“Ｈ”状態となり、タイミングｔ１０７において信号線ＸＸＬが“Ｌ”状態となる。
読出動作のタイミングｔ１０８においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
読出動作のタイミングｔ１０９においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
その後、ラッチ回路ＤＬ０～ＤＬｎＬにラッチされたデータにＡＮＤ，ＯＲ等の論理演算等を適宜実行することにより、メモリセルＭＣに記録されていたデータを算出し、キャッシュメモリＣＭ（図４）に転送する。
尚、図１２の例では、読出動作において選択ワード線ＷＬＳに２通りの読出電圧ＶＣＧＲが供給される例を示した。しかしながら、読出動作において選択ワード線ＷＬＳに供給される読出電圧ＶＣＧＲの数は、１通りでも良いし、３通り以上でも良い。
［書込シーケンス］
次に、図１４～図１７を参照して、半導体記憶装置の書込シーケンスについて説明する。図１４は、書込シーケンスについて説明するための模式的なフローチャートである。図１５は、書込シーケンスについて説明するための模式的な波形図である。図１６は、書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。図１７は、書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。
書込シーケンスの実行に際しては、コントローラダイＣＤからメモリダイＭＤに、書込シーケンスを実行させる旨のコマンドセットを入力する。このコマンドセットは、書込シーケンスを実行させる旨のコマンドデータＤＣＭＤ、書込シーケンスの対象となるページＰＧ、メモリブロックＢＬＫ、メモリダイＭＤ等を指定するアドレスデータＤＡＤＤ、及び、ページＰＧ内のメモリセルＭＣに書き込まれるデータＤＡＴを含む。これに伴い、タイミングｔ２０１において、端子ＲＹ／／ＢＹが“Ｌ”状態となる（図１５）。
ステップＳ１０１（図１４）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、書込ループ（ステップＳ１０２及びステップＳ１０３を含む処理）の回数を示す変数である。ループ回数ｎＷは、レジスタ等に記録される。また、このステップでは、書込シーケンスにおいて選択メモリセルＭＣに記録される、ビット線ＢＬ数×４ビットのデータを、ラッチ回路ＤＬ０～ＤＬｎＬにラッチさせる。
ステップＳ１０２では、プログラム動作を行う。
プログラム動作のタイミングｔ２１１（図１５）においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。例えば、ビット線ＢＬＷに対応するラッチ回路ＳＤＬ（図７）に“Ｌ”をラッチさせ、ビット線ＢＬＰに対応するラッチ回路ＳＤＬ（図７）に“Ｈ”をラッチさせる。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。
プログラム動作のタイミングｔ２１２（図１５）においては、書込メモリセルＭＣを、選択的にビット線ＢＬＷと導通させる。例えば、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、例えば、図１２の電圧ＶＳＧより小さい。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬＷに対応するドレイン側選択トランジスタＳＴＤはＯＮ状態となり、電圧ＶＤＤが供給されたビット線ＢＬＰに対応するドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
また、プログラム動作のタイミングｔ２１２においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給して、全てのメモリセルＭＣをＯＮ状態とする。書込パス電圧ＶＰＡＳＳは、例えば、図１２の読出パス電圧ＶＲＥＡＤより大きい。
プログラム動作のタイミングｔ２１３においては、複数の書込メモリセルＭＣのうち、しきい値電圧がある程度目標値に近づいたもの（以下、「弱書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＱＰＷに、電圧ＶＱＰＷを供給する。例えば、タイミングｔ２１３よりも前に、予め図７のクランプトランジスタ４４のゲート電圧を調整しておく。この際、ビット線ＢＬＷには放電トランジスタ５０を介して電圧ＶＳＲＣが供給されているため、ビット線ＢＬＷの電圧は変動しない。また、ビット線ＢＬＰはクランプトランジスタ４４によってセンスアンプＳＡ（図７）から切り離される。次に、タイミングｔ２１３において、ビット線ＢＬＱＰＷに対応するラッチ回路ＳＤＬ（図７）にラッチされたデータを、“Ｌ”から“Ｈ”に切り替える。これにより、弱書込メモリセルＭＣに対応するセンスアンプＳＡのノードＣＯＭ（図７）の電圧が、電圧ＶＳＲＣから電圧ＶＤＤに切り替わる。また、これに対応するビット線ＢＬの電圧は、クランプトランジスタ４４によってクランプされ、電圧ＶＳＲＣから電圧ＶＱＰＷに切り替わる。
プログラム動作のタイミングｔ２１４においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、例えば図１６に示す様に、ビット線ＢＬＷに接続された半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図１０）を介して電荷蓄積膜１３２（図１０）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は比較的大きく増大する。
また、ビット線ＢＬＱＰＷに接続された半導体層１２０のチャネルには、電圧ＶＱＰＷが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記電界よりも小さい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図１０）を介して電荷蓄積膜１３２（図１０）中にトンネルする。これにより、弱書込メモリセルＭＣのしきい値電圧は比較的小さく増大する。
また、ビット線ＢＬＰに接続された半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記したいずれの電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子が電荷蓄積膜１３２（図１０）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
プログラム動作のタイミングｔ２１５においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給して、全てのメモリセルＭＣをＯＮ状態とする。
プログラム動作のタイミングｔ２１６においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
ステップＳ１０３（図１４）では、ベリファイ動作を行う。
ベリファイ動作のタイミングｔ２２１においては、例えば図１５に示す様に、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
ベリファイ動作のタイミングｔ２２２においては、選択ワード線ＷＬＳに、所定のベリファイ電圧（図１５の例では、ベリファイ電圧ＶＶＦＹ１）を供給する。これにより、例えば図１７に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
また、タイミングｔ２２２においては、例えば、ビット線ＢＬの充電等を行う。この際、例えば、ラッチ回路ＤＬ０～ＤＬｎＬ内のデータに基づき、特定のステート（図１５の例では、Ｓ１ステート）に対応するメモリセルＭＣに接続されたビット線ＢＬ（図１５の例では、ビット線ＢＬＳ１）に電圧ＶＢＬ＋ＶＳＬを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給する。
ベリファイ動作のタイミングｔ２２３～タイミングｔ２２４においては、例えば図１５に示す様に、センスアンプモジュールＳＡＭ（図６）によって、ビット線ＢＬＳ１に接続されたメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この際、ラッチ回路ＤＬ０～ＤＬｎＬに、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。
ベリファイ動作のタイミングｔ２２５～タイミングｔ２２６においては、例えば図１５に示す様に、センスアンプモジュールＳＡＭ（図６）によって、ビット線ＢＬＳ１に接続されたメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この際、ラッチ回路ＤＬ０～ＤＬｎＬに、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。
尚、タイミングｔ２２３～タイミングｔ２２４の間の時間ｔ１は、タイミングｔ２２５～タイミングｔ２２６の間の時間ｔ２よりも短い。従って、タイミングｔ２２３～タイミングｔ２２４においてセンスノードＳＥＮ（図７）から放出される電荷は、タイミングｔ２２５～タイミングｔ２２６においてセンスノードＳＥＮ（図７）から放出される電荷よりも少ない。
例えば、タイミングｔ２２５～タイミングｔ２２６の間に検出されたデータにおいてＯＦＦ状態と判定されたメモリセルＭＣは、しきい値電圧が目標値に達している可能性が高い。この様なメモリセルＭＣの少なくとも一部は、次回以降の書込ループにおいて、禁止メモリセルＭＣとされる。
また、例えば、タイミングｔ２２５～タイミングｔ２２６の間に検出されたデータにおいてＯＮ状態と判定され、且つ、タイミングｔ２２３～タイミングｔ２２４の間に検出されたデータにおいてＯＦＦ状態と判定されたメモリセルＭＣは、しきい値電圧がある程度目標値に近づいている可能性が高い。この様なメモリセルＭＣの少なくとも一部は、次回の書込ループにおいて、弱書込メモリセルＭＣとされる。
また、例えば、タイミングｔ２２３～タイミングｔ２２４の間に検出されたデータにおいてＯＮ状態と判定されたメモリセルＭＣは、しきい値電圧がある程度目標値から離れている可能性が高い。この様なメモリセルＭＣの少なくとも一部は、次回の書込ループにおいて、書込メモリセルＭＣとされる。
ベリファイ動作のタイミングｔ２２７～タイミングｔ２３１においては、他のステートのメモリセルＭＣ（図１５の例では、Ｓ２ステート）について、タイミングｔ２２２～タイミングｔ２２６と同様の処理を行う。尚、図１５においては、Ｓ２ステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＳ２と記載している。
ベリファイ動作のタイミングｔ２３２～タイミングｔ２３６においては、他のステートのメモリセルＭＣ（図１５の例では、Ｓ３ステート）について、タイミングｔ２２２～タイミングｔ２２６と同様の処理を行う。尚、図１５においては、Ｓ３ステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＳ３と記載している。
タイミングｔ２３７においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
ベリファイ動作のタイミングｔ２３８においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
その後、ラッチ回路ＳＤＬにラッチされたデータを図示しないカウンタ回路に転送して、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。
尚、図１５の例では、ベリファイ動作において選択ワード線ＷＬＳに３通りのベリファイ電圧ＶＶＦＹが供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬＳに供給されるベリファイ電圧ＶＶＦＹの数は、２通り以下でも良いし、４通り以上でも良いし、ループ回数ｎＷに応じて変化しても良い。
ステップＳ１０４（図１４）では、ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了した旨のステータスデータＤＳＴを格納し、書込シーケンスを終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書込シーケンスが正常に終了しなかった旨のステータスデータＤＳＴを格納し、書込シーケンスを終了する。
［しきい値電圧の判定方法］
次に、図１８及び図１９を参照して、書込シーケンスにおけるしきい値電圧の判定方法等について説明する。図１８は、同方法を例示する図である。図１９は、同方法について説明するための模式的な波形図である。
図１８のα－１～α－３、β－１～β－３、及び、γは、それぞれ、Ｓ１ステートに対応するメモリセルＭＣのうちの一つである。また、図１９のビット線ＢＬα－１～ビット線ＢＬα－３は、それぞれ、α－１～α－３に接続されたビット線ＢＬである。また、図１９のビット線ＢＬγは、γに接続されたビット線ＢＬである。
ｋ（ｋは自然数）回目の書込ループ（Ｌｏｏｐ ｋ）のプログラム動作では、図１８に示す様に、α－１～α－３、β－１～β－３、及び、γが、全て書込メモリセルＭＣとされる。従って、図１９の例では、このプログラム動作に対応するタイミングｔ３１０～ｔ３１１において、ビット線ＢＬα－１～ビット線ＢＬα－３及びビット線ＢＬγに電圧ＶＳＲＣが供給されている。
ｋ回目の書込ループ（Ｌｏｏｐ ｋ）のベリファイ動作では、例えば図１９に例示する様に、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ１が供給されるタイミングｔ３１２～ｔ３１３において、α－１～α－３、β－１～β－３、及び、γに対応するビット線ＢＬに電圧ＶＢＬ＋ＶＳＬが供給される。また、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ２及びベリファイ電圧ＶＶＦＹ３が供給されるタイミングｔ３１３～ｔ３１５において、これらのビット線ＢＬには、電圧ＶＳＲＣが供給される。尚、図１８に示す様に、ｋ回目の書込ループのタイミングｔ２２３～ｔ２２４（図１５）に対応する処理（ＶＬ）では、α－１～α－３、及び、β－１～β－３がＯＦＦ状態と判定され、γがＯＮ状態と判定されている。また、タイミングｔ２２５～ｔ２２６（図１５）に対応する処理（ＶＨ）では、α－１～α－３がＯＦＦ状態と判定され、β－１～β－３、及び、γがＯＮ状態と判定されている。
ｋ＋１回目の書込ループ（Ｌｏｏｐ ｋ＋１）のプログラム動作では、図１８に示す様に、α－１～α－３、及び、β－１～β－３が一時的に禁止メモリセルＭＣとされ、γが書込メモリセルＭＣとされる。従って、図１９の例では、このプログラム動作に対応するタイミングｔ３２０～ｔ３２１において、ビット線ＢＬα－１～ビット線ＢＬα－３に電圧ＶＤＤが供給され、ビット線ＢＬγに電圧ＶＳＲＣが供給されている。
ｋ＋１回目の書込ループ（Ｌｏｏｐ ｋ＋１）のベリファイ動作では、例えば図１９に例示する様に、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ１が供給されるタイミングｔ３２２～ｔ３２３において、α－１～α－３、β－１～β－３、及び、γに対応するビット線ＢＬに電圧ＶＢＬ＋ＶＳＬが供給される。また、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ２～ベリファイ電圧ＶＶＦＹ４が供給されるタイミングｔ３２３～ｔ３２６において、これらのビット線ＢＬには、電圧ＶＳＲＣが供給される。尚、図１８に示す様に、ｋ＋１回目の書込ループのタイミングｔ２２３～ｔ２２４（図１５）に対応する処理（ＶＬ）では、α－１、α－２、β－１及びβ－２がＯＦＦ状態と判定され、α－３、β－３及びγがＯＮ状態と判定されている。また、タイミングｔ２２５～ｔ２２６（図１５）に対応する処理（ＶＨ）では、α－１及びβ－１がＯＦＦ状態と判定され、α－２、α－３、β－２、β－３及びγがＯＮ状態と判定されている。
ｋ＋２回目の書込ループ（Ｌｏｏｐ ｋ＋２）のプログラム動作では、図１８に示す様に、α－１が禁止メモリセルＭＣとされ、α－２、β－１及びβ－２が弱書込メモリセルＭＣとされ、α－３及びβ－３が一時的に禁止メモリセルＭＣとされ、γが書込メモリセルＭＣとされる。従って、図１９の例では、このプログラム動作に対応するタイミングｔ３３０～ｔ３３１において、ビット線ＢＬα－１及びビット線ＢＬα－３に電圧ＶＤＤが供給され、ビット線ＢＬα－２に電圧ＶＱＰＷが供給され、ビット線ＢＬγに電圧ＶＳＲＣが供給されている。
ｋ＋２回目の書込ループ（Ｌｏｏｐ ｋ＋２）のベリファイ動作では、例えば図１９に例示する様に、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ１が供給されるタイミングｔ３３２～ｔ３３３において、α－１～α－３、β－１～β－３に対応するビット線ＢＬに電圧ＶＳＲＣが供給され、γに対応するビット線ＢＬに電圧ＶＢＬ＋ＶＳＬが供給される。また、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ２～ベリファイ電圧ＶＶＦＹ５が供給されるタイミングｔ３３３～ｔ３３７において、これらのビット線ＢＬには、電圧ＶＳＲＣが供給される。尚、ｋ＋２回目の書込ループのタイミングｔ２２３～ｔ２２４（図１５）に対応する処理（ＶＬ）では、γがＯＮ状態と判定されている。また、タイミングｔ２２５～ｔ２２６（図１５）に対応する処理（ＶＨ）では、γがＯＮ状態と判定されている。
ｋ＋３回目の書込ループ（Ｌｏｏｐ ｋ＋３）のプログラム動作では、図１８に示す様に、α－１、α－２、β－１及びβ－２が禁止メモリセルＭＣとされ、α－３及びβ－３が弱書込メモリセルＭＣとされ、γが書込メモリセルＭＣとされる。従って、図１９の例では、このプログラム動作に対応するタイミングｔ３４０～ｔ３４１において、ビット線ＢＬα－１及びビット線ＢＬα－２に電圧ＶＤＤが供給され、ビット線ＢＬα－３に電圧ＶＱＰＷが供給され、ビット線ＢＬγに電圧ＶＳＲＣが供給されている。
ｋ＋３回目の書込ループ（Ｌｏｏｐ ｋ＋３）のベリファイ動作では、例えば図１９に例示する様に、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ１が供給されるタイミングｔ３４２～ｔ３４３において、α－１～α－３、β－１～β－３に対応するビット線ＢＬに電圧ＶＳＲＣが供給され、γに対応するビット線ＢＬに電圧ＶＢＬ＋ＶＳＬが供給される。また、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹ２～ベリファイ電圧ＶＶＦＹ６が供給されるタイミングｔ３４３～ｔ３４８において、これらのビット線ＢＬには、電圧ＶＳＲＣが供給される。尚、ｋ＋３回目の書込ループのタイミングｔ２２３～ｔ２２４（図１５）に対応する処理（ＶＬ）では、γがＯＮ状態と判定されている。また、タイミングｔ２２５～ｔ２２６（図１５）に対応する処理（ＶＨ）では、γがＯＮ状態と判定されている。
ここで、α－１は、ｋ回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）及びタイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）の双方においてＯＦＦ状態と判定されている。また、α－１は、ｋ＋１回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）及びタイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）の双方においてＯＦＦ状態と判定されている。この様なメモリセルＭＣは、しきい値電圧が実際に目標値に達している可能性が高い。従って、本実施形態では、書込シーケンスにおけるこれ以降の処理において、α－１を禁止メモリセルＭＣとしている。
また、α－２は、ｋ回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）及びタイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）の双方においてＯＦＦ状態と判定されている。また、α－２は、ｋ＋１回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）においてはＯＦＦ状態と判定されているものの、タイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）ではＯＮ状態と判定されている。この様なメモリセルＭＣは、しきい値電圧がある程度目標値に近づいている可能性が高い。しかしながら、しきい値電圧が実際には目標値に達していない可能性もある。従って、本実施形態では、ｋ＋２回目の書込ループのプログラム動作においてα－２を弱書込メモリセルＭＣとし、それ以降の処理において、α－２を禁止メモリセルＭＣとしている。
また、α－３は、ｋ回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）及びタイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）の双方においてＯＦＦ状態と判定されている。しかしながら、α－３は、ｋ＋１回目の書込ループのベリファイ動作のタイミングｔ２２３～ｔ２２４に対応する処理（図１８のＶＬ）及びタイミングｔ２２５～ｔ２２６に対応する処理（図１８のＶＨ）ではＯＮ状態と判定されている。この様なメモリセルＭＣは、例えば、γと比較して、しきい値電圧が目標値に近い可能性がある。しかしながら、しきい値電圧が実際には目標値に達していない可能性が高い。従って、本実施形態では、ｋ＋２回目のプログラム動作においてα－３を一時的に禁止メモリセルＭＣとし、ｋ＋３回目の書込ループのプログラム動作においてα－３を弱書込メモリセルＭＣとし、それ以降の処理において、α－３を禁止メモリセルＭＣとしている。図１９に示す様に、ｋ＋３回目の書込ループにおけるプログラム電圧ＶＰＧＭは、ｋ＋２回目の書込ループにおけるプログラム電圧ＶＰＧＭよりも大きい。従って、α－３の電荷蓄積膜１３２には、α－２の電荷蓄積膜１３２よりも多くの電荷が蓄積される。
また、本実施形態においては、β－１及びβ－２に対して、α－２と同様の処理を行っている。また、本実施形態においては、β－３に対して、α－３と同様の処理を行っている。
［リードディスターブ］
図１１の例では、メモリセルＭＣのしきい値電圧を１６通りのステートに制御することにより、１つのメモリセルＭＣに４ビットのデータを記録している。この様な態様においては、メモリセルＭＣのしきい値電圧を正確に制御することが好ましい。
ここで、上述のベリファイ動作（図１４のステップＳ１０３）においては、メモリセルＭＣの実際のしきい値電圧よりも高いしきい値電圧が検出されてしまったり、メモリセルＭＣの実際のしきい値電圧よりも低いしきい値電圧が検出されてしまったりする場合がある。以下、この様な現象を、「リードディスターブ」と呼ぶ場合がある。
リードディスターブが発生すると、例えば、しきい値電圧が目標値に到達していないメモリセルＭＣについて、しきい値電圧が目標値に到達した旨の判定が行われてしまう場合がある。この様なメモリセルＭＣのしきい値電圧は、図１１に例示した様な所望のしきい値分布の幅に収まらない場合がある。この様なメモリセルＭＣの数が増大してしまうと、図１１に例示した様なしきい値分布の幅が広がってしまい、ビット誤り率が増大してしまう場合がある。
［複数回のベリファイ動作によるビット誤り率の改善］
ビット誤り率を改善するためには、例えば、上述のベリファイ動作（図１４のステップＳ１０３）を複数回実行することが考えられる。しかしながら、例えば、１回の書込ループにおけるベリファイ動作の実行回数を増大させた場合、書込シーケンスに要する時間が大幅に増大してしまう恐れがある。
書込シーケンスに要する時間を増大させることなく、ベリファイ動作を複数回実行するためには、例えば、複数の書込ループにわたってベリファイ動作を実行することが考えられる。例えば、ｋ回目の書込ループに対応するベリファイ動作においてあるメモリセルＭＣのしきい値電圧が目標値に達したと判定された場合、ｋ＋１回目の書込ループに対応するプログラム動作においてこのメモリセルＭＣを一時的に禁止メモリセルＭＣとし、ｋ＋１回目の書込ループに対応するベリファイ動作においてこのメモリセルＭＣに再度ベリファイ動作を実行することが考えられる。また、ｋ＋１回目の書込ループに対応するベリファイ動作においてこのメモリセルＭＣのしきい値電圧が目標値に達していないと判定された場合、ｋ＋２回目の書込ループに対応するプログラム動作においてこのメモリセルＭＣを書込メモリセルＭＣとすることが考えられる。
しかしながら、上述の通り、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。従って、上述の様な場合、ｋ＋２回目の書込ループに対応するプログラム動作において、上記メモリセルＭＣに適切な大きさを超えたプログラム電圧ＶＰＧＭが供給されてしまい、このメモリセルＭＣのしきい値電圧が所望の範囲を超えて増大してしまう恐れがある。この様なメモリセルＭＣの数が増大してしまうと、図１１に例示した様なしきい値分布の幅が広がってしまい、ビット誤り率が増大してしまう場合がある。
この様な現象を抑制するためには、例えば、上記ｋ＋２回目の書込ループに対応するプログラム動作において上述の様なメモリセルＭＣを書込メモリセルＭＣではなく弱書込メモリセルＭＣとすることが考えられる。また、プログラム動作においてビット線ＢＬＱＰＷに供給される電圧ＶＱＰＷを比較的大きい電圧とすることが考えられる。また、ある書込ループにおいてこの弱書込メモリセルＭＣのしきい値電圧が目標値に達したと判定された場合に、これ以降の書込ループにおいてこのメモリセルＭＣを禁止メモリセルＭＣとすることが考えられる。この様な方法によれば、上記ｋ＋２回目の書込ループに対応するプログラム動作において上述の様なメモリセルＭＣの電荷蓄積膜１３２にトンネルする電子の数が大幅に減少する。従って、しきい値電圧が所望の範囲を超えて増大してしまうことを抑制可能である。
しかしながら、この様な方法では、しきい値電圧がある程度目標値に近づいたメモリセルＭＣについて、ベリファイ動作が複数回実行されることとなる。この様な状態でリードディスターブが発生した場合、この様なメモリセルＭＣについて、しきい値電圧が目標値に到達した旨の判定が行われてしまう可能性が高い。
［第１実施形態の効果］
第１実施形態に係る書込シーケンスでは、ベリファイ動作が複数回実行されるため、ベリファイ動作が１回しか実行されない場合と比較して、リードディスターブの影響を抑制可能である。
また、本実施形態に係る書込シーケンスでは、複数回のベリファイ動作が複数の書込ループにわたって実行されるため、上述の様な、書込シーケンスに要する時間の大幅な増大が生じない。
また、本実施形態に係る書込シーケンスでは、複数回のベリファイ動作の結果に応じてメモリセルＭＣをいくつかの種類に分類し、これらの分類に応じて適切なタイミングで書込を実行することにより、書込の強さを調整している。この様な方法によれば、リードディスターブの影響を好適に抑制して、しきい値電圧がある程度目標値に近づいたメモリセルＭＣの電荷蓄積膜１３２に、適切な量の電荷を蓄積させることが可能である。
［第２実施形態］
次に、図２０～図２２を参照して、第２実施形態に係る半導体記憶装置について説明する。図２０は、第２実施形態に係る書込シーケンスについて説明するための模式的な波形図である。
第２実施形態に係る書込シーケンスは、基本的には第１実施形態と同様に実行される。
ただし、図２０に示す様に、第２実施形態においては、信号線ＸＸＬに相当する信号（図７の放電トランジスタ４３のゲート電極に入力される信号）が、２通りのパターン（ＸＸＬ＿Ａ，ＸＸＬ＿Ｂ）で制御されている。例えば、本実施形態においては、この様な信号が、ラッチ回路ＤＬ０～ＤＬｎＬのいずれかにラッチされたデータに応じて、２通りに制御可能に構成されている。例えば、第２実施形態に係るセンスアンプＳＡは、放電トランジスタ４３のゲート電極とシーケンサＳＱＣとの間に接続されたＭＯＳトランジスタ等のスイッチ回路と、放電トランジスタ４３のゲート電極とラッチ回路ＤＬ０～ＤＬｎＬとの間に接続されたＭＯＳトランジスタ等のスイッチ回路と、を備えていても良い。
ＸＸＬ＿Ａのパターンでは、放電トランジスタ４３のゲート電極に入力される信号が、第１実施形態に係る信号線ＸＸＬと同様に制御されている。即ち、ベリファイ動作のタイミングｔ２２３～タイミングｔ２２４、タイミングｔ２２８～タイミングｔ２２９、及び、タイミングｔ２３３～タイミングｔ２３４にかけて、時間ｔ１の間“Ｈ”状態となっている。また、ベリファイ動作のタイミングｔ２２５～タイミングｔ２２６、タイミングｔ２３０～タイミングｔ２３１、及び、タイミングｔ２３５～タイミングｔ２３６にかけて、時間ｔ２の間“Ｈ”状態となっている。
また、ＸＸＬ＿Ｂのパターンでは、放電トランジスタ４３のゲート電極に入力される信号が、基本的には第１実施形態に係る信号線ＸＸＬと同様に制御されている。また、ＸＸＬ＿Ｂのパターンでも、放電トランジスタ４３のゲート電極に入力される信号が、第１実施形態に係る信号線ＸＸＬと同様に、ベリファイ動作のタイミングｔ２２３、タイミングｔ２２８、及び、タイミングｔ２３３において“Ｈ”状態となっている。ただし、ＸＸＬ＿Ｂのパターンでは、放電トランジスタ４３のゲート電極に入力される信号が“Ｈ”状態となってから“Ｌ”状態となるまでの時間ｔ１´が、時間ｔ１よりも短い。また、ＸＸＬ＿Ｂのパターンでも、放電トランジスタ４３のゲート電極に入力される信号が、第１実施形態に係る信号線ＸＸＬと同様に、ベリファイ動作のタイミングｔ２２５、タイミングｔ２３０、及び、タイミングｔ２３５において“Ｈ”状態となっている。ただし、ＸＸＬ＿Ｂのパターンでは、放電トランジスタ４３のゲート電極に入力される信号が“Ｈ”状態となってから“Ｌ”状態となるまでの時間ｔ２´が、時間ｔ２よりも短い。
本実施形態では、書込シーケンスの実行開始のタイミングにおいて、全ての書込メモリセルＭＣに対応する放電トランジスタ４３のゲート電極に入力される信号が、ＸＸＬ＿Ｂのパターンで制御される。いずれかの書込ループに対応するベリファイ動作の、タイミングｔ２２３、タイミングｔ２２８、及び、タイミングｔ２３３に対応する処理において、いずれかのメモリセルＭＣがＯＦＦ状態と判定された場合、これらのメモリセルＭＣに対応するラッチ回路ＤＬ０～ＤＬｎＬにおいて、データが反転する。また、この次の書込ループにおいて、これらのメモリセルＭＣに対応する放電トランジスタ４３のゲート電極に入力される信号は、ＸＸＬ＿Ａのパターンで制御される。
次に、図２１及び図２２を参照して、第２実施形態に係る書込シーケンスにおけるしきい値電圧の判定方法等について説明する。図２１は、同方法を例示する図である。図２２は、同方法について説明するための模式的な波形図である。
図示の様に、第２実施形態に係るしきい値電圧の判定方法は、基本的には第１実施形態と同様に実行される。
ただし、第２実施形態に係るｋ＋１回目の書込ループ（Ｌｏｏｐ ｋ＋１）のプログラム動作では、図２１に示す様に、α－１～α－３、及び、β－１～β－３が禁止メモリセルＭＣではなく弱書込メモリセルＭＣとされている。従って、図２２の例では、このプログラム動作に対応するタイミングｔ３２０～ｔ３２１において、ビット線ＢＬα－１～ビット線ＢＬα－３に電圧ＶＱＰＷが供給されている。
［ドレイン側選択トランジスタＳＴＤのしきい値電圧のばらつき］
第１実施形態においては、ビット線ＢＬＱＰＷに供給される電圧ＶＱＰＷを比較的大きい電圧とすることが好ましい。これにより、プログラム動作において選択ワード線ＷＬＳに供給されるプログラム電圧ＶＰＧＭがある程度大きい電圧になっていた場合でも、ビット線ＢＬＱＰＷに接続された半導体層１２０と選択ワード線ＷＬＳとの間に供給される電圧が小さくなり、メモリセルＭＣのしきい値電圧の増加量が抑制される。これにより、例えば図１８のｋ＋２回目の書込ループにおいて、メモリセルＭＣのしきい値電圧が所望の範囲を超えて増大することを抑制可能である。
しかしながら、電圧ＶＱＰＷを比較的大きい電圧とする場合、ドレイン側選択トランジスタＳＴＤのしきい値電圧のばらつきを、より厳密に制御する必要が生じる場合がある。
即ち、上述の通り、プログラム動作のタイミングｔ２１２（図１５）においては、ビット線ＢＬＷに電圧ＶＳＲＣが供給され、ビット線ＢＬＰに電圧ＶＤＤが供給された状態で、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給している。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬＷに対応するドレイン側選択トランジスタＳＴＤをＯＮ状態とし、電圧ＶＤＤが供給されたビット線ＢＬＰに対応するドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする。
この様な状態を実現するためには、メモリセルアレイＭＣＡに含まれる複数のドレイン側選択トランジスタＳＴＤについて、電圧ＶＳＧＤからドレイン側選択トランジスタＳＴＤのしきい値電圧を減算した大きさを、電圧ＶＳＲＣと電圧ＶＤＤとの間の範囲に調整する必要がある。
更に、プログラム動作のタイミングｔ２１３においては、ビット線ＢＬＱＰＷに電圧ＶＱＰＷを供給し、これに接続された半導体層１２０にも電圧ＶＱＰＷを供給している。
この様な状態を実現するためには、メモリセルアレイＭＣＡに含まれる複数のドレイン側選択トランジスタＳＴＤについて、電圧ＶＳＧＤからドレイン側選択トランジスタＳＴＤのしきい値電圧を減算した大きさを、電圧ＶＱＰＷと電圧ＶＤＤとの間の範囲に調整する必要がある。従って、上記電圧ＶＱＰＷが大きければ大きい程、ドレイン側選択トランジスタＳＴＤのしきい値電圧のばらつきを、より厳密に制御する必要が生じてしまう。
［第２実施形態の効果］
第２実施形態に係る書込シーケンスでは、図２２を参照して説明した様に、書込シーケンスの実行開始のタイミングにおいて、全ての書込メモリセルＭＣに対応する放電トランジスタ４３のゲート電極に入力される信号が、ＸＸＬ＿Ｂのパターンで制御される。ここで、ＸＸＬ＿Ｂのパターンに対応する時間ｔ１´は、ＸＸＬ＿Ａのパターンに対応する時間ｔ１よりも短い。従って、ＸＸＬ＿Ｂのパターンで制御されるメモリセルＭＣは、ベリファイ動作において、ＯＦＦ状態と判定されやすい。即ち、ＸＸＬ＿Ｂのパターンで制御されるメモリセルＭＣの、ベリファイ動作によって観察されるしきい値電圧は、見かけ上、実際のしきい値電圧よりも大きく見える。
また、第２実施形態に係る書込シーケンスでは、いずれかの書込ループに対応するベリファイ動作の、タイミングｔ２２３、タイミングｔ２２８、及び、タイミングｔ２３３に対応する処理において、いずれかのメモリセルＭＣがＯＦＦ状態と判定された場合、図２１を参照して説明した様に、その次の書込ループ（図２１のＬｏｏｐ ｋ＋１に対応する書込ループ）においてこれらのメモリセルＭＣが弱書込メモリセルＭＣとされ、これらのメモリセルＭＣに対する書込が実行される。これにより、これらのメモリセルＭＣのしきい値電圧が上昇する。
また、第２実施形態に係る書込シーケンスでは、図２１のＬｏｏｐ ｋ＋１に対応する書込ループにおいて、上記メモリセルＭＣに対応する放電トランジスタ４３のゲート電極に入力される信号が、ＸＸＬ＿Ａのパターンで制御される。ここで、ＸＸＬ＿Ａのパターンで制御されるメモリセルＭＣの、ベリファイ動作によって観察されるしきい値電圧は、実際のしきい値と同等である。従って、この書込ループでは、ベリファイ動作によって観察されるしきい値電圧が、見かけ上、小さくなった様に見える。これにより、この直前のブログラム動作におけるしきい値電圧の増加分が相殺される。従って、図２１のＬｏｏｐ ｋ＋１に対応するベリファイ動作では、見かけ上、これらのメモリセルＭＣのしきい値電圧が変化していない様に見える。
この様な方法によれば、第１実施形態よりも少ない書込ループ数で、しきい値電圧がある程度目標値に近づいたメモリセルＭＣを検知することが出来る。従って、プログラム電圧ＶＰＧＭが必要以上に大きくなる前に、各メモリセルＭＣを弱書込メモリセルＭＣとすることが可能である。従って、第１実施形態と比較して、ビット線ＢＬＱＰＷに供給される電圧ＶＱＰＷを小さくすることが出来る。
［第３実施形態］
次に、図２３～図２５を参照して、第３実施形態に係る半導体記憶装置について説明する。
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置では、フォギーファイン書込を実行する。フォギーファイン書込では、フォギー書込及びファイン書込を実行する。
図２３に示す様に、フォギー書込及びファイン書込は、次の様な順序で実行される。即ち、まず、ページＰＧ０に対して、フォギー書込が実行される。次に、ページＰＧ１に対してフォギー書込が実行され、ページＰＧ０に対してファイン書込が実行される。次に、ページＰＧ２に対してフォギー書込が実行され、ページＰＧ１に対してファイン書込が実行される。以下同様に、２ｎＦ（ｎＦは自然数）番目の書込シーケンスとしてページＰＧｎＰに対するフォギー書込が実行され、２ｎＦ＋１番目の書込シーケンスとしてページＰＧｎＰ－１に対するファイン書込が実行される。
図２４に示す様に、フォギー書込は、消去状態のページＰＧに対して実行される。フォギー書込では、図２４に示す様に、１回の書込シーケンスによって、ページＰＧ内のメモリセルＭＣのしきい値電圧を、ＦｏｇＳ１ステート～ＦｏｇＳ１５ステートに対応するしきい値電圧まで制御する。
フォギー書込は、基本的には、第１実施形態又は第２実施形態に係る書込シーケンスと同様に実行される。
ただし、フォギー書込において使用されるベリファイ電圧ＶＶＦＹ１´～ベリファイ電圧ＶＶＦＹ１５´は、図１１を参照して説明したベリファイ電圧ＶＶＦＹ１～ベリファイ電圧ＶＶＦＹ１５よりも小さい。
また、フォギー書込においては、図１４のステップＳ１０６においてプログラム電圧ＶＰＧＭに加算される電圧ΔＶが、ファイン書込における電圧ΔＶより大きくても良い。
また、例えば図１５の例では、ベリファイ動作において、各ステートに対応するメモリセルＭＣのＯＮ状態／ＯＦＦ状態が２回ずつ検出されていた。一方、フォギー書込においては、各ステートに対応するメモリセルＭＣのＯＮ状態／ＯＦＦ状態が２回ずつ検出されても良いし、１回のみ検出されても良い。後者の場合、プログラム動作においてビット線ＢＬに供給される電圧は、電圧ＶＤＤ又は電圧ＶＳＲＣの２通りであっても良い。
図２５に示す様に、ファイン書込は、ページＰＧｎＰ及びページＰＧｎＰ＋１に対して既にフォギー書込が実行されている場合に、ページＰＧｎＰに対して実行される。ファイン書込では、図２５に示す様に、ページＰＧｎＰ内のＦｏｇＳ１ステート～ＦｏｇＳ１５ステートのメモリセルＭＣを、それぞれ、Ｓ１ステート～Ｓ１５ステートまで制御する。
ファイン書込は、第１実施形態又は第２実施形態に係る書込シーケンスと同様に実行される。
尚、第３実施形態に係る半導体記憶装置においては、データの書込に際してフォギーファイン書込を採用する。しかしながら、フォギーファイン書込以外の書込方法であっても、選択メモリセルＭＣ及び隣接メモリセルＭＣのしきい値電圧を予めある程度調整し、その後で選択メモリセルＭＣのしきい値電圧を調整する様な方法を採用することも可能である。
例えば、図２６及び図２７には、第３実施形態において例示した方法を、フォギーファイン書込ではなく２ステージ書込に適用した例を示している。２ステージ書込では、１ｓｔステージ書込及び２ｎｄステージ書込を実行する。
１ｓｔステージ書込及び２ｎｄステージ書込は、例えば、図２３に例示したフォギー書込及びファイン書込の順序と同様の順序で実行される。例えば、２ｎ番目の書込シーケンスとしてページＰＧｎＰに対する１ｓｔステージ書込が実行され、２ｎＰ＋１番目の書込シーケンスとしてページＰＧｎＰ－１に対する２ｎｄステージ書込が実行される。
図２６に示す様に、１ｓｔステージ書込は、消去状態のページＰＧに対して実行される。１ｓｔステージ書込では、図２６に示す様に、１回の書込シーケンスによって、ページＰＧ内のメモリセルＭＣＳ８～メモリセルＭＣＳ１５を、Ｍステートに対応するしきい値電圧まで制御する。
１ｓｔステージ書込は、基本的には、上述のフォギー書込と同様の方法によって実行される。ただし、１ｓｔステージ書込においては、各書込ループにおいて１通りのベリファイ電圧のみが使用される。このベリファイ電圧は、例えば、Ｓ８ステートに対応するベリファイ電圧ＶＶＦＹ８よりも小さい。
２ｎｄステージ書込は、例えば図２７に示す様に、上述のファイン書込と同様に実行される。
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成は例示に過ぎず、具体的な構成、方法等は適宜調整可能である。
例えば、図１８及び図２１の例では、ｋ回目の書込ループのベリファイ動作においてＯＦＦ状態と判定されたメモリセルＭＣが、ｋ＋２回目以降の書込ループにおいて禁止メモリセルＭＣとされ、又は、ｋ＋２回目若しくはｋ＋３回目の書込ループにおいて弱書込メモリセルＭＣとされていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、これらのメモリセルＭＣは、ｋ＋２回目又はｋ＋３回目でなく、ｋ＋４回目以降の書込ループのいずれかにおいて弱書込メモリセルＭＣとされても良い。また、これらのメモリセルＭＣは、２以上の書込ループにおいて弱書込メモリセルとされても良い。
また、例えば、図１８及び図２１の例では、ｋ回目の書込ループのベリファイ動作においてＯＦＦ状態と判定されたメモリセルＭＣについて、ｋ＋１回目の書込ループのベリファイ動作がさらに実行され、これら２回分のベリファイ動作の結果に応じて、メモリセルＭＣを複数の種類に分類していた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、ｋ回目の書込ループのベリファイ動作においてＯＦＦ状態と判定されたメモリセルＭＣについて、ｋ＋１回目以降の２以上の書込ループのベリファイ動作を実行し、これら３回分以上のベリファイ動作の結果に応じて、メモリセルＭＣを複数の種類に分類しても良い。
また、第１実施形態～第３実施形態に係る半導体記憶装置においては、半導体層１２０の下端が半導体基板１００に接続されていた。また、半導体基板１００の上面に、周辺回路ＰＣに含まれる全てのトランジスタが形成されていた。しかしながら、この様な構成はあくまでも例示に過ぎない。以上において説明した様な書込シーケンス等の方法は、他の構造を有する半導体記憶装置に対しても適用可能である。以下、この様な半導体記憶装置の構造について例示する。
例えば、図２８に示す半導体記憶装置は、半導体基板１００と、半導体基板１００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
トランジスタ層ＬＴＲは、複数のトランジスタＴｒを備える。これら複数のトランジスタＴｒは、半導体基板１００の上面をチャネル領域とする電界効果型のトランジスタである。図示の構成においては、これら複数のトランジスタＴｒによって周辺回路ＰＣが構成される。
メモリセルアレイ層ＬＭＣＡは、基本的には図９等を参照して説明した半導体基板１００上の構成と同様に構成されている。ただし、メモリセルアレイ層ＬＭＣＡは、複数の導電層１１０の下方に設けられた導電層１１２を備える。また、半導体層１２０の下端が、半導体基板１００ではなく導電層１１２に接続されている。
また、例えば、図２９に例示するメモリダイＭＤ´は、チップＣＭＣＡと、チップＣＴＲと、を備えている。これらチップＣＭＣＡ及びチップＣＴＲは、銅（Ｃｕ）等を含む複数の貼合電極ＰＩを備え、これら複数の貼合電極ＰＩを介して電気的、物理的に接続されている。
チップＣＭＣＡは、例えば図３０に示す様に、図９を参照して説明した半導体基板１００上の構成を含んでいても良いし、図２８のメモリセルアレイ層ＬＭＣＡ中の構成を含んでいても良い。また、チップＣＭＣＡは、トランジスタＴｒを含んでいなくても良いし、含んでいても良い。チップＣＭＣＡがトランジスタＴｒを含まない場合、チップＣＭＣＡは、半導体基板１００を含んでいても良いし、含んでいなくても良い。また、チップＣＭＣＡがトランジスタＴｒを含む場合、チップＣＭＣＡは、図３１に示す様に、図２８を参照して説明した様なトランジスタ層ＬＴＲ及びメモリセルアレイ層ＬＭＣＡを含んでいても良い。
チップＣＴＲは、半導体基板２００と、複数のトランジスタＴｒ´と、を備える。半導体基板２００は、例えば、半導体基板１００とほぼ同様に構成されていても良い。複数のトランジスタＴｒ´は、半導体基板２００の上面をチャネル領域とする電界効果型のトランジスタである。図３０及び図３１の例では、チップＣＭＣＡ及びチップＣＴＲに含まれる複数のトランジスタＴｒ，Ｔｒ´によって周辺回路ＰＣが構成される。
尚、図３１に示す様な構造を採用する場合には、例えば、図４等を参照して説明したロウデコーダＲＤ及び電圧生成回路ＶＧ中の構成を、チップＣＭＣＡ中のトランジスタＴｒによって実現しても良い。また、例えば、図４等を参照して説明したセンスアンプモジュールＳＡＭ、シーケンサＳＱＣ、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ、コマンドレジスタＣＭＲ、ステータスレジスタＳＴＲ、入出力制御回路Ｉ／Ｏ、及び、論理回路ＣＴＲを、チップＣＴＲ中のトランジスタＴｒ´によって実現しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＢＬ…ビット線、ＷＬ…ワード線。

Claims (12)

  1. 第１メモリセルを含む第１メモリストリングと、
    第２メモリセルを含む第２メモリストリングと、
    前記第１メモリストリングに接続された第１ビット線と、
    前記第２メモリストリングに接続された第２ビット線と、
    前記第１メモリセル及び前記第２メモリセルに接続された第１ワード線と、
    前記第１ビット線、前記第２ビット線及び前記第１ワード線に電気的に接続された制御回路と
    を備え、
    前記制御回路は、前記第１メモリセル及び前記第２メモリセルに対する第１書込シーケンスの、
    第１プログラム動作において、前記第１ビット線及び前記第２ビット線に第１ビット線電圧を供給し、
    前記第１プログラム動作よりも後に実行される第２プログラム動作において、前記第１ビット線及び前記第２ビット線に、前記第１ビット線電圧よりも大きい第２ビット線電圧、又は、前記第２ビット線電圧よりも大きい第３ビット線電圧を供給し、
    前記第２プログラム動作よりも後に実行される第３プログラム動作において、前記第１ビット線に前記第２ビット線電圧を供給し、前記第２ビット線に前記第３ビット線電圧を供給し、
    前記第３プログラム動作よりも後に実行される第４プログラム動作において、前記第１ビット線に前記第３ビット線電圧を供給し、前記第２ビット線に前記第２ビット線電圧を供給する
    半導体記憶装置。
  2. 第３メモリセルを含む第３メモリストリングと、
    前記第３メモリストリングに接続された第３ビット線と
    を備え、
    前記第１ワード線は、前記第３メモリセルに接続され、
    前記制御回路は、前記第３ビット線に電気的に接続され、
    前記制御回路は、
    前記第１プログラム動作において、前記第３ビット線に前記第１ビット線電圧を供給し、
    前記第２プログラム動作において、前記第３ビット線に前記第２ビット線電圧又は前記第３ビット線電圧を供給し、
    前記第３プログラム動作において、前記第３ビット線に前記第３ビット線電圧を供給し、
    前記第４プログラム動作において、前記第３ビット線に前記第３ビット線電圧を供給する
    請求項１記載の半導体記憶装置。
  3. 前記第１ワード線に電気的に接続された第１配線を備え、
    前記制御回路は、
    前記第１プログラム動作において、前記第１配線に第１プログラム電圧を供給し、
    前記第２プログラム動作において、前記第１配線に、前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、
    前記第３プログラム動作において、前記第１配線に、前記第２プログラム電圧よりも大きい第３プログラム電圧を供給し、
    前記第４プログラム動作において、前記第１配線に、前記第３プログラム電圧よりも大きい第４プログラム電圧を供給する
    請求項１又は２記載の半導体記憶装置。
  4. 前記制御回路は、
    前記第１プログラム動作よりも後、前記第２プログラム動作よりも前に実行される第１ベリファイ動作において、前記第１ビット線及び前記第２ビット線に、前記第２ビット線電圧よりも大きい第４ビット線電圧を供給し、前記第１配線に前記第１プログラム電圧よりも小さいベリファイ電圧を供給し、
    前記第２プログラム動作よりも後、前記第３プログラム動作よりも前に実行される第２ベリファイ動作において、前記第１ビット線及び前記第２ビット線に前記第４ビット線電圧を供給し、前記第１配線に前記ベリファイ電圧を供給し、
    前記第３プログラム動作よりも後、前記第４プログラム動作よりも前に実行される第３ベリファイ動作において、前記第１ビット線及び前記第２ビット線に前記第１ビット線電圧を供給し、前記第１配線に前記ベリファイ電圧を供給する
    請求項３記載の半導体記憶装置。
  5. 第３メモリセルを含む第３メモリストリングと、
    前記第３メモリストリングに接続された第３ビット線と
    を備え、
    前記第１ワード線は、前記第３メモリセルに接続され、
    前記制御回路は、前記第３ビット線に電気的に接続され、
    前記制御回路は、
    前記第１ベリファイ動作において、前記第３ビット線に前記第４ビット線電圧を供給し、
    前記第２ベリファイ動作において、前記第３ビット線に前記第４ビット線電圧を供給し、
    前記第３ベリファイ動作において、前記第３ビット線に前記第１ビット線電圧を供給する
    請求項４記載の半導体記憶装置。
  6. 第１メモリセルを含む第１メモリストリングと、
    第２メモリセルを含む第２メモリストリングと、
    前記第１メモリストリングに接続された第１ビット線と、
    前記第２メモリストリングに接続された第２ビット線と、
    前記第１メモリセル及び前記第２メモリセルに接続された第１ワード線と、
    前記第１ビット線及び前記第２ビット線に電気的に接続された第１電圧供給線と、
    前記第１ビット線及び前記第２ビット線に電気的に接続された第２電圧供給線と、
    第１信号の入力に応じて前記第１ビット線を前記第１電圧供給線と導通させ、第２信号の入力に応じて前記第１ビット線を前記第２電圧供給線と導通させる第１電圧転送回路と、
    第３信号の入力に応じて前記第２ビット線を前記第１電圧供給線と導通させ、第４信号の入力に応じて前記第２ビット線を前記第２電圧供給線と導通させる第２電圧転送回路と、
    前記第１電圧供給線、前記第２電圧供給線、前記第１電圧転送回路、前記第２電圧転送回路、及び、前記第１ワード線に電気的に接続された制御回路と
    を備え、
    前記制御回路は、前記第１メモリセル及び前記第２メモリセルに対する第１書込シーケンスの、
    第１プログラム動作において、
    前記第１電圧転送回路に前記第１信号を供給し、
    前記第２電圧転送回路に前記第３信号を供給し、
    前記第１プログラム動作よりも後に実行される第２プログラム動作において、
    前記第１電圧転送回路に前記第２信号を供給し、
    前記第２電圧転送回路に前記第４信号を供給し、
    前記第２プログラム動作よりも後に実行される第３プログラム動作において、
    前記第１電圧転送回路に前記第１信号を供給し、
    前記第２電圧転送回路に前記第４信号を供給した状態で、
    前記第１電圧転送回路に供給する信号を前記第１信号から前記第２信号に切り替え、
    前記第３プログラム動作よりも後に実行される第４プログラム動作において、
    前記第１電圧転送回路に前記第２信号を供給し、
    前記第２電圧転送回路に前記第３信号を供給した状態で、
    前記第２電圧転送回路に供給する信号を前記第３信号から前記第４信号に切り替える
    半導体記憶装置。
  7. 前記制御回路は、
    前記第２プログラム動作において、
    前記第１電圧転送回路に前記第１信号を供給し、
    前記第２電圧転送回路に前記第３信号を供給した状態で、
    前記第１電圧転送回路に供給する信号を前記第１信号から前記第２信号に切り替え、
    前記第２電圧転送回路に供給する信号を前記第３信号から前記第４信号に切り替える
    請求項６記載の半導体記憶装置。
  8. 第３メモリセルを含む第３メモリストリングと、
    前記第３メモリストリングに接続された第３ビット線と、
    第５信号の入力に応じて前記第３ビット線を前記第１電圧供給線と導通させ、第６信号の入力に応じて前記第３ビット線を前記第２電圧供給線と導通させる第３電圧転送回路を備え
    を備え、
    前記第１ワード線は、前記第３メモリセルに電気的に接続され、
    前記制御回路は、
    前記第１プログラム動作において、
    前記第３電圧転送回路に前記第５信号を供給し、
    前記第２プログラム動作において、
    前記第３電圧転送回路に前記第６信号を供給し、
    前記第３プログラム動作において、
    前記第３電圧転送回路に前記第６信号を供給し、
    前記第４プログラム動作において、
    前記第３電圧転送回路に前記第６信号を供給する
    請求項６又は７記載の半導体記憶装置。
  9. 前記第１ワード線に電気的に接続された第１配線を備え、
    前記制御回路は、
    前記第１プログラム動作において、前記第１配線に第１プログラム電圧を供給し、
    前記第２プログラム動作において、前記第１配線に、前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、
    前記第３プログラム動作において、前記第１配線に、前記第２プログラム電圧よりも大きい第３プログラム電圧を供給し、
    前記第４プログラム動作において、前記第１配線に、前記第３プログラム電圧よりも大きい第４プログラム電圧を供給する
    請求項６～８のいずれか１項記載の半導体記憶装置。
  10. 前記制御回路は、
    前記第１プログラム動作よりも後、前記第２プログラム動作よりも前に実行される第１ベリファイ動作において、
    前記第１電圧転送回路に前記第２信号を供給し、
    前記第２電圧転送回路に前記第４信号を供給し、
    前記第１配線に前記第１プログラム電圧よりも小さいベリファイ電圧を供給し、
    前記第２プログラム動作よりも後、前記第３プログラム動作よりも前に実行される第２ベリファイ動作において、
    前記第１電圧転送回路に前記第２信号を供給し、
    前記第２電圧転送回路に前記第４信号を供給し、
    前記第１配線に前記ベリファイ電圧を供給し、
    前記第３プログラム動作よりも後、前記第４プログラム動作よりも前に実行される第３ベリファイ動作において、
    前記第１電圧転送回路に前記第１信号を供給し、
    前記第２電圧転送回路に前記第３信号を供給し、
    前記第１配線に前記ベリファイ電圧を供給する
    請求項９記載の半導体記憶装置。
  11. 第３メモリセルを含む第３メモリストリングと、
    前記第３メモリストリングに接続された第３ビット線と、
    第５信号の入力に応じて前記第３ビット線を前記第１電圧供給線と導通させ、第６信号の入力に応じて前記第３ビット線を前記第２電圧供給線と導通させる第３電圧転送回路を備え
    を備え、
    前記第１ワード線は、前記第３メモリセルに電気的に接続され、
    前記制御回路は、
    前記第１ベリファイ動作において、
    前記第３電圧転送回路に前記第６信号を供給し、
    前記第２ベリファイ動作において、
    前記第３電圧転送回路に前記第６信号を供給し、
    前記第３ベリファイ動作において、
    前記第３電圧転送回路に前記第５信号を供給する
    請求項１０記載の半導体記憶装置。
  12. 前記第１ビット線に接続された第１ゲート電極を備える第１トランジスタと、
    前記第２ビット線に接続された第２ゲート電極を備える第２トランジスタと、
    前記第１トランジスタに電気的に接続された第１ラッチ回路と、
    前記第２トランジスタに電気的に接続された第２ラッチ回路と
    を備え、
    前記第１ベリファイ動作又は前記第２ベリファイ動作において、前記第１ラッチ回路にラッチされたデータ及び前記第２ラッチ回路にラッチされたデータの一方のみが切り替わる
    請求項１０又は１１記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7710774B2 (en) * 2005-11-23 2010-05-04 Macronix International Co., Ltd. NAND type multi-bit charge storage memory array and methods for operating and fabricating the same
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8902668B1 (en) 2013-10-15 2014-12-02 Sandisk Technologies Inc. Double verify method with soft programming to suppress read noise
US9378826B2 (en) * 2014-07-23 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and storage device including the same
WO2016038743A1 (ja) 2014-09-12 2016-03-17 株式会社 東芝 不揮発性半導体記憶装置
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2017168156A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体記憶装置
JP2018041518A (ja) * 2016-09-06 2018-03-15 東芝メモリ株式会社 メモリデバイス
JP6765313B2 (ja) 2017-01-23 2020-10-07 キオクシア株式会社 半導体記憶装置
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
US10811109B2 (en) * 2018-12-27 2020-10-20 Sandisk Technologies Llc Multi-pass programming process for memory device which omits verify test in first program pass

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