KR20130016619A - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 메모리 셀의 워드 라인에 제 1 전압 펄스를 인가하는 단계, 상기 메모리 셀의 문턱 전압의 변화 여부를 검증하는 단계, 그리고 기준 레벨 이상의 문턱 전압을 가진 메모리 셀의 워드 라인에 상기 제 1 전압 펄스보다 낮은 제 2 전압 펄스를 인가하는 단계를 포함한다.

Description

불휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고용량화 요구의 증가에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티 레벨 셀(Multi-Level Cell: MLC) 또는 멀티-비트 메모리 장치들이 보편화되고 있다. 멀티 레벨 셀(MLC)의 신뢰도를 높이기 위해서는 메모리 셀들의 문턱 전압 산포 관리가 필수적이다.
본 발명의 목적은 프로그램 시간의 단축 및 문턱 전압 산포의 개선이 가능한 불휘발성 메모리 장치의 프로그램 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 메모리 셀의 워드 라인에 제 1 전압 펄스를 인가하는 단계, 상기 메모리 셀의 문턱 전압의 변화 여부를 검증하는 단계, 그리고 기준 레벨 이상의 문턱 전압을 가진 메모리 셀의 워드 라인에 상기 제 1 전압 펄스보다 낮은 제 2 전압 펄스를 인가하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 멀티 비트 불휘발성 메모리 장치의 듀얼 펄스 프로그램 방법은, 메모리 셀들의 워드 라인으로 제 1 펄스와, 그리고 상기 제 1 펄스보다 높은 제 2 펄스로 구성되는 제 1 듀얼 펄스를 인가하는 단계, 상기 메모리 셀들 중에서 특정 타깃 상태로 프로그램되는 메모리 셀들을 제 1 기준 레벨 및 제 2 기준 레벨에 의하여 검증하는 단계, 그리고 상기 검증 결과를 참조하여, 상기 워드 라인으로 제 3 펄스와 상기 제 3 펄스보다 높은 제 4 펄스로 구성되는 제 2 듀얼 펄스를 인가하는 단계를 포함하되, 상기 특정 타깃 상태로 프로그램되는 메모리 셀들에 상기 제 1 듀얼 펄스 중 상기 제 2 펄스가, 상기 제 2 듀얼 펄스 중 상기 제 3 펄스가 적용되도록 상기 메모리 셀들의 비트 라인 전압을 제공한다.
본 발명에 따르면, 불휘발성 메모리 장치의 프로그램 속도 및 데이터의 신뢰성을 높일 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치의 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 파형도이다.
도 3은 2 단계 검증 방법을 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 2 단계 검증 방법을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 프로그램 방법에서 비트 라인 전압의 레벨을 보여주는 테이블이다.
도 6은 본 발명의 실시 예에 따른 프로그램 방법을 간략히 보여주는 순서도이다.
도 7은 본 발명의 실시 예에 따라 메모리 셀들을 타깃 상태(P1)로 프로그램하는 방법을 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따라 메모리 셀들을 타깃 상태(P2)로 프로그램하는 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따라 메모리 셀들을 타깃 상태(P3)로 프로그램하는 방법을 보여주는 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 프로그램 방법을 보여주는 도면이다.
도 11은 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 12는 도 11의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 블록도이다.
도 16은 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 그리고 제어 로직(140)을 포함한다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 스트링 선택 트랜지스터(SST)를 통해서 비트 라인과 연결된다.
동일한 워드 라인에 연결되는 복수의 메모리 셀들은 동일한 프로그램 사이클에서 프로그램될 수 있다. 예를 들면, 워드 라인(WL1)에 연결되는 메모리 셀들(MC0~MCm-1) 각각은 동일한 프로그램 사이클에서 같은 프로그램 상태로 또는 서로 다른 프로그램 상태로 프로그램될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 메모리 셀(MC0)은 프로그램 상태(P1)로, 메모리 셀(MC1)은 프로그램 상태(P2), 메모리 셀들(MC2, MCm-1)은 프로그램 상태(P3)로 프로그램될 수 있다.
본 발명의 프로그램 동작에 따르면, 각각의 메모리 셀들(MC0~MCm-1)이 서로 다른 타깃 상태로 프로그램되더라도, 프로그램 완료 시점의 편차가 줄어들게 된다. 더불어, 각각의 타깃 상태들(P1, P2, P3)에 대응하는 문턱 전압의 산포들이 조밀(Tight)하게 관리될 수 있다.
그리고 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에 따른 셀 어레이(110)는 올 비트 라인(All Bit Line: ABL) 구조로 형성될 수 있다.
행 디코더(120)는 어드레스(ADDR)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시됨)로부터의 워드 라인 전압(VWL)을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다.
본 발명의 실시 예에 따르면, 프로그램 전압(Vpgm)은 하나의 프로그램 루프에서 적어도 2 개의 서로 다른 레벨의 펄스들로서 제공될 수 있다. 이러한 프로그램 방식을 멀티-펄스 프로그램이라 칭하기로 한다. 예를 들면, 하나의 프로그램 루프에서 2개의 펄스가 제공되는 방식을 듀얼 펄스 프로그램이라 한다. 그리고 프로그램 펄스의 인가에 뒤따라, 타깃 상태들(예를 들면, P1, P2, P3) 각각에 대한 검증 전압이 제공된다. 듀얼 펄스 프로그램 동작에서, 행 디코더(120)는 선택된 워드 라인으로 1회의 프로그램 루프에서 서로 다른 레벨의 프로그램 펄스들을 연속적으로 제공한다.
본 발명의 실시 예에 따르면, 어느 하나의 타깃 상태에 대한 검증 동작은 2개의 검증 전압들에 의해서 수행된다. 즉, 프리-베리파이(Pre-verify) 동작과 메인-베리파이(Main-verify) 동작에 의해서 어느 하나의 타깃 상태에 대한 검증 동작이 수행된다. 이러한 검증 동작을 2 단계 검증 동작(2 Step verify operation)이라고 불리기도 한다. 행 디코더(120)는 듀얼 펄스 방식의 프로그램 전압과 2 단계 검증 방식의 검증 전압을 선택된 워드 라인으로 제공할 것이다. 2 단계 검증 동작은 후술하는 도 3에서 상세히 설명될 것이다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 외부로 출력한다.
페이지 버퍼(130)는 하나의 프로그램 루프에서 복수의 프로그램 펄스가 제공되는 동안에 비트 라인 전압을 제공한다. 듀얼 펄스 프로그램 동작에서, 선택된 메모리 셀의 워드 라인으로 프로그램 펄스가 제공되는 구간에 페이지 버퍼(130)는 선택된 메모리 셀의 비트 라인에 0V를 제공할 수 있다. 이 경우, 선택된 메모리 셀의 플로팅 게이트에는 F-N 터널링에 의한 고속의 전자 주입이 이루어질 수 있다. 따라서, 상대적으로 문턱 전압의 이동이 큰 프로그램 동작이 이루어질 수 있다.
듀얼 펄스 프로그램 동작에서, 선택된 메모리 셀의 워드 라인으로 프로그램 펄스가 제공될 때, 페이지 버퍼(130)는 선택된 메모리 셀의 비트 라인에 포싱 전압(예를 들면, 1 V)을 제공할 수 있다. 이 경우, 선택된 메모리 셀의 플로팅 게이트에는 상대적으로 적은 양의 전자가 주입될 것이다. 따라서, 메모리 셀의 문턱 전압은 상대적으로 적은 폭으로 이동할 것이다.
듀얼 펄스 프로그램 동작에서, 선택된 메모리 셀의 워드 라인으로 프로그램 펄스가 제공되는 구간에 페이지 버퍼(130)는 선택된 메모리 셀의 비트 라인에 금지 전압(예를 들면, Vdd)을 제공할 수 있다. 이 경우, 비트 라인에 연결된 스트링 선택 트랜지스터(SST)는 셧-오프(Shut-off)되고, 선택된 메모리 셀의 채널은 플로팅된다. 플로팅된 채널의 전위는 프로그램 펄스에 의한 커플링의 영향으로 상승한다. 선택된 메모리 셀의 채널과 게이트 간의 전위차는 F-N 터널링을 일으킬 수 없을 정도로 작아진다. 결과적으로, 선택된 메모리 셀은 프로그램 금지(Program Inhibit)된다.
본 발명의 실시 예에 따른 페이지 버퍼(130)는 제어 로직(140)의 제어에 따라 듀얼 펄스 프로그램 동작시에 특정 타깃 상태(예를 들면, P2)를 가지는 메모리 셀의 비트 라인 전압을 제공한다. 페이지 버퍼(130)는 특정 타깃 상태로 프로그램되는 메모리 셀의 문턱 전압이 제 1 검증 레벨 미만일 때에는 비트 라인 포싱 전압을 제공한다. 그리고 페이지 버퍼(130)는 특정 타깃 상태로 프로그램되는 메모리 셀의 문턱 전압이 제 1 검증 레벨 이상으로 높아지면, 비트 라인에 0V 를 제공한다. 페이지 버퍼(130)는 특정 타깃 상태(P2)로 프로그램되는 메모리 셀의 문턱 전압이 제 2 검증 레벨 이상으로 높아지면, 프로그램 금지 전압(Vdd)을 비트 라인에 제공한다.
제어 로직(140)은 명령어(CMD)에 응답하여 듀얼 펄스 프로그램 및 2 단계 검증 동작을 수행하도록 행 디코더(120)와 페이지 버퍼(130)를 제어한다. 듀얼 펄스 프로그램을 수행함에 있어서, 특정 타깃 상태(예를 들면, P2)로 프로그램되는 메모리 셀들에 대해서는 2 단계 검증 동작의 적용이 용이하지 못하다. 하지만, 제어 로직(140)은 듀얼 펄스 프로그램 동작 동안, 특정 타깃 상태로 프로그램되는 메모리 셀들에 대해서도 2 단계 검증 동작의 적용이 가능하다. 따라서, 프로그램된 메모리 셀들의 산포를 개선하고, 읽기 마진의 확보가 가능하다. 제어 로직(140)의 구체적인 제어 절차에 대해서는 후술하는 순서도들을 통해서 좀더 상세히 설명될 것이다.
도시되지는 않았지만, 불휘발성 메모리 장치(100)는 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을 제공하기 위한 전압 발생기를 더 포함할 수 있다. 전압 발생기는 선택된 메모리 셀들의 워드 라인에 듀얼 펄스로 제공되는 ISPP형의 프로그램 전압(Vpgm)을 생성할 것이다. 더불어, 전압 발생기는 각각의 타깃 상태들에 대한 2개 레벨의 검증 전압들(Vvfy)을 생성할 수 있다.
이상의 설명에 따르면, 불휘발성 메모리 장치(100)는 듀얼 펄스 프로그램 동작시, 선택된 메모리 셀의 타깃 상태에 관계없이 2 단계 검증 동작을 적용할 수 있다.
도 2는 본 발명의 프로그램 방법에 따라 워드 라인에 공급되는 전압을 간략히 보여주는 파형도이다. 도 2를 참조하면, 듀얼 펄스 프로그램 동작과 2 단계 검증 동작을 동시에 적용하는 경우의 워드 라인 전압이 예시적으로 도시되어 있다. 도 2에서, 가로축은 시간(t)을 나타내고, 세로축은 워드 라인 전압(VWL)의 레벨을 나타낸다.
선택된 메모리 셀들을 모두 프로그램하기 위한 하나의 프로그램 사이클(Program Cycle)은 복수의 프로그램 루프들(Program Loops)로 구성된다. 각 프로그램 루프는 듀얼 펄스로 구성되는 프로그램 전압(Vpgm) 구간과 2 단계의 검증 동작을 위한 검증 전압(Vvfy) 구간을 포함한다.
제 1 루프(Loop1)에서, 듀얼 펄스들이 먼저 선택된 워드 라인으로 인가될 것이다. 듀얼 펄스 프로그램의 목적은 모든 타깃 상태들(P1, P2, P3)로의 프로그램 완료 시점의 편차를 줄이기 위한 것이다. 즉, 동일한 프로그램 전압(Vpgm)을 인가하면, 타깃 상태(P1)로 프로그램되는 메모리 셀이 타깃 상태(P3)로 프로그램되는 메모리 셀보다 먼저 완료된다. 따라서, 듀얼 펄스 프로그램을 통하여 높은 문턱 전압의 타깃 상태로 프로그램되는 메모리 셀들은 상대적으로 높은 프로그램 시작 전압으로 ISPP(Incremental Step Pulse Programming)를 적용할 수 있다.
예를 들면, 제 1 펄스(211)가 선택된 워드 라인으로 인가되는 동안에, 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인들에는 0V가 인가된다. 그리고 제 1 펄스(211)가 선택된 워드 라인으로 인가되는 동안에 타깃 상태들(P2, P3)로 프로그램되는 메모리 셀들의 비트 라인들로는 프로그램 금지 전압(Vdd)이 인가된다. 반면, 제 2 펄스(221)가 선택된 워드 라인으로 인가되는 동안에, 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인들에는 프로그램 금지 전압(Vdd)이 인가된다. 그리고 제 2 펄스(221)가 선택된 워드 라인으로 인가되는 동안, 타깃 상태(P2)로 프로그램되는 메모리 셀들의 비트 라인들로는 포싱 전압(예를 들면, 1V)이, 타깃 상태(P3)로 프로그램되는 메모리 셀들의 비트 라인들로는 0V가 인가될 것이다.
듀얼 펄스(211, 221)에 의한 프로그램 전압의 인가 이후에, 타깃 상태들(P1, P2, P3) 각각에 대한 검증 동작이 뒤따른다. 먼저, 타깃 상태(P1)에 대한 검증 동작(P1 VFY)은 2 단계 검증 방식으로 이루어진다. 예를 들면, 타깃 상태(P1)로 프로그램되는 메모리 셀들에 대해 제 1 프리 검증 전압(Vvfy1_P)에 의한 프리-베리파이 동작이 진행된다. 제 1 프리 검증 전압(Vvfy1_P)에 의한 프리-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후 프로그램 루프들에서는 제 1 펄스(212, 또는 213)가 인가되는 시점에 비트 라인 포싱(Bit line forcing)이 적용된다. 프리-베리파이 동작에 이어서, 타깃 상태(P1)로 프로그램되는 메모리 셀들에 대해, 제 1 메인 검증 전압(Vvfy1_M)에 의한 메인-베리파이 동작이 진행된다. 제 1 메인 검증 전압(Vvfy1_M)에 의한 메인-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후 프로그램 루프들에서는 프로그램 금지(Program inhibit)될 것이다.
타깃 상태(P2)에 대한 검증 동작(P2 VFY)도 2 단계 검증 방식으로 이루어진다. 우선 타깃 상태(P2)로 프로그램되는 메모리 셀들에 대해, 제 2 프리 검증 전압(Vvfy2_P)에 의한 프리-베리파이 동작이 진행된다. 제 2 프리 검증 전압(Vvfy2_P)에 의한 프리-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후의 프로그램 루프들에서 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 그리고 제 1 펄스가 인가되는 시점에, 제 2 프리 검증 전압(Vvfy2_P)에 의한 프리-베리파이 동작에 의해서 패스로 판정된 메모리 셀들의 비트 라인에는 0V가 인가된다. 프리-베리파이 동작에 이어서, 타깃 상태(P2)로 프로그램되는 메모리 셀들에 대해, 제 2 메인 검증 전압(Vvfy2_M)에 의한 메인-베리파이 동작이 진행된다. 제 2 메인 검증 전압(Vvfy2_M)에 의한 메인-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후 프로그램 루프들에서는 프로그램 금지(Program inhibit)될 것이다.
타깃 상태(P3)로 프로그램되는 메모리 셀들에 대한 검증 동작(P3 VFY)은 제 3 프리 검증 전압(Vvfy3_P)에 의한 프리-베리파이 및 제 3 메인 검증 전압(Vvfy3_M)에 의한 메인-베리파이 동작으로 구성된다. 제 3 프리 검증 전압(Vvfy3_P)에 의한 프리-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후의 프로그램 루프들에서 비트 라인 포싱 방식으로 프로그램된다. 프리-베리파이 동작에 이어서, 타깃 상태(P3)로 프로그램되는 메모리 셀들에 대해, 제 3 메인 검증 전압(Vvfy3_M)에 의한 메인-베리파이 동작이 진행된다. 제 3 메인 검증 전압(Vvfy3_M)에 의한 메인-베리파이 동작에 의해서 패스로 판정된 메모리 셀들은 이후 프로그램 루프들에서는 프로그램 금지(Program inhibit)될 것이다.
제 2 루프(Loop2)에서는 듀얼 펄스들의 레벨이 증가하는 점을 제외하면 제 1 루프(Loop1)에서의 프로그램 조건과 동일하다. 더불어, 제 1 루프(Loop1)에서 타깃 상태(P2)로 프로그램되는 메모리 셀들 중 제 2 프리 검증 전압(Vvfy2_P)보다 높은 문턱 전압을 가지는 메모리 셀들이 존재할 수 있다. 이러한 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램되도록 설정될 것이다. 이 두 가지 차이점을 제외하면, 제 2 루프(Loop2)에서의 동작 조건은 제 1 루프(Loop1)에서의 동작 조건과 동일하다. 그리고 제 3 루프(Loop3) 및 그 이후의 프로그램 루프들에서도 듀얼 펄스의 레벨이 증가하는 점을 제외하면, 제 2 루프(Loop2)의 동작 조건과 유사하다.
상술한 설명에 따르면, 타깃 상태(P2)로 프로그램되는 메모리 셀들에 대해서도 듀얼 펄스 프로그램과 2 단계 검증 동작이 함께 적용될 수 있다. 타깃 상태(P2)로 프로그램되는 메모리 셀들에 대한 듀얼 펄스 프로그램과 2 단계 검증을 복합적으로 적용할 수 있어 모든 프로그램 산포에 대한 개선이 가능하다.
도 3은 본 발명의 2 단계 검증 동작을 간략히 보여주는 도면이다. 도 3을 참조하면, 타깃 상태(TS)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식에 의하여 프로그램 패스 여부가 검출될 수 있다.
타깃 상태(TS)로 프로그램되는 메모리 셀들에 프로그램 전압이 인가된다. 예를 들면, 앞서 설명된 듀얼 펄스에 의해서 선택된 메모리 셀들이 프로그램될 수 있다. 그리고 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)에 의한 2 단계 검증 동작에 의해서 타깃 상태(TS)로 프로그램되는 메모리 셀들은 문턱 전압의 레벨에 따라 3개의 그룹으로 분류된다.
먼저, 선택된 메모리 셀들의 문턱 전압이 프리-베리파이 전압(Vvfy_P)보다 낮은 상태일 수 있다. 이러한 메모리 셀들은 프로그램 전압이 워드 라인에 인가될 때, 0V의 비트 라인 전압이 제공될 것이다. 그리고, 메모리 셀들의 문턱 전압이 프리-베리파이 전압(Vvfy_P)보다 같거나 높고, 메인-베리파이 전압(Vvfy_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프들에서 비트 라인 포싱(BL forcing) 방식으로 프로그램된다. 즉, 프로그램 펄스가 인가되는 시점에 비트 라인에 포싱 전압(약 1V)을 인가하게 될 것이다. 그리고, 선택된 메모리 셀들 중에서 문턱 전압의 레벨이 메인-베리파이 전압(Vvfy_M) 이상인 메모리 셀들은 이후의 프로그램 루프들에서 프로그램 금지(Program inhibit)된다.
즉, 2 단계 검증 동작에 따르면 처음에는 빠른 프로그램 속도로 메모리 셀들을 프로그램하고, 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 가지는 메모리 셀들에 대해서는 느린 프로그램 속도로 프로그램하게 된다. 상술한 2 단계 검증 동작에 따라 예를 들면, 산포(230)에 대응하는 메모리 셀들의 문턱 전압은 산포 (240)에 대응하는 문턱 전압을 갖도록 제어될 수 있다. 이러한 2 단계 검증 동작에 의한 프로그램 절차는 타깃 상태들(P1, P3)로 프로그램되는 메모리 셀들에 적용 가능하다. 하지만, 처음부터 비트 라인 포싱을 적용하는 타깃 상태(P2)로 프로그램되는 메모리 셀들은 또 다른 방식으로 2 단계 검증 동작이 적용될 수 있다. 이러한 동작은 후술하는 도 4에서 좀더 자세히 설명될 것이다.
도 4는 본 발명의 실시 예에 따른 듀얼 펄스 프로그램 방식과 2 단계 검증 방식을 설명하기 위한 도면이다. 도 4를 참조하여, 2-비트 멀티 레벨 셀(MLC)의 프로그램 절차를 예로 들어 본 발명의 실시 예가 설명될 것이다.
먼저, 타깃 상태(P1)로 프로그램되는 메모리 셀들은 모든 프로그램 루프들에서 듀얼 펄스들 중 먼저 인가되는 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 1 펄스(1st Pulse)가 인가되는 구간에서, 페이지 버퍼(130, 도 1 참조)는 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인에 0V, 포싱 전압(1V) 및 금지 전압(Vdd) 중 어느 하나를 제공할 수 있다.
타깃 상태(P1)로 프로그램되는 메모리 셀들 중, 문턱 전압이 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 1 프리-베리파이 전압(Vvfy1_P) 이상이고 제 1 메인-베리파이 전압(Vvfy1_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 포싱 전압(1V)을 제공받는다. 그리고, 문턱 전압이 제 1 프리-베리파이 전압(Vvfy1_P) 이상이고 제 1 메인-베리파이 전압(Vvfy1_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 비트 라인으로 금지 전압(Vdd)을 제공받는다. 타깃 상태(P1)로 프로그램되는 메모리 셀들은 결국 제 1 펄스(1st Pulse)에 의해서만 프로그램된다.
타깃 상태(P2)로 프로그램되는 메모리 셀들에는 프로그램 전압으로 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse)가 모두 인가될 수 있다. 최초 프로그램 루프(Loop1)에서, 제 1 펄스(1st Pulse)가 인가될 때에는 금지 전압(Inhibit voltage)이 비트 라인으로 제공될 것이다. 그리고 제 2 펄스(2nd Pulse)가 인가될 때, 비트 라인으로는 포싱 전압(예를 들면, 1V)이 인가된다. 문턱 전압이 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 메모리 셀들은 이러한 방식으로 프로그램될 것이다. 즉, 제 2 펄스(2nd Pulse)에 의한 비트 라인 포싱에 의해서 제 2 프리-베리파이 전압(Vvfy2_P) 이상의 문턱 전압을 갖도록 메모리 셀들이 프로그램된다.
그리고, 타깃 상태(P2)로 프로그램되는 메모리 셀들 중에서 문턱 전압이 제 2 프리-베리파이 전압(Vvfy2_P) 이상이고 제 2 메인-베리파이 전압(Vvfy2_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 2 메인-베리파이 전압(Vvfy2_M) 이상으로 높아진 메모리 셀들은 이후의 프로그램 루프에서 비트 라인으로 금지 전압(Vdd)을 제공받을 것이다.
타깃 상태(P3)로 프로그램되는 메모리 셀들은 듀얼 펄스 중에서 제 2 펄스를 통해서 프로그램된다. 즉, 타깃 상태(P3)로 프로그램되는 메모리 셀들은 모든 프로그램 루프들 중에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 금지 전압(Vdd)을 제공받는다. 반면, 문턱 전압이 제 3 프리-베리파이 전압(Vvfy1_P)보다 낮은 메모리 셀들은 제 2 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 3 프리-베리파이 전압(Vvfy1_P) 이상이고 제 3 메인-베리파이 전압(Vvfy3_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 제 2 펄스(2nd Pulse)가 인가될 때 비트 라인으로 포싱 전압(1V)을 제공받는다. 그리고, 문턱 전압이 제 3 메인-베리파이 전압(Vvfy3_M) 이상으로 프로그램된 메모리 셀들의 비트 라인으로 금지 전압(Vdd)을 제공받는다.
이상에서 설명된 도면에 따르면, 타깃 상태들(P1, P3)로 프로그램되는 메모리 셀들의 워드 라인으로는 듀얼 펄스 중에서 어느 하나만을 선택적으로 공급받는다. 반면, 타깃 상태(P2)로 프로그램되는 메모리 셀들은 처음에는 듀얼 펄스 중에서 제 2 펄스(2nd Pulse)에 의한 비트 라인 포싱 방식으로 프로그램된다. 하지만, 타깃 상태(P2)로 프로그램되는 메모리 셀들 중에서 문턱 전압이 기준 레벨(예를 들면, Vvfy2_P) 이상으로 상승한 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 듀얼 펄스의 레벨을 고려할 때, 이전 루프에서의 제 2 펄스(2nd Pulse)의 레벨은 현재 루프의 제 1 펄스(1st Pulse)의 레벨보다 높다. 따라서, 타깃 상태(P2)로 프로그램되는 메모리 셀들의 프로그램 속도는 제 1 펄스(1st Pulse)에 의해서 프로그램될 때 감소될 것으로 기대된다. 그리고 제 1 펄스(1st Pulse)가 워드 라인에 인가되는 동안에, 비트 라인으로는 0V가 제공된다.
이러한 방식에 따라, 타깃 상태(P2)로 프로그램되는 메모리 셀들에 대한 듀얼 펄스 프로그램 방식과 2 단계 검증 방식의 조합이 가능하다. 따라서, 타깃 상태 타깃 상태들(P1, P2, P3)에 대한 산포를 개선할 수 있어 읽기 마진 확보 및 데이터 신뢰성이 기대된다.
도 5는 본 발명의 실시 예에 따른 듀얼 펄스 프로그램 및 2 단계 검증 동작에서의 예시적인 전압 조건을 보여주는 표이다. 도 5를 참조하면, 각 타깃 상태들(P1, P2, P3)로 프로그램되는 메모리 셀들의 문턱 전압 레벨에 따른 비트 라인 전압이 도시되어 있다.
프로그램 동작시 인가되는 비트 라인 전압의 레벨이 제 1 루프(Loop1) 및 제 2 루프 이후(Loop2~Final Loop)로 구분하여 도시되어 있다. 그러나 이러한 분류는 타깃 상태(P2)로 프로그램되는 메모리 셀들 중 제 1 루프(Loop1)의 실행 결과에 따라 문턱 전압이 제 2 프리-베리파이 전압(Vvfy2_P) 이상으로 상승하는 예외적인 경우를 정의하기 위한 것이다. 타깃 상태들(P1, P3)로 프로그램되는 메모리 셀들의 비트 라인 전압의 인가 조건은 모든 루프들(Loop1~Final Loop)에 대해서 동일하다.
소거 상태(E0)를 타깃 상태로 가지는 메모리 셀들의 비트 라인으로는 프로그램 동작 전 구간에서 금지 전압(Vdd)이 인가된다.
타깃 상태(P1)로 프로그램되는 메모리 셀들은 모든 프로그램 루프들 내에서 듀얼 펄스들 중 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 1 펄스(1st Pulse)가 인가되는 펄스 구간 동안, 문턱 전압(Vth)이 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 메모리 셀들의 비트 라인으로는 0V가 제공된다. 그리고, 문턱 전압이 제 1 프리-베리파이 전압(Vvfy1_P) 이상이고 제 1 메인-베리파이 전압(Vvfy1_M)보다 낮은 메모리 셀들의 비트 라인으로는 포싱 전압(1V)이 제공된다. 문턱 전압이 제 1 메인-베리파이 전압(Vvfy1_M) 이상인 메모리 셀들의 비트 라인으로는 금지 전압(Vdd)이 제공될 것이다.
타깃 상태(P2)로 프로그램되는 메모리 셀들에는 프로그램 전압으로 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse)가 모두 인가될 수 있다. 최초 프로그램 루프(Loop1)에서, 제 1 펄스(1st Pulse)가 인가될 때에는 금지 전압(Inhibit voltage)이 비트 라인으로 제공될 것이다. 그리고 제 2 펄스(2nd Pulse)가 인가될 때, 비트 라인으로는 포싱 전압(예를 들면, 1V)이 인가된다. 문턱 전압이 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 메모리 셀들은 이러한 방식으로 프로그램될 것이다. 그리고, 타깃 상태(P2)로 프로그램되는 메모리 셀들 중에서 문턱 전압이 제 2 프리-베리파이 전압(Vvfy2_P) 이상이고 제 2 메인-베리파이 전압(Vvfy2_M)보다 낮은 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 2 메인-베리파이 전압(Vvfy2_M) 이상으로 높아진 메모리 셀들은 이후의 프로그램 루프에서 비트 라인으로 금지 전압(Vdd)을 제공받을 것이다.
타깃 상태(P3)로 프로그램되는 메모리 셀들은 듀얼 펄스 중에서 제 2 펄스(2nd Pulse)를 통해서 프로그램된다. 즉, 타깃 상태(P3)로 프로그램되는 메모리 셀들은 모든 프로그램 루프들 중에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 금지 전압(Vdd)을 제공받는다. 반면, 문턱 전압이 제 3 프리-베리파이 전압(Vvfy1_P)보다 낮은 메모리 셀들은 제 2 펄스(2nd Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 3 프리-베리파이 전압(Vvfy1_P) 이상이고 제 3 메인-베리파이 전압(Vvfy3_M)보다 낮은 메모리 셀들은 이후의 프로그램 루프에서 제 2 펄스(2nd Pulse)가 인가될 때 비트 라인으로 포싱 전압(1V)을 제공받는다. 그리고, 문턱 전압이 제 3 메인-베리파이 전압(Vvfy3_M) 이상으로 프로그램된 메모리 셀들의 비트 라인으로 금지 전압(Vdd)을 제공받는다.
도 6은 본 발명의 실시 예에 따른 프로그램 방법을 간략히 보여주는 순서도이다. 도 6을 참조하면, 특정 타깃 상태로 프로그램되는 메모리 셀들은 비트 라인 포싱 방식으로 프로그램 동작을 시작한다. 그리고 메모리 셀들의 문턱 전압이 제 1 타깃 레벨(1st Target level) 이상으로 높아지면, 이전에 인가된 펄스 레벨보다 낮은 프로그램 펄스가 메모리 셀들의 워드 라인에 인가된다. 좀더 자세히 설명하면 다음과 같다.
단계 S10에서, 특정 타깃 상태로 프로그램되는 메모리 셀들의 워드 라인으로 프로그램 펄스를 인가한다. 프로그램 펄스의 예로는 싱글 펄스 또는 듀얼 펄스 또는 3개 이상의 멀티 펄스가 제공되는 경우일 수도 있다.
단계 S20에서, 선택된 메모리 셀들의 문턱 전압이 제 1 타깃 레벨(1st Target level) 이상으로 높아졌는지 검출하기 위한 검증 동작이 실시된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 1 타깃 레벨(1st Target level)보다 낮다면 절차는 단계 S30으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 1 타깃 레벨(1st Target level) 이상인 경우에 절차는 단계 S40으로 이동한다.
단계 S30에서, 선택된 메모리 셀들 중 제 1 타깃 레벨(1st Target level)보다 낮은 문턱 전압을 가진 메모리 셀들을 프로그램하기 위하여 프로그램 펄스의 레벨을 높인다. 그리고 단계 S10으로 이동하여 증가된 프로그램 펄스에 의하여 문턱 전압이 제 1 타깃 레벨(1st Target level)보다 낮은 메모리 셀들이 프로그램될 것이다.
단계 S40에서, 선택된 메모리 셀들 중에서 문턱 전압이 제 1 타깃 레벨(1st Target level) 이상인 메모리 셀들은 최종적으로 제공받은 프로그램 펄스의 레벨보다 낮은 프로그램 펄스에 의해서 프로그램된다. 즉, 이전 프로그램 루프에서 제공받은 프로그램 펄스의 레벨보다 낮게 설정된 프로그램 펄스(Modified program pulse)를 워드 라인으로 제공받는다.
단계 S50에서, 선택된 메모리 셀들의 문턱 전압이 제 2 타깃 레벨(2nd Target level) 이상으로 높아졌는지를 검출하기 위한 검증 동작이 수행된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 2 타깃 레벨(2nd Target level)보다 낮다면 절차는 단계 S60으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 2 타깃 레벨(2nd Target level) 이상인 경우에 선택된 메모리 셀들에 대한 특정 타깃 상태로의 제반 프로그램 절차는 종료된다.
반면, 단계 S60에서는 프로그램 펄스의 레벨이 증가된다. 그리고 증가된 프로그램 펄스에 의한 프로그램 동작이 단계 S40에서 실시될 것이다. 만일, 선택된 메모리 셀들 중에서 제 2 타깃 레벨(2nd Target level)보다 낮은 문턱 전압의 메모리 셀이 존재하는 경우, 단계들(S40, S50, S60)의 루프를 통해서 프로그램 동작이 반복될 것이다.
이상에서는 본 발명의 프로그램 방법이 간략히 도시되었다. 특정 상태로 프로그램되는 메모리 셀의 문턱 전압이 기준치 이상으로 상승하면, 이전에 인가되는 프로그램 펄스보다 낮은 프로그램 펄스가 메모리 셀의 워드 라인으로 인가된다. 따라서, 프로그램 속도가 감소되어 산포의 제어가 보다 용이해질 수 있다.
도 7 내지 9는 본 발명의 실시 예에 따른 프로그램 방법을 타깃 상태들 각각에 대해서 설명하는 순서도들이다. 도 7은 타깃 상태(P1)로 프로그램되는 메모리 셀들의 프로그램 방법을, 도 8은 타깃 상태(P2)로 프로그램되는 메모리 셀들의 프로그램 방법을, 그리고 도 9는 타깃 상태(P3)로 프로그램되는 메모리 셀들의 프로그램 방법을 보여준다.
도 7을 참조하면, 타깃 상태(P1)로 프로그램되는 메모리 셀들은 듀얼 펄스 중에서 제 1 펄스(1st Pulse)를 통해서 프로그램된다.
단계 S110에서, 프로그램 동작이 시작되면, 선택된 메모리 셀들의 워드 라인으로는 듀얼 펄스가 인가된다. 듀얼 펄스의 제 1 펄스(1st Pulse) 구간에서, 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인으로는 0V가 인가된다. 그리고 듀얼 펄스의 제 2 펄스(2nd Pulse) 구간에서, 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인으로는 금지 전압(Vdd)이 제공된다.
단계 S120에서, 선택된 메모리 셀들의 문턱 전압이 제 1 프리 베리파이 전압(Vvfy1_P) 이상으로 높아졌는지를 검출하기 위한 검증 동작이 수행된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 1 프리 베리파이 전압(Vvfy1_P)보다 낮다면, 절차는 단계 S130으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 1 프리 베리파이 전압(Vvfy1_P) 이상인 경우에 절차는 단계 S140으로 이동한다.
단계 S130에서, 선택된 메모리 셀들 중 제 1 프리 베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 가진 메모리 셀들을 프로그램하기 위하여 프로그램 펄스의 레벨을 높인다. 그리고 증가된 프로그램 펄스를 이용하여 문턱 전압이 제 1 프리 베리파이 전압(Vvfy1_P)보다 낮은 메모리 셀들을 프로그램할 것이다.
단계 S140에서, 선택된 메모리 셀들 중에서 문턱 전압이 제 1 프리 베리파이 전압(Vvfy1_P) 이상인 메모리 셀들은 프로그램 속도가 상대적으로 느린 비트 라인 포싱 방식으로 프로그램된다. 예를 들면, 선택된 메모리 셀들의 워드 라인으로는 이전 프로그램 루프들에서보다 증가된 레벨의 듀얼 펄스가 인가된다. 그리고 듀얼 펄스의 제 1 펄스(1st Pulse) 구간에서, 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인으로는 포싱 전압(예를 들면, 1V)이 인가된다. 그리고 듀얼 펄스의 제 2 펄스(2nd Pulse) 구간에서는 타깃 상태(P1)로 프로그램되는 메모리 셀들의 비트 라인으로 금지 전압(Vdd)이 제공된다.
단계 S150에서, 선택된 메모리 셀들의 문턱 전압이 제 1 메인 베리파이 전압(Vvfy1_M) 이상으로 높아졌는지를 검출하기 위한 검증 동작이 수행된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 1 메인 베리파이 전압(Vvfy1_M)보다 낮다면 절차는 단계 S160으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 1 메인 베리파이 전압(Vvfy1_M) 이상인 경우에 타깃 상태(P1)로의 프로그램 절차는 종료된다.
단계 S160에서, 증가된 레벨의 듀얼 펄스들에 의해서 선택된 메모리 셀들은 프로그램될 것이다. 특히, 증가된 제 1 펄스(1st Pulse)가 제공되는 구간에서, 비트 라인에 포싱 전압(예를 들면, 1V)이 인가되는 조건으로 프로그램이 진행될 것이다. 타깃 상태(P1)로 프로그램될 메모리 셀들 중 적어도 하나가 제 1 메인 베리파이 전압(Vvfy1_M)보다 낮은 문턱 전압을 가지는 경우, 단계들(S140, S150, S160)로 구성되는 프로그램 루프가 반복될 것이다.
도 8은 본 발명의 실시 예에 따른 타깃 상태(P2)로의 프로그램 절차를 보여주는 순서도이다. 도 8을 참조하면, 타깃 상태(P2)로 프로그램되는 메모리 셀들은 듀얼 펄스의 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse) 모두를 통해서 프로그램된다.
단계 S210에서, 선택된 메모리 셀들의 워드 라인으로는 듀얼 펄스가 인가된다. 듀얼 펄스의 제 1 펄스(1st Pulse) 구간에서, 타깃 상태(P2)로 프로그램되는 메모리 셀들의 비트 라인으로는 금지 전압(예를 들면, Vdd)이 인가된다. 그리고 듀얼 펄스의 제 2 펄스(2nd Pulse) 구간에서, 타깃 상태(P2)로 프로그램되는 메모리 셀들의 비트 라인으로는 포싱 전압(1V)이 제공된다. 따라서, 타깃 상태(P2)로 프로그램되는 메모리 셀들은 제 2 펄스(2nd Pulse)와 함께 비트 라인 포싱 방식으로 프로그램된다.
단계 S220에서, 선택된 메모리 셀들의 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P) 이상으로 높아졌는지를 검증한다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P)보다 낮다면, 절차는 단계 S230으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 1 프리 베리파이 전압(Vvfy2_P) 이상인 경우에 절차는 단계 S240으로 이동한다.
단계 S230에서, 선택된 메모리 셀들 중 제 2 프리 베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 가진 메모리 셀들을 프로그램하기 위하여 프로그램 펄스의 레벨이 증가된다. 그리고 증가된 프로그램 펄스를 이용하여 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P)보다 낮은 메모리 셀들이 프로그램될 것이다.
단계 S240에서, 선택된 메모리 셀들 중에서 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P) 이상인 메모리 셀들은 최종적으로 제공받은 프로그램 펄스의 레벨보다 낮은 프로그램 펄스에 의해서 프로그램된다. 좀더 구체적으로 살펴보면, 제 2 프리 베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압 상태에서 메모리 셀들은 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 그리고 제 2 펄스 구간 동안에는 비트 라인은 포싱 전압(약 1V)을 제공받았다. 하지만, 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P)보다 높아지면, 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램되고, 비트 라인 전압은 0V로 세팅된다. 제 2 펄스(2nd Pulse)가 인가되는 구간에서는 비트 라인들은 금지 전압(Vdd)으로 설정될 것이다.
제 2 펄스에 의해서 프로그램되다가, 문턱 전압이 제 2 프리 베리파이 전압(Vvfy2_P)보다 높아지면 제 1 펄스에 의해서 프로그램됨으로써, 메모리 셀들의 산포 확산이 차단될 수 있다. 즉, 제 1 펄스가 제 2 펄스보다 레벨이 낮기 때문이다. 제 2 펄스로부터 제 1 펄스로 프로그램 전압을 변경함으로써, 프로그램 속도의 저감이 가능하다.
단계 S250에서, 선택된 메모리 셀들의 문턱 전압이 제 2 메인 베리파이 전압(Vvfy2_M) 이상으로 높아졌는지가 검증 동작에 의해서 검출된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 2 메인 베리파이 전압(Vvfy2_M)보다 낮다면 절차는 단계 S260으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 2 메인 베리파이 전압(Vvfy2_M) 이상인 경우에 타깃 상태(P2)로의 프로그램 절차는 종료된다.
단계 S260에서, 증가된 레벨의 듀얼 펄스들에 의해서 선택된 메모리 셀들은 프로그램될 것이다. 특히, 증가된 제 1 펄스(1st Pulse)가 제공되는 구간에서, 비트 라인에 0V가 인가되는 조건으로 프로그램이 진행될 것이다. 타깃 상태(P2)로 프로그램될 메모리 셀들 중 적어도 하나가 제 2 메인 베리파이 전압(Vvfy2_M)보다 낮은 문턱 전압을 가지는 경우, 단계들(S240, S250, S260)은 프로그램 루프를 구성하며 반복될 것이다.
이상에서는 본 발명에 따른 타깃 상태(P2)로 프로그램되는 메모리 셀들의 프로그램 방법이 설명되었다. 듀얼 펄스 중에서 높은 레벨의 펄스를 통해서 비트 라인 포싱 방식으로 프로그램하다가, 메모리 셀들의 문턱 전압이 특정 레벨(예를 들면, Vvfy2_P)을 넘어서면, 듀얼 펄스 중에서 낮은 레벨의 펄스가 제공된다. 그리고 펄스 전환 이후에는 선택된 메모리 셀들의 비트 라인으로는 0V가 인가되어야 할 것이다. 이러한 동작을 통해서, 프로그램 상태(P2)로 프로그램되는 메모리 셀들에 대한 2 단계 검증 동작에 의한 프로그램이 가능하다. 따라서, 메모리 셀들의 프로그램 상태들의 산포 편차를 감소할 수 있어, 읽기 마진과 에러 정정 코드(ECC) 설계의 부담을 줄일 수 있다.
도 9는 본 발명의 따른 타깃 상태(P3)로 프로그램되는 메모리 셀들의 프로그램 방법을 보여주는 순서도이다. 도 9를 참조하면, 타깃 상태(P3)로 프로그램되는 메모리 셀들은 듀얼 펄스 중에서 제 2 펄스(2nd Pulse)를 통해서 프로그램된다.
단계 S310에서, 프로그램 동작이 시작되면, 선택된 메모리 셀들의 워드 라인으로는 듀얼 펄스가 인가된다. 듀얼 펄스 중에서 제 1 펄스(1st Pulse) 구간에서는, 타깃 상태(P3)로 프로그램되는 메모리 셀들의 비트 라인으로는 금지 전압(Vdd)이 인가된다. 그리고 듀얼 펄스 중에서 제 2 펄스(2nd Pulse) 구간에서, 타깃 상태(P3)로 프로그램되는 메모리 셀들의 비트 라인으로는 0V가 제공된다.
단계 S320에서, 선택된 메모리 셀들의 문턱 전압이 제 3 프리 베리파이 전압(Vvfy3_P) 이상으로 높아졌는지가 검출된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 3 프리 베리파이 전압(Vvfy1_P)보다 낮다면, 절차는 단계 S330으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 3 프리 베리파이 전압(Vvfy3_P) 이상인 경우에 절차는 단계 S340으로 이동한다.
단계 S330에서, 선택된 메모리 셀들 중 제 3 프리 베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 가진 메모리 셀들을 프로그램하기 위하여 프로그램 펄스의 레벨이 증가된다. 그리고 증가된 프로그램 펄스를 이용하여 문턱 전압이 제 3 프리 베리파이 전압(Vvfy3_P)보다 낮은 메모리 셀들이 프로그램될 것이다.
단계 S340에서, 선택된 메모리 셀들 중에서 문턱 전압이 제 3 프리 베리파이 전압(Vvfy3_P) 이상인 메모리 셀들은 프로그램 속도가 상대적으로 느린 비트 라인 포싱 방식에 따라 프로그램된다. 예를 들면, 선택된 메모리 셀들의 워드 라인으로는 이전 루프들에서보다 증가된 레벨의 듀얼 펄스가 인가된다. 그리고 듀얼 펄스의 제 2 펄스(2nd Pulse) 구간에서, 타깃 상태(P3)로 프로그램되는 메모리 셀들의 비트 라인으로는 포싱 전압(예를 들면, 1V)이 인가된다. 반면, 듀얼 펄스의 제 1 펄스(1st Pulse) 구간에서, 타깃 상태(P3)로 프로그램되는 메모리 셀들의 비트 라인으로는 금지 전압(Vdd)이 제공될 것이다.
단계 S350에서, 선택된 메모리 셀들의 문턱 전압이 제 3 메인 베리파이 전압(Vvfy3_M) 이상으로 높아졌는지가 검증 동작에 의해서 검출된다. 만일, 선택된 메모리 셀들 중 적어도 하나의 문턱 전압이 제 3 메인 베리파이 전압(Vvfy3_M)보다 낮다면 절차는 단계 S360으로 이동한다. 반면, 선택된 메모리 셀들 모두의 문턱 전압이 제 3 메인 베리파이 전압(Vvfy3_M) 이상인 경우에 타깃 상태(P3)로의 프로그램 절차는 종료된다.
단계 S360에서, 증가된 레벨의 듀얼 펄스들에 의해서 선택된 메모리 셀들은 프로그램될 것이다. 특히, 증가된 제 2 펄스(2nd Pulse)가 제공되는 구간에서, 비트 라인에 0V가 인가되는 조건으로 프로그램이 진행될 것이다. 타깃 상태(P3)로 프로그램될 메모리 셀들 중 적어도 하나가 제 3 메인 베리파이 전압(Vvfy3_M)보다 낮은 문턱 전압을 가지는 경우, 단계들(S340, S350, S360)은 프로그램 루프를 구성하며 반복될 것이다.
도 10은 본 발명의 다른 실시 예를 보여주는 도면이다. 도 10을 참조하면, 본 발명의 실시 예에 따른 3-비트 멀티 레벨 셀(MLC)의 프로그램 방법이 예시적으로 도시되어 있다.
3-비트 이상의 멀티 레벨 셀(MLC1)의 프로그램 동작에서도 본 발명의 실시예는 큰 이점을 갖는다. 특정 타깃 상태(예를 들면, P6)로 프로그램되는 메모리 셀들은 프로그램 초반기에는 듀얼 펄스 중에서 제 2 펄스(2nd Pulse)에 의한 비트 라인 포싱을 통해서 프로그램될 수 있다. 즉, 최초 프로그램 루프(Loop1)에서, 제 1 펄스(1st Pulse)가 인가될 때에는 금지 전압(Vdd)이 비트 라인으로 제공될 것이다. 그리고 제 2 펄스(2nd Pulse)가 인가될 때, 비트 라인으로는 포싱 전압(예를 들면, 1V)이 인가된다. 문턱 전압이 제 6 프리-베리파이 전압(Vvfy6_P)보다 낮은 메모리 셀들은 이러한 방식으로 프로그램될 것이다. 즉, 제 2 펄스(2nd Pulse)에 의한 비트 라인 포싱에 의해서 제 6 프리-베리파이 전압(Vvfy6_P) 이상의 문턱 전압을 갖도록 메모리 셀들이 프로그램된다.
그리고, 타깃 상태(P6)로 프로그램되는 메모리 셀들 중에서 문턱 전압이 제 6 프리-베리파이 전압(Vvfy6_P) 이상이고 제 6 메인-베리파이 전압(Vvfy6_M)보다 낮은 메모리 셀들이 선택된다. 그리고 이들 메모리 셀들은 이후의 프로그램 루프에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 6 메인-베리파이 전압(Vvfy6_M) 이상으로 높아진 메모리 셀들은 이후의 프로그램 루프에서 비트 라인으로 금지 전압(Vdd)을 제공받을 것이다.
타깃 상태(P7)로 프로그램되는 메모리 셀들은 듀얼 펄스 중에서 제 2 펄스를 통해서 프로그램된다. 즉, 타깃 상태(P7)로 프로그램되는 메모리 셀들은 모든 프로그램 루프들 중에서 제 1 펄스(1st Pulse)가 인가될 때 비트 라인으로 금지 전압(Vdd)을 제공받는다. 반면, 문턱 전압이 제 7 프리-베리파이 전압(Vvfy7_P)보다 낮은 메모리 셀들은 제 2 펄스(1st Pulse)가 인가될 때 비트 라인으로 0V를 제공받는다. 그리고, 문턱 전압이 제 7 프리-베리파이 전압(Vvfy7_P) 이상이고 제 7 메인-베리파이 전압(Vvfy7_M)보다 낮은 메모리 셀들이 선택될 것이다. 그리고 이들 메모리 셀들은 이후의 프로그램 루프에서 제 2 펄스(2nd Pulse)가 인가될 때 비트 라인으로 포싱 전압(1V)을 제공받는다. 그리고, 문턱 전압이 제 7 메인-베리파이 전압(Vvfy7_M) 이상으로 프로그램된 메모리 셀들의 비트 라인으로 금지 전압(Vdd)을 제공받는다.
이상에서 설명된 도면에 따르면, 타깃 상태(P7)로 프로그램되는 메모리 셀들의 워드 라인으로는 듀얼 펄스 중에서 어느 하나만을 선택적으로 공급받는다. 반면, 타깃 상태(P6)로 프로그램되는 메모리 셀들은 처음에는 듀얼 펄스 중에서 제 2 펄스(2nd Pulse)에 의한 비트 라인 포싱 방식으로 프로그램된다. 하지만, 타깃 상태(P6)로 프로그램되는 메모리 셀들 중에서 문턱 전압이 기준 레벨(예를 들면, Vvfy6_P) 이상으로 상승한 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 1 펄스(1st Pulse)가 워드 라인에 인가되는 동안에, 비트 라인으로는 0V가 제공된다.
이러한 방식에 따라, 타깃 상태(P6)로 프로그램되는 메모리 셀들에 대한 듀얼 펄스 프로그램 및 2 단계 검증이 가능하다. 여기서, 본 발명의 기술적 특징의 설명을 위해 듀얼 펄스에 의한 프로그램 방식을 설명하였으나, 본 발명은 듀얼 펄그보다 많은 펄스가 제공되는 프로그램 방식에서도 적용될 수 있다. 그리고 2-비트, 3-비트 멀티 레벨 셀(MLC)의 프로그램을 예시적으로 설명하였으나, 4-비트 이상의 멀티 레벨 셀(MLC)에도 적용가능함이 잘 이해될 것이다.
도 11은 도 1의 메모리 셀 어레이(110)의 예시를 보여주는 블록도이다. 도 11을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 3 방향(z)을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 12를 참조하여 더 상세하게 설명된다.
도 12는 도 11의 메모리 블록들(BLK1~BLKz) 중 하나(BLK1)를 예시적으로 보여주는 사시도이다. 도 12를 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLK1)을 형성하기 위해서는, 우선 기판(310)이 제공된다. 예를 들면, 기판(310)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(310)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(310)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(310)은 P-웰에만 한정되지 않는다.
기판(310) 상에, 제 1 방향(x)을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(310)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(310) 상부에, 제 2 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 절연 물질들을 관통하는 필라(340)가 형성된다. 예시적으로, 필라(340)는 절연 물질들을 관통하여 기판(310)과 연결될 것이다. 여기서, 필라(340)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(340)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(340)의 표면층(341)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(340)의 표면층(341)은 기판(310)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(340)의 표면층(341)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(340)의 표면층(341)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(340)의 내부층(342)은 절연 물질로 구성된다. 예를 들면, 각 필라(340)의 내부층(342)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(340)의 내부층(342)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(321~321)이 제공된다. 예를 들면, 기판(310)에 인접한 절연 물질 및 기판(310) 사이에 제 2 방향(y)을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(310)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(310) 사이에, 제 1 방향(x)으로 신장되는 제 1 도전 물질(321)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(322~328)이 제공된다. 예시적으로, 제 1 도전 물질들(321~329)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(321~329)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(340), 복수의 절연 물질들(112) 및 복수의 필라들(340)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(321~329)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(340), 복수의 절연 물질들(112) 및 복수의 필라들(340)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(321~329)이 제공된다.
복수의 필라들(340) 상에 드레인들(321)이 각각 제공된다. 예시적으로, 드레인들(321)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(321)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인들(321)의 폭은 대응하는 필라(340)의 폭 보다 클 수 있다. 예를 들면, 각 드레인들(321)은 대응하는 필라(340)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(321) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(351~353)이 제공된다. 제 2 도전 물질들(351~353)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(351~353) 각각은 대응하는 영역의 드레인들(321)과 연결된다. 예시적으로, 드레인들(321) 및 제 3 방향으로 신장된 제 2 도전 물질(353)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(351~353)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(351~353)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 13을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 듀얼 펄스 프로그램과 2 단계 검증 동작을 수행할 수 있다. 특히, 특정 타깃 상태로 프로그램되는 메모리 셀들에 대해서는 일정 레벨 이상으로 문턱 전압이 상승하면, 이전 루프에서보다 낮은 프로그램 펄스를 제공할 수 있다. 불휘발성 메모리 장치는 실질적으로 도 1에서 설명된 것과 동일하게 구성될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200)와 플래시 메모리(2100)를 포함할 수 있다.
플래시 메모리(2100)는 도 1의 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 따라서, 플래시 메모리(2100)에 대한 구체적인 설명은 생략하기로 한다.
메모리 컨트롤러(2200)는 플래시 메모리(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
본 발명에 따른 메모리 시스템(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
도 15은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하며, 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 플래시 메모리(3100)는 듀얼 펄스 프로그램 방식과 2 단계 검증 방식을 모든 타깃 상태에 대해서 적용할 수 있다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 16은 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 16에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 플래시 메모리 장치(4100)는 듀얼 펄스 프로그램 방식과 2 단계 검증 방식을 모든 타깃 상태들로의 프로그램 동작에 적용할 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 120 : 행 디코더
130 : 페이지 버퍼 140 : 제어 로직
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치 2100 : 플래시 메모리
2200 : 메모리 컨트롤러 2210 : CPU
2220 : 호스트 인터페이스 2230 : SRAM
2240 : ECC 2260 : 메모리 인터페이스
3100 : 플래시 메모리 3200 : 플래시 인터페이스
4100 : 플래시 메모리 4200 : 메모리 컨트롤러
4300 : 모뎀 4400 : 시스템 버스
4500 : 마이크로 프로세서 4600 : 유저 인터페이스
4700 : 배터리

Claims (10)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    메모리 셀의 워드 라인에 제 1 전압 펄스를 인가하는 단계;
    상기 메모리 셀의 문턱 전압의 변화 여부를 검증하는 단계; 그리고
    기준 레벨 이상의 문턱 전압을 가진 메모리 셀의 워드 라인에 상기 제 1 전압 펄스보다 낮은 제 2 전압 펄스를 인가하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전압 펄스를 인가하는 단계와, 그리고 상기 검증하는 단계는 제 1 프로그램 루프에서 수행되며, 상기 제 2 전압 펄스를 인가하는 단계는 제 2 프로그램 루프에서 수행되는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 1 전압 펄스는 상기 제 1 프로그램 루프에서 인가되는 듀얼 펄스 중에서 높은 레벨의 펄스이고, 상기 제 2 전압 펄스는 제 2 프로그램 루프에서 인가되는 듀얼 펄스 중에서 낮은 레벨의 펄스인 것을 특징으로 하는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제 1 전압 펄스가 인가되는 단계에서, 상기 메모리 셀의 비트 라인으로는 비트 라인 포싱 전압이 제공되는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 제 2 전압 펄스가 인가되는 단계에서, 상기 메모리 셀의 비트 라인으로는 0V가 인가되는 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 메모리 셀의 문턱 전압이 상기 기준 레벨보다 높은 타깃 레벨 이상인지를 검증하는 단계를 더 포함하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 메모리 셀의 문턱 전압이 상기 기준 레벨 이상이고 상기 타깃 레벨보다 낮을 때, 상기 제 2 전압 펄스가 인가되는 구간에서 상기 메모리 셀의 비트 라인으로는 0V가 제공되는 프로그램 방법.
  8. 멀티 비트 불휘발성 메모리 장치의 듀얼 펄스 프로그램 방법에 있어서:
    메모리 셀들의 워드 라인으로 제 1 펄스와, 그리고 상기 제 1 펄스보다 높은 제 2 펄스로 구성되는 제 1 듀얼 펄스를 인가하는 단계;
    상기 메모리 셀들 중에서 특정 타깃 상태로 프로그램되는 메모리 셀들을 제 1 기준 레벨 및 제 2 기준 레벨에 의하여 검증하는 단계; 그리고
    상기 검증 결과를 참조하여, 상기 워드 라인으로 제 3 펄스와 상기 제 3 펄스보다 높은 제 4 펄스로 구성되는 제 2 듀얼 펄스를 인가하는 단계를 포함하되,
    상기 특정 타깃 상태로 프로그램되는 메모리 셀들에 상기 제 1 듀얼 펄스 중 상기 제 2 펄스가, 상기 제 2 듀얼 펄스 중 상기 제 3 펄스가 적용되도록 상기 메모리 셀들의 비트 라인 전압을 제공하는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 특정 상태로 프로그램되는 메모리 셀들의 비트 라인으로는, 상기 제 1 펄스가 인가되는 구간에서는 프로그램 금지 전압이, 상기 제 2 펄스가 인가되는 구간에서는 비트 라인 포싱 전압이 제공되는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 특정 상태로 프로그램되는 메모리 셀들의 비트 라인으로는, 상기 제 3 펄스가 인가되는 구간에서는 0V가, 상기 제 4 펄스가 인가되는 구간에서는 프로그램 금지 전압이 제공되는 프로그램 방법.
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