KR20150031381A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 선택된 메모리 셀들의 워드 라인에 제 1 검증 전압 및 제 2 검증 전압을 인가하여 메모리 셀들 각각의 문턱 전압을 식별하는 단계, 상기 제 1 검증 전압보다 낮은 문턱 전압을 갖는 제 1 메모리 셀의 워드 라인에 제 1 펄스를 인가하는 단계, 그리고 상기 제 1 검증 전압 이상이고 상기 제 2 검증 전압보다 낮은 문턱 전압을 갖는 제 2 메모리 셀의 워드 라인에 상기 제 1 프로그램 펄스보다 특정 레벨 낮은 제 2 펄스를 인가하는 단계를 포함하되, 상기 제 1 펄스와 상기 제 2 펄스 구간에서 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동일한 레벨의 프로그램 비트 라인 전압으로 셋업된다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고용량화 요구의 증가에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티 레벨 셀(Multi-Level Cell: MLC) 또는 멀티-비트 메모리 장치들이 보편화되고 있다. 멀티 레벨 셀(MLC)의 신뢰도를 높이기 위해서는 메모리 셀들의 문턱 전압 산포 관리가 필수적이다.
본 발명의 목적은 문턱 전압 산포의 개선이 가능한 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 선택된 메모리 셀들의 워드 라인에 제 1 검증 전압 및 제 2 검증 전압을 인가하여 메모리 셀들 각각의 문턱 전압을 식별하는 단계, 상기 제 1 검증 전압보다 낮은 문턱 전압을 갖는 제 1 메모리 셀의 워드 라인에 제 1 펄스를 인가하는 단계, 그리고 상기 제 1 검증 전압 이상이고 상기 제 2 검증 전압보다 낮은 문턱 전압을 갖는 제 2 메모리 셀의 워드 라인에 상기 제 1 프로그램 펄스보다 특정 레벨 낮은 제 2 펄스를 인가하는 단계를 포함하되, 상기 제 1 펄스와 상기 제 2 펄스 구간에서 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동일한 레벨의 프로그램 비트 라인 전압으로 셋업된다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 하나의 프로그램 루프 구간에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 워드 라인에 제 1 프로그램 펄스와 상기 제 1 프로그램 펄스보다 특정 레벨 낮은 제 2 프로그램 펄스를 전달하는 행 디코더, 상기 선택된 메모리 셀들의 비트 라인에 프로그램 금지 전압 또는 프로그램 비트 라인 전압을 제공하는 페이지 버퍼, 그리고 상기 제 1 프로그램 펄스 구간과 상기 제 2 프로그램 펄스 구간에서 상기 선택된 메모리 셀들의 비트 라인에는 프로그램 비트 라인 전압이 제공되도록 상기 행 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치의 문턱 전압 산포 개선이 가능하여 저장되는 데이터의 읽기 마진 향상과 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 도면이다.
도 2는 도 1의 페이지 버퍼의 구조를 예시적으로 보여주는 도면이다.
도 3a는 본 발명의 실시 예에 따른 프로그램 동작시 워드 라인에 인가되는 전압을 보여주는 파형도이다.
도 3b는 본 발명의 다른 실시 예에 따른 프로그램 동작시 워드 라인 전압을 보여주는 파형도이다.
도 3c는 본 발명의 프로그램 방법에 따라 워드 라인에 인가되는 전압을 보여주는 파형도이다.
도 4는 본 발명의 2 단계 검증 동작을 간략히 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 이중 펄스 프로그램 및 2 단계 검증 동작에서의 예시적인 전압 조건을 보여주는 표이다.
도 6은 본 발명의 실시 예에 따른 이중 펄스 프로그램 방식과 2 단계 검증 방식을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 이중 펄스 프로그램 및 2 단계 검증 동작에서의 예시적인 전압 조건을 보여주는 표이다.
도 8은 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 9는 본 발명의 효과를 간략히 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 셀 어레이를 보여주는 사시도이다.
도 11은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 그리고 제어 로직(140)을 포함한다. 프로그램 동작시, 셀 어레이(110)의 메모리 셀들은 비트 라인 포싱(Bit line forcing)없이 2 단계 검증(2-Step Verify) 동작을 수행할 수 있다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 스트링 선택 트랜지스터(SST)를 통해서 비트 라인과 연결된다. 동일한 워드 라인에 연결되는 메모리 셀들은 동일한 프로그램 사이클에서 프로그램될 수 있다. 예를 들면, 워드 라인(WL1)에 연결되는 메모리 셀들(MC0~MCm-1) 각각은 동일한 프로그램 사이클에서 같은 프로그램 상태로 또는 서로 다른 프로그램 상태로 프로그램될 수 있다. 하나의 프로그램 사이클에서 메모리 셀(MC0)은 프로그램 상태(P1)로, 메모리 셀(MC1)은 프로그램 상태(P2), 메모리 셀들(MC2, MCm-1)은 프로그램 상태(P3)로 프로그램될 수 있다.
프로그램 동작시 선택된 메모리 셀들(MC0~MCm-1) 각각은 2 단계 검증 방식(2- Step Verify Scheme)에 따라 프로그램 완료 여부가 검출될 수 있다. 즉, 특정 타깃 상태로 메모리 셀들이 프로그램될 때, 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)에 의해서 검증된다. 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 후속하는 프로그램 루프에서 제 1 펄스(1st Pulse)에 의해서 프로그램될 것이다. 검증 결과, 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M) 사이의 문턱 전압을 갖는 메모리 셀들은 후속하는 프로그램 루프에서 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 제 2 펄스(2nd Pulse)는 제 1 펄스(1st Pulse)보다 특정 레벨 낮다. 2 단계 검증 동작은 후술하는 도 3에서 상세히 설명될 것이다.
셀 어레이(110)의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에 따른 셀 어레이(110)는 올 비트 라인(All Bit Line: ABL) 구조로 형성될 수 있다.
행 디코더(120)는 어드레스(ADDR)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시됨)로부터의 워드 라인 전압(VWL)을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다.
본 발명의 실시 예에 따르면, 프로그램 전압(Vpgm)은 하나의 프로그램 루프에서 적어도 2 개의 서로 다른 레벨의 프로그램 펄스들(1st Pulse, 2nd Pulse)로 제공될 수 있다. 그리고 프로그램 펄스의 인가에 뒤따라, 타깃 상태들(예를 들면, P1, P2, P3) 각각에 대한 2 단계 검증 동작이 실시될 것이다. 2 단계 검증 동작을 위해 행 디코더(120)는 선택된 워드 라인으로 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)을 전달한다. 하나의 프로그램 루프에서 하나의 타깃 상태로 메모리 셀들을 프로그램하기 위해서 행 디코더(120)는 서로 다른 레벨의 프로그램 펄스들과 서로 다른 베리파이 전압들을 연속적으로 제공할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 외부로 출력한다.
페이지 버퍼(130)는 하나의 프로그램 루프 내에서 복수의 프로그램 펄스가 제공되는 동안에 비트 라인 전압을 제어한다. 일반적으로 프로그램 펄스가 인가될 때, 페이지 버퍼(130)는 프로그램되는 데이터에 따라 비트 라인 전압을 제어한다. 예를 들면, 논리 '1'을 프로그램하기 위해서 페이지 버퍼(130)는 비트 라인에 프로그램 금지 전압(VBL_INH)을 제공한다. 논리 '0'을 프로그램하기 위해서 페이지 버퍼(130)는 비트 라인에 프로그램 비트 라인 전압(VBL_PGM)을 제공한다. 프로그램 비트 라인 전압(VBL_PGM)은 접지 레벨 또는 0V로 제공될 수 있다.
더불어, 페이지 버퍼(130)는 2 단계 검증 동작을 사용하기 위해서 특정 메모리 셀들의 비트 라인을 비트 라인 포싱 전압(BL forcing voltage)으로 셋업한다. 이 경우, 특정 메모리 셀들의 문턱 전압 변화의 폭은 상대적으로 작아진다. 하지만, 본 발명의 페이지 버퍼(130)는 상술한 비트 라인 포싱 전압을 사용하지 않는다. 즉, 페이지 버퍼(130)는 프로그램 금지 전압(VBL_INH)이나 프로그램 비트 라인 전압(VBL_PGM)으로만 비트 라인을 셋업할 것이다. 즉, 본 발명의 페이지 버퍼(130)는 2 단계 검증 동작이 적용되는 프로그램 루프에서 비트 라인 포싱(BL forcing) 방식을 적용하지 않는다. 따라서, 프로그램 전압이 인가될 때 비트 라인에 비트 라인 포싱 전압(예를 들면, 1 V)을 제공함으로써 발생하는 문턱 전압 산포의 확산을 원천적으로 차단할 수 있다.
제어 로직(140)은 명령어(CMD)에 응답하여 프로그램 및 2 단계 검증 동작을 수행하도록 행 디코더(120)와 페이지 버퍼(130)를 제어한다. 프로그램을 수행함에 있어서, 제어 로직(140)은 페이지 버퍼(130)에 래치되는 2 단계 검증 동작의 결과에 따라 프로그램 동작의 지속 여부를 결정할 것이다. 따라서, 프로그램된 메모리 셀들의 산포를 개선하고, 읽기 마진의 확보가 가능하다. 제어 로직(140)의 구체적인 제어 절차에 대해서는 후술하는 순서도를 통해서 좀더 상세히 설명될 것이다.
도시되지는 않았지만, 불휘발성 메모리 장치(100)는 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을 제공하기 위한 전압 발생기를 더 포함할 수 있다. 전압 발생기는 선택된 메모리 셀들의 워드 라인에 이중 펄스로 제공되는 ISPP형의 프로그램 전압(Vpgm)을 생성할 것이다. 더불어, 전압 발생기는 각각의 타깃 상태들에 대한 2개 레벨의 검증 전압들(Vvfy_P, Vvfy_M)을 생성할 수 있다. 이상의 설명에 따르면, 불휘발성 메모리 장치(100)는 프로그램 동작시, 비트 라인 포싱(BL forcing)을 사용하지 않고도 2 단계 검증을 적용할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(100)는 메모리 셀들에 대한 높은 읽기 마진을 제공할 수 있다.
도 2는 도 1의 페이지 버퍼의 구조를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비트 라인(BL0)에 연결되는 페이지 버퍼(PB0)는 메모리 셀(MC0)의 프로그램 동작시 비트 라인 전압을 제공할 수 있다. 그리고 페이지 버퍼(PB0)는 메모리 셀(MC0)에 대한 2 단계 검증 동작의 결과를 래치할 수 있다. 페이지 버퍼(PB0)는 비트 라인(BL0)과 연결되는 센싱 노드(SO)를 포함한다. 그리고 페이지 버퍼(PB0)는 센싱 노드(SO)에 각각 연결되는 센싱 래치(131), 데이터 래치들(132, 133), 캐시 래치(134) 그리고 셋업 회로(135)를 포함한다.
프로그램 동작시, 셋업 회로(135)에 의해서 비트 라인(BL0)이 셋업될 수 있다. 예를 들면, 제어 신호들(BLSETUP, BLSLT, BLSHF)이 활성화되면, 선택 트랜지스터들(HNT, N1, PS)이 턴온된다. 그러면, 셋업 회로(135)에서 제공되는 전원 전압(Vdd)에 의해서 비트 라인(BL0)에 전하가 충전된다. 비트 라인(BL0)의 셋업 레벨은 데이터 래치들(132, 133)에 저장된 비트 값에 따라서 달라질 수 있다. 이러한 셋업 동작을 통해서 비트 라인은 충전되고 특정 전위를 유지할 수 있다. 프로그램 동작시, 비트 라인(BL0)을 특정 레벨로 셋업하기 위해서는 상대적으로 많은 제어 동작들이 적용된다.
프로그램 동작시 비트 라인 포싱(BL forcing)을 적용하기 위해서도 상술한 셋업 방식을 적용하여 페이지 버퍼(PB0)가 비트 라인(BL0)을 특정 전압 레벨로 충전할 수 있다. 하지만, 페이지 버퍼(PB0)가 비트 라인(BL0)을 셋업하는 시점에 나머지 페이지 버퍼들(PB1~PBm-1)도 동시에 대응하는 비트 라인들을 셋업할 것이다. 따라서, 페이지 버퍼(130)는 비트 라인들의 셋업 동작시에 피크 전류로 인한 노이즈에 취약할 수 있다. 더불어, 복잡한 구조와 빈번한 동작에 따라 공정, 전압, 온도(이하, PVT) 등의 구동 조건에 따라 페이지 버퍼들 간에도 특성 차이가 존재할 수 있다. 이러한 문제로 인해서 비트 라인 포싱(BL forcing)을 사용하는 프로그램 동작에 의해서 메모리 셀들의 문턱 전압 산포는 넓어질 수 있다. 페이지 버퍼(130)에 포함되는 다른 페이지 버퍼들(PB1~PBn-1)도 페이지 버퍼(PB0)와 동일한 구성 및 기능을 포함할 것이다.
이상에서 설명된 페이지 버퍼(PB0)에 따르면, 프로그램 전압이 인가되는 시점에 페이지 버퍼(130)는 별도의 비트 라인 포싱을 수행하지 않는다. 따라서, 비트 라인 포싱에 의해서 발생하는 불확실성을 차단할 수 있다.
도 3a, 3b, 그리고 3c는 본 발명의 프로그램 방법에 따라 워드 라인에 공급되는 전압을 간략히 보여주는 파형도들이다. 도 3a를 참조하면, 본 발명에 따른 이중 펄스 프로그램 동작과 2 단계 검증 동작을 동시에 적용하는 경우의 워드 라인 전압이 예시적으로 도시되어 있다. 여기서, 가로축은 시간(t)을, 세로축은 워드 라인 전압(VWL)의 레벨을 나타낸다.
선택된 메모리 셀들을 모두 프로그램하기 위한 하나의 프로그램 사이클(Program Cycle)은 복수의 프로그램 루프들(Program Loops)로 구성된다. 각 프로그램 루프는 이중 펄스가 인가되는 프로그램 실행 구간(PGM_EXE)과 2 단계 검증 동작을 위한 검증 구간(VFY)을 포함한다. 프로그램 실행 구간(PGM_EXE)과 검증 구간(VFY)에서의 동작을 제 1 루프(Loop1)를 참조하여 설명하기로 한다.
제 1 루프에서(Loop1)의 프로그램 실행 구간(PGM_EXE)에서, 이중 펄스들(1st Pulse, 2nd Pulse)이 먼저 선택된 워드 라인으로 인가될 것이다. 이중 펄스 프로그램의 목적은 비트 라인 포싱(BL forcing)없이 2 단계 검증 동작을 수행하기 위한 것이다. 제 1 펄스(1st Pulse)가 인가될 때, 선택된 메모리 셀들의 비트 라인은 프로그램 비트 라인 전압(VBL_PGM, 0V)으로 셋업될 것이다. 그리고 제 2 펄스(2nd Pulse)가 인가될 때 선택된 메모리 셀들의 비트 라인들에는 프로그램 금지 전압(VBL_INH, Vdd)이 인가되어 프로그램 금지될 것이다. 이러한 비트 라인 제어 동작은 제 1 루프(Loop1)에 한정해서 적용된다. 즉, 선택된 메모리 셀들이 모두 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 가진 상태라 가정한 것이다. 선택된 메모리 셀들 중에서 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 갖는 메모리 셀들의 경우, 제 1 펄스(1st Pulse) 구간에서 프로그램 금지 전압(VBL_INH, Vdd)을, 제 2 펄스(2nd Pulse) 구간에서 프로그램 비트 라인 전압(VBL_PGM, 0V)을 제공받을 것이다.
여기서, 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse)의 레벨 차이가 본 발명의 주요한 특징에 해당한다. 즉, 제 2 펄스(2nd Pulse)는 제 1 펄스(1st Pulse)보다 비트 라인 포싱 전압(ΔBLF)만큼 낮은 프로그램 전압이다. 즉, 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 갖는 메모리 셀들에 적용되는 비트 라인 포싱을 적용하지 않는다. 대신, 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 갖는 메모리 셀들의 워드 라인에 제 2 펄스(2nd Pulse)가 인가된다. 제 2 펄스(2nd Pulse)의 레벨은 제 1 펄스(1st Pulse)에서 비트 라인 포싱 전압(ΔBLF)만큼 차감된 레벨로 제공된다. 따라서, 불확실성이 높은 비트 라인 포싱을 사용하는 대신에 비트 라인 포싱과 동일한 효력을 가지지만, 더 높은 정확도를 제공할 수 있는 제 2 펄스(2nd Pulse)가 제공될 것이다.
제 1 루프(Loop1)의 검증 구간(VFY)에서, 선택된 메모리 셀들의 워드 라인으로는 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)이 인가된다. 프리-베리파이 전압(Vvfy_P)에 의해서 페일(Fail)로 판정된 메모리 셀들은 제 2 루프(Loop)에서 제 1 펄스(1st Pulse)에 의해서 프로그램될 것이다. 반면, 프리-베리파이 전압(Vvfy_P)에 의해서 패스(Pass)로 판정되고, 메인-베리파이 전압(Vvfy_M)에 의해서 페일(Fail)로 판정된 메모리 셀들은 제 2 루프(Loop)에서 제 2 펄스(1st Pulse)에 의해서 프로그램될 것이다. 물론, 메인-베리파이 전압(Vvfy_M)에 의해서 패스(Pass)로 판정된 메모리 셀들은 후속하는 프로그램 루프에서는 프로그램 금지(Program inhibit)될 것이다.
제 2 루프(Loop2)에서는 이중 프로그램 펄스들의 레벨이 ISPP를 위한 스텝 전압(ΔV)만큼 증가해서 프로그램 실행 구간(PGM_EXE)이 실행된다는 점을 제외하면, 제 1 루프(Loop1)에서의 동작들과 기본적으로 동일하다. 그리고 제 3 루프(Loop3) 및 그 이후의 프로그램 루프들에서도 이중 펄스의 레벨이 증가하는 점을 제외하면, 제 1 루프(Loop1)의 동작 조건과 유사하다.
상술한 설명에 따르면, 본 발명의 불휘발성 메모리 장치(100)는 2 단계 검증 동작을 수행하면서도 비트 라인 포싱 방식을 적용하지 않는다. 대신, 비트 라인 포싱 전압에 대응하는 전압만큼 감소된 제 2 펄스(2nd Pulse)를 프리-베리파이 전압(Vvfy_P)보다 높고 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압을 갖는 메모리 셀들의 워드 라인에 제공한다. 이러한 프로그램 방식을 통해서 비트 라인 포싱의 적용으로 말미암아 증가하는 타깃 문턱 전압의 산포 확산을 차단할 수 있다.
도 3b는 도 3a의 프로그램 방법을 변경한 예를 보여준다. 도 3b를 참조하면, 하나의 프로그램 루프 내에서 인가되는 이중 펄스들(1st Pulse, 2nd Pulse)의 순서가 변경된 예를 보여준다. 즉, 선택된 메모리 셀들의 워드 라인으로 펄스 크기가 상대적으로 작은 제 2 펄스(2nd Pulse)가 제 1 펄스(1st Pulse)보다 먼저 제공될 수 있다. 도시되지는 않았지만, 검증 구간(VFY)에서 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)의 순서도 변경될 수도 있을 것이다.
여기서, 제 2 펄스(2nd Pulse)는 제 1 펄스(1st Pulse)보다 비트 라인 포싱 전압(ΔBLF)만큼 낮은 프로그램 전압이다. 즉, 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 갖는 메모리 셀들에 적용되는 비트 라인 포싱을 적용하지 않는다. 대신, 프리-베리파이 전압(Vvfy_P)보다 높은 문턱 전압을 갖는 메모리 셀들의 워드 라인에 제 2 펄스(2nd Pulse)가 인가된다. 제 2 펄스(2nd Pulse)의 레벨은 제 1 펄스(1st Pulse)에서 비트 라인 포싱 전압(ΔBLF)만큼 차감된 레벨로 제공된다. 따라서, 불확실성이 높은 비트 라인 포싱을 사용하는 대신에 비트 라인 포싱과 동일한 효력을 가지지만, 더 높은 정확도를 제공할 수 있는 제 2 펄스(2nd Pulse)가 제공될 것이다.
도 3c는 본 발명의 프로그램 방법의 또 다른 예시를 보여주는 파형도이다. 도 3c를 참조하면, 초기의 프로그램 루프들에서는 이중 펄스가 아닌 싱글 펄스의 프로그램 전압이 제공될 수 있음을 보여준다. 예를 들면, 하나의 프로그램 루프 내에서 인가되는 이중 펄스들(1st Pulse, 2nd Pulse) 중 어느 하나만 제공될 수도 있다.
제 1 루프에서(Loop1)의 프로그램 실행 구간(PGM_EXE)에서, 이중 펄스들(1st Pulse, 2nd Pulse) 중에서 제 1 펄스(1st Pulse)만이 선택된 워드 라인에 인가되는 것으로 도시되어 있다. 초기 프로그램 루프에서는 메모리 셀들의 문턱 전압이 상대적으로 프리-베리파이 전압(Vvfy_P)보다 현저히 낮기 때문에 선택된 메모리 셀들은 하나의 펄스(1st Pulse)를 통해서 일괄적으로 프로그램하고, 프리-베리파이 전압(Vvfy_P)으로 검증 동작을 수행할 수 있다. 하지만, 특정 루프 이상(예를 들면, Loop2)에 도달하면 2 단계 검증 동작이 활성화된다. 2 단계 검증 동작이 활성화된 다음 루프(예를 들면, Loop3)부터는 본 발명의 실시 예에 따른 이중 펄스들(1st Pulse, 2nd Pulse)에 의해서 선택된 메모리 셀들이 프로그램될 것이다.
도시되지는 않았지만, 선택된 메모리 셀들 모두가 프리-베리파이 전압(Vvfy_P) 이상으로 프로그램된 경우에는 이중 펄스들(1st Pulse, 2nd Pulse) 중에서 제 2 펄스(2nd Pulse)만이 제공될 수 있음은 잘 이해될 것이다.
도 4는 본 발명의 2 단계 검증 동작을 간략히 보여주는 도면이다. 도 4를 참조하면, 최초 상태(210)로부터 타깃 상태(TS, 220)로 프로그램될 메모리 셀들은 2 단계 검증(2 Step Verify) 방식에 의하여 프로그램 완료 여부가 검출될 수 있다.
타깃 상태(TS)로 프로그램되는 메모리 셀들에 프로그램 전압이 인가된다. 예를 들면, 앞서 설명된 이중 프로그램 펄스에 의해서 선택된 메모리 셀들이 프로그램될 수 있다. 그리고 프리-베리파이 전압(Vvfy_P)과 메인-베리파이 전압(Vvfy_M)에 의한 2 단계 검증 동작에 의해서 타깃 상태(TS)로 프로그램되는 메모리 셀들은 문턱 전압의 레벨에 따라 3개의 단위로 분류된다.
먼저, 선택된 메모리 셀들의 문턱 전압은 프리-베리파이 전압(Vvfy_P)보다 낮은 상태일 수 있다. 이러한 메모리 셀들은 제 1 펄스(1st Pulse)를 프로그램 전압으로 제공받는다. 즉, 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)가 인가될 때에는 프로그램 비트 라인 전압(VBL_PGM) 또는 0V의 비트 라인 전압을 제공받는다. 그리고 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인은 제 2 펄스(2nd Pulse)가 인가될 때 프로그램 금지 전압(VBL_INH) 또는 전원 전압(Vdd)으로 셋업될 것이다.
문턱 전압이 프리-베리파이 전압(Vvfy_P) 이상이고 메인-베리파이 전압(Vvfy_M)보다 낮은 메모리 셀들은 제 2 펄스(2nd Pulse)를 프로그램 전압으로 제공받는다. 즉, 프리-베리파이 전압(Vvfy_P) 이상이고 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압의 메모리 셀들의 비트 라인은 제 1 펄스(1st Pulse)가 인가될 때 프로그램 금지 전압(VBL_INH) 또는 전원 전압(Vdd)으로 셋업된다. 그리고 프리-베리파이 전압(Vvfy_P) 이상이고 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압의 메모리 셀들의 비트 라인은 제 2 펄스(2nd Pulse)가 인가될 때에는 프로그램 비트 라인 전압(VBL_PGM) 또는 0V로 셋업된다.
그리고 메인-베리파이 전압(Vvfy_M) 이상의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse) 및 제 2 펄스(2nd Pulse) 구간에서 프로그램 금지된다.
본 발명의 실시 예에 따른 프로그램 방법을 적용하는 경우, 산포 형성의 정밀도를 저해하는 요인으로 작용하는 비트 라인 포싱이 생략될 수 있다. 그리고 높은 정확도와 정밀도로 타깃 상태(220)의 산포를 형성할 수 있는 제 2 펄스(2nd Pulse)에 의해서 메모리 셀들이 프로그램되고 2 단계 검증 동작이 수행될 수 있다.
도 5는 본 발명의 실시 예에 따른 이중 펄스 프로그램 및 2 단계 검증 동작에서의 예시적인 전압 조건을 보여주는 표이다. 도 4 및 5를 참조하면, 타깃 상태들(TS)로 프로그램되는 메모리 셀들의 문턱 전압 레벨에 따른 비트 라인 전압이 도시되어 있다.
먼저, 문턱 전압이 프리-베리파이 전압(Vvfy_P)보다 낮은 메모리 셀들은 제 1 펄스(1st Pulse)가 워드 라인에 제공될 때, 0V의 비트 라인(Bit line)이 제공될 수 있다. 여기서, 0V는 프로그램 비트 라인 전압(VBL_PGM)의 예시적 전압 크기일 뿐이다. 문턱 전압이 프리-베리파이 전압(Vvfy_P)보다 낮은 메모리 셀들은 제 2 펄스(2nd Pulse)가 워드 라인에 제공될 때, 프로그램 금지 전압(VBL_INH)이 제공될 수 있다. 여기서, 프로그램 금지 전압(VBL_INH)의 예시적인 레벨은 전원 전압(Vdd)으로 나타내었다. 하지만, 프로그램 비트 라인 전압(VBL_PGM)이나 프로그램 금지 전압(VBL_INH)의 레벨은 표에 기재된 레벨에만 국한되지 않음은 잘 이해될 것이다.
문턱 전압이 프리-베리파이 전압(Vvfy_P) 이상이고, 메인-베리파이 전압(Vvfy_M)보다 낮은 메모리 셀들은 워드 라인으로 제 1 펄스(1st Pulse)가 제공될 때 프로그램 금지된다. 즉, 프리-베리파이 전압(Vvfy_P) 이상, 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압의 메모리 셀들의 워드 라인에 제 1 펄스(1st Pulse)가 인가될 때, 이들의 비트 라인(Bit line)으로는 프로그램 금지 전압(VBL_INH)이 인가된다. 프로그램 금지 전압(VBL_INH)의 예로 전원 전압(Vdd)이 제공될 수 있다.
문턱 전압이 프리-베리파이 전압(Vvfy_P) 이상이고, 메인-베리파이 전압(Vvfy_M)보다 낮은 메모리 셀들은 워드 라인으로 제 2 펄스(2nd Pulse)가 제공될 때 비로소 프로그램된다. 즉, 프리-베리파이 전압(Vvfy_P) 이상, 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압의 메모리 셀들의 워드 라인에 제 2 펄스(2nd Pulse)가 인가될 때, 이들의 비트 라인(Bit line)으로는 프로그램 비트 라인 전압(VBL_PGM)이 인가된다. 프로그램 비트 라인 전압(VBL_PGM)의 예로 접지 전압 또는 0V를 들 수 있다.
문턱 전압이 메인-베리파이 전압(Vvfy_M) 이상인 메모리 셀들은 워드 라인으로 제 1 내지 제 2 펄스(2nd Pulse)가 제공될 때 프로그램 금지된다. 즉, 문턱 전압이 메인-베리파이 전압(Vvfy_M) 이상인 메모리 셀들은 제 1 펄스(1st Pulse) 또는 제 2 펄스(2nd Pulse)가 제공될 때, 프로그램 금지 전압(VBL_INH)을 제공받는다. 프로그램 금지 전압(VBL_INH)의 예로 전원 전압(Vdd)이 제공될 수 있다.
도 6은 본 발명의 실시 예에 따른 이중 펄스 프로그램 방식과 2 단계 검증 방식을 설명하기 위한 도면이다. 도 6을 참조하여, 2-비트 멀티 레벨 셀(MLC)의 프로그램 절차를 예로 들어 본 발명의 실시 예가 설명될 것이다.
먼저, 타깃 상태(P1)로 프로그램되는 메모리 셀들은 제 1 프리-베리파이 전압(Vvfy1_P) 및 제 1 메인-베리파이 전압(Vvfy1_M)에 의해서 검증될 것이다. 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다. 제 1 프리-베리파이 전압(Vvfy1_P)과 제 1 메인-베리파이 전압(Vvfy1_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 제 1 프리-베리파이 전압(Vvfy1_P)과 제 1 메인-베리파이 전압(Vvfy1_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse) 구간 동안은 프로그램 금지된다. 타깃 상태(P1)로 프로그램되는 메모리 셀들 중에서 제 1 메인-베리파이 전압(Vvfy1_M) 이상의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다. 이러한 프로그램 펄스와 비트 라인의 바이어스 조건은 후속하는 도 7의 표에서 더 자세히 설명될 것이다.
타깃 상태(P2)로 프로그램되는 메모리 셀들은 제 2 프리-베리파이 전압(Vvfy2_P) 및 제 2 메인-베리파이 전압(Vvfy2_M)에 의해서 검증될 것이다. 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다. 제 2 프리-베리파이 전압(Vvfy2_P)과 제 2 메인-베리파이 전압(Vvfy2_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 제 2 프리-베리파이 전압(Vvfy2_P)과 제 2 메인-베리파이 전압(Vvfy2_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse) 구간 동안은 프로그램 금지된다. 타깃 상태(P2)로 프로그램되는 메모리 셀들 중에서 제 2 메인-베리파이 전압(Vvfy2_M) 이상의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다.
타깃 상태(P3)로 프로그램되는 메모리 셀들은 제 3 프리-베리파이 전압(Vvfy3_P) 및 제 3 메인-베리파이 전압(Vvfy3_M)에 의해서 검증될 것이다. 제 3 프리-베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 제 3 프리-베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다. 제 3 프리-베리파이 전압(Vvfy3_P)과 제 3 메인-베리파이 전압(Vvfy3_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 제 3 프리-베리파이 전압(Vvfy3_P)과 제 3 메인-베리파이 전압(Vvfy3_M) 사이의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse) 구간 동안은 프로그램 금지된다. 타깃 상태(P3)로 프로그램되는 메모리 셀들 중에서 제 3 메인-베리파이 전압(Vvfy3_M) 이상의 문턱 전압을 갖는 메모리 셀들은 제 1 펄스(1st Pulse)와 제 2 펄스(2nd Pulse) 구간 동안은 프로그램 금지된다.
이러한 방식에 따라, 타깃 상태들(P1, P2, P3)로 프로그램되는 메모리 셀들에 대한 비트 라인 포싱없이 2 단계 검증 방식의 적용될 수 있다. 따라서, 비트 라인 포싱에 의해서 야기되는 메모리 셀들의 문턱 전압 산포의 확장은 차단될 수 있다. 결과적으로 타깃 상태들(P1, P2, P3)에 대한 산포를 개선할 수 있어, 불휘발성 메모리 장치(100)의 읽기 마진 확보 및 데이터 신뢰성이 기대된다.
이상에서는 2-비트 멀티-레벨 셀에 대해 본 발명의 프로그램 방법을 적용하는 방법이 간략히 설명되었다. 타깃 상태들(P1, P2, P3) 각각에 대해서 이중 펄스 프로그램과 2 단계 검증 동작을 적용하는 예로 설명되었다. 그러나, 타깃 상태들(P1, P2, P3) 중 적어도 어느 하나의 타깃 상태로 프로그램되는 메모리 셀들에만 본 발명의 프로그램 방법을 적용할 수도 있을 것이다. 그리고 나머지 타깃 상태로 프로그램되는 메모리 셀들에 대해서는 이중 펄스 프로그램이 적용되지 않고 비트 라인 포싱 방식이 적용될 수도 있을 것이다.
도 7은 본 발명의 실시 예에 따른 이중 펄스 프로그램 및 2 단계 검증 동작에서의 예시적인 전압 조건을 보여주는 표이다. 도 7을 참조하면, 각 타깃 상태들(P1, P2, P3)로 프로그램되는 메모리 셀들의 문턱 전압 레벨에 따른 비트 라인 전압이 도시되어 있다.
먼저, 타깃 상태(P1)로 프로그램되는 메모리 셀들 중 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 후속하는 루프의 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 즉, 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130, 도 1 참조)는 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급한다. 그리고 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130)는 제 1 프리-베리파이 전압(Vvfy1_P) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 후속하는 제 2 펄스(2nd Pulse) 구간에서는 프로그램 금지된다. 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 1 프리-베리파이 전압(Vvfy1_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 금지 전압(VBL_INH, Vdd)을 공급한다. 그리고 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 1 프리-베리파이 전압(Vvfy1_P)과 제 1 메인-베리파이 전압(Vvfy1_M) 사이의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급할 것이다. 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 1 메인-베리파이 전압(Vvfy1_M) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
타깃 상태(P2)로 프로그램되는 메모리 셀들 중 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 후속하는 루프의 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 즉, 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130)는 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급한다. 그리고 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130)는 제 2 프리-베리파이 전압(Vvfy2_P) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 2 프리-베리파이 전압(Vvfy2_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 금지 전압(VBL_INH, Vdd)을 공급한다. 그리고 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 2 프리-베리파이 전압(Vvfy2_P)과 제 2 메인-베리파이 전압(Vvfy2_M) 사이의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급할 것이다. 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 2 메인-베리파이 전압(Vvfy2_M) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
타깃 상태(P3)로 프로그램되는 메모리 셀들 중 제 3 프리-베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 갖는 메모리 셀들은 후속하는 루프의 제 1 펄스(1st Pulse)에 의해서 프로그램된다. 즉, 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130)는 제 3 프리-베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급한다. 그리고 제 1 펄스(1st Pulse) 구간 동안, 페이지 버퍼(130)는 제 3 프리-베리파이 전압(Vvfy3_P) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 3 프리-베리파이 전압(Vvfy3_P)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인에 프로그램 금지 전압(VBL_INH, Vdd)을 공급한다. 그리고 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 3 프리-베리파이 전압(Vvfy3_P)과 제 3 메인-베리파이 전압(Vvfy3_M) 사이의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 비트 라인 전압(VBL_PGM, 0V)을 공급할 것이다. 제 2 펄스(2nd Pulse) 구간 동안, 페이지 버퍼(130)는 제 3 메인-베리파이 전압(Vvfy2_M) 이상의 문턱 전압을 갖는 메모리 셀들의 비트 라인에는 프로그램 금지 전압(VBL_INH, Vdd)을 공급할 것이다.
도 8은 본 발명의 실시 예에 따른 프로그램 방법을 간략히 보여주는 순서도이다. 도 8을 참조하면, 특정 타깃 상태(TS)로 프로그램되는 메모리 셀은 비트 라인 포싱없이 2 단계 검증 동작을 적용하여 프로그램될 수 있다. 좀더 자세히 설명하면 다음과 같다.
단계 S110에서, 특정 타깃 상태(TS)로 프로그램되는 메모리 셀의 워드 라인으로 제 1 펄스(1st Pulse)가 인가된다. 이때, 메모리 셀이 최초로 제 1 펄스(1st Pulse)를 제공받는 제 1 루프(Loop1)라 가정하기로 한다. 제 1 펄스(1st Pulse) 구간 동안, 메모리 셀의 비트 라인으로는 프로그램 비트 라인 전압(VBL_PGM)이 제공될 것이다. 여기서, 프로그램 비트 라인 전압(VBL_PGM)은 예시적으로 0V가 제공되는 것으로 설명될 것이다.
단계 S120에서, 메모리 셀은 제 2 펄스(2nd Pulse)에 의해서 프로그램된다. 제 2 펄스(2nd Pulse) 구간 동안, 메모리 셀의 비트 라인으로는 제 1 펄스(1st Pulse) 구간에서 제공된 프로그램 비트 라인 전압(VBL_PGM)이 제공될 것이다. 마찬가지로, 프로그램 비트 라인 전압(VBL_PGM)은 0V가 제공되는 것으로 설명될 것이다.
단계 S130에서, 선택된 메모리 셀의 문턱 전압(Vth)이 프리-베리파이 전압(Vvfy_P)이상으로 높아졌는지 검출하기 위한 검증 동작이 실시된다. 만일, 메모리 셀의 문턱 전압(Vth)이 프리-베리파이 전압(Vvfy_P)보다 낮다면(No 방향), 절차는 단계 S140으로 이동한다. 반면, 선택된 메모리 셀의 문턱 전압(Vth)이 프리-베리파이 전압(Vvfy_P) 이상인 경우라면(Yes 방향), 절차는 단계 S150으로 이동한다.
단계 S140에서, 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 가진 메모리 셀을 제 1 펄스(1st Pulse)로 프로그램하기 위하여 프로그램 루프가 증가하게 될 것이다. 프리-베리파이 전압(Vvfy_P)에 의한 검증 동작에 의해서 메모리 셀은 후속 프로그램 루프에서 제 1 펄스(1st Pulse)에 의해서 프로그램되도록 설정될 것이다. 그리고 단계 S110으로 이동하여 증가된 레벨을 갖는 제 1 펄스(1st Pulse)에 의하여 프리-베리파이 전압(Vvfy_P)보다 낮은 문턱 전압을 갖는 메모리 셀이 프로그램될 것이다. 이러한 프로그램 루프(S110→S120→S130→S140)가 반복되면서 메모리 셀의 문턱 전압은 프리-베리파이 전압(Vvfy_P) 이상으로 상승할 것이다. 더불어, 프로그램 루프(S110→S120→S130→S140)의 반복 구간에서 메모리 셀의 워드 라인에는 제 2 펄스(2nd Pulse)가 제공되지만, 제 2 펄스(2nd Pulse) 구간 동안 메모리 셀의 비트 라인은 프로그램 금지 전압(VBL_INH)으로 셋업된다.
단계 S150에서, 메모리 셀의 문턱 전압(Vth)이 메인-베리파이 전압(Vvfy_M) 이상으로 높아졌는지 검출하기 위한 검증 동작이 실시된다. 만일, 메모리 셀의 문턱 전압(Vth)이 메인-베리파이 전압(Vvfy_M)보다 낮다면(No 방향), 절차는 단계 S160으로 이동한다. 반면, 메모리 셀의 문턱 전압(Vth)이 메인-베리파이 전압(Vvfy_M) 이상인 경우(Yes 방향), 절차는 단계 S170으로 이동한다.
단계 S160에서, 프리-베리파이 전압(Vvfy_P) 이상이고 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압을 가진 메모리 셀을 제 2 펄스(2nd Pulse)로 프로그램하기 위하여 프로그램 루프가 증가하게 될 것이다. 그리고 단계 S140으로 이동하여 증가된 레벨을 갖는 제 2 펄스(2nd Pulse)에 의하여 메인-베리파이 전압(Vvfy_M)보다 낮은 문턱 전압을 갖는 메모리 셀이 프로그램될 것이다.
단계 S170에서, 문턱 전압(Vth)이 메인-베리파이 전압(Vvfy_M) 이상인 메모리 셀은 이후에 프로그램 금지된다. 즉, 이후에 후속되는 프로그램 루프들 각각에서 제공되는 제 1 펄스(1st Pulse) 또는 제 2 펄스(2nd Pulse) 구간에서, 메모리 셀의 비트 라인으로는 프로그램 금지 전압(VBL_INH)이 제공될 것이다. 그리고 선택된 전체 메모리 셀들이 프로그램 완료되면, 2 단계 검증을 적용한 본 발명의 프로그램 절차는 종료된다.
이상에서는 본 발명의 프로그램 방법이 하나의 메모리 셀에 적용된 예를 들어 설명되었다. 프로그램 동작 동안, 메모리 셀은 2 단계 검증 동작이 적용되지만 비트 라인 포싱(BL forcing)은 적용되지 않는다. 결국, 비트 라인 포싱(BL forcing)에 기인한 타깃 상태의 불확정성은 제거될 수 있다. 따라서, 본 발명의 프로그램 방법에 의해서 높은 읽기 마진을 갖는 불휘발성 메모리 장치(100)가 구현될 것으로 기대된다.
도 9는 본 발명의 효과를 간략히 보여주는 도면이다. 도 9를 참조하면, 본 발명의 실시 예에 따른 프로그램 동작을 적용하는 경우, 메모리 셀의 문턱 전압 산포의 형태가 예시적으로 도시되어 있다.
제 1 산포(310)는 2 단계 검증 동작을 적용하지 않는 일반적인 프로그램 방식에 의해서 선택된 메모리 셀들이 형성하는 타깃 상태(TS)를 보여준다. 즉, 제 1 산포(310)는 하나의 타깃 상태(TS)에 대해서 하나의 검증 전압을 적용하는 프로그램 동작에서 선택된 메모리 셀들이 형성하는 타깃 상태를 보여준다.
제 2 산포(320)는 비트 라인 포싱(BL forcing) 방식을 적용하여 2 단계 검증 동작을 수행하는 프로그램 방식에 의해서 메모리 셀들이 형성하는 타깃 상태(TS)를 보여준다. 즉, 비트 라인 포싱(BL forcing)을 적용하는 경우 선택된 메모리 셀들의 비트 라인을 특정 레벨로 충전해야 한다. 이런 비트 라인의 충전에 의해서 야기되는 노이즈, PVT(Process, Voltage, Temperature) 등에 의해서 타깃 상태(TS)의 산포를 협소화하는데는 한계가 존재한다.
제 2 산포(330)는 본 발명의 프로그램 방식을 적용하는 경우 형성되는 메모리 셀들의 문턱 전압 분포를 보여준다. 본 발명의 프로그램 방법에 따르면 비트 라인 포싱을 적용하지 않고도 2 단계 검증 동작을 수행할 수 있다. 따라서, 한층더 문턱 전압 산포의 개선이 가능하다.
도 10은 본 발명의 실시 예에 따른 셀 어레이를 예시적으로 보여주는 사시도이다. 도 10을 참조하면, 셀 어레이(110)는 기판(111) 위에 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)이 적층된다. 적층된 도전층들은 워드 라인 컷(WL Cut)에 의해서 분리될 수 있다. 여기서, 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷(SSL Cut)으로 분리될 수 있다.
복수의 필라들은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)을 z 방향으로 관통한다. 여기서, 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 도전층으로 형성될 것이다. 또한, 복수의 필라들의 상부면에는 복수의 비트 라인들(BL)이 형성된다. 복수의 필라들은 각각 대응하는 비트 라인에 연결된다.
여기서, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 각각 2개의 도전층으로 형성되는 것으로 도시되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 각각 하나의 도전층으로 또는 3개 이상의 도전층들로 구성될 수 있을 것이다.
이상에서는 셀 어레이(110)가 3차원으로 적층되는 구조가 설명되었다. 하지만, 본 발명의 프로그램 방법은 메모리 블록이 평면적으로 형성되는 구조에서도 용이하게 적용될 수 있음은 잘 이해될 것이다. 즉, 본 발명의 프로그램 방법의 적용은 셀 어레이의 구조에 제한받지 않는다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 11을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
불휘발성 메모리 장치(1230)는 이중 펄스 프로그램과 2 단계 검증 동작을 수행할 수 있다. 특히, 이중 펄스 프로그램 동작시 메모리 셀들의 비트 라인 포싱이 적용될 필요가 없다. 따라서, 비트 라인 포싱에 기인한 메모리 셀들의 산포 확산이 발생하지 않는다. 따라서, 불휘발성 메모리 장치(1230)는 높은 데이터 신뢰성을 제공할 수 있다. 불휘발성 메모리 장치는 실질적으로 도 1에서 설명된 것과 동일하게 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 카드 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(2230)에 저장한다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다. 본 발명의 메모리 카드(2200)는 임베디드 멀티미디어 카드(eMMC)로 구성될 수 있다.
플래시 메모리(2230)는 이중 펄스 프로그램과 2 단계 검증 동작을 수행할 수 있다. 특히, 이중 펄스 프로그램 동작시 메모리 셀들의 비트 라인 포싱이 적용될 필요가 없다. 따라서, 비트 라인 포싱에 기인한 메모리 셀들의 산포 확산이 발생하지 않는다. 따라서, 플래시 메모리(2230)에 의해서 높은 데이터 신뢰성이 제공될 수 있다.
카드 접속 유닛(2210)은 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다. 도 13을 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(3000)는 이미지 처리부(3100), 무선 송수신부(3200), 오디오 처리부(3300), 이미지 파일 생성부(3400), 불휘발성 메모리 장치(3500), 사용자 인터페이스(3600), 그리고 컨트롤러(3700)를 포함한다.
이미지 처리부(3100)는 렌즈(3110), 이미지 센서(3120), 이미지 프로세서(3130), 그리고 디스플레이부(3140)를 포함한다. 무선 송수신부(3210)는 안테나(3210), 트랜시버(3220), 모뎀(3230)을 포함한다. 오디오 처리부(3300)는 오디오 프로세서(3310), 마이크(3320), 그리고 스피커(3330)를 포함한다.
여기서, 불휘발성 메모리 장치(3500)는 본 발명의 실시 예에 따른 메모리 카드(MMC, eMMC, SD, micro SD) 등으로 제공될 수 있다. 불휘발성 메모리 장치(3500)는 이중 펄스 프로그램과 2 단계 검증 동작을 수행할 수 있다. 특히, 이중 펄스 프로그램 동작시 불휘발성 메모리 장치(3500)의 메모리 셀들은 비트 라인 포싱을 적용할 필요가 없다. 따라서, 비트 라인 포싱에 기인한 메모리 셀들의 산포 확산이 발생하지 않는다. 따라서, 불휘발성 메모리 장치(3500)에 의해서 높은 데이터 신뢰성이 제공될 수 있다. 더불어, 컨트롤러(3700)는 응용 프로그램, 운영 체제 등을 구동하는 시스템 온 칩(SoC)으로 제공될 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 111 : 기판
120 : 행 디코더 130 : 페이지 버퍼
131 : 센싱 래치 132, 133 : 데이터 래치
134 : 캐시 래치 135 : 셋업 회로
140 : 제어 로직 1000: 사용자 장치
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치 2100 : 호스트
2110 : 호스트 컨트롤러 2120 : 호스트 접속 유닛
2200 : 메모리 카드 2210 : 카드 접속 유닛
2220 : 카드 컨트롤러 2230 : 플래시 메모리
3000 : 휴대용 단말기 3100 : 이미지 처리부
3110 : 렌즈 3120 : 이미지 센서
3130 : 이미지 프로세서 3140 : 디스플레이 유닛
3200 : 무선 송수신부 3210 : 안테나
3220 : 송수신기 3230 : 모뎀
3300 : 오디오 처리부 3310 : 오디오 프로세서
3320 : 마이크 3330 : 스피커
3400 : 이미지 파일 생성부 3500 : 불휘발성 메모리 장치
3600 : 유저 인터페이스 3700 : 컨트롤러

Claims (10)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 메모리 셀들의 워드 라인에 제 1 검증 전압 및 제 2 검증 전압을 인가하여 메모리 셀들 각각의 문턱 전압을 식별하는 단계;
    상기 제 1 검증 전압보다 낮은 문턱 전압을 갖는 제 1 메모리 셀의 워드 라인에 제 1 펄스를 인가하는 단계; 그리고
    상기 제 1 검증 전압 이상이고 상기 제 2 검증 전압보다 낮은 문턱 전압을 갖는 제 2 메모리 셀의 워드 라인에 상기 제 1 프로그램 펄스보다 특정 레벨 낮은 제 2 펄스를 인가하는 단계를 포함하되,
    상기 제 1 펄스 및 상기 제 2 펄스 구간 각각에서 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동일한 레벨의 프로그램 비트 라인 전압으로 셋업되는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 펄스를 인가하는 단계하는 단계에서, 상기 제 1 검증 전압 이상의 문턱 전압을 갖는 메모리 셀의 비트 라인에는 프로그램 금지 전압이 제공되는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제 2 펄스를 인가하는 단계에서, 상기 제 1 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 비트 라인에는 프로그램 금지 전압이 제공되는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제 1 펄스를 인가하는 단계 및 상기 제 2 펄스를 인가하는 단계에서, 상기 제 2 검증 전압 이상의 문턱 전압을 갖는 메모리 셀의 비트 라인에는 프로그램 금지 전압이 제공되는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 특정 레벨은 비트 라인 포싱 전압에 대응하는 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 프로그램 비트 라인 전압은 0V나 접지 전압으로 제공되는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 메모리 셀들 각각의 문턱 전압을 식별하는 단계는:
    상기 제 1 검증 전압보다 낮은 문턱 전압을 갖는 상기 제 1 메모리 셀을 선택하는 단계;
    상기 제 1 검증 전압 이상이고 상기 제 2 검증 전압보다 낮은 문턱 전압을 갖는 제 2 메모리 셀을 선택하는 단계; 그리고
    상기 제 2 검증 전압 이상의 문턱 전압을 갖는 제 3 메모리 셀들을 선택하는 단계를 포함하는 프로그램 방법.
  8. 복수의 메모리 셀들을 포함하는 셀 어레이;
    하나의 프로그램 루프 구간에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 워드 라인에 제 1 프로그램 펄스와 상기 제 1 프로그램 펄스보다 특정 레벨 낮은 제 2 프로그램 펄스를 전달하는 행 디코더;
    상기 선택된 메모리 셀들의 비트 라인에 프로그램 금지 전압 또는 프로그램 비트 라인 전압을 제공하는 페이지 버퍼; 그리고
    상기 제 1 프로그램 펄스 구간과 상기 제 2 프로그램 펄스 구간에서 상기 선택된 메모리 셀들의 비트 라인에는 프로그램 비트 라인 전압이 제공되도록 상기 행 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 행 디코더는 상기 하나의 프로그램 루프 이전의 프로그램 루프에서 상기 선택된 메모리 셀들의 문턱 전압을 검증하기 위한 프리-베리파이 전압과 메인-베리파이 전압을 상기 워드 라인에 제공하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제 1 프로그램 펄스 구간에서 상기 프리-베리파이 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인이 상기 프로그램 비트 라인 전압으로 셋업되도록 상기 페이지 버퍼를 제어하는 불휘발성 메모리 장치.
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