KR20110051780A - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 단계적으로 증가하는 프로그램 전압을 메모리 셀에 인가하는 단계, 상기 메모리 셀의 초기 상태에서 타겟 상태로의 문턱 전압의 변화량에 기초하여, 프로그램 루프 동안 상기 메모리 셀에 인가될 검증 전압의 개수를 결정하는 단계, 및 상기 메모리 셀의 상기 타겟 상태로의 프로그램 여부를 검증하기 위하여, 상기 결정된 적어도 하나의 검증 전압을 상기 메모리 셀에 인가하는 단계를 포함한다.

Description

불휘발성 메모리 장치의 프로그램 방법{PROGRAMING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리 등이 있다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다.
최근 들어 불휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장장치로 불휘발성 메모리를 사용하고 있다.
저장장치로 불휘발성 메모리를 사용하는 장치들이 증가하면서, 불휘발성 메모리의 용량도 급속히 증가하고 있다. 메모리 용량을 증가시키는 방법들 중 하나는 하나의 메모리 셀(cell)에 다수의 비트들을 저장하는 방식인 이른바 멀티 레벨 셀(MLC:Multi Level Cell) 방식이다.
멀티 레벨 셀에 저장되어 있는 데이터를 인식하기 위해서는, 충분한 읽기 마진이 확보되어야 한다. 충분한 읽기 마진을 확보하기 위한 프로그램 방법으로는 ISPP 방식에 의한 프로그램 동작이 일반적이다.
본 발명의 목적은 프로그램 시간을 단축하는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 데 있다.
본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 단계적으로 증가하는 프로그램 전압을 메모리 셀에 인가하는 단계, 상기 메모리 셀의 초기 상태에서 타겟 상태로의 문턱 전압의 변화량에 기초하여, 프로그램 루프 동안 상기 메모리 셀에 인가될 검증 전압의 개수를 결정하는 단계, 및 상기 메모리 셀의 상기 타겟 상태로의 프로그램 여부를 검증하기 위하여, 상기 결정된 적어도 하나의 검증 전압을 상기 메모리 셀에 인가하는 단계를 포함한다.
실시 예로서, 상기 문턱 전압의 변화량이 기준 변화량보다 큰 경우에 상기 메모리 셀에 인가될 검증 전압의 개수는 적어도 두 개인 것을 특징으로 한다.
실시 예로서, 상기 메모리 셀에 인가될 검증 전압은 상기 초기 상태의 문턱 전압보다 높고 상기 타겟 상태의 문턱 전압보다 낮은 프리 검증 전압 및 상기 프리 검증 전압보다 높은 타겟 검증 전압이다.
실시 예로서, 상기 메모리 셀의 문턱 전압이 상기 프리 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 접지 전압을 인가한다.
실시 예로서, 상기 메모리 셀의 문턱 전압이 상기 프리 검증 전압보다 높고 상기 타겟 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 비트 라인 강제 전압을 인가한다.
실시 예로서, 상기 메모리 셀의 문턱 전압이 상기 타겟 검증 전압보다 높은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 프로그램 금지 전압을 인가한다.
실시 예로서, 상기 문턱 전압의 변화량이 기준 변화량보다 작은 경우에 상기 메모리 셀에 인가될 검증 전압의 개수는 한 개인 것을 특징으로 한다.
본 발명의 기술적 사상의 실시 예에 따른 단계적으로 증가하는 프로그램 전압을 이용한 불휘발성 메모리 장치의 프로그램 방법은 하위 비트 데이터에 기초하여, 소거 상태의 메모리 셀들을 상기 소거 상태보다 높은 검증 전압을 갖는 제 1 상태로 프로그램하는 단계, 상위 비트 데이터에 기초하여, 상기 1 상태의 메모리 셀들을 상기 제 1 상태보다 높은 검증 전압을 갖는 제 2 상태로 프로그램하는 단계를 포함하되, 상기 제 1 상태에서 제 2 상태로의 문턱 전압의 변화량에 기초하여, 프로그램 루프 동안 상기 제 2 상태로 프로그램되는 메모리 셀들에 인가되는 검증 전압의 개수가 유연하게 조절된다.
실시 예로서, 상기 문턱 전압의 변화량이 기준 변화량보다 큰 경우에, 상기 제 2 상태로 프로그램되는 메모리 셀들에 인가될 검증 전압의 개수는 적어도 두 개 인 것을 특징으로 한다.
실시 예로서, 상기 제 2 상태로 프로그램되는 메모리 셀들에 인가될 검증 전압은 상기 제 1 상태의 문턱 전압보다 높고 상기 제 2 상태의 문턱 전압보다 낮은 제 2 프리 검증 전압 및 상기 제 2 프리 검증 전압보다 높은 제 2 검증 전압이다.
실시 예로서, 상기 제 2 상태로 프로그램되는 메모리 셀들의 문턱 전압이 상기 제 2 프리 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 제 2 상태로 프로그램되는 메모리 셀들에 대응하는 비트 라인에 접지 전압을 인가한다.
실시 예로서, 상기 제 2 상태로 프로그램되는 메모리 셀들의 문턱 전압이 상기 제 2 프리 검증 전압보다 높고 상기 제 2 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 제 2 상태로 프로그램되는 메모리 셀들에 대응하는 비트 라인에 비트 라인 강제 전압을 인가한다.
실시 예로서, 상기 제 2 상태로 프로그램되는 메모리 셀들의 문턱 전압이 상기 제 2 검증 전압보다 높은 경우에 다음 프로그램 루프 동안 상기 제 2 상태로 프로그램되는 메모리 셀들에 대응하는 비트 라인에 프로그램 금지 전압을 인가한다.
실시 예로서, 상기 문턱 전압의 변화량이 기준 변화량보다 작은 경우에 상기 메모리 셀에 인가될 검증 전압의 개수는 한 개인 것을 특징으로 한다.
실시 예로서, 상기 소거 상태에서 제 1 상태로 프로그램되는 메모리 셀들은 컨버전스 프로그램 방식에 의하여 프로그램된다.
본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 제 1 상태로 프로그램되는 제 1 메모리 셀, 제 2 상태로 프로그램되는 제 2 메모리 셀, 상기 제 1 및 제 2 메모리 셀에 연결되는 워드 라인, 상기 제 1 메모리 셀에 연결되는 제 1 비트 라인, 및 상기 제 2 메모리 셀에 연결되는 제 2 비트 라인을 포함하되,상기 제 1 및 제 2 상태로의 문턱 전압의 변화량의 비교 결과에 기초하여, 프로그램 루프 동안에 상기 제 1 및 제 2 상태를 검증하기 위한 검증 전압의 개수는 각각 다르게 조절된다.
실시 예로서, 상기 제 2 상태로의 문턱 전압의 변화량이 상기 제 1 상태로의 문턱 전압의 변화량보다 큰 경우, 상기 제 2 상태를 검증하기 위한 검증 전압의 개수는 상기 제 1 상태를 검증하기 위한 검증 전압의 개수보다 많다.
실시 예로서, 상기 제 2 상태를 검증하기 위한 검증 전압의 개수는 적어도 두 개인 것을 특징으로 한다.
실시 예로서, 상기 제 2 상태를 검증하기 위한 검증 전압은 상기 제 1 상태의 문턱 전압보다 높고 상기 제 2 상태의 문턱 전압보다 낮은 제 2 프리 검증 전압 및 상기 제 2 프리 검증 전압보다 높은 제 2 검증 전압이다.
실시 예로서, 상기 제 1 상태를 검증하기 위한 검증 전압의 개수는 하나인 것을 특징으로 한다.
본 발명에 의하면, 문턱 전압의 변화량에 기초하여, 유연하게 검증 전압의 개수가 조절된다. 따라서, 검증 읽기 횟수가 감소함으로써, 프로그램 시간이 단축된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(Memory Cell Array)(110),어드레스 디코더(Address Decoder)(120), 읽기 및 쓰기 회로(Read/write circuit)(130), 및 프로그램 컨트롤 로직(PGM Control Logic)(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 도 1의 메모리 셀 어레이는 복수의 플래시 메모리 셀들을 포함하는 것으로 가정된다. 각 메모리 셀은 읽기 및 쓰기 회로(130)로부터 전달된 데이터를 저장한다. 예를 들어, 각 메모리 셀은 하나의 비트를 저장할 수 있다. 각 메모리 셀을 둘 이상의 비트를 저장할 수 있다. 각 메모리 셀은 워드 라인(WL)을 통하여 어드레스 디코더(120)에 연결된다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 제 1 내지 제 3 메모리 셀(MC1~MC3)은 각각 제 1 내지 제 3 상태(P1~P3)의 문턱 전압을 갖도록 프로그램된다고 가정된다. 제 1 내지 제 3 메모리 셀(MC1~MC3)은 프로그램 시에 문턱 전압의 이동 거리에 따라 다른 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; 이하 ISPP) 스킴을 가질 수 있다. 이는 이하의 도 2 내지 도 7에서 좀더 상세하게 설명될 것이다.
어드레스 디코더(120)는 워드 라인들(WL1~WLm)을 통하여 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 프로그램 컨트롤 로직(PGM Control Logic)(140)에 의하여 제어된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 전달받는다. 예시적으로 어드레스(ADDR)는 행 어드레스(row address)와 열 어드레스(column address)를 포함한다. 어드레스 디코더(120)는 행 어드레스를 디코딩하여 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 열 어드레스를 디코딩하여 읽기 및 쓰기 회로(130)에 전달하고, 읽기 및 쓰기 회로(130)는 디코딩된 열 어드레스에 응답하여 비트 라인들(BL)을 선택한다.
읽기 및 쓰기 회로(Read/write circuit)(130)는 프로그램 컨트롤 로직(140)의 제어에 따른다. 읽기 및 쓰기 회로(130)는 비트 라인(BL1~BLm)을 통하여 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 전달받는다. 읽기 및 쓰기 회로(130)는 전달받은 데이터를 메모리 셀 어레이(110)에 저장한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽는다. 읽기 및 쓰기 회로(130)는 읽은 데이터를 외부에 전달한다.
예시적으로, 읽기 및 쓰기 회로(130)는 열 선택 게이트, 페이지 버퍼, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로써, 읽기 및 쓰기 회로(130)는 열 선택 게이트, 쓰기 드라이버, 감지 증폭기, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
프로그램 컨트롤 로직(PGM control logic)(140)은 외부의 제어 신호(CTRL)에 따라 동작한다. 프로그램 컨트롤 로직(140)은 읽기 및 쓰기 회로(130)와 어드레스 디코더(120)를 제어한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 프로그램 컨트롤 로직(140)은 프로그램 시 문턱 전압의 이동 거리에 따라 ISPP 스킴을 선택한다. 예를 들어, 프로그램 컨트롤 로직(140)은 프로그램 시 문턱 전압의 이동 거리가 가까운 경우에 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴을 선택한다. 이 경우, 해당 메모리 셀들은 1 단계 검증 방식(1 step verify)을 이용한 ISPP 스킴에 의하여 프로그램된다. 이는 이하의 도 2, 도 3 및 도 4에서 좀더 상세하게 설명될 것이다.
다른 예로, 프로그램 컨트롤 로직(140)은 프로그램 시 문턱 전압의 이동 거리가 먼 경우에 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴을 선택한다. 이 경우, 해당 메모리셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다. 이는 이하의 도 2, 도 5 및 도 6에서 좀더 상세하게 설명될 것이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 나타낸다. 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
도 2를 참조하면, 메모리 셀들은 문턱 전압의 분포에 따라 4개의 상태들(E, P1, P2, P3)들 중 하나의 상태를 갖도록 프로그램된다고 가정된다. 또한, 메모리 셀들은 소거 상태(E)로부터 제 1 내지 제 3 상태(P1~P3)로 프로그램된다고 가정된다. 이 경우, 소거 상태(E)에서 제 1 상태(P1)로 프로그램될 메모리 셀들은 대략 문턱 전압의 이동 거리 'a'를 갖는다고 가정된다. 소거 상태(E)에서 제 2 및 제 3 상태(P2, P3)로 프로그램될 메모리 셀들은 각각 문턱 전압의 이동 거리 'b' 및 'c'를 갖는다고 가정된다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 프로그램 시 문턱 전압의 이동 거리가 짧은 경우, 메모리 셀들은 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다. 프로그램 시 문턱 전압의 이동 거리가 긴 경우, 메모리 셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다.
이 경우, 제 1 상태(P1)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리가 짧기 때문에, 해당 메모리 셀들은 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다. 제 2 및 제 3 상태(P2, P3)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리가 길기 때문에, 해당 메모리 셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다.
한편, ISPP 스킴은 기준 거리(이하, 'r')와 타겟 상태(target state)로의 문턱 전압의 이동 거리의 비교에 의하여 선택될 수 있다. 여기서 ISPP 스킴의 선택의 기준이 되는 기준 거리 'r'은 유연하게(flecxibly) 설정될 수 있다.
예를 들어, 도 2를 참조하면, 문턱 전압의 이동 거리 'b'는 기준 거리 'r'보다 길다고 설정될 수 있다.(r<b) 이 경우, 제 2 상태(P2)로 프로그램될 메모리 셀들은 1 단계 검증 방식을 이용한 ISPP 스킴에 의하여 프로그램될 것이다. 다른 예로, 문턱 전압의 이동 거리 'b'는 기준 거리 'r'보다 짧다고 설정될 수 있다.(r>b) 이 경우, 제 2 상태(P2)로 프로그램될 메모리 셀들은 2 단계 검증 방식을 이용한 ISPP 스킴에 의하여 프로그램될 것이다.
한편, 본 발명의 기술적 사상의 실시 예에 따른 ISPP 스킴은 컨버전스 프로그램(convergence program)이 수행된 후에 수행될 수 있다. 여기서, 컨버전스 프로그램이란 ISPP가 수행되기 이전에 타겟 상태(target state)의 검증 전압 부근까지 메모리 셀들의 문턱 전압을 이동시키는 것을 의미한다. 예를 들어, 제 1 상태(P1)로 프로그램될 메모리 셀들은 컨버전스 프로그램이 수행된 후에, 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램될 수 있다.
도 3 및 도 4는 본 발명의 기술적 사상의 실시 예에 따른 1 단계 검증(1 step verify) 방식을 나타낸다. 도 3은 본 발명의 기술적 사상의 실시 예에 따른 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴을 나타낸다. 도 4는 도 3의 ISPP 스킴에 의하여 프로그램된 메모리 셀들의 문턱 전압 분포를 나타낸다. 간략한 설명을 위하여, 도 3 및 도 4에서는, 제 1 메모리 셀(MC1, 도 1 참조)이 제 1 상태(P1)로 프로그램된다고 가정된다.
도 3을 참조하면, 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴은 일정한 스텝(△V)으로 증가하는 프로그램 전압(Vpgm)을 포함한다. 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴은 제 1 검증 전압(VFY1)을 포함한다. 이하에서는 도 1 및 도 3을 참조하여 1 단계 검증(1 step verify) 방식에 의한 프로그램 동작이 설명된다.
먼저, 데이터가 읽기 및 쓰기 회로(130)에 인가된다. 이 후, 비트 라인 바이 어스(BL bias) 동작이 수행된다. 예를 들어, 제 1 메모리 셀(MC1)은 비트 라인(BL1)을 통하여 접지 전압을 인가받는다. 비트 라인 바이어스(BL bias) 동작이 수행된 후에, 선택 워드 라인을 통하여 프로그램 전압이 인가된다. 예를 들어, 제 1 메모리 셀(MC1)은 워드 라인(WL1)을 통하여 프로그램 전압(Vpgm1)을 인가받는다.
프로그램 전압(Vpgm1)의 인가 후, 제 1 메모리 셀(MC1)이 프로그램되었는지 여부가 판단된다. 예를 들어, 제 1 검증전압(VFY1)이 워드 라인(WL1)을 통하여 제 1 메모리 셀(MC1)에 인가된다. 제 1 메모리 셀(MC1)의 문턱 전압이 제 1 검증 전압(VFY1)보다 낮은 경우, 일정한 스텝(△V)으로 증가된 프로그램 전압(Vpgm2)이 제 1 메모리 셀(MC1)에 인가된다. 이 후, 제 1 검증 전압(VFY1)이 제 1 메모리 셀(MC1)에 인가되는 루프가 반복적으로 수행된다.
결과적으로, 도 4를 참조하면, 메모리 셀들은 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴에 의하여 제 1 상태(P1)로 프로그램된다.
도 5 및 도 6은 본 발명의 기술적 사상의 실시 예에 따른 2 단계 검증(2 step verify) 방식을 나타낸다. 구체적으로, 도 5는 본 발명의 기술적 사상의 실시 예에 따른 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴을 나타낸다. 도 6은 도 5의 ISPP 스킴에 의하여 프로그램된 메모리 셀들의 문턱 전압 분포를 나타낸다.
간략한 설명을 위하여, 도 5 및 도 6에서는, 제 2 메모리 셀(MC2, 도 1 참조)이 제 2 상태(P2)로 프로그램된다고 가정된다. 또한, 2 단계 검증(2 step verify) 방식에서의 증가된 프로그램 전압(△V)은 1 단계 검증(2 step verify) 방 식과 동일하다고 가정된다.
도 5를 참조하면, 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴은 일정한 스텝(△V)으로 증가하는 프로그램 전압(Vpgm)을 포함한다. 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴은 제 2 프리 검증 전압(Pre_VFY2) 및 제 2 검증 전압(VFY2)을 포함한다.
도 6을 참조하면, 예시적으로, 제 2 상태(P2)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴에 의하여 프로그램된다. 2 단계 검증(2 step verify) 방식에 의하면, 메모리 셀들의 프로그램 속도는 메모리 셀들이 속하는 영역에 따라 선택적으로 조절될 수 있다. 이하에서는 도 5 및 도 6을 참조하여, 2 단계 검증(2 step verify) 방식에 의한 프로그램 동작이 설명된다.
먼저, 데이터가 읽기 및 쓰기 회로(130)에 인가된다. 이 후, 비트 라인 바이어스(BL bias) 동작이 수행된다. 예를 들어, 제 2 메모리 셀(MC2)은 비트 라인(BL2)을 통하여 접지 전압을 인가받는다. 비트 라인 바이어스(BL bias) 동작이 수행된 후에, 선택 워드 라인을 통하여 프로그램 전압이 인가된다. 예를 들어, 제 2 메모리 셀(MC2)은 워드 라인(WL1)을 통하여 프로그램 전압(Vpgm1)을 인가받는다.
프로그램 전압(Vpgm1)의 인가 후, 제 2 메모리 셀(MC2)이 제 1 내지 제 3 영역(R1~R3) 중 어느 영역에 속하는 지의 여부가 판별된다. 다시 말하면, 제 2 프리 검증 전압(Pre_VFY2)이 워드 라인(WL1)을 통하여 제 2 메모리 셀(MC2)에 인가된다. 이 후, 제 2 검증 전압(VFY2)이 워드 라인(WL1)을 통하여 제 2 메모리 셀(MC2)에 인가된다.
여기서, 제 2 프리 검증 전압(Pre_VFY2)보다 낮은 문턱 전압을 갖는 메모리 셀들의 영역은 제 1 영역(R1)이라 칭해진다. 제 2 프리 검증 전압(Pre_VFY2)보다 높고 제 2 검증 전압(VFY2)보다 낮은 문턱 전압을 갖는 메모리 셀들의 영역은 제 2 영역(R2)이라 칭해진다. 제 2 검증 전압(VFY2)보다 높은 문턱 전압을 갖는 메모리 셀들의 영역은 제 3 영역(R3)이라 칭해진다.
제 2 메모리 셀(MC2)의 문턱 전압이 제 1 영역(R1)에 속하는 경우, 제 2 메모리 셀(MC2)은 비트 라인(BL2)을 통하여 접지 전압(0v)을 인가받는다. 제 2 메모리 셀(MC2)은 워드 라인(WL1)을 통하여 일정한 스텝(△V)으로 증가된 프로그램 전압(Vpgm2)을 인가받는다.
이 경우, 제 1 영역(R1)에 속하는 메모리 셀들의 문턱 전압의 분포의 움직임은 이하 살펴볼 제 2 영역(R2)에 속하는 메모리 셀들보다 크다. 이는 제 1 영역(R1)에 속하는 메모리 셀들은 비트 라인을 통하여 접지 전압을 인가받았기 때문이다. 따라서 제 1 영역(R1)에 속하는 메모리 셀들은 제 2 영역(R2)에 속하는 메모리 셀들보다 빠른(fast) 속도로 프로그램된다.
제 2 메모리 셀(MC2)의 문턱 전압이 제 2 영역(R2)에 속하는 경우, 제 2 메모리 셀(MC2)은 비트 라인(BL2)을 통하여 비트 라인 강제 전압(Bitline forcing voltage)을 인가받는다. 여기서, 비트 라인 강제 전압이란 접지 전압보다 높고 프로그램 금지 전압보다 낮은 전압(예를 들어, 1v)을 의미한다. 제 2 메모리 셀(MC2)은 워드 라인(WL1)을 통하여 일정한 스텝(△V)으로 증가된 프로그램 전압(Vpgm2)을 인가받는다.
이 경우, 제 2 영역(R2)에 속하는 메모리 셀들의 문턱 전압의 분포의 움직임은 제 1 영역(R1)에 속하는 메모리 셀들보다 작다. 따라서 제 2 영역(R2)에 속하는 메모리 셀들은 제 1 영역(R1)에 속하는 메모리 셀들보다 느린(slow) 속도로 프로그램된다.
제 2 메모리 셀(MC2)의 문턱 전압이 제 3 영역(R3)에 속하는 경우, 제 2 메모리 셀(MC2)은 비트 라인(BL2)을 통하여 프로그램 금지 전압(Vcc)을 인가받는다. 따라서, 제 2 메모리 셀(MC2)은 프로그램되지 않는다. 상술한 프로그램 동작이 수행된 후, 제 2 프리 검증 전압(Pre_VFY2) 및 제 2 검증 전압(VFY2)이 인가되는 루프가 반복적으로 수행된다.
상술한 바와 같이, 본 발명의 기술적 사상에 따른 실시 예에 있어서, ISPP 스킴은 메모리 셀들은 문턱 전압의 이동 거리에 따라 선택적으로 적용될 수 있다. 예를 들어, 제 1 상태(P1)로 프로그램될 메모리 셀들은 1 단계 검증(1 step verify) 방식에 의하여 프로그램되고, 제 2 상태(P2)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식에 의하여 프로그램된다.
한편, 상술한 방법은 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 2 단계 검증(2 step verify) 방식에서의 증가된 프로그램 전압(△V)은 1 단계 검증(1 step verify) 방식보다 크게 설정될 수 있다. 이 경우, 증가된 프로그램 전압(△V)이 동일한 경우에 비하여, 프로그램 속도가 향상될 것이다. 다른 예로, 본 발명의 기술적 사상에 따른 실시 예에 있어서, ISPP 스킴은 2 개 이상의 검증 전압을 포함할 수 있다. 예를 들어, 문턱 전압의 이동 거리가 긴 경우, 메모리 셀들은 3 단계 검증(3 step verify) 방식에 의한 ISPP 스킴에 의하여 프로그램될 수 있다.
한편, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 소거 상태(E)에서 제 3 상태(P3)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식에 의하여 프로그램될 것이다. 이는 상술한 방법과 유사하므로 자세한 설명은 생략된다.
도 7은 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 나타낸다. 도 7에서는 하위 비트 데이터(LSB)가 프로그램된 후에 상위 비트 데이터(MSB)가 프로그램되는 방식이 설명될 것이다. 한편, 도 7의 프로그램 방법은 도 2 내지 도 6의 프로그램 방법과 유사하다. 따라서, 이하에서는 도 2 내지 도 6과의 차이점이 중점적으로 설명될 것이다.
도 7을 참조하면, 먼저 하위 비트 데이터(LSB)를 프로그램하는 동작이 수행된다. 즉, 소거 상태(E)에 있는 메모리 셀들이 초기 상태(P0)로 프로그램되는 동작이 수행된다.
이 후, 상위 비트 데이터(MSB)를 프로그램하는 동작이 수행된다. 즉, 소거 상태(E)에 있는 메모리 셀들이 제 1 상태(P1)로 프로그램되는 동작이 수행된다. 또한, 초기 상태(P0)에 있는 메모리 셀들이 제 2 또는 제 3 상태(P2, P3)로 프로그램되는 동작이 수행된다.
이 경우, 초기 상태(P0)에서 제 2 상태(P2)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리 'b'는 초기 상태(P0)에서 제 3 상태(P3)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리 'c'보다 짧다. 따라서, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 초기 상태(P0)에서 제 2 상태(P2)로 프로그램될 메모리 셀들 은 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴이 적용될 수 있다.
한편, 초기 상태(P0)에서 제 3 상태(P3)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리 'c'는 초기 상태(P0)에서 제 2 상태(P2)로 프로그램될 메모리 셀들이 문턱 전압의 이동 거리 'b'보다 길다. 따라서, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 초기 상태(P0)에서 제 3 상태(P3)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴이 적용될 수 있다.
한편, 소거 상태(E)에서 제 1 상태(P1)로 프로그램될 메모리 셀들의 문턱 전압의 이동 거리 'a'는 초기 상태(P0)에서 제 2 상태(P2)로 프로그램될 메모리 셀들이 문턱 전압의 이동 거리 'b'보다 길다. 따라서, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 초기 상태(P0)에서 제 3 상태(P3)로 프로그램될 메모리 셀들은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴이 적용될 수 있다.
도 8은 본 발명의 기술적 사상의 실시 예에 따른 3비트의 데이터를 저장하는 멀티 레벨 셀(MLC)에서의 프로그램 동작을 나타낸다. 여기서, 실선은 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴을 의미한다. 곡선은 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴을 의미한다. 도 8의 프로그램 방법은 도 2 내지 도 7과 유사하므로 자세한 설명은 생략될 것이다. 한편, 본 발명의 기술적 사상에 따른 프로그램 방법은 3 비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)에도 적용될 수 있을 것이다.
도 9는 본 발명의 기술적 사상의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
S110 단계에서, 데이터가 읽기 및 쓰기 회로(130)에 인가된다. 예를 들어, 도 1을 참조하면, 선택된 워드 라인(WL1)에 대응하는 페이지(page)에 기입될 데이터가 읽기 및 쓰기 회로(130)에 인가된다.
S120 단계에서, 프로그램 전압(Vpgm)이 선택된 워드 라인을 통하여 메모리 셀들에 공급된다. 예를 들어, 도 1을 참조하면, 프로그램 전압(Vpgm)이 선택된 워드 라인(WL1)을 통하여 메모리 셀들에 공급된다.
S130 단계에서, 검증 동작(verify operation)이 수행된다. 구체적으로, 멀티 검증 전압(multi-verify voltage)이 필요한 지 여부가 판단된다(S131). 예를 들어, 도 2를 참조하면, 문턱 전압의 이동 거리가 기준 거리(r)보다 짧은 지의 여부가 판단된다.
만약, 멀티 검증 전압(multi-verify voltage)이 필요하다면, 멀티 검증 전압이 선택된 워드 라인을 통하여 메모리 셀들에 공급된다(S133). 예를 들어, 도 5 및 도 6을 참조하면, 제 2 프리 검증 전압(Pre_VFY2) 및 제 2 검증 전압(VFY2)이 선택된 워드 라인(WL1)을 통하여 메모리 셀들에 공급된다.
만약, 멀티 검증 전압(multi-verify voltage)이 필요하지 않다면, 단일 검증 전압(single-verify voltage)이 선택된 워드 라인을 통하여 메모리 셀들에 공급된다(S135). 예를 들어, 도 3 및 4를 참조하면, 제 1 검증 전압(VFY1)이 선택된 워드 라인(WL1)을 통하여 메모리 셀들에 공급된다.
S140 단계에서, 프로그램 동작이 완료되었는 지가 판별된다. 프로그램 동작이 완료되지 않은 경우, 프로그램 전압은 일정 스텝(△V) 증가된다(S150). 이 후, 증가된 프로그램 전압에 대하여 상술한 단계가 반복된다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다. 도 10을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 신호 커넥터(signal connector, 1211)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector, 1221)를 통해 전원을 입력받는다. SSD(1200)는 복수의 불휘발성 메모리 장치(1201~120n), SSD 컨트롤러(1210), 그리고 보조 전원 장치(1220)를 포함한다.
복수의 불휘발성 메모리 장치(1201~120n)는 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(1201~120n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(1200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 도 10에서, 적어도 하나의 불휘발성 메모리 장치는 도 1 또는 도 9에 도시된 불휘발성 메모리 장치(100)를 포함할 수 있다.
복수의 불휘발성 메모리 장치(1201~120n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 신호 커넥터(1211)를 통해 호스트(1100)와 신호(SGL) 를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(1210)의 내부 구성은 도 11을 참조하여 상세하게 설명된다.
보조 전원 장치(1220)는 전원 커넥터(1221)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1220)는 호스트(1100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(1220)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1220)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.
도 11은 도 10에 도시된 SSD 컨트롤러(1210)의 구성을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD 컨트롤러(1210)는 중앙 처리 장치(CPU, 1211), 호스트 인터페이스(1212), 휘발성 메모리 장치(1213), 그리고 NVM 인터페이스(1214)를 포함한다.
중앙 처리 장치(1211)는 호스트(1100, 도 10 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(1211)는 호스트 인터페이스(1212)나 NVM 인터페이스(1214)를 통해 호스트(1100)나 불휘발성 메모리(1201~120n)를 제어한다. 중앙 처리 장치(1211)는 SSD(1200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(1201~120n)의 동작을 제어한다.
호스트 인터페이스(1212)는 호스트(1100)의 프로토콜에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 호스트 인터페이스(1212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(1100)와 통신할 수 있다. 또한, 호스트 인터페이스(1212)는 호스트(1100)가 SSD(1200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
휘발성 메모리 장치(VM, 1213)는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 휘발성 메모리(1213)는 불휘발성 메모리 장치(1201~120n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 휘발성 메모리(1213)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(1201~120n)에 저장된다. 휘발성 메모리 장치(VM, 1213)에는 DRAM, SRAM 등이 포함될 수 있다.
NVM 인터페이스(1214)는 휘발성 메모리 장치(1213)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(1214)는 불휘발성 메모리 장치(1201~120n)로부터 읽은 데이터를 휘발성 메모리 장치(1213)로 전달한다. 여기에서, NVM 인터페이스(1214)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(1210)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 12를 참조하면, 데이터 저장 장치(2000)는 메모리 컨트롤러(2100) 및 불휘발성 메모리(2200)를 포함한다. 데이터 저장 장 치(2000)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.
도 12를 참조하면, 메모리 컨트롤러(2100)는 중앙처리장치(CPU, 2110), 호스트 인터페이스(2120), 랜덤 액세스 메모리(RAM, 2130), 플래시 인터페이스(2140), 그리고 보조 전원 장치(2150)를 포함한다. 보조 전원 장치(2150)는 메모리 컨트롤러(2100) 내에 위치할 수도 있고, 밖에 위치할 수도 있다.
데이터 저장 장치(2000)는 호스트와 연결되어 사용된다. 데이터 저장 장치(2000)는 호스트 인터페이스(2120)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(2140)를 통해 불휘발성 메모리(2200)와 데이터를 주고 받는다. 데이터 저장 장치(2000)는 호스트로부터 전원을 공급받아서 내부 동작을 수행한다. 도 12에 도시된 불휘발성 메모리 장치(2200)는 도 1 내지 9에 도시된 불휘발성 메모리 장치(100, 도 1 참조)를 포함한다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 13은 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 13을 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.
여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.
도 14는 도 13에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 메모리(3230)를 포함한다.
호스트 접속 유닛(3120) 및 카드 접속 유닛(3210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(3200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(3230)에 저장한다. 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다. 여기에서, 메모리(3230)는 도 1 또는 도 9에 도시된 불휘발성 메모리 장치를 포함한다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 15를 참조하면, 전자 장치(4000)는 반도체 메모리 장치(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 반도체 메모리 장치(4100)는 불휘발성 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다. 여기서, 도 15에 도시된 불휘발성 메모리(4110)는 도 1 내지 도 9에서 도시된 불휘발성 메모리(100, 도 1 참조)를 포함한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 나타낸다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 1 단계 검증(1 step verify) 방식을 이용한 ISPP 스킴을 나타낸다.
도 4는 도 3의 ISPP 스킴에 의하여 프로그램된 메모리 셀들의 문턱 전압 분포를 나타낸다.
도 5는 본 발명의 기술적 사상의 실시 예에 따른 2 단계 검증(2 step verify) 방식을 이용한 ISPP 스킴을 나타낸다.
도 6은 도 5의 ISPP 스킴에 의하여 프로그램된 메모리 셀들의 문턱 전압 분포를 나타낸다.
도 7은 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀들의 문턱 전압의 분포를 나타낸다.
도 8은 본 발명의 기술적 사상의 실시 예에 따른 3비트의 데이터를 저장하는 멀티 레벨 셀(MLC)에서의 프로그램 동작을 나타낸다.
도 9는 본 발명의 기술적 사상의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 10은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다.
도 11은 도 10에 도시된 SSD 컨트롤러(1210)의 구성을 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다.
도 13은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드의 외형을 보여주는 블록도이다.
도 14는 도 13에 도시된 메모리 카드의 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
도 15는 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다.

Claims (9)

  1. 단계적으로 증가하는 프로그램 전압을 메모리 셀에 인가하는 단계;
    상기 메모리 셀의 초기 상태에서 타겟 상태로의 문턱 전압의 변화량에 기초하여, 프로그램 루프 동안 상기 메모리 셀에 인가될 검증 전압의 개수를 결정하는 단계; 및
    상기 메모리 셀의 상기 타겟 상태로의 프로그램 여부를 검증하기 위하여, 상기 결정된 적어도 하나의 검증 전압을 상기 메모리 셀에 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 문턱 전압의 변화량이 기준 변화량보다 큰 경우에 상기 메모리 셀에 인가될 검증 전압의 개수는 적어도 두 개인 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 메모리 셀에 인가될 검증 전압은 상기 초기 상태의 문턱 전압보다 높고 상기 타겟 상태의 문턱 전압보다 낮은 프리 검증 전압 및 상기 프리 검증 전압보다 높은 타겟 검증 전압인 불휘발성 메모리 장치의 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 메모리 셀의 문턱 전압이 상기 프리 검증 전압보다 높고 상기 타겟 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 비트 라인 강제 전압을 인가하는 불휘발성 메모리 장치의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 메모리 셀의 문턱 전압이 상기 프리 검증 전압보다 낮은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 접지 전압을 인가하는 불휘발성 메모리 장치의 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 메모리 셀의 문턱 전압이 상기 타겟 검증 전압보다 높은 경우에 다음 프로그램 루프 동안 상기 메모리 셀에 대응하는 비트 라인에 프로그램 금지 전압을 인가하는 불휘발성 메모리 장치의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 문턱 전압의 변화량이 기준 변화량보다 작은 경우에 상기 메모리 셀에 인가될 검증 전압의 개수는 한 개인 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 메모리 셀은 적어도 2 비트 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 장치를 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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