KR20090092099A - 비휘발성 메모리 장치에서의 프로그래밍 방법 - Google Patents

비휘발성 메모리 장치에서의 프로그래밍 방법

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KR20090092099A
KR20090092099A KR1020080017409A KR20080017409A KR20090092099A KR 20090092099 A KR20090092099 A KR 20090092099A KR 1020080017409 A KR1020080017409 A KR 1020080017409A KR 20080017409 A KR20080017409 A KR 20080017409A KR 20090092099 A KR20090092099 A KR 20090092099A
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Abstract

비휘발성 메모리 장치에서의 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 제 1 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계, 상기 제 1 프로그램 펄스와 다른 전압을 갖는 제 2 프로그램 펄스를 상기 워드 라인에 인가하는 단계 및 상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 프로그램 펄스 또는 제 2 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 프로그램 동작을 수행한다. 본 발명에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 상기와 같은 프로그램 방법에 의해, 인접한 메모리 셀들 사이의 서로 다른 목표 프로그램 문턱 전압 및 전류치 차이에 따른 커플링 현상 및 프로그램 속도 저하를 개선할 수 있는 장점이 있다.

Description

비휘발성 메모리 장치에서의 프로그래밍 방법{Programming method of Non-volatile memory device}
본 발명은 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것으로써, 특히 프로그래밍 시간을 단축시키고, 프로그래밍 순서 및 셀 산포에 따른 커플링을 줄일 수 있는 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리는 전하 저장을 이용하여 데이터를 저장하는 소자이다. 플래시 메모리를 구성하는 각각의 메모리 셀들은 제어 게이트, 전하 저장층, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리는 전하 저장층의 전하량을 조절함으로써, 메모리 셀에 기입된 데이터 값을 변경한다.
플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 전하 저장층의 전하량을 조절한다. 셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 전하 저장층과 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 전하 저장층에 존재하는 전하들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 작아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전하들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 전하 저장층에 주입된다. 그에 따라, 셀 트랜지스터의 임계 전압은 커진다.
전하 저장층에 음전하가 있어서 셀 트랜지스터의 임계 전압이 음(마이너스)인 상태를 소거(erase) 상태라고 하고, 전하 저장층에 전하들이 주입되어 셀 트랜지스터의 임계 전압이 0보다 커진 상태를 프로그램(program) 상태라고 한다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램 순서에 따른 커플링 현상을 줄일 수 있는 비휘발성 메모리 장치에서의 프로그램 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 셀 산포에 따른 커플링 현상을 줄일 수 있는 비휘발성 메모리 장치에서의 프로그램 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 제 1 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계, 상기 제 1 프로그램 펄스와 다른 전압을 갖는 제 2 프로그램 펄스를 상기 워드 라인에 인가하는 단계 및 상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 프로그램 펄스 또는 제 2 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 프로그램 동작을 수행한다.
바람직하게는, 상기 제 2 프로그램 펄스는, 상기 제 1 프로그램 펄스가 선행되는 경우, 상기 제 1 프로그램 펄스에 연속하여 활성화될 수 있다. 이때, 상기 제 1 프로그램 펄스는 상기 제 2 프로그램 펄스보다 낮은 전압을 가질 수 있다.
바람직하게는, 상기 복수개의 비트값들에 대응되는 검증 전압을 상기 비휘발성 메모리 장치의 대응되는 비트 라인에 인가하여, 상기 프로그램에 대한 검증 동작을 수행하는 단계가 더 구비될 수 있다. 이때, 상기 검증 전압들은, 상기 복수개의 비트값들에 따라 서로 다른 전압을 갖고, 상기 비트값들에 따라 순차적으로 인가될 수 있다. 또한, 상기 검증 전압들은 상기 제 1 프로그램 펄스 및 제 2 프로그램 펄스보다 낮은 전압을 가질 수 있다.
바람직하게는, 상기 검증 동작이 완료되면, 상기 프로그램 동작을 반복하는 단계가 더 구비될 수 있다. 이때, 상기 제 1 프로그램 펄스 및 상기 제 2 프로그램 펄스는, 상기 프로그램 동작이 반복될 때마다, 전압 레벨을 높여가며 생성될 수 있다.
바람직하게는, 상기 프로그램 동작은 동일한 워드 라인에 연결되는 복수개의 메모리 셀들을 대하여 동시에 프로그램할 수 있다. 또한, 상기 비휘발성 메모리 장치는, n(n은 2이상의 자연수)비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 장치일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은 제 1 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계 및 상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은 제 1 비트값 내지 제 m(m은 자연수) 비트값에 대한 프로그램 펄스를 대응되는 워드 라인에 인가하는 프로그램 동작을 수행하는 단계 및 상기 제 1 비트값 내지 제 m 비트값의 프로그램에 대한 검증 시간을 서로 달리하여 검증 동작을 수행하는 단계를 구비한다.
바람직하게는, 상기 검증 동작을 수행하는 단계는, 상기 제 1 비트값 내지 제 m 비트값에 따라, 상기 비휘발성 메모리 장치의 대응되는 비트 라인으로의 검증 전압을 인가하는 횟수를 달리할 수 있다. 이때, 상기 검증 동작을 수행하는 단계는, 대응되는 비트값에 대해 검증 전압을 인가하는 때마다, 상기 검증 전압의 전압 레벨을 크기를 달리할 수 있다. 또한, 상기 검증 전압을 인가하는 횟수는, 상기 m에 대응될 수 있다.
바람직하게는, 제 i(i는 1≤i≤m인 자연수) 비트값에 대한 프로그램 동작이 제 j(j는 1≤j≤m인 자연수) 비트값에 대한 프로그램 동작보다 먼저 수행되는 경우, 상기 제 i 비트값의 프로그램에 대한 검증 전압의 인가 횟수는, 상기 제 j 비트값의 프로그램에 대한 검증 전압의 인가 회수보다 많을 수 있다. 또한, 제 i(i는 1≤i≤m인 자연수) 비트값에 대한 프로그램 동작이 제 j(j는 1≤j≤m인 자연수) 비트값에 대한 프로그램 동작보다 먼저 수행되는 경우, 상기 제 i 비트값의 프로그램에 대한 검증 시간이, 상기 제 j 비트값의 프로그램에 대한 검증 시간보다 길 수 있다.
본 발명에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 셀 산포 및 프로그래밍 순서에 따른 커플링 현상을 줄일 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 홀수 번째 비트 라인들에 연결되는 메모리 셀들과 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 별도로 프로그래밍 하는 비휘발성 메모리 장치의 일부를 나타내는 도면이다.
도 1(b)는 도 1(a)의 비휘발성 메모리 장치에 데이터를 프로그래밍 하는 모습을 나타내는 도면이다.
도 2(a)는 2개의 임계 전압 분포들을 이용하여 1비트의 데이터를 기입하는 예를 설명하기 위한 도면이다.
도 2(b)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 첫 번째 예를 설명하기 위한 도면이다.
도 2(c)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 두 번째 예를 설명하기 위한 도면이다.
도 3(a)와 도 3(b)는 인접하는 워드 라인 사이 또는 인접하는 비트 라인 사이에는 존재하는 용량성 커플링 때문에, 이미 프로그래밍 되어 있던 메모리 셀의 임계 전압 분포가 변경되는 모습을 나타내는 도면이다.
도 4와 도 5는 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 하는 비휘발성 메모리 장치를 나타내는 도면이다.
도 6a 내지 도 6c는 비휘발성 메모리 장치에서의 프로그램 순서에 따른 커플링 현상을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 비휘발성 메모리 장치에서의 셀 산포에 따른 커플링 현상을 설명하기 위한 도면이다.
도 8은 프로그램 순서에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법을 나타내는 도면이다.
도 9는 도 8의 프로그램 시에 비트 라인에 인가되는 전압을 나타내는 그래프이다.
도 10은 도 9의 "Vd"를 설명하기 위한 도면이다.
도 11 내지 도 13은 3 비트 멀티레벨-셀 플래시 메모리 장치에서의 프로그램 순서에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 14은 도 8의 프로그램 방법에 따라 복수개의 프로그램 동작이 동시에 수행되는 것을 나타내는 도면이다.
도 15는 셀 산포에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법을 나타내는 도면이다.
도 16은 도 15의 프로그램 방법에서, 비트 라인에 인가되는 검증 전압을 설명하기 위한 도면이다.
도 17는 도 16을 표로 나타내는 도면이다.
도 18는 본 발명의 실시예에 따른 비휘발성 메모리 장치에 의한 프로그램 방법에 따른 프로그램 상태를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1(a)는 2개의 임계 전압 분포들을 이용하여 1비트의 데이터를 기입하는 예를 설명하기 위한 도면이다.
도 1(a)를 참조하면, 기입 대상 비트가 '0'이면 비휘발성 메모리 셀의 임계 전압을 변경시켜서, 비휘발성 메모리 셀의 임계 전압이 0V보다 높은 영역에 위치하는 제2임계 전압 분포에 속하도록 한다. 반대로, 기입 대상 비트가 '1'이면 비휘발성 메모리 셀의 임계 전압을 그대로 유지하여, 비휘발성 메모리 셀의 임계 전압이 0V보다 낮은 영역에 위치하는 제1임계 전압 분포에 속하도록 한다.
도 1(b)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 첫 번째 예를 설명하기 위한 도면이다.
도 1(b)를 참조하면, 첫 번째 비트를 기입하는 단계는, 도 3(a)에서 설명된 과정이 적용된다. 첫 번째 비트 값에 따라, 메모리 셀의 임계 전압이 제1임계 전압 분포 또는 제2임계 전압 분포에 속하도록 프로그래밍 된다.
두 번째 비트를 기입하는 단계에서는, 첫 번째 비트가 '0'이었던 경우(첫 번째 비트를 기입하는 단계에서 메모리 셀의 임계 전압이 제2임계 전압 분포에 속하도록 프로그래밍 된 경우), 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제3임계 전압 분포에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제2임계 전압 분포에 속하도록 한다. 또한, 첫 번째 비트가 '1'이었던 경우(첫 번째 비트를 기입하는 단계에서 메모리 셀의 임계 전압이 제1임계 전압 분포에 속하도록 프로그래밍 된 경우), 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제4임계 전압 분포에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제1임계 전압 분포에 속하도록 한다.
도 1(c)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 두 번째 예를 설명하기 위한 도면이다.
도 1(b)에 도시된 첫 번째 예에서는, 두 번째 비트를 기입하는 단계에서, 메모리 셀의 임계 전압이 제1임계 전압 분포와 제4임계 전압 분포 사이에서 이동하도록 하거나 또는 메모리 셀의 임계 전압이 제2임계 전압 분포와 제3임계 전압 분포 사이에서 이동하도록 한다. 반면에, 도 3(c)에 도시된 두 번째 예에서는, 두 번째 비트를 기입하는 단계에서, 메모리 셀의 임계 전압이 제1임계 전압 분포와 제3임계 전압 분포 사이에서 이동하도록 하거나 또는 메모리 셀의 임계 전압이 제2임계 전압 분포와 제4임계 전압 분포 사이에서 이동하도록 한다.
도 2(a)에는 메모리 셀(CELLA)의 임계 전압이 제1임계 전압 분포(VTHD1)에 속하다가 제2임계 전압 분포(VTHD2), 제3임계 전압 분포(VTHD3) 또는 제4임계 전압 분포(VTHD4) 중의 하나에 속하도록 프로그래밍 되는 모습이 도시된다.
도 2(b)에는 메모리 셀(CELLA)의 임계 전압이 제2임계 전압 분포(VTHD2)에 속하도록 프로그래밍 된 이후에 주변 셀들을 프로그래밍 한 경우, 인접하는 워드 라인 사이 또는 인접하는 비트 라인 사이에는 존재하는 용량성 커플링(Cx, Cy, Cxy) 때문에, 이미 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포가 쉬프트 되는 모습이 도시된다.
도 2(b)에서는 메모리 셀(CELLA)의 임계 전압이 제2임계 전압 분포(VTHD2)를 가지는 경우를 설명하였으나, 메모리 셀(CELLA)는 다른 임계 전압 분포(예를 들어, 도 2(a)의 제1임계 전압 분포, 제3임계 전압 분포 또는 제4임계 전압 분포)를 가질 수 있다. 이 경우에도, 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포는 쉬프트 된다.
또한, 도 2(b)에는 주변 셀들이 제1임계 전압 분포(VTHD1)에서 제3임계 전압 분포(VTHD3)로 프로그래밍 되는 경우에 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포가 쉬프트 되는 것으로 도시되었으나, 주변 셀들이 다른 임계 전압 분포로 프로그래밍 되는 경우에도 메모리 셀(CELLA)의 임계 전압 분포는 쉬프트 된다.
도 3(a)는 홀수 번째 비트 라인들에 연결되는 메모리 셀들과 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 별도로 프로그래밍 하는 비휘발성 메모리 장치의 일부를 나타내는 도면이다.
도 3(a)를 참조하면, 첫 번째 비트 라인과 세 번째 비트 라인에 연결되는 메모리 셀들과 두 번째 비트 라인과 네 번째 비트 라인에 연결되는 메모리 셀들을 별도로 프로그래밍 한다. 도 1(a)에 도시된 0부터 13까지의 숫자들은 프로그래밍 순서를 나타낸다.
도 3(a)에서처럼, 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 먼저 프로그래밍 한 이후에 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 나중에 프로그래밍하는 경우, 인접하는 비트라인 사이에는 존재하는 용량성 커플링(capacitive coupling) 때문에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 프로그래밍 하기 위한 프로그래밍 전압이 짝수 번째 비트 라인들에 연결되는 메모리 셀들의 임계 전압을 변화시킬 수 있다.
도 3(b)의 첫 번째 도면에는, 짝수 번째 비트 라인들에 연결되는 메모리 셀들에 첫 번째 비트를 프로그래밍한 이후에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들에 인가되는 프로그래밍 전압에 의하여, 짝수 번째 비트 라인들에 연결되는 메모리 셀들의 임계 전압 분포가 VTHD2에서 VTHDX로 변경되는 예가 도시된다.
도 3(b)의 두 번째 도면에는, 메모리 셀에 두 번째 비트를 프로그래밍 하는 모습이 도시된다. 예를 들어, 메모리 셀들의 임계 전압 분포가 변화된 임계 전압 분포(VTHDX)인 경우, 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제3임계 전압 분포(VTHD3)에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제4임계 전압 분포(VTHD4)에 속하도록 한다.
도 4와 도 5는 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍하는 비휘발성 메모리 장치를 나타내는 도면이다.
도 4와 도 5의 비휘발성 메모리 장치는, 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍함으로써, 용량성 커플링(Cx, Cy, Cxy)에 기인하는 메모리 셀의 임계 전압의 변화를 막을 수 있다.
도 4(a)에 도시된 비휘발성 메모리 장치는, 동일한 워드 라인에 연결되는 메모리 셀들을 동시에 프로그래밍한다.
도 4(b)는 도 4(a)의 일부 메모리 셀들을 나타내는 도면이다.
도 4(b)에 도시된 0부터 6까지의 숫자들은 프로그래밍 순서를 나타낸다. 상기 숫자들을 참조하면, 하나의 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 0이 표시된 메모리 셀들)을 동시에 프로그래밍한 이후에, 다른 워드 라인(예를 들어, WL<n+1>)에 연결된 메모리 셀들(숫자 1이 표시된 메모리 셀들)을 동시에 프로그래밍 한다.
도 5(a)에 도시된 비휘발성 메모리 장치는, 메모리 셀들을 페이지 그룹 별로 프로그래밍한다.
도 5(b)는 도 5(a)의 일부 메모리 셀들을 나타내는 도면이다.
도 5(b)에 도시된 0부터 12까지의 숫자들은 프로그래밍 순서를 나타낸다. 상기 숫자들을 참조하면, 짝수 페이지 그룹에 속하며 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 0이 표시된 메모리 셀들)을 프로그래밍 한 이후에, 홀수 페이지 그룹에 속하며 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 1이 표시된 메모리 셀들)을 프로그래밍한다.
이때, 인접하는 비휘발성 메모리 셀의 데이터를 독출하기 위하여 인접하는 비트라인들에 독출 전류를 동시에 흐르게 하면, 인접하는 비트라인 사이에 존재하는 용량성 커플링에 기인한 센싱 노이즈(sensing noise)가 발생할 수 있다. 이를 방지하기 위해, 복수개의 비트라인들을 홀수 번째 비트 라인들(BLo1, BLo2)과 짝수 번째 비트 라인들로 구분하고, 홀수 번째 비트 라인들과 짝수 번째 비트 라인들(BLe1, BLe2)에 대하여 독출 동작 또는 검증 동작을 개별적으로 수행할 수 있다.
그런데, 상기와 같은 방법에 의하여도, 다음에서 설명되는 비휘발성 메모리 장치의 프로그램 순서 및/또는 셀 산포에 의한 커플링 현상이 존재할 수 있다.
도 6a 내지 도 6c는 비휘발성 메모리 장치에서의 프로그램 순서에 따른 커플링 현상을 설명하기 위한 도면이다.
도 6a을 참조하면, 도 6a의 비휘발성 메모리 장치는 하나의 메모리 셀에 임계 전압 분포들에 대응되는 "11", "01", "00" 및 "10"의 두 비트의 비트값을 저장할 수 있는 멀티-레벨 플래시 메모리일 수 있다. 도 6(a)는 도 3(b)와 마찬가지로, 제 1 임계 전압 분포("11")를 쉬프팅하여 제 2 임계 전압 분포("01")를 형성하고, 기준 임계 전압 분포(x0)를 쉬프팅하여 제 3 임계 전압 분포("00") 및 제 4 임계 전압 분포("10")를 형성한다.
이때, 도 6b에 도시되는 바와 같이, 먼저 제 2 임계 전압 분포("01")로 쉬프팅하여 대응되는 메모리 셀이 제 2 비트값을 갖게 하는 제 1 프로그램 동작(P1)이 수행되고, 다음으로 제 3 임계 전압 분포("00")로 쉬프팅하여 대응되는 메모리 셀이 제 3 비트값을 갖게 하는 제 2 프로그램 동작(P2)이 수행된다. 마지막으로 제 4 임계 전압 분포("10")로 쉬프팅하여 대응되는 메모리 셀이 제 4 비트값을 갖게 하는 제 3 프로그램 동작(P3)이 수행된다.
즉, 프로그램하고자 하는 비트값에 따라 순서를 달리하여 프로그램 동작이 수행된다. 이때, 각 프로그램을 수행하기 위해 해당 워드 라인에 인가되는 프로그램 펄스는 도 6b에 도시되는 바와 같이, ISPP(Incremental Step Pulse Programming) 방식에 의할 수 있다.
그런데, 비트값 "01"에 대한 제 1 프로그램 동작(P1) 후에, 인접한 메모리 셀에 대하여 비트값 "10"에 대한 제 3 프로그램 동작(P3)을 수행하는 경우, 도 6c에 도시되는 바와 같이, 커플링 영향(△Vstate)으로 인하여, 비트값 "01"에 대한 제 2 임계 전압 분포가 △Vth만큼 이동하여 다른 임계 전압 분포(Err)를 갖게 되는 것을 알 수 있다. 즉, 제 1 프로그램 동작은 시각 t1에서 종료되었음에도 불구하고, 인접한 메모리 셀에 대한 시각 t2까지의 제 3 프로그램 동작에 따른 커플링 현상에 의하여, 대당 메모리 셀은 요구되는 임계 전압 산포와 다른 임계 전압 산포를 가질 수 있게 되는 문제가 발생한다.
도 7a 내지 도 7c는 비휘발성 메모리 장치에서의 셀 산포에 따른 커플링 현상을 설명하기 위한 도면이다.
도 7a를 참조하면, 도 7a의 비휘발성 메모리 장치는 도 6a의 비휘발성 메모리 장치와 마찬가지로, 임계 전압 분포 "a"를 쉬프팅하여 임계 전압 분포 "b"를 형성할 수 있다. 이때, 비휘발성 메모리 장치의 셀 산포에 따라, 메모리 셀이 빨리 프로그램되거나 느리게 프로그램될 수 있다. 따라서, "a" 상태에서 "b" 상태로 프로그램함에 있어, 도 7b와 같이, 메모리 셀의 특성에 따라 프로그램되는 시간(해당 메모리 셀에 각 상태에 따른 임계 전압 분포 내의 문턱 전압을 형성하는데 소요되는 시간)이 달라질 수 있다.
그런데, 상기와 같은 셀 산포에 따른 프로그램 속도의 차이는, 도 7c와 같은 문제를 야기한다. 즉, 임계 전압 분포 "a"로부터 "b" 쉬프팅함에 있어, 패스트 셀(FC)은 시각 t1에서 이미 프로그램이 완료되었음에도, 슬로우 셀(SC)에 대한 프로그램이 완료되는 시각 t2까지 인가되는 전압에 의한 커플링 영향(△Vcell)으로 인해, 임계 전압 분포 "b"가 △Vth만큼 이동하여 원하지 아니하는 다른 임계 전압 분포(Err)를 갖게 될 수 있다.
이하에서는 상기와 같은 프로그램 순서 및 셀 산포에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법에 대하여 알아본다.
도 8은 프로그램 순서에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법을 나타내는 도면이다.
도 8을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 먼저 제 1 프로그램 펄스(PPLS1)를 대응되는 워드 라인에 인가하고, 다음으로 제 1 프로그램 펄스(PPLS1)와 다른 전압을 갖는 제 2 프로그램 펄스(PPLS2)를 인가한다.
이때, 도 8의 비휘발성 메모리 장치는 멀티-레벨 셀 플래시 메모리 장치일 수 있다. 특히, 이하에서는 설명의 편의를 위해, 2-bit 멀티-레벨 셀 플래시 메모리 장치에 대하여 설명한다. 다만, 이에 한정되는 것은 아니고, 3-bit 멀티-레벨 셀 이상의 플래시 메모리 장치에도 적용될 수 있다. 3 비트 멀티레벨-셀 플래시 메모리 장치에 대한 더 자세한 설명은 후술된다. 또한, 싱글-레벨 셀 플래시 메모리 장치에도 적용될 수 있다.
계속해서, 도 8을 참조하면, 제 1 프로그램 펄스(PPLS1) 및 제 2 프로그램 펄스(PPLS2) 중 적어도 하나의 프로그램 펄스는 복수개의 비트값에 대한 프로그램 펄스이다. 예를 들어, 2-bit 멀티-레벨 셀 플래시 메모리 장치인 경우, 제 1 프로그램 펄스(PPLS1)는 도 6a에 도시되는 비트값 "01"에 대한 프로그램 펄스이고, 제 2 프로그램 펄스(PPLS2)는 도 6a에 도시되는 비트값 "10" 및 "00"에 대한 프로그램 펄스일 수 있다.
즉, 본 발명의 실시예에서, 도 6에 도시되는 두 개의 비트값 "10" 및 "00"에 대한 제 2 프로그램 동작(P2) 및 제 3 프로그램 동작(P3)이 도 8의 제 2 프로그램 펄스(PPLS2)에 의해 동시에 수행될 수 있다. 이렇듯, 본 발명의 실시예에서, 제 2 프로그램 펄스에 대하여 복수개의 상태에 대한 프로그램을 동시에 수행하기 위해, 비트 라인에는 대응되는 상태에 따라 레벨을 달리하는 복수개의 전압이 도 9와 같이 인가될 수 있다.
도 9는 도 8의 프로그램 시에 비트 라인에 인가되는 전압을 나타내는 그래프이다.
도 8 및 도 9를 참조하면, 복수개의 상태에 대한 프로그램 펄스가 인가되는 워드 라인과 연결되는 비트 라인들 각각에, 복수개의 상태들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값(상태)에 따라 서로 다른 전압이 인가될 수 있다.
예를 들어, 도 8의 실시예와 같이, 제 2 프로그램 펄스(PPLS2)에 의해 "10" 및 "00"에 대한 프로그램이 동시에 수행되는 경우, "10" 상태 및 "00" 상태에 대한 비트 라인 전압은 다르게 인가될 수 있다. 특히, 도 9에 도시되는 바와 같이, 연결되는 메모리 셀에 저장하고자 하는 비트값이 "00" 상태일 때의 비트 라인 전압이 "0V"인 경우, "10" 상태일 때의 비트 라인 전압은, "0V"에서 "10" 상태 및 "00" 상태에 대한 임계 전압 분포의 중간값 사이의 전압 차이(예를 들어, Vd)를 갖는 "Vd" 값을 가질 수 있다.
도 10에 도시되는 바와 같이, "10" 상태에 대한 임계 전압 분포의 중간값이 "2.4V"이고, "00" 상태에 대한 임계 전압 분포의 중간값이 "3.8V"여서, 그 중간값의 차(Vd)가 "1.4V"인 경우, 도 9의 비트 라인 전압은 "00" 상태에 대하여 "0V"이고, "11" 상태에 대하여 "1.4V"일 수 있다.
이때, 제 2 프로그램 펄스(PPLS2)에 의해 프로그램되지 아니하는 "01" 상태에 대하여는, 해당 비트 라인에 인히빗(inhibit) 전압 "Vdd"을 인가하여, 비활성화활 수 있다. 마찬가지로, 제 1 프로그램 펄스(PPLS1)가 활성화되는 구간(d1)에 대응되는 구간(d2)에서는 "01" 및 "00" 상태는, 해당 비트 라인에 인히빗(inhibit) 전압 "Vdd"을 인가하여, 비활성화활 수 있다.
다시, 도 8을 참조하면, 제 1 프로그램 펄스(PPLS1) 및 제 2 프로그램 펄스(PPLS2)는 연속하여 인가될 수 있다. 이때, 제 1 프로그램 펄스(PPLS1)가 인가되는 후에, 제 2 프로그램 펄스(PPLS2)가 인가되는 시간의 간격은 전술된 도 6a 내지 도 6c의 프로그램 순서에 따른 커플링 현상을 초래하지 아니할 정도로 미비할 수 있다.
이상의 도 8 내지 도 10은 본 발명에 따른 프로그램 방법에서, 두 개의 프로그램 펄스를 구비하고 하나의 펄스가 두 개의 상태에 대하여 동시에 프로그램을 수행하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 다만, 멀티-레벨 셀 플래시 메모리 장치에서의 각 상태(예를 들어, "00", "01", "10", "11")에 대한 임계 전압 분포가, 도 10에 도시된 바와 같이 "1.4V" 정도에 불과하므로, 도 9와 같이 비트 라인 전압을 "0V"에서 "Vdd" 정도의 범위안에서 각 상태에 따라 달리 설정함에 있어, 마진을 확보하기에 어려움이 따를 수 있다.
이에 대한 마진 확보가 보장되는 경우에는, 하나의 펄스에 대하여 2개 이상의 상태를 동시에 프로그램할 수 있을 것이다. 또한, 본 발명은 하나의 프로그램 펄스만을 구비하는 실시예로 구현될 수 있을 것이다.
또한, 도 8 내지 도 10은 2비트 멀티레벨-셀 플래시 메모리 장치에서의 프로그램 방법에 대하여 도시하고 있으나, 이에 한정되는 것은 아니다. 즉, 본 발명은 3비트 이상의 멀티레벨-셀 플래시 메모리에도 적용될 수 있다. 이하의 도 11 내지 도 13을 통해, 3비트 멀티레벨-셀 플래시 메모리 장치에서의 프로그램 순서에 따른 커플링 현상을 해결할 수 있는 본 발명에 다른 프로그램 방법을 설명한다.
도 11 내지 도 13을 참조하면, 3비트 멀티레벨-셀 플래시 메모리 장치에서의 프로그램 방법은, 3개의 프로그램 펄스에 응답하여, 8개의 셀 저항 상태를 프로그램할 수 있다. 이때, 최종적인 셀 상태는 도 13과 같이 "P0"부터 "P7"와 같을 수 있다.
구체적으로 설명하면, 먼저 제 1 프로그램 펄스(PPLS1)가 대응되는 워드 라인에 인가하고, 제 1 프로그램 펄스(PPLS1)와 다른 전압을 갖는 제 2 프로그램 펄스(PPLS2)가 인가되며, 다음으로 제 1 프로그램 펄스(PPLS1) 및 제 2 프로그램 펄스(PPLS2)와 다른 전압을 갖는 제 3 프로그램 펄스(PPLS3)가 인가될 수 있다. 전술된, 2 비트 멀티레벨-셀 플래시 메모리 장치에서의 프로그램 방법과 마찬가지로, 제 1 내지 제 3 프로그램 펄스는 연속하여 활성화될 수 있다.
이에 따라, 제 1 프로그램 펄스(PPLS1)에 응답하여 "P1" 프로그램 동작이 수행되고, 제 2 프로그램 펄스(PPLS2)에 응답하여 "P2" 내지 "P4" 프로그램 동작이 수행되며, 제 3 프로그램 펄스(PPLS3)에 응답하여 "P5" 내지 "P7" 프로그램 동작이 수행될 수 있다.
이때, 하나의 프로그램 펄스에 의해 동시에 수행되는 프로그램 동작들은 대응되는 비트 라인 전압을 달리 인가함으로써, 서로 다른 프로그램 상태를 프로그램할 수 있다. 예를 들어, 제 2 프로그램 펄스(PPLS2)에 의해 프로그램 동작 "P2" 내지 "P4"가 동시에 수행되는 경우, 도 12에 도시되는 바와 같이, 각 프로그램 동작에 대응되는 메모리 셀과 연결되는 비트 라인에 "0V", "V1" 및 "V2"와 같은 다른 비트 라인 전압을 인가할 수 있다.
그리고, 제 1 프로그램 펄스(PPLS1)가 활성화되는 구간에서 비활성화되는 프로그램 동작("P2" 내지 "P7")에 대응되는 셀들의 비트 라인에 인히빗(inhibit) 전압 "Vdd"을 인가할 수 있다. 제 2 프로그램 펄스(PPLS2)에 의해 활성화되지 아니하는 "P1" 및 "P5" 내지 "P7" 프로그램 동작에 대응되는 셀들의 비트 라인에 인히빗(inhibit) 전압 "Vdd"을 인가하여, 비활성화활 수 있다. 마찬가지로, 제 3 프로그램 펄스(PPLS3)가 활성화되는 구간에서 비활성화되는 프로그램 동작("P1" 내지 "P4")에 대응되는 셀들의 비트 라인에 인히빗(inhibit) 전압 "Vdd"을 인가할 수 있다.
이와 같은 방식으로, 본 발명에 따른 프로그램 방법은 3비트 이상의 멀티레벨-셀 플래시 메모리 장치에서도 프로그램 순서에 따른 커플링 현상을 방지할 수 있다.
계속해서 도 8을 참조하면, 제 1 프로그램 펄스(PPLS1) 및 제 2 프로그램 펄스(PPLS2)에 의한 프로그램 동작이 정확하게 수행되었는지를 검증하는 검증 동작이 수행될 수 있다. 이때, 본 발명의 실시예에 따른 프로그램 방법은, 제 1 프로그램 펄스(PPLS1) 또는 제 2 프로그램 펄스(PPLS2)에 의해 서로 다른 상태에 대한 프로그램 동작이 동시에 수행되는 것과 달리, 각 상태에 따른 검증 동작을 각각 수행할 수 있다.
예를 들어, 본 발명에 따른 프로그램 방법이 ISPP(Incremental Step Pulse Programming) 방식에 의하는 경우, 도 8은 하나의 제 1 프로그램 펄스 및 제 2 프로그램 펄스 쌍이 인가된 후 다음 제 1 프로그램 펄스 및 제 2 프로그램 펄스 쌍이 인가되기까지, 도 6a의 "01", "10" 및 "00" 상태 각각에 대한 검증 동작을 나타내는 3개의 검증 펄스들(VPLS)이 활성화되는 본 발명의 실시예에 따른 프로그램 방법을 도시하고 있다.
이때, 각 상태에 따라 대응되는 비트 라인에 인가되는 검증 전압들은 다른 크기를 가질 수 있다. 다만, 이에 한정되는 것은 아니고, 한 번의 검증 동작을 통해, 복수의 상태를 검증할 수도 있다.
이렇듯, 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은, 도 14과 같이, 복수개의 상태들에 대한 프로그램 동작(P1 ~ P3)이 동시 또는 거의 동시에 완료됨으로써, 도 6c와 같이 프로그램이 완료된 메모리 셀과 인접한 메모리 셀에 대한 프로그램 동작에 의해, 프로그램이 완료된 메모리 셀에 발생하는 커플링 현상을 방지할 수 있다.
도 15는 셀 산포에 따른 커플링 현상을 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법을 나타내는 도면이다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서의 프로그램 방법은 복수개의 비트값들("00", "01", "10")에 대한 프로그램 펄스를 대응되는 워드 라인에 인가하되, 각 프로그램 상태에 대한 검증 시간을 달리한다.
바람직하게는, 각 상태(비트값)에 대한 검증 시간은, 대응되는 비트 라인으로의 검증 전압을 인가하는 횟수를 달리할 수 있다. 이때, 도 15의 프로그램 방법은, 대응되는 비트 라인으로 검증 전압을 인가하는 때마다, 전압 레벨을 크기를 달리할 수 있다. 예를 들어, 도 15는 "01" 상태의 검증을 크기를 달리하는 세 개의 검증 전압들(Vvrf-1 ~ Vvrf-3)에 의하고, "00" 상태의 검증을 두 개의 검증 전압들(Vvrf-1 및 Vvrf-2)에 의하며, "10" 상태의 검증을 하나의 검증 전압(Vvrf-1)에 의함을 도시한다.
이때, 각 검증 전압들(Vvrf-1 ~ Vvrf-3)의 전압 레벨은 도 16에 도시되는 바와 같을 수 있다. 그리고, 각 상태에 대한 메모리 셀의 문턱 전압(Vth)과 검증 전압들(Vvrf-1 ~ Vvrf-3)의 크기의 비교에 따른 비트 라인 전압의 크기가 도 17에 도시된다.
이상의 도 15 등은 2-비트 멀티-레벨 셀 플래시 메모리 장치에 한하여 설명되었으나, 전술된 바와 같이 이에 한정되는 것은 아니다. 이렇듯, 본 발명의 실시예에 따른 프로그램 방법은 각 비트값에 대한 검증 시간을 달리함으로써, 셀 산포에 따른 커플링 현상을 줄일 수 있다.
도 18는 본 발명의 실시예에 따른 비휘발성 메모리 장치에 의한 프로그램 방법에 따른 프로그램 상태를 나타내는 도면이다.
도 18를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치에 의한 프로그램 방법에 의하면, 각 프로그램 동작(P1 ~ P3) 및/또는 각 셀 산포(FC, TC, SC)에 따른 프로그램이 거의 동시(t1 ~ t3)에 완료됨을 알 수 있다. 따라서, 도 6c 및/또는 도 7c와 같은 프로그램 순서 및 셀 산포에 따른 커플링 현상에 의한 임계 전압 산포가 임의로 변화되는 문제를 해결할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (24)

  1. 비휘발성 메모리 장치에서의 프로그램 방법에 있어서,
    제 1 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계;
    상기 제 1 프로그램 펄스와 다른 전압을 갖는 제 2 프로그램 펄스를 상기 워드 라인에 인가하는 단계; 및
    상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 프로그램 펄스 또는 제 2 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 프로그램 동작을 수행하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  2. 제 1 항에 있어서, 상기 제 2 프로그램 펄스는,
    상기 제 1 프로그램 펄스가 선행되는 경우, 상기 제 1 프로그램 펄스에 연속하여 활성화되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 2 프로그램 펄스에 의한 프로그램 동작이 수행된 후에, 상기 복수개의 비트값들에 대응되는 검증 전압을 상기 비휘발성 메모리 장치의 대응되는 비트 라인에 인가하여, 상기 프로그램에 대한 검증 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  4. 제 3 항에 있어서, 상기 검증 전압들은,
    상기 복수개의 비트값들에 따라 서로 다른 전압을 갖고, 상기 비트값들에 따라 순차적으로 인가되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  5. 제 3 항에 있어서, 상기 검증 전압들은,
    상기 제 1 프로그램 펄스 및 제 2 프로그램 펄스보다 낮은 전압을 갖는 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  6. 제 3 항에 있어서,
    상기 검증 동작이 완료되면, 상기 프로그램 동작을 반복하는 단계를 더 구비하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  7. 제 6 항에 있어서, 상기 제 1 프로그램 펄스 및 상기 제 2 프로그램 펄스는,
    상기 프로그램 동작이 반복될 때마다, 전압 레벨을 높여가며 생성되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  8. 제 1 항에 있어서, 상기 제 1 프로그램 펄스는,
    상기 제 2 프로그램 펄스가 선행되는 경우, 상기 제 2 프로그램 펄스에 연속하여 활성화되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  9. 제 1 항에 있어서, 상기 제 1 프로그램 펄스는,
    상기 제 2 프로그램 펄스보다 낮은 전압을 갖는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  10. 제 1 항에 있어서, 상기 프로그램 동작은,
    동일한 워드 라인에 연결되는 인접한 복수개의 메모리 셀들을 대하여 동시에 프로그램하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  11. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는,
    하나의 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 장치인 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  12. 비휘발성 메모리 장치에서의 프로그램 방법에 있어서,
    제 1 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계; 및
    상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 프로그램 펄스 에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  13. 비휘발성 메모리 장치에서의 프로그램 방법에 있어서,
    제 1 비트값 내지 제 m(m은 자연수) 비트값에 대한 프로그램 펄스를 대응되는 워드 라인에 인가하는 프로그램 동작을 수행하는 단계; 및
    상기 제 1 비트값 내지 제 m 비트값의 프로그램에 대한 검증 시간을 서로 달리하여 검증 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치에서의 프로그램 방법.
  14. 제 13 항에 있어서, 상기 검증 동작을 수행하는 단계는,
    상기 제 1 비트값 내지 제 m 비트값에 따라, 상기 비휘발성 메모리 장치의 대응되는 비트 라인으로의 검증 전압을 인가하는 횟수를 달리하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  15. 제 14 항에 있어서,
    대응되는 비트값에 대한 검증 전압을 인가하는 때마다, 상기 검증 전압의 크기를 달리하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  16. 제 14 항에 있어서,
    제 i(i는 1≤i≤m인 자연수) 비트값에 대한 프로그램 동작이 제 j(j는 1≤j≤m인 자연수) 비트값에 대한 프로그램 동작보다 먼저 수행되는 경우,
    상기 제 i 비트값의 프로그램에 대한 검증 전압의 인가 횟수는,
    상기 제 j 비트값의 프로그램에 대한 검증 전압의 인가 회수보다 많은 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  17. 제 14 항에 있어서, 상기 검증 전압을 인가하는 횟수는,
    상기 m에 대응되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  18. 제 13 항에 있어서,
    제 i(i는 1≤i≤m인 자연수) 비트값에 대한 프로그램 동작이 제 j(j는 1≤j≤m인 자연수) 비트값에 대한 프로그램 동작보다 먼저 수행되는 경우,
    상기 제 i 비트값의 프로그램에 대한 검증 시간이,
    상기 제 j 비트값의 프로그램에 대한 검증 시간보다 긴 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  19. 제 13 항에 있어서, 상기 프로그램 동작은,
    동일한 워드 라인에 연결되는 복수개의 메모리 셀들을 대하여 동시에 프로그래하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  20. 제 13 항에 있어서, 상기 비휘발성 메모리 장치는,
    하나의 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 장치인 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  21. 비휘발성 메모리 장치에서의 프로그램 방법에 있어서,
    각각 다른 프로그램 전압을 갖는 제 1 프로그램 펄스 내지 제 n(n은 2 이상의 자연수) 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계; 및
    상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 내지 제 n 프로그램 펄스 중 적어도 하나 이상의 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 프로그램 동작을 수행하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  22. 제 21 항에 있어서, 상기 제 1 내지 제 n 프로그램 펄스는,
    연속하여 활성화되는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  23. 제 22 항에 있어서,
    상기 제 n 프로그램 펄스에 의한 프로그램 동작이 수행된 후에, 상기 프로그램에 대한 검증 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
  24. 비휘발성 메모리 장치에서의 프로그램 방법에 있어서,
    각각 다른 프로그램 전압을 갖는 제 1 프로그램 펄스 내지 제 n(n은 2 이상의 자연수) 프로그램 펄스를 상기 비휘발성 메모리 장치의 대응되는 워드 라인에 인가하는 단계; 및
    상기 워드 라인과 연결되는 비트 라인들 각각에, 상기 제 1 내지 제 n 프로그램 펄스 중 적어도 하나 이상의 프로그램 펄스에 응답하여 프로그램되는 복수개의 비트값들 중 대응되는 메모리 셀에 프로그램하고자 하는 비트값에 따라 서로 다른 전압을 인가하는 단계를 구비하는 프로그램 동작을 수행하고,
    제 x(x는 1이상 n-1이하의 자연수) 프로그램 펄스는 제 x-1 프로그램 펄스에 의해 프로그램된 메모리 셀 상태를 다른 프로그램 상태로 프로그램하는 것을 특징으로 하는 멀티-레벨 셀 비휘발성 메모리 장치에서의 프로그램 방법.
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