KR20130046130A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

멀티 레벨 셀을 구비하는 반도체 메모리 장치에 관한 것으로, 제1 및 제2 데이터 분포도를 포함하는 메모리 셀을 구비하는 반도체 메모리 장치의 프로그래밍 방법에 있어서, 상기 제1 데이터 분포도와 상기 제2 데이터 분포도 사이에 초기화 분포도를 형성하는 단계, 및 상기 초기화 분포도를 기준으로 프로그래밍 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 프로그래밍 방법이 제공된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 멀티 레벨 셀을 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다.
다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존되지 않지만, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리플래쉬 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 이러한 리플래쉬 동작이 필요 없다. 비휘발성 메모리 장치의 이러한 특징은 저전력화 및 고집적화에 적합하기 때문에 요즈음 휴대용 장치의 저장 매체로 널리 사용되고 있다.
한편, 비휘발성 메모리 장치 중 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 소거 동작(erasing operation)을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그램 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 소거 동작은 트랜지스터의 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 플로팅 게이트에 전자를 축적 또는 방출하고 각 메모리 셀은 '0' 데이터 또는 '1' 데이터에 대응하는 데이터 분포도를 가지게 된다.
이어서, 위에서 설명하였듯이 하나의 메모리 셀에는 '0' 또는 '1' 의 데이터가 저장된다. 즉, 하나의 메모리 셀에는 하나의 비트 데이터가 저장되며 이 메모리 셀을 싱글 레벨 셀(single level cell)이라 한다. 요즘에는 하나의 메모리 셀에 하나 이상의 비트 데이터를 저장하는 방식이 채택되고 있으며, 이 메모리 셀을 멀티 레벨 셀(multi level cell)이라 한다. 싱글 레벨 셀의 경우 메모리 셀에 저장된 '0', '1' 의 데이터를 판단하기 위하여 하나의 판단 전압이 필요하며, 멀티 레벨 셀의 경우 메모리 셀에 저장된 예컨대, '00', '01', '10', '11' 의 데이터를 판단하기 위하여 다수의 판단 전압이 필요하다.
한편, 반도체 메모리 장치의 공정 기술이 발달함에 따라 설계시 고려해야 할 사항들이 생겨났으며, 그 중 대표되는 사항들이 간섭(Interference)과 디스터번스(Disturbance)이다. 이러한 간섭과 디스터번스는 반도체 메모리 장치의 페일 발생률을 높이는 요인으로 작용한다.
도 1 은 기존 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면으로써, 멀티 레벨 셀의 동작 별 데이터 분포도가 도시되어 있다.
도 1 을 참조하면, (A) 는 멀티 레벨 셀의 소거 동작시 데이터 분포도이고, (B) 는 멀티 레벨 셀의 하위 비트 프로그래밍 동작시 '1' 데이터와 '0' 데이터 각각에 대응하는 데이터 분포도이며, (C) 는 멀티 레벨 셀의 상위 비트 프로그래밍 동작시 '11' 데이터와, '10' 데이터와, '01' 데이터, 및 '00' 데이터 각각에 대응하는 데이터 분포도이다. 다시 말하면, 멀티 레벨 셀의 경우 하나의 메모리 셀에 하위 비트(LSB: Least Significant Bit)와 상위 비트(MSB: Most Significant Bit), 즉 2 비트 데이터를 프로그램할 수 있으므로 데이터 분포도에 따라 '11' 데이터와, '10' 데이터와, '01' 데이터, 및 '00' 데이터를 프로그래밍하는 것이 가능하다.
한편, 기존 플래시 메모리 장치의 데이터 분포도는 최대 '11' 데이터에서 '00' 데이터까지의 이동 범위(DTP1)를 갖는다. 일반적으로, 이러한 이동 범위(DTP1)가 커지면 커질수록 간섭과 디스터번스 역시 커지게 되며, 만약 간섭과 디스터번스가 커진다면 반도체 메모리 장치의 신뢰성이 떨어질 것이다.
본 발명은 데이터 분포의 이동 범위를 최소화할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치의 프로그래밍 방법은 제1 및 제2 데이터 분포도를 포함하는 메모리 셀을 구비하는 반도체 메모리 장치의 프로그래밍 방법에 있어서, 상기 제1 데이터 분포도와 상기 제2 데이터 분포도 사이에 초기화 분포도를 형성하는 단계; 및 상기 초기화 분포도를 기준으로 프로그래밍 동작을 수행하는 단계를 포함한다.
바람직하게, 상기 프로그래밍 동작을 수행하는 단계는, 상기 초기화 분포도에 제1 프로그래밍 전압을 인가하여 상기 제1 데이터 분포도를 형성하는 단계; 및 상기 초기화 분포도에 상기 제1 프로그래밍 전압과 다른 제2 프로그래밍 전압을 인가하여 상기 제2 데이터 분포도를 형성하는 단계를 더 포함한다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치의 프로그래밍 방법은 프로그래밍 동작 이전에 초기화 분포도를 설정하는 단계; 및 상기 초기화 분포도에 네가티브 전압을 인가하여 다수의 데이터 분포도 중 어느 하나의 분포도를 형성하는 단계를 포함한다.
바람직하게, 상기 초기화 분포도에 상기 네가티브 전압과 다른 프로그래밍 전압을 인가하여 상기 다수의 데이터 분포도 중 나머지 분포도를 형성하는 단계를 더 포함한다.
본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치는 프로그래밍 동작시 저장될 데이터에 응답하여 제1 데이터 분포도를 형성하기 위한 제1 프로그래밍 전압과 제2 데이터 분포도를 형성하기 위한 제2 프로그래밍 전압을 생성하기 위한 프로그래밍 전압 생성부; 초기화 동작시 상기 제1 프로그래밍 전압과 상기 제2 프로그래밍 전압 사이의 전압 레벨을 가지는 초기화 전압을 생성하기 위한 초기화 전압 생성부; 및 상기 제1 및 제2 프로그래밍 전압 및 상기 초기화 전압을 인가받아 해당 데이터 분포도를 형성하는 메모리 셀 어레이를 구비한다.
바람직하게, 상기 제1 프로그래밍 전압은 네거티브 전압을 포함하고, 상기 제2 프로그래밍 전압은 포지티브 전압을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 분포의 이동 범위를 최소화하여 간섭과 디스터번스를 줄여주는 것이 가능하다.
반도체 메모리 장치에 발생하는 간섭과 디스터번스를 줄여줌으로써, 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면이다.
도 4 는 본 발명의 실시예에 따른 초기화 분포도 형성 과정을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 프로그래밍 전압 생성부(210)와, 초기화 전압 생성부(220)와, 메모리 셀 어레이(230), 및 페이지 버퍼링부(240)를 구비한다.
프로그래밍 전압 생성부(210)는 프로그래밍 동작시 저장될 데이터에 대응하는 제1 및 제2 프로그래밍 전압(V_PRG1, V_PRG2)을 생성한다. 여기서, 제1 프로그래밍 전압(V_PRG1)은 음의 전압인 네거티브 전압을 의미하며, 제2 프로그래밍 전압(V_PRG2)은 양의 전압인 포지티브 전압을 의미한다. 이어서, 초기화 전압 생성부(220)는 초기화 동작시 초기화 전압(V_INT)을 생성한다. 여기서, 초기화 전압(V_INT)은 제1 프로그래밍 전압(V_PRG1)과 제2 프로그래밍 전압(V_PRG2)의 사이 전압 레벨을 가질 수 있으며, 설계에 따라 다양한 전압 레벨을 가질 수 있다. 여기서, 초기화 전압(V_INT)은 제1 프로그래밍 전압(V_PRG1) 보다 높계 설계할 수 있다.
한편, 메모리 셀 어레이(230)는 다수의 메모리 셀을 구비하고 있으며, 이 메모리 셀은 인가되는 전압에 따라 해당하는 데이터 분포도를 형성한다. 즉, 메모리 셀 어레이(230)는 제1 및 제2 프로그래밍 전압(V_PRG1, V_PRG2)을 인가받아 이에 대응하는 데이터 분포도를 형성하고, 초기화 전압(V_INT)을 인가받아 제1 및 제2 프로그래밍 전압(V_PRG1, V_PRG2)에 대응하는 데이터 분포도 사이에 초기화 분포도를 형성한다. 도 3 에서 다시 살펴보겠지만, 초기화 분포도는 제1 프로그래밍 전압(V_PRG1)에 의하여 형성된 데이터 분포도 보다 오른쪽에 위치한다. 이어서, 페이지 버퍼링부(240)는 메모리 셀 어레이(230)에 형성된 데이터 분포도를 판단하고, 읽기 동작시 이를 데이터로 출력한다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그래밍 동작을 설명하기 위한 도면으로써, 멀티 레벨 셀의 동작 별 데이터 분포도가 도시되어 있다.
도 3 을 참조하면, (A) 는 멀티 메모리 셀의 초기화 동작시 데이터 분포도이고, (B) 는 멀티 레벨 셀의 하위 비트 프로그래밍 동작시 '1' 데이터(-3V ~ -1V)와 '0' 데이터(0V ~ 2V) 각각에 대응하는 데이터 분포도이며, (C) 는 멀티 레벨 셀의 상위 비트 프로그래밍 동작시 '11' 데이터(-3V ~ -1V)와, '10' 데이터(0.5V ~ 1.5V)와, '01' 데이터(2V ~ 3V), 및 '00' 데이터(3.5V ~ 4.5V) 각각에 대응하는 데이터 분포도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 (A) 동작시 메모리 셀의 데이터 분포도를 초기화시킨다. 이어서, (B) 동작시 네가티브 전압인 제1 프로그래밍 전압(V_PRG1)을 메모리 셀 어레이(230)에 인가하여 하위 비트인 '1' 데이터를 형성하고, (C) 동작시 포지티브 전압인 제2 프로그래밍 전압(V_PRG2)을 메모리 셀 어레이(230)에 인가하여 '10' 데이터와 '01' 데이터, 및 '00' 데이터를 형성한다. 여기서, '10' 데이터와 '01' 데이터, 및 '00' 데이터를 형성하기 위한 제2 프로그래밍 전압(V_PRG2)은 서로 다른 전압 레벨을 가질 수 있다.
도면에서 볼 수 있듯이, 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 분포도는 최대 '11' 데이터에서 '00' 데이터까지의 이동 범위(DTP2)를 갖는다. 도 1 의 이동 범위(DTP1)과 도 3 의 이동 범위(DTP2)를 비교해보면 도 3 의 이동 범위(DTP2)가 훨씬 작은 것을 알 수 있다.
한편, 도 3 에서는 초기 분포도를 기준으로 왼쪽에 '00' 데이터 분포도를 형성하였지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 '00' 데이터 분포도 이외에 더 많은 데이터 분포도를 초기 분포도 왼쪽에 형성하는 것도 가능하다. 즉, 초기 분포도 오른쪽에 3 개의 데이터 분포도가 그룹핑되어 형성되어 있듯이, 초기 분포도 왼쪽에도 데이터 분포도가 그룹핑되어 형성되는 것이 가능하다.
도 4 는 본 발명의 실시예에 따른 초기화 분포도 형성 과정을 설명하기 위한 도면이다.
도 4 를 참조하면, 초기화 분포도를 형성하는데 있어서 우선, '11' 데이터 분포도를 판단(S410)하고, '00' 데이터 분포도를 판단(S420)한다. 즉, 가장 왼쪽에있는 데이터 분포도와 가장 오른쪽에 있는 데이터 분포도를 판단한다. 그리고, 그 판단 결과에 따라 초기화 전압의 전압 레벨을 설정(S430)한다. 마지막으로, 이렇게 설정된 초기화 전압을 메모리 셀 어레이에 인가(S440)하면, 해당 메모리 셀은 초기화 분포도가 형성된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 이렇게 설정된 초기화 분포도에 제1 및 제2 프로그래밍 전압(V_PRG1, V_PRG2)을 인가하여 원하는 데이터 분포도를 형성한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 분포도의 이동 범위를 최소화하는 것이 가능하다. 이어서, 이는 간섭과 디스터번스가 작아짐을 의미하고, 이는 곧 반도체 메모리 장치의 신뢰성을 높이는 것을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210 : 프로그래밍 전압 생성부
220 : 초기화 전압 생성부
230 : 메모리 셀 어레이
240 : 페이지 버퍼링부

Claims (13)

  1. 제1 및 제2 데이터 분포도를 포함하는 메모리 셀을 구비하는 반도체 메모리 장치의 프로그래밍 방법에 있어서,
    상기 제1 데이터 분포도와 상기 제2 데이터 분포도 사이에 초기화 분포도를 형성하는 단계; 및
    상기 초기화 분포도를 기준으로 프로그래밍 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 프로그래밍 방법.
  2. 제1항에 있어서,
    상기 프로그래밍 동작을 수행하는 단계는,
    상기 초기화 분포도에 제1 프로그래밍 전압을 인가하여 상기 제1 데이터 분포도를 형성하는 단계; 및
    상기 초기화 분포도에 상기 제1 프로그래밍 전압과 다른 제2 프로그래밍 전압을 인가하여 상기 제2 데이터 분포도를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 프로그래밍 방법.
  3. 제2항에 있어서,
    상기 제1 프로그래밍 전압은 네거티브 전압을 포함하고, 상기 제2 프로그래밍 전압은 포지티브 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그래밍 방법.
  4. 제1항에 있어서,
    상기 제1 데이터 분포도와 상기 제2 데이터 분포도는 각각 다수 개의 분포도를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그래밍 방법.
  5. 제1항에 있어서,
    상기 초기화 분포도를 형성하는 단계는,
    상기 제1 데이터 분포도와 상기 제2 데이터 분포도를 판단하는 단계;
    상기 판단하는 단계의 결과에 따라 초기화 전압을 설정하는 단계; 및
    상기 초기화 전압을 메모리 셀에 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 프로그래밍 동작 이전에 초기화 분포도를 설정하는 단계; 및
    상기 초기화 분포도에 네가티브 전압을 인가하여 다수의 데이터 분포도 중 어느 하나의 분포도를 형성하는 단계
    를 포함하는 반도체 메모리 장치의 프로그래밍 방법.
  7. 제6항에 있어서,
    상기 초기화 분포도에 상기 네가티브 전압과 다른 프로그래밍 전압을 인가하여 상기 다수의 데이터 분포도 중 나머지 분포도를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 프로그래밍 방법.
  8. 제6항에 있어서,
    상기 네가티브 전압에 응답하여 형성되는 분포도는 다수 개의 분포도를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그래밍 방법.
  9. 프로그래밍 동작시 저장될 데이터에 응답하여 제1 데이터 분포도를 형성하기 위한 제1 프로그래밍 전압과 제2 데이터 분포도를 형성하기 위한 제2 프로그래밍 전압을 생성하기 위한 프로그래밍 전압 생성부;
    초기화 동작시 상기 제1 프로그래밍 전압과 상기 제2 프로그래밍 전압 사이의 전압 레벨을 가지는 초기화 전압을 생성하기 위한 초기화 전압 생성부; 및
    상기 제1 및 제2 프로그래밍 전압 및 상기 초기화 전압을 인가받아 해당 데이터 분포도를 형성하는 메모리 셀 어레이
    를 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 프로그래밍 전압은 네거티브 전압을 포함하고, 상기 제2 프로그래밍 전압은 포지티브 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 초기화 전압에 응답하여 형성되는 데이터 분포도는 상기 제1 및 제2 프로그래밍 전압에 응답하여 형성되는 각각의 데이터 분포도 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 메모리 셀 어레이는 다수의 멀리 레벨 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 메모리 셀 어레이에 형성된 데이터 분포도를 판단하여 데이터를 출력하기 위한 페이지 버퍼링부를 더 구비하는 반도체 메모리 장치.
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