JP2019057345A

JP2019057345A - 半導体記憶装置

Info

Publication number: JP2019057345A
Application number: JP2017180511A
Authority: JP
Inventors: 泰洋椎野; Yasuhiro Shiino
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-09-20
Filing date: 2017-09-20
Publication date: 2019-04-11
Also published as: US10504586B2; US20190088312A1

Abstract

【課題】半導体記憶装置の書き込み動作を高速化する。【解決手段】実施形態の半導体記憶装置１０は、複数のメモリセルと、複数のメモリセルに接続されたワード線ＷＬと、複数のメモリセルにそれぞれ接続された複数のビット線ＢＬと、コントローラとを含む。メモリセルは、複数ビットのデータとして第１〜第３データをそれぞれ記憶する場合は第１〜第３閾値電圧を有するように設定される。コントローラは、プログラム動作において、ワード線ＷＬにプログラム電圧を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線ＢＬに第１電圧を印加し、第２データを書き込むべきメモリセルに接続されたビット線ＢＬに第１電圧よりも低い第２電圧を印加し、第３データを書き込むべきメモリセルに接続されたビット線ＢＬに第２電圧よりも低い第３電圧を印加する。【選択図】図６

Description

実施形態は半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１４−２２５３１０号公報

半導体記憶装置の書き込み動作を高速化する。

実施形態の半導体記憶装置は、複数のメモリセルと、ワード線と、複数のビット線と、コントローラとを含む。複数のメモリセルは、各々が閾値電圧に基づいて複数ビットのデータを記憶する。複数のメモリセルは、複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧を有するように設定され、複数ビットのデータとして第３データを記憶する場合は第２閾値電圧より高い第３閾値電圧を有するように設定される。ワード線は、複数のメモリセルに接続される。複数のビット線は、それぞれ複数のメモリセルに接続される。コントローラは、プログラム動作を含むプログラムループを含む書き込みを実行する。コントローラは、プログラム動作において、ワード線にプログラム電圧を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線に第１電圧を印加し、第２データを書き込むべきメモリセルに接続されたビット線に第１電圧よりも低い第２電圧を印加し、第３データを書き込むべきメモリセルに接続されたビット線に第２電圧よりも低い第３電圧を印加する。

第１実施形態に係る半導体メモリを含むメモリシステムの全体構成の一例を示すブロック図。第１実施形態におけるメモリセルアレイの回路構成の一例を示す図。第１実施形態におけるメモリセルトランジスタの閾値分布の一例を示す図。第１実施形態におけるメモリセルアレイの断面構成の一例を示す図。第１実施形態におけるセンスアンプモジュールの回路構成の一例を示す図。第１実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第１実施形態の比較例に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。 Quick Pass Write方式が適用された書き込み動作の一例を示す図。第２実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第２実施形態の変形例に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第３実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第４実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第５実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。第５実施形態に係る半導体記憶装置の書き込み動作において各種配線に印加される電圧の一例を示す図。書き込み動作後の“ＥＲ”レベル及び“Ａ”レベルにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布の一例を示す図。読み出し電圧ＡＲ及びＥＲに対応する探索読み出し及び補正読み出しにおいて各種配線に印加される電圧の一例を示す図。第６実施形態に係る半導体記憶装置の読み出し動作において各種配線に印加される電圧の一例を示す図。第７実施形態に係る半導体記憶装置の読み出し動作において各種配線に印加される電圧の一例を示す図。第８実施形態に係る半導体記憶装置の読み出し動作において各種配線に印加される電圧の一例を示す図。第８実施形態の変形例に係る半導体記憶装置の読み出し動作において各種配線に印加される電圧の一例を示す図。第４実施形態の変形例に係る半導体記憶装置の読み出し動作において各種配線に印加される電圧の一例を示す図。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示している。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。これに限定されず、その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１２は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。

ロウデコーダ１３は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダ１３は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１２に転送し、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。

レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたカラムアドレス、ブロックアドレス及びページアドレスは、例えばそれぞれセンスアンプモジュール１２、ロウデコーダ１３、及びシーケンサ１７で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。

ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。

シーケンサ１７は、アドレスレジスタ１５Ｂに保持されたアドレス情報ＡＤＤ、及びコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダ１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。

電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３等に供給することが出来る。例えば電圧生成回路１９は、ページアドレスに応じて選択されたワード線に対応する信号線、及び非選択のワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

［１−１−２］メモリセルアレイ１１の構成
（メモリセルアレイ１１の回路構成）
図２は、第１実施形態におけるメモリセルアレイ１１の回路構成の一例を示し、１つのブロックＢＬＫの詳細な回路構成を抽出して示している。図２に示すようにブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページ分のデータを記憶する。

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは選択ゲート線ＳＧＳに共通接続されている。

以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。

（メモリセルトランジスタＭＴの閾値分布）
以下で説明する各実施形態に係る半導体記憶装置１０は、メモリセルトランジスタＭＴの書き込み方式として、例えば１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ（Multi-Level Cell）方式、又は１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ（Triple-Level Cell）方式を使用する。

図３は、ＭＬＣ方式が適用されたメモリセルトランジスタＭＴの閾値分布及び読み出し電圧と、ＴＬＣ方式が適用されたメモリセルトランジスタＭＴの閾値分布及び読み出し電圧とをそれぞれ示している。図３に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。図３に示すように複数のメモリセルトランジスタＭＴは、記憶するデータのビット数に基づいて複数の閾値分布を形成する。

ＭＬＣ方式が適用された場合、複数のメモリセルトランジスタＭＴは４つの閾値分布を形成する。この４個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称する。ＭＬＣ方式において、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布には、それぞれ異なる２ビットデータが割り当てられる。

ＴＬＣ方式が適用された場合、複数のメモリセルトランジスタＭＴは８つの閾値分布を形成する。この８個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。ＴＬＣ方式において、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布には、それぞれ異なる３ビットデータが割り当てられる。

各書き込み方式において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定する動作に使用される。メモリセルトランジスタＭＴに読み出し電圧ＡＲが印加されると、“ＥＲ”レベルに対応するメモリセルトランジスタがオン状態になり、“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタがオフ状態になる。

その他の読み出し電圧も同様に設定され、読み出し電圧ＢＲは、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルの閾値分布と“Ｃ”レベルの閾値分布との間に設定され、読み出し電圧ＤＲは、“Ｃ”レベルの閾値分布と“Ｄ”レベルの閾値分布との間に設定され、読み出し電圧ＥＲは、“Ｄ”レベルの閾値分布と“Ｅ”レベルの閾値分布との間に設定され、読み出し電圧ＦＲは、“Ｅ”レベルの閾値分布と“Ｆ”レベルの閾値分布との間に設定され、読み出し電圧ＧＲは、“Ｆ”レベルの閾値分布と“Ｇ”レベルの閾値分布との間に設定される。

各書き込み方式において、最も高い閾値分布における最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

また、各書き込み方式において、隣り合う閾値分布の間にそれぞれベリファイ電圧が設定される。例えば、半導体記憶装置１０は、書き込み動作において、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルのベリファイ動作に、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが使用する。ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶと、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲとは、同じ電圧であっても良いし、異なる電圧であっても良い。

尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されても良い。また、各読み出し電圧及び読み出しパス電圧は、各方式で同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。

（メモリセルアレイ１１の構造）
図４は、第１実施形態おけるメモリセルアレイ１１の断面構造の一例を示し、層間絶縁膜が省略されたメモリセルアレイ１１の断面と、Ｘ軸、Ｙ軸、及びＺ軸とを示している。

図４に示すように半導体記憶装置１０は、Ｐ型ウェル領域２０、複数の導電体２１〜２６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。

Ｐ型ウェル領域２０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域２０の上方には、例えば４層の導電体２１、８層の導電体２２、及び４層の導電体２３が層間絶縁膜を介して順に積層されている。これらの導電体２１〜２３は、例えばＸ方向とＹ方向に広がった板状に設けられている。導電体２１及び２３はそれぞれ選択ゲート線ＳＧＳ及びＳＧＤとして機能し、導電体２２はワード線ＷＬとして機能する。１本のワード線ＷＬには、積層された導電体２２のうち１つの導電体が割り当てられる。選択ゲート線ＳＧＳ及びＳＧＤには、図４に示すように積層された複数の導電体が割り当てられても良いし、１層に設けられた導電体が割り当てられても良い。

複数の半導体ピラーＭＨは、導電体２３の上面からＰ型ウェル領域２０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って導電体２１〜２３を通過するように設けられている。例えば半導体ピラーＭＨは、ブロック絶縁膜３３、絶縁膜３４、トンネル酸化膜３５、及び導電性の半導体材料３６を含んでいる。

具体的には、半導体ピラーＭＨを形成するメモリホールの内壁にブロック絶縁膜３３が設けられ、ブロック絶縁膜３３の内壁に絶縁膜３４が設けられ、絶縁膜３４の内壁にトンネル酸化膜３５が設けられ、トンネル酸化膜３５の内側に半導体材料３６が埋め込まれている。尚、半導体材料３６内には、異なる材料が含まれていても良い。

導電体２３及び半導体ピラーＭＨよりも上層には、導電体２４が形成されている。導電体２４はビット線ＢＬとして機能し、対応する半導体ピラーＭＨと接続されている。尚、導電体２４と半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグが形成されても良い。

導電体２３と導電体２４との間の配線層には、導電体２５及び２６が形成されている。導電体２５はソース線ＳＬとして機能し、コンタクトプラグＬＩを介してウェル領域２０の表面内に形成されたｎ^＋不純物拡散領域３１に接続されている。導電体２６はウェル線ＣＰＷＥＬＬとして機能し、コンタクトプラグＬＩを介してウェル領域２０の表面内に形成されたｐ^＋不純物拡散領域３２に接続されている。これらのコンタクトプラグＬＩは、例えばＸ方向とＺ方向に広がった板状に設けられている。

以上で説明したメモリセルアレイ１１の構造において、１つの半導体ピラーＭＨが１つのＮＡＮＤストリングＮＳに対応している。具体的には、導電体２１と半導体ピラーＭＨとの交点が選択トランジスタＳＴ２に対応し、導電体２２と半導体ピラーＭＨとの交点がワード線ＷＬに対応し、導電体２３と半導体ピラーＭＨとの交点が選択トランジスタＳＴ１に対応している。最下層の導電体２１及びトンネル酸化膜２９はｎ^＋型不純物拡散領域３１の近傍まで設けられるため、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ^＋型不純物拡散領域３１間に電流経路が形成される。

また、以上で説明したメモリセルアレイ１１の構造は、Ｘ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。また、同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、選択ゲート線ＳＧＤに対応する導電体２３は、ストリングユニットＳＵ間で分離される。

尚、以上で説明したメモリセルアレイ１１の構成は、その他の構成であっても良い。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−１−３］センスアンプモジュール１２の構成
図５は、第１実施形態おけるセンスアンプモジュール１２の回路構成の一例を示している。センスアンプモジュール１２は、ビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含み、図５には、１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。

図５に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１〜４７、及びキャパシタ４８を含んでいる。

トランジスタ４０の一端は電源線に接続され、トランジスタ４０のゲートはノードＩＮＶに接続されている。トランジスタ４１の一端はトランジスタ４０の他端に接続され、トランジスタ４１の他端はノードＣＯＭに接続され、トランジスタ４１のゲートには制御信号ＢＬＸが入力される。トランジスタ４２の一端はノードＣＯＭに接続され、トランジスタ４２の他端は対応するビット線ＢＬに接続され、トランジスタ４２のゲートには制御信号ＢＬＣが入力される。トランジスタ４３の一端はノードＣＯＭに接続され、トランジスタ４３の他端はノードＳＲＣに接続され、トランジスタ４３のゲートはノードＩＮＶに接続されている。トランジスタ４４の一端はトランジスタ４０の他端に接続され、トランジスタ４４の他端はノードＳＥＮに接続され、トランジスタ４４のゲートには制御信号ＨＬＬが入力される。トランジスタ４５の一端はノードＳＥＮに接続され、トランジスタ４５の他端はノードＣＯＭに接続され、トランジスタ４５のゲートには制御信号ＸＸＬが入力される。トランジスタ４６の一端は接地され、トランジスタ４６のゲートはノードＳＥＮに接続されている。トランジスタ４７の一端はトランジスタ４６の他端に接続され、トランジスタ４７の他端はバスＬＢＵＳに接続され、トランジスタ４７のゲートには制御信号ＳＴＢが入力される。キャパシタ４８の一端はノードＳＥＮに接続され、キャパシタ４８の他端にはクロックＣＬＫが入力される。

以上で説明した制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ１７によって生成される。また、トランジスタ４０の一端に接続された電源線には、例えば半導体記憶装置１０の電源電圧である電圧ＶＤＤが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧ＶＳＳが印加される。

ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持することが出来る。ラッチ回路ＸＤＬは入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。ラッチ回路ＳＤＬは、例えばインバータ５０及び５１、並びにｎチャネルＭＯＳトランジスタ５２及び５３を含んでいる。

インバータ５０の入力ノードはノードＬＡＴに接続され、インバータ５０の出力ノードはノードＩＮＶに接続されている。インバータ５１の入力ノードはノードＩＮＶに接続され、インバータ５１の出力ノードはノードＬＡＴに接続されている。トランジスタ５２の一端はノードＩＮＶに接続され、トランジスタ５２の他端はバスＬＢＵＳに接続され、トランジスタ５２のゲートには制御信号ＳＴＩが入力される。トランジスタ５３の一端はノードＬＡＴに接続され、トランジスタ５３の他端はバスＬＢＵＳに接続され、トランジスタ５３のゲートには制御信号ＳＴＬが入力される。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

以上で説明したセンスアンプモジュール１２において、各センスアンプユニットＳＡＵがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。

本明細書において、「シーケンサ１７が制御信号ＳＴＢをアサートする」とは、シーケンサ１７が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに変化させることに対応している。以下では、“Ｈ”レベルの電圧がゲートに入力されたトランジスタはオン状態になり、“Ｌ”レベルの電圧がゲートに入力されたトランジスタはオフ状態になるものとする。

尚、第１実施形態におけるセンスアンプモジュール１２の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ４７は、ｐチャネルＭＯＳトランジスタで構成されても良い。この場合に、「シーケンサ１７が制御信号ＳＴＢをアサートする」とは、シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに変化させることに対応する。

例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されても良い。

［１−２］動作
第１実施形態に係る半導体記憶装置１０は、書き込み動作において、プログラム動作とベリファイ動作との組み合わせであるプログラムループを繰り返し実行する。

プログラム動作は、選択したワード線ＷＬにプログラム電圧を印加して、書き込み対象のメモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。プログラム動作において、書き込み禁止のメモリセルトランジスタＭＴでは、例えばセルフブースト技術によって閾値電圧の上昇が抑制される。

ベリファイ動作は、メモリセルトランジスタＭＴの閾値電圧が所望の電圧に達したかどうかを判定する読み出し動作である。各プログラムループにおいて、閾値電圧が所望の電圧に達しているメモリセルトランジスタＭＴ、又はベリファイをパスしたメモリセルトランジスタＭＴでは、例えばベリファイ動作において読み出しが実行されない。

図６は、第１実施形態に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示している。

以下の説明において、書き込み対象のビット線ＢＬとは、書き込み対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを示し、書き込み禁止のビット線ＢＬとは、書き込み禁止のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを示している。

また、書き込み対象のメモリセルトランジスタＭＴのうち、“Ａ”レベルに対応するデータを書き込み、閾値電圧を“Ａ”レベルまで上昇させるべきメモリセルトランジスタＭＴのことを“Ａ”書き込みのメモリセルトランジスタＭＴと称する。書き込み対象のビット線ＢＬのうち、“Ａ”書き込みのメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを“Ａ”書き込みのビット線ＢＬと称する。

同様に、書き込み対象のメモリセルトランジスタＭＴのうち、それぞれ“Ａ”レベル及び“Ｂ”レベルに対応するデータを書き込み、閾値電圧をそれぞれ“Ｂ”レベル及び“Ｃ”レベルまで上昇させるべきメモリセルトランジスタＭＴのことを、それぞれ“Ａ”書き込み及び“Ｂ”書き込みのメモリセルトランジスタＭＴと称する。それぞれが“Ｂ”書き込み及び“Ｃ”書き込みのメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを、それぞれ“Ｂ”書き込み及び“Ｃ”書き込みのビット線ＢＬと称する。

また、以下の説明では、ベリファイ動作において、センスアンプモジュール１２が、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルを超えたかどうかを判定する動作のことを、“Ａ”ベリファイと称する。同様に、ベリファイ動作において、センスアンプモジュール１２が、それぞれ“Ｂ”書き込み及び“Ｃ”書き込みに対応するモリセルトランジスタＭＴの閾値電圧が、それぞれ“Ｂ”レベル及び“Ｃ”レベルをそれぞれ超えたかどうか判定する動作のことを、それぞれ“Ｂ”ベリファイ及び“Ｃ”ベリファイと称する。

書き込み動作が実行される前の初期状態では、図６に示すように、ワード線ＷＬ及びビット線ＢＬの電圧は接地電圧ＶＳＳとなっており、制御信号ＳＴＢは“Ｌ”レベルとなっている。

書き込み動作が開始すると、まずシーケンサ１７は、プログラム動作を実行する。プログラム動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＰＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＰＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＰＣを印加し、書き込み禁止のビット線に電圧ＶＩＮＨを印加する。これらの電圧値の関係は、ＰＣ＜ＰＢ＜ＰＡ＜ＶＩＮＨとなっている。書き込み禁止のビット線ＢＬに電圧ＶＩＮＨが印加されると、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。

そして、ロウデコーダ１３が、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。選択されたワード線ＷＬにプログラム電圧ＶＰＧＭが印加されると、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの電圧差により、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する。

このとき、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、書き込むレベルに応じて異なっている。ビット線ＢＬの電圧が低い方が、プログラム電圧ＶＰＧＭとの差が大きくなるため、プログラム電圧ＶＰＧＭが印加されたメモリセルトランジスタＭＴの閾値電圧の上昇量は、“Ａ”書き込み＜“Ｂ”書き込み＜“Ｃ”書き込みとなる。

一方で、フローティング状態となっているＮＡＮＤストリングＮＳにおけるチャネルの電圧は、ワード線ＷＬとのカップリングによって上昇するため、選択されたワード線ＷＬと書き込み禁止のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの電圧差は小さくなる。これにより、書き込み禁止のメモリセルトランジスタＭＴにおける閾値電圧の変動が抑制される（セルフブースト技術）。

それから、ロウデコーダ１３が選択されたワード線ＷＬの電圧をＶＳＳに下降させ、センスアンプモジュール１２が各ビット線ＢＬの電圧をＶＳＳに下降させると、シーケンサ１７はプログラム動作からベリファイ動作に移行する。

ベリファイ動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＲＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＲＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＲＣを印加する。これらの電圧値の関係は、ＲＣ＜ＲＢ＜ＲＡとなっている。ロウデコーダ１３は、選択されたワード線ＷＬに例えばベリファイ電圧ＶＦＹを印加する。

以上のように、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、ベリファイ動作の対象レベルに応じて異なっている。

具体的には、電圧ＲＡとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＡＶとの差に相当するように設定される。電圧ＲＢとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＢＶとの差に相当するように設定される。電圧ＲＣとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＣＶとの差に相当するように設定される。電圧ＶＢＬは、通常の読み出し動作において、選択ワード線ＷＬに電圧が印加されている間にビット線ＢＬに印加される電圧に対応している。

それから、シーケンサ１７は、ベリファイ電圧ＶＦＹが印加されている間に、制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ａ”ベリファイ、“Ｂ”ベリファイ、及び“Ｃ”ベリファイを一括で実行する。

以上で説明したプログラム動作及びベリファイ動作が、１回のプログラムループに相当する。そして、シーケンサ１７は、プログラム電圧ＶＰＧＭをステップアップして、同様のプログラムループを繰り返し実行する。プログラム電圧ＶＰＧＭをステップアップする値ΔＶＰＧＭは、任意の値に設定することが可能である。シーケンサ１７は、プログラムループにおいて、例えばベリファイ動作をパスしたメモリセルトランジスタＭＴの数が所定の数より少なくなったことを検知すると、書き込み動作を終了する。

以上のように、第１実施形態に係る半導体記憶装置１０の書き込み動作では、最初のプログラムループ内のプログラム動作から、書き込むデータに応じて対応するビット線毎に異なる電圧を印加している。また、第１実施形態に係る半導体記憶装置１０の書き込み動作では、各ベリファイ動作において、複数レベルのベリファイ読み出しを一括で実行している。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０に依れば、書き込み動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について、図７に示された比較例を用いて説明する。

図７は、第１実施形態の比較例に係る半導体記憶装置の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化が示されている。図７に示すように、比較例における書き込み動作では、図６を用いて説明した第１実施形態における書き込み動作に対して、プログラム動作及びベリファイ動作の詳細が異なっている。

比較例におけるプログラム動作では、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭが印加されている間、書き込み対象のビット線ＢＬの電圧が接地電圧ＶＳＳに維持される。つまり、比較例におけるプログラム動作では、１回のプログラム動作による、“Ａ”書き込みのメモリセルトランジスタＭＴにおける閾値電圧の上昇量と、“Ｂ”書き込みのメモリセルトランジスタＭＴにおける閾値電圧の上昇量と、“Ｃ”書き込みのメモリセルトランジスタＭＴにおける閾値電圧の上昇量とが略同一になる。

この場合、目標とする閾値電圧の値が低い方から順にベリファイ動作をパスすることから、“Ａ”書き込みのメモリセルトランジスタＭＴと、“Ｂ”書き込みのメモリセルトランジスタＭＴと、“Ｃ”書き込みのメモリセルトランジスタＭＴの順に、ベリファイ動作をパスするタイミングが遅くなる。

つまり、目標とする閾値電圧の値が低いメモリセルトランジスタＭＴでは、ベリファイ動作をパスした後に、書き込み禁止に設定された状態でプログラム電圧ＶＰＧＭが印加されることになる。ベリファイ動作をパスした後にプログラム電圧ＶＰＧＭが印加されると、プログラムディスターブによって閾値分布が広がる可能性がある。

これに対して、第１実施形態に係る半導体記憶装置１０では、プログラム動作時において、目標とする閾値電圧に応じてビット線ＢＬに印加する電圧を変化させ、１回のプログラム動作におけるメモリセルトランジスタＭＴの閾値電圧の上昇量を調整している。

具体的には、第１実施形態に係る半導体記憶装置１０は、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込みの順に、１回目のプログラム動作における閾値電圧の上昇が大きくなるように、ビット線ＢＬに印加する電圧を調整している。

その結果、第１実施形態に係る半導体記憶装置１０では、プログラムループの繰り返しにおいて、“Ａ”書き込みのメモリセルトランジスタＭＴが“Ａ”ベリファイにパスするタイミングと、“Ｂ”書き込みのメモリセルトランジスタＭＴが“Ｂ”ベリファイにパスするタイミングと、“Ｃ”書き込みのメモリセルトランジスタＭＴが“Ｃ”ベリファイにパスするタイミングとを揃えることが出来る。

これにより、第１実施形態に係る半導体記憶装置１０は、プログラムディスターブの影響を抑制することが出来るため、閾値分布の広がりを抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１０では、読み出し動作におけるエラービット数を抑制することが出来、書き込んだデータの信頼性を向上することが出来る。

また、比較例におけるプログラム動作では、最も書き込む閾値電圧の低い“Ａ”書き込みに最適化されたプログラム電圧ＶＰＧＭを使用するため、書き込む閾値電圧の高い“Ｂ”レベル及び“Ｃ”書き込みにそれぞれ要する時間が長くなってしまう。

これに対して、第１実施形態に係る半導体記憶装置１０では、最も書き込む閾値電圧の高い“Ｃ”書き込みに最適化されたプログラム電圧ＶＰＧＭを使用して、且つビット線ＢＬの電圧を適宜調整することによって、“Ａ”書き込み、“Ｂ”書き込み、及び“Ｃ”書き込みのそれぞれの閾値電圧に対応した実効的な書き込み電圧を設定することが出来る。

これにより、第１実施形態に係る半導体記憶装置１０では、高いレベルに対応する“Ｂ”書き込み及び“Ｃ”書き込みがそれぞれ終了するまでの期間を短くすることが出来る。従って、第１実施形態に係る半導体記憶装置１０は、比較例に係る半導体記憶装置１０よりも書き込み動作を高速化することが出来る。

また、比較例におけるベリファイ動作では、書き込み対象のビット線に電圧ＶＢＬが印加され、選択されたワード線ＷＬにベリファイ電圧ＡＶ、ＢＶ、及びＣＶが順に印加される。そして、選択されたワード線ＷＬにベリファイ電圧ＡＶ、ＢＶ、及びＣＶがそれぞれ印加されている間に、それぞれ制御信号ＳＴＢがアサートされる。つまり、比較例におけるベリファイ動作では、“Ａ”ベリファイ、“Ｂ”ベリファイ、及び“Ｃ”ベリファイを異なるタイミングで実行されている。

これに対して、第１実施形態に係る半導体記憶装置１０では、ベリファイ動作時において１種類のベリファイ電圧ＶＦＹが使用され、判定する閾値電圧の値に応じてビット線ＢＬに印加する電圧が調整される。

具体的には、第１実施形態に係る半導体記憶装置１０は、選択されたワード線ＷＬにベリファイ電圧ＶＦＹを印加している間に、各ビット線ＢＬの電圧を適宜変更することによって、“Ａ”書き込みのメモリセルトランジスタＭＴにおいて比較例における“Ａ”ベリファイと同じ状態を形成し、“Ｂ”書き込みのメモリセルトランジスタＭＴにおいて比較例における“Ｂ”ベリファイと同じ状態を形成し、“Ｃ”書き込みのメモリセルトランジスタＭＴにおいて比較例における“Ｃ”ベリファイと同じ状態を形成する。

その結果、第１実施形態に係る半導体記憶装置１０は、制御信号ＳＴＢを１回アサートすることによって、複数のレベルに対応するベリファイを一括で実行することが出来る。従って、第１実施形態に係る半導体記憶装置１０の書き込み動作では、ベリファイ動作の時間を短縮することが出来るため、比較例に係る半導体記憶装置１０よりも書き込み動作を高速化することが出来る。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第２実施形態に係る半導体記憶装置１０では、ＱＰＷ（Quick Pass Write）方式を適用して第１実施形態と同様の書き込み動作を実行する。

［２−１］動作
［２−１−１］ＱＰＷ方式について
図８は、ＱＰＷ方式が適用された書き込み動作が実行された場合に、書き込み動作の進行に伴いメモリセルトランジスタＭＴの閾値分布がシフトする様子が示されている。

図８に示すようにＱＰＷ方式の書き込み動作では、１つのレベルに対する書き込み動作に２種類のベリファイ電圧ＶＨ及びＶＬが設定される。ベリファイ電圧ＶＬは、ベリファイ電圧ＶＨより任意の値ΔＶＲだけ低く設定される。ベリファイ電圧ＶＨは、メモリセルトランジスタＭＴの最終的な目標の閾値電圧に対応し、例えば図３を用いて説明したベリファイ電圧ＡＶ等に対応している。ベリファイ電圧ＶＨによるベリファイにパスしたメモリセルトランジスタＭＴは、以降の書き込み動作で書き込み禁止に設定される。これらのベリファイ電圧ＶＨ及びＶＬは、各プログラムループのベリファイ動作においてそれぞれ使用される。

そして、各プログラムループのプログラム動作では、ベリファイ電圧ＶＨ及びＶＬによるベリファイ結果に基づいて、書き込み対象のビット線ＢＬに所定の電圧を印加する。具体的には、センスアンプモジュール１２は、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ未満の場合、対応するビット線ＢＬに例えば接地電圧ＶＳＳを印加し、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ以上の場合、対応するビット線ＢＬに例えば接地電圧ＶＳＳよりも高く、電圧ＶＩＮＨよりも低い電圧を印加する。

この状態で、ロウデコーダ１３によって選択されたワード線にプログラム電圧ＶＰＧＭが印加されると、図８に示すように、閾値電圧が電圧ＶＬ以上電圧ＶＨ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量が、閾値電圧が電圧ＶＬ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量よりも小さくなる。

このため、ＱＰＷ方式が適用された書き込み動作では、メモリセルトランジスタＭＴの最終的な目標の閾値電圧ＶＨを大きく超えることが抑制されるため、書き込みが終了したメモリセルトランジスタＭＴの閾値分布が細くなる。

以上で説明したベリファイ電圧ＶＨ及びＶＬは、１つのメモリセルトランジスタＭＴが複数ビットのデータを記憶する場合、書き込むレベル毎に設けられる。具体的には、ＭＬＣ方式が適用された場合、例えば“Ａ”レベルに対応してベリファイ電圧ＡＶＬ及びＡＶＨが設定され、“Ｂ”レベルに対応してベリファイ電圧ＢＶＬ及びＢＶＨが設定され、“Ｃ”レベルに対応してベリファイ電圧ＣＶＬ及びＣＶＨが設定される。そして、例えばベリファイ電圧ＡＶＬ、ＢＶＬ、及びＣＶＬのそれぞれが、低い方のベリファイ電圧ＶＬに対応し、ベリファイ電圧ＡＶＨ、ＢＶＨ、及びＣＶＨのそれぞれが、高い方のベリファイ電圧ＶＨに対応する。

尚、ＱＰＷ方式の詳細は“不揮発性半導体記憶装置”という２０１４年４月２８日に出願された米国特許出願１４／２６３，９４８号、及び“不揮発性半導体記憶装置”という２００９年９月２１日に出願された米国特許出願１２／５６３，２９６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［２−１−２］書き込み動作について
図９は、第２実施形態に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が示されている。

以下の説明では、ベリファイ動作において、センスアンプモジュール１２が、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＬに対応する電圧を超えたかどうかを判定する動作のことを、“ＶＬ”ベリファイと称し、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＨに対応する電圧を超えたかどうかを判定する動作のことを、“ＶＨ”ベリファイと称する。

図９に示すように、書き込み動作が開始すると、まずシーケンサ１７は、プログラム動作を実行する。このプログラム動作は、第１実施形態で図６を用いて説明したプログラム動作と同様のため、説明を省略する。

プログラム動作が終了すると、次にシーケンサ１７はベリファイ動作を実行する。ベリファイ動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＲＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＲＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＲＣを印加する。

そして、ロウデコーダ１３は、選択されたワード線ＷＬに例えばベリファイ電圧ＶＦＹＬと、ベリファイ電圧ＶＦＹＨとを続けて印加する。ベリファイ電圧ＶＦＹＨは、ベリファイ電圧ＶＦＹＬよりも高い電圧である。ベリファイ電圧ＶＦＹＨ及びＶＦＹＬは、図８を用いて説明したＱＰＷ方式におけるベリファイ電圧ＶＨ及びＶＬにそれぞれ対応している。

具体的には、電圧ＲＡとベリファイ電圧ＶＦＹＬとの差が、電圧ＶＢＬとベリファイ電圧ＡＶＬとの差に相当するように設定され、電圧ＲＡとベリファイ電圧ＶＦＹＨとの差が、電圧ＶＢＬとベリファイ電圧ＡＶＨとの差に相当するように設定される。電圧ＲＢとベリファイ電圧ＶＦＹＬとの差が、電圧ＶＢＬとベリファイ電圧ＢＶＬとの差に相当するように設定され、電圧ＲＢとベリファイ電圧ＶＦＹＨとの差が、電圧ＶＢＬとベリファイ電圧ＢＶＨとの差に相当するように設定される。電圧ＲＣとベリファイ電圧ＶＦＹＬとの差が、電圧ＶＢＬとベリファイ電圧ＣＶＬとの差に相当するように設定され、電圧ＲＣとベリファイ電圧ＶＦＹＨとの差が、電圧ＶＢＬとベリファイ電圧ＣＶＨとの差に相当するように設定される。

そして、シーケンサ１７は、ベリファイ電圧ＶＦＹＬ及びＶＦＹＨがそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。

選択されたワード線ＷＬにベリファイ電圧ＶＦＹＬが印加されている間に制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ対応する“ＶＬ”ベリファイを一括で実行する。

選択されたワード線ＷＬにベリファイ電圧ＶＦＹＨが印加されている間に制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ対応する“ＶＨ”ベリファイを一括で実行する。

以上で説明したプログラム動作及びベリファイ動作が、１回目のプログラムループに相当し、シーケンサ１７は、２回目のプログラムループを実行する。次のプログラムループにおいてシーケンサ１７は、“ＶＬ”ベリファイ及び“ＶＨ”ベリファイの結果にそれぞれ基づいたプログラム動作を実行する。

具体的には、センスアンプモジュール１２は、“Ａ”書き込みのメモリセルトランジスタＭＴのうち、“ＶＬ”ベリファイ及び“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＰＡを印加し、“ＶＬ”ベリファイにパスして且つ“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＱＡを印加する。

センスアンプモジュール１２は、“Ｂ”書き込みのメモリセルトランジスタＭＴのうち、“ＶＬ”ベリファイ及び“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＰＢを印加し、“ＶＬ”ベリファイにパスして且つ“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＱＢを印加する。

センスアンプモジュール１２は、“Ｃ”書き込みのメモリセルトランジスタＭＴのうち、“ＶＬ”ベリファイ及び“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＰＣを印加し、“ＶＬ”ベリファイにパスして且つ“ＶＨ”ベリファイにパスしていないメモリセルトランジスタＭＴに対応するビット線ＢＬに、電圧ＱＣを印加する。

センスアンプモジュール１２は、“Ａ”書き込み、“Ｂ”書き込み、及び“Ｃ”書き込みのそれぞれのメモリセルトランジスタＭＴのうち“ＶＨ”ベリファイにパスしたメモリセルトランジスタＭＴに対応するビット線ＢＬと、書き込み禁止のビット線ＢＬとに、それぞれ電圧ＶＩＮＨを印加する。

以上で説明された各電圧値の関係は、例えばＰＣ＜ＱＣ＜ＰＢ＜ＱＢ＜ＰＡ＜ＱＡ＜ＶＩＮＨとなっている。これに限定されず、少なくともＰＣ＜ＰＢ＜ＰＡ、且つＰＣ＜ＱＣ＜ＶＩＮＨ、且つＰＢ＜ＱＢ＜ＶＩＮＨ、且つＰＡ＜ＱＡ＜ＶＩＮＨとなっていれば良い。

そして、ロウデコーダ１３が、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。選択されたワード線ＷＬにプログラム電圧ＶＰＧＭが印加されると、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの電圧差により、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する。

このとき、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、書き込むレベルと、“ＶＬ”ベリファイの結果に応じて異なっている。

具体的には、書き込むレベル毎に、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭが印加されることによるメモリセルトランジスタＭＴの閾値電圧の上昇量は、“ＶＬ”ベリファイをパスして且つ“ＶＨ”ベリファイをパスする前のメモリセルトランジスタＭＴの方が、“ＶＬ”ベリファイをパスする前のメモリセルトランジスタＭＴよりも小さくなる。

一方で、書き込み禁止のメモリセルトランジスタＭＴは、例えばセルフブースト技術によって、閾値電圧の変動が抑制される。

それから、ロウデコーダ１３が選択されたワード線ＷＬの電圧をＶＳＳに戻し、センスアンプモジュール１２が各ビット線ＢＬの電圧をＶＳＳに戻すと、シーケンサ１７はプログラム動作からベリファイ動作に移行する。このベリファイ動作は、１回目のプログラムループにおけるベリファイ動作と同様のため、説明を省略する。

以上で説明した動作が、２回目のプログラムループに対応している。そして、シーケンサ１７は、プログラム電圧ＶＰＧＭをステップアップして、２回目のプログラムループと同様のプログラムループを繰り返し実行する。第２実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の書き込み動作と同様のため、説明を省略する。

尚、以上の説明では、２回目のプログラムループから、電圧ＱＡ、電圧ＱＢ、及び電圧ＱＣを用いたプログラム動作を実行した場合を例に説明したが、これに限定されない。例えば、電圧ＱＡを用いたプログラム動作は、“Ａ”書き込みのメモリセルトランジスタＭＴで“ＶＬ”ベリファイにパスしたものが発生した後から実行されるようにしても良い。電圧ＱＢを用いたプログラム動作は、“Ｂ”書き込みのメモリセルトランジスタＭＴで“ＶＬ”ベリファイにパスしたものが発生した後から実行されるようにしても良い。電圧ＱＣを用いたプログラム動作は、“Ｃ”書き込みのメモリセルトランジスタＭＴで“ＶＬ”ベリファイにパスしたものが発生した後から実行されるようにしても良い。

また、ＱＰＷ方式の書き込み動作において使用されるベリファイ電圧は、１種類であっても良い。このような書き込み動作における、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が、図１０に示されている。図１０に示す書き込み動作の変形例は、図９を用いて説明した書き込み動作に対して、ベリファイ動作時における詳細な動作が異なっている。

具体的には、変形例におけるベリファイ動作では、１つのベリファイ電圧ＶＦＹが使用されている。また、選択されたワード線ＷＬにベリファイ電圧ＶＦＹが印加されている間におけるビット線ＢＬの電圧は、図９を用いて説明した書き込み動作と同様である。

そして、変形例における書き込み動作では、１回のプログラムループ内のベリファイ動作で、シーケンサ１７が制御信号ＳＴＢを２回アサートしている。この１回目のアサートが、“ＶＬ”ベリファイに対応し、２回目のアサートが、“ＶＨ”ベリファイに対応している。このように、シーケンサ１７は、センスタイミングを“ＶＬ”ベリファイと“ＶＨ”ベリファイとで変えて、且つ検知する電流量に閾値を設けることによって、同じベリファイ電圧ＶＦＹ及び同じビット線ＢＬ電圧の組み合わせにおいて、２種類の電圧に対応するベリファイを実行することも出来る。

［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１０は、第１実施形態における書き込み動作に対してＱＰＷ方式を適用した書き込み動作を実行する。第２実施形態における書き込み動作では、ＱＰＷ方式が適用されることによって、メモリセルトランジスタＭＴの閾値分布が第１実施形態よりも細くなる。

これにより、第２実施形態に係る半導体記憶装置１０は、読み出し動作におけるエラービット数を、第１実施形態に係る半導体記憶装置１０よりも抑制することが出来る。つまり、第２実施形態に係る半導体記憶装置１０は、書き込んだデータの信頼性を、第１実施形態に係る半導体記憶装置１０よりも向上することが出来る。

また、第２実施形態における書き込み動作では、ＱＰＷ方式における“ＶＬ”ベリファイ及び“ＶＨ”ベリファイに、それぞれベリファイ電圧ＶＦＹＬ及びＶＦＹＨが使用され、判定する閾値電圧の値に応じてビット線ＢＬに印加する電圧が調整される。

具体的には、第２実施形態に係る半導体記憶装置１０は、第１実施形態と同様の方法により、ベリファイ電圧ＶＦＹＬが印加されている間に、“Ａ”書き込み、“Ｂ”書き込み、及び“Ｃ”書き込みにおける“ＶＬ”ベリファイの状態をそれぞれ形成し、ベリファイ電圧ＶＦＹＨが印加されている間に、“Ａ”書き込み、“Ｂ”書き込み、及び“Ｃ”書き込みにおける“ＶＬ”ベリファイの状態をそれぞれ形成する。

その結果、第２実施形態に係る半導体記憶装置１０は、制御信号ＳＴＢを２回アサートすることによって、複数のレベルに対応する“ＶＬ”ベリファイ及び“ＶＨ”ベリファイをそれぞれ一括で実行することが出来る。従って、第２実施形態に係る半導体記憶装置１０の書き込み動作では、ＱＰＷ方式におけるベリファイ動作の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第３実施形態に係る半導体記憶装置１０では、書き込み方式にＴＬＣ方式を適用して第１実施形態と同様の書き込み動作を実行する。

［３−１］動作
図１１は、第３実施形態に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が示されている。

以下の説明では、書き込み対象のメモリセルトランジスタＭＴのうち、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応するデータを書き込み、閾値電圧をそれぞれ“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル及び“Ｇ”レベルまで上昇させるべきメモリセルトランジスタＭＴのことを、それぞれ“Ｄ”書き込み、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのメモリセルトランジスタＭＴと称する。それぞれが“Ｄ”書き込み、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを、それぞれ“Ｄ”書き込み、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのビット線ＢＬと称する。

また、以下の説明では、ベリファイ動作において、センスアンプモジュール１２が、それぞれ“Ｄ”書き込み、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みに対応するメモリセルトランジスタＭＴの閾値電圧が、それぞれ“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルを超えたかどうかを判定する動作のことを、それぞれ“Ｄ”ベリファイ、“Ｅ”ベリファイ、“Ｆ”ベリファイ、及び“Ｇ”ベリファイと称する。

図１１に示すように、書き込み動作が開始すると、まずシーケンサ１７は、プログラム動作を実行する。プログラム動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＰＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＰＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＰＣを印加し、“Ｄ”書き込みのビット線ＢＬに電圧ＰＣを印加し、“Ｅ”書き込みのビット線ＢＬに電圧ＰＣを印加し、“Ｆ”書き込みのビット線ＢＬに電圧ＰＣを印加し、“Ｇ”書き込みのビット線ＢＬに電圧ＰＣを印加し、書き込み禁止のビット線に電圧ＶＩＮＨを印加する。これらの電圧値の関係は、ＰＧ＜ＰＦ＜ＰＥ＜ＰＤ＜ＰＣ＜ＰＢ＜ＰＡ＜ＶＩＮＨとなっている。書き込み禁止のビット線ＢＬに電圧ＶＩＮＨが印加されると、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。

このとき、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、書き込むレベルに応じて異なっている。ビット線ＢＬの電圧が低い方が、プログラム電圧ＶＰＧＭとの差が大きくなるため、プログラム電圧ＶＰＧＭが印加されたメモリセルトランジスタＭＴの閾値電圧の上昇量は、“Ａ”書き込み＜“Ｂ”書き込み＜“Ｃ”書き込み＜“Ｄ”書き込み＜“Ｅ”書き込み＜“Ｆ”書き込み＜“Ｇ”書き込みとなる。

それから、ロウデコーダ１３が選択されたワード線ＷＬの電圧をＶＳＳに戻し、センスアンプモジュール１２が各ビット線ＢＬの電圧をＶＳＳに戻すと、シーケンサ１７はプログラム動作からベリファイ動作に移行する。

ベリファイ動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＲＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＲＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＲＣを印加し、“Ｄ”書き込みのビット線ＢＬに電圧ＲＤを印加し、“Ｅ”書き込みのビット線ＢＬに電圧ＲＥを印加し、“Ｆ”書き込みのビット線ＢＬに電圧ＲＦを印加し、“Ｇ”書き込みのビット線ＢＬに電圧ＲＧを印加する。これらの電圧値の関係は、ＲＧ＜ＲＦ＜ＲＥ＜ＲＤ＜ＲＣ＜ＲＢ＜ＲＡとなっている。そして、ロウデコーダ１３は、選択されたワード線ＷＬに例えばベリファイ電圧ＶＦＹを印加する。

具体的には、電圧ＲＡとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＡＶとの差に相当するように設定される。電圧ＲＢとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＢＶとの差に相当するように設定される。電圧ＲＣとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＣＶとの差に相当するように設定される。電圧ＲＤとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＤＶとの差に相当するように設定される。電圧ＲＥとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＥＶとの差に相当するように設定される。電圧ＲＦとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＦＶに相当するように設定される。電圧ＲＧとベリファイ電圧ＶＦＹとの差が、電圧ＶＢＬとベリファイ電圧ＧＶとの差に相当するように設定される。

それから、シーケンサ１７は、制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ａ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＡＶを超えたかどうかを判定する動作と、“Ｂ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＢＶを超えたかどうかを判定する動作と、“Ｃ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＣＶを超えたかどうかを判定する動作と、“Ｄ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＤＶを超えたかどうかを判定する動作と、“Ｅ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＥＶを超えたかどうかを判定する動作と、“Ｆ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＦＶを超えたかどうかを判定する動作と、“Ｇ”書き込みのメモリセルトランジスタＭＴの閾値電圧が電圧ＧＶを超えたかどうかを判定する動作とを一括で実行する。

以上で説明したプログラム動作及びベリファイ動作が、１回のプログラムループに相当する。第３実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の書き込み動作と同様のため、説明を省略する。

［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１０は、ＴＬＣ方式が適用された書き込み動作において、第１実施形態と同様の書き込み動作を実行する。

その結果、第３実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様に、プログラム動作におけるプログラムディスターブの影響を抑制することが出来るため、閾値分布の広がりを抑制することが出来る。

また、第３実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様に、最も書き込む閾値電圧の高い“Ｇ”書き込みに最適化されたプログラム電圧ＶＰＧＭを使用して、且つビット線ＢＬの電圧を適宜調整することによって、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、“Ｄ”書き込み、“Ｅ”書き込み、及び“Ｆ”書き込みのそれぞれの閾値電圧に対応した実効的な書き込み電圧を設定することが出来る。

従って、第３実施形態に係る半導体記憶装置１０では、第１実施形態に係る半導体記憶装置１０と同様に、書き込んだデータの信頼性を向上することが出来、且つ書き込み動作を高速化することが出来る。

また、第３実施形態に係る半導体記憶装置１０は、制御信号ＳＴＢを１回アサートすることによって、複数のレベルに対応するベリファイを一括で実行することが出来る。従って、第３実施形態に係る半導体記憶装置１０の書き込み動作では、第１実施形態に係る半導体記憶装置１０と同様に、ベリファイ動作の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。

尚、半導体記憶装置１０は、メモリセルトランジスタＭＴの書き込み方式として、１つのメモリセルトランジスタＭＴに４ビット以上のデータを記憶させる書き込み方式が適用された場合においても、第１実施形態と同様の書き込み動作を実行することが出来る。このような場合においても、半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様に、書き込んだデータの信頼性を向上することが出来、且つ書き込み動作を高速化することが出来る。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第４実施形態に係る半導体記憶装置１０では、第３実施形態で説明した書き込み動作に対して、ダブルパルス方式を適用する。

［４−１］動作
第４実施形態に係る半導体記憶装置１０の書き込み動作では、ダブルパルス方式が適用され、書き込み対象のメモリセルトランジスタＭＴが書き込むレベルに応じて２つのグループに分類される。そして、ダブルパルス方式が適用された書き込み動作では、１回のプログラムループにおいて、２種類のプログラム電圧ＶＰＧＭが印加され、各グループに対応するプログラム動作がそれぞれ実行される。

具体的には、第４実施形態における書き込み動作においてシーケンサ１７は、例えば“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みのメモリセルトランジスタＭＴを含む第１グループと、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのメモリセルトランジスタＭＴを含む第２グループとに分けて、それぞれプログラム動作を実行する。

尚、ダブルパルス方式における書き込み対象のメモリセルトランジスタＭＴのグループ分けは、その他の組み合わせであっても良く、各グループに割り当てられる書き込みレベルの個数も任意の数に設定することが可能である。例えば、第１グループに目標とする閾値電圧が低い方のメモリセルトランジスタＭＴが割り当てられ、第２グループに目標とする閾値電圧が高い方メモリセルトランジスタＭＴが割り当てられていれば良い。

図１２は、第４実施形態に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が示されている。

図１２に示すように、まずシーケンサ１７は、例えば“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みを含む第２グループのメモリセルトランジスタＭＴの組を書き込み禁止に設定して、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みを含む第１グループのメモリセルトランジスタＭＴに対するプログラム動作を実行する。

具体的には、センスアンプモジュール１２が、“Ａ”書き込みのビット線ＢＬに電圧ＰＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＰＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＰＣを印加し、“Ｄ”書き込みのビット線ＢＬに電圧ＰＤを印加し、書き込みのビット線ＢＬに電圧ＶＩＮＨを印加する。これらの電圧値の関係は、ＰＤ＜ＰＣ＜ＰＢ＜ＰＡ＜ＶＩＮＨとなっている。書き込み禁止のビット線ＢＬに電圧ＶＩＮＨが印加されると、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。

そして、ロウデコーダ１３が、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭ１を印加する。プログラム電圧ＶＰＧＭ１は、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。選択されたワード線ＷＬにプログラム電圧ＶＰＧＭ１が印加されると、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの電圧差により、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する。

このとき、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、書き込むレベルに応じて異なっている。ビット線ＢＬの電圧が低い方が、プログラム電圧ＶＰＧＭとの差が大きくなるため、プログラム電圧ＶＰＧＭが印加されたメモリセルトランジスタＭＴの閾値電圧の上昇量は、“Ａ”書き込み＜“Ｂ”書き込み＜“Ｃ”書き込み＜“Ｄ”書き込みとなる。

それから、ロウデコーダ１３が選択されたワード線ＷＬの電圧をＶＳＳに下降させ、センスアンプモジュール１２が各ビット線ＢＬの電圧をＶＳＳに下降させると、次にシーケンサ１７は、例えば“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みを含む第１グループのメモリセルトランジスタＭＴを書き込み禁止に設定して、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みを含む第２グループのメモリセルトランジスタＭＴに対するプログラム動作を実行する。

具体的には、センスアンプモジュール１２が、“Ｅ”書き込みのビット線ＢＬに電圧ＰＥを印加し、“Ｆ”書き込みのビット線ＢＬに電圧ＰＦを印加し、“Ｇ”書き込みのビット線ＢＬに電圧ＰＧを印加し、書き込み禁止のビット線ＢＬに電圧ＶＩＮＨを印加する。これらの電圧値の関係は、ＰＧ＜ＰＦ＜ＰＥ＜ＶＩＮＨとなっている。書き込み禁止のビット線ＢＬに電圧ＶＩＮＨが印加されると、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。

そして、ロウデコーダ１３が、選択されたワード線ＷＬにプログラム電圧ＶＰＧＭ２を印加する。プログラム電圧ＶＰＧＭ２は、プログラム電圧ＶＰＧＭ１よりも高い電圧である。選択されたワード線ＷＬにプログラム電圧ＶＰＧＭ２が印加されると、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの電圧差により、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する。

このとき、選択されたワード線ＷＬと、書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングＮＳのチャネルとの間に生じる電圧差は、書き込むレベルに応じて異なっている。ビット線ＢＬの電圧が低い方が、プログラム電圧ＶＰＧＭとの差が大きくなるため、プログラム電圧ＶＰＧＭが印加されたメモリセルトランジスタＭＴの閾値電圧の上昇量は、“Ｅ”書き込み＜“Ｆ”書き込み＜“Ｇ”書き込みとなる。

それから、ロウデコーダ１３が選択されたワード線ＷＬの電圧をＶＳＳに下降させ、センスアンプモジュール１２が各ビット線ＢＬの電圧をＶＳＳに下降させると、シーケンサ１７はプログラム動作からベリファイ動作に移行する。第４実施形態に係る半導体記憶装置１０のその他の動作は、第３実施形態に係る半導体記憶装置１０の書き込み動作と同様のため、説明を省略する。

［４−２］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１０は、ダブルパルス方式が適用された書き込み動作において、第１実施形態と同様の書き込み動作を実行する。これにより、第４実施形態における書き込み動作では、第１グループのメモリセルトランジスタＭＴがベリファイをパスするタイミングと、第２グループのメモリセルトランジスタＭＴがベリファイをパスするタイミングとを、第３実施形態に係る半導体記憶装置１０よりも高精度に揃えることが出来る。

その結果、第４実施形態に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０よりも、プログラム動作におけるプログラムディスターブの影響を抑制することが出来、閾値分布の広がりを抑制することが出来る。従って、第４実施形態に係る半導体記憶装置１０では、第３実施形態に係る半導体記憶装置１０よりも読み出し動作におけるエラービット数を抑制することが出来、書き込んだデータの信頼性を向上することが出来る。

また、第４実施形態に係る半導体記憶装置１０は、制御信号ＳＴＢを１回アサートすることによって、複数のレベルに対応するベリファイを一括で実行することが出来る。従って、第４実施形態に係る半導体記憶装置１０の書き込み動作では、第１実施形態に係る半導体記憶装置１０と同様に、ベリファイ動作の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。

尚、以上の説明では、書き込み方式にＴＬＣ方式が適用され、且つダブルパルス方式が適用された場合を例に挙げたが、これに限定されない。例えば、半導体記憶装置１０は、１つのメモリセルトランジスタＭＴに４ビット以上のデータを記憶させる書き込み方式が適用された場合においても、第３実施形態と同様の書き込み動作を実行することが出来る。また、半導体記憶装置１０は、書き込み動作にトリプルパルス方式が適用された場合においても、第１実施形態と同様の書き込み動作を実行することが出来る。

トリプルパルス方式の書き込み動作では、書き込み対象のメモリセルトランジスタＭＴが、書き込むレベルに応じて３つのグループに分類される。そして、トリプルパルス方式が適用された書き込み動作では、１回のプログラムループにおいて、３種類のプログラム電圧ＶＰＧＭが印加され、各グループに対応するプログラム動作がそれぞれ実行される。

このような場合においても半導体記憶装置１０は、書き込み対象のメモリセルトランジスタＭＴのグループ分け、及びグループ毎にそれぞれ対応するビット線ＢＬに印加する電圧をそれぞれ適宜変更することにより、第１実施形態に係る半導体記憶装置１０と同様に、書き込んだデータの信頼性を向上することが出来、且つ書き込み動作を高速化することが出来る。

［５］第５実施形態
第５実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第５実施形態に係る半導体記憶装置１０では、第３実施形態で説明した書き込み動作に対して、複数のベリファイ電圧を使用する。

［５−１］動作
図１３は、第３実施形態に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が示されている。

図１３に示すように、書き込み動作が開始すると、まずシーケンサ１７は、プログラム動作を実行する。このプログラム動作は、第３実施形態で図１１を用いて説明したプログラム動作と同様のため、説明を省略する。

プログラム動作が終了すると、次にシーケンサ１７はベリファイ動作を実行する。ベリファイ動作において、センスアンプモジュール１２は、“Ａ”書き込みのビット線ＢＬに電圧ＲＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＲＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＲＣを印加し、“Ｄ”書き込みのビット線ＢＬに電圧ＲＤを印加する。これらの電圧値の関係は、ＲＤ＜ＲＣ＜ＲＢ＜ＲＡとなっている。

また、センスアンプモジュール１２は、“Ｅ”書き込みのビット線ＢＬに電圧ＲＥを印加し、“Ｆ”書き込みのビット線ＢＬに電圧ＲＦを印加し、“Ｇ”書き込みのビット線ＢＬに電圧ＲＧを印加する。これらの電圧値の関係は、ＲＧ＜ＲＦ＜ＲＥとなっている。

そして、ロウデコーダ１３は、選択されたワード線ＷＬに例えばベリファイ電圧ＶＦＹ１と、ベリファイ電圧ＶＦＹ２とを続けて印加する。ベリファイ電圧ＶＦＹ２は、ベリファイ電圧ＶＦＹ１よりも高い電圧である。

具体的には、電圧ＲＡとベリファイ電圧ＶＦＹ１との差が、電圧ＶＢＬとベリファイ電圧ＡＶとの差に相当するように設定される。電圧ＲＢとベリファイ電圧ＶＦＹ１との差が、電圧ＶＢＬとベリファイ電圧ＢＶとの差に相当するように設定される。電圧ＲＣとベリファイ電圧ＶＦＹ１との差が、電圧ＶＢＬとベリファイ電圧ＣＶとの差に相当するように設定される。電圧ＲＤとベリファイ電圧ＶＦＹ１との差が、電圧ＶＢＬとベリファイ電圧ＤＶとの差に相当するように設定される。

電圧ＲＥとベリファイ電圧ＶＦＹ２との差が、電圧ＶＢＬとベリファイ電圧ＥＶとの差に相当するように設定される。電圧ＲＦとベリファイ電圧ＶＦＹ２との差が、電圧ＶＢＬとベリファイ電圧ＦＶに相当するように設定される。電圧ＲＧとベリファイ電圧ＶＦＹ２との差が、電圧ＶＢＬとベリファイ電圧ＧＶとの差に相当するように設定される。

そして、シーケンサ１７は、ベリファイ電圧ＶＦＹ１及びＶＦＹ２がそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。

選択されたワード線ＷＬにベリファイ電圧ＶＦＹ１が印加されている間に制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ａ”ベリファイ、“Ｂ”ベリファイ、“Ｃ”ベリファイ、及び“Ｄ”ベリファイを一括で実行する。

選択されたワード線ＷＬにベリファイ電圧ＶＦＹ２が印加されている間に制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、“Ｅ”ベリファイ、“Ｆ”ベリファイ、及び“Ｇ”ベリファイを一括で実行する。

以上で説明したプログラム動作及びベリファイ動作が、１回のプログラムループに相当する。第５実施形態に係る半導体記憶装置１０のその他の動作は、第３実施形態に係る半導体記憶装置１０の書き込み動作と同様のため、説明を省略する。

尚、以上の説明では“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みにそれぞれ対応するビット線ＢＬを含むグループと、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みにそれぞれ対応するビット線ＢＬを含むグループとに分類された場合を例に挙げているが、これに限定されない。

例えば、“Ｄ”書き込みのビット線ＢＬは、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みにそれぞれ対応するビット線ＢＬを含むグループに含まれて居ても良い。この場合、電圧ＲＤとベリファイ電圧ＶＦＹ２との差が、電圧ＶＢＬとベリファイ電圧ＤＶとの差に相当するように設定される。このように、各書き込みレベルに対応する要素の組み合わせは、適宜変更することが可能である。

また、以上の説明では、ベリファイ動作において、選択されたワード線ＷＬにベリファイ電圧ＶＦＹ１が印加されている間に、“Ｅ”書き込みのビット線ＢＬに電圧ＲＥが印加され、“Ｆ”書き込みのビット線ＢＬに電圧ＲＦが印加され、“Ｇ”書き込みのビット線ＢＬに電圧ＲＧが印加される場合を例に挙げたが、これに限定されない。

例えば、選択されたワード線ＷＬにベリファイ電圧ＶＦＹ１が印加されている間に、“Ｅ”書き込み、“Ｆ”書き込み、“Ｇ”書き込みのそれぞれのビット線ＢＬに、例えば接地電圧ＶＳＳが印加されても良い。同様に、選択されたワード線ＷＬにベリファイ電圧ＶＦＹ２が印加されている間に、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みのそれぞれのビット線ＢＬに、例えば接地電圧ＶＳＳが印加されても良い。このように、制御信号ＳＴＢがアサートされるタイミングにおいて、ベリファイが実行されないメモリセルトランジスタＭＴに対応するビット線ＢＬの電圧は、任意の値に設定することが可能である。

また、第５実施形態に係る半導体記憶装置１０の書き込み動作におけるベリファイ動作では、１回のプログラムループで印加されるベリファイ電圧の数が、書き込み動作の進行に伴い変化しても良い。このような書き込み動作における、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が、図１４に示されている。図１４に示す例では、書き込み動作の開始から終了までの期間が、３つの期間に分割されて示されている。

書き込み動作開始後の第１期間における第１プログラムループでは、シーケンサ１７は、ベリファイ電圧ＶＦＹ１を用いたベリファイ動作を実行する。

具体的には、センスアンプモジュール１２が、“Ａ”書き込みのビット線ＢＬに電圧ＲＡを印加し、“Ｂ”書き込みのビット線ＢＬに電圧ＲＢを印加し、“Ｃ”書き込みのビット線ＢＬに電圧ＲＣを印加し、“Ｄ”書き込みのビット線ＢＬに電圧ＲＤを印加し、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みにそれぞれ対応するビット線ＢＬに接地電圧ＶＳＳを印加する。

そして、ロウデコーダ１３は、選択されたワード線ＷＬにベリファイ電圧ＶＦＹ１を印加し、シーケンサ１７は、ベリファイ電圧ＶＦＹ１が印加されている間に制御信号ＳＴＢをアサートする。つまり、“Ａ”ベリファイ、“Ｂ”ベリファイ、“Ｃ”ベリファイ、及び“Ｄ”ベリファイが一括で実行される。

第１プログラムループが所定の回数実行されることによって、書き込み対象のメモリセルトランジスタＭＴの閾値電圧がある程度上昇すると、書き込み動作は第１期間から第２期間に移行する。第２期間における第２プログラムループでは、シーケンサ１７は、ベリファイ電圧ＶＦＹ１及びＶＦＹ２をそれぞれ用いたベリファイ動作を実行する。このベリファイ動作は、図１３を用いて説明した書き込み動作におけるベリファイ動作と同様のため、説明を省略する。

第２プログラムループが所定の回数実行されることによって、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みが終了すると、書き込み動作は第２期間から第３期間に移行する。第３期間における第３プログラムループでは、シーケンサ１７は、ベリファイ電圧ＶＦＹ２を用いたベリファイ動作を実行する。

具体的には、センスアンプモジュール１２が、“Ｅ”書き込みのビット線ＢＬに電圧ＲＥを印加し、“Ｆ”書き込みのビット線ＢＬに電圧ＲＦを印加し、“Ｇ”書き込みのビット線ＢＬに電圧ＲＧを印加し、“Ａ”書き込み、“Ｂ”書き込み、“Ｃ”書き込み、及び“Ｄ”書き込みがそれぞれ終了したメモリセルトランジスタＭＴに接続されたビット線ＢＬに、接地電圧ＶＳＳを印加する。

そして、ロウデコーダ１３は、選択されたワード線ＷＬにベリファイ電圧ＶＦＹ２を印加し、シーケンサ１７は、ベリファイ電圧ＶＦＹ２が印加されている間に制御信号ＳＴＢをアサートする。つまり、“Ｅ”ベリファイ、“Ｆ”ベリファイ、及び“Ｇ”ベリファイが一括で実行される。

以上のように、第５実施形態に係る半導体記憶装置１０は、書き込み動作の進行に伴い、適宜必要なベリファイ動作を選択して実行することも出来る。

［５−２］第５実施形態の効果
以上のように、第５実施形態に係る半導体記憶装置１０は、第３実施形態で説明した書き込み動作において、２種類のベリファイ電圧ＶＦＹ１及びＶＦＹ２を使用する。この場合、第５実施形態に係る半導体記憶装置１０では、ベリファイ動作時に使用するビット線ＢＬの電圧の種類が、第３実施形態で説明したベリファイ動作時に使用されるビット線ＢＬの電圧の種類よりも少なくなる。

これにより、第５実施形態に係る半導体記憶装置１０は、書き込み動作時におけるビット線ＢＬ電圧の制御を第３実施形態に係る半導体記憶装置１０よりも簡素にすることが出来る。従って、第５実施形態に係る半導体記憶装置１０では、シーケンサ１７及びセンスアンプモジュール１２の設計をそれぞれ第３実施形態に係る半導体記憶装置１０よりも簡素にすることが出来るため、半導体記憶装置１０の設計コストを削減することが出来る。

また、第５実施形態に係る半導体記憶装置１０は、制御信号ＳＴＢを２回アサートすることによって、複数のレベルに対応するベリファイをそれぞれ一括で実行している。このような場合においても、ベリファイ動作の時間は、書き込むレベル毎に対応するベリファイをそれぞれ実行する場合よりも短くなる。従って、第５実施形態に係る半導体記憶装置１０の書き込み動作では、ベリファイ動作の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。

尚、以上で説明した第５実施形態と同様の書き込み動作は、１つのメモリセルトランジスタＭＴに２ビット又は４ビット以上のデータを記憶させる書き込み方式が適用された場合においても実行することが出来る。

このような場合においても半導体記憶装置１０は、使用するベリファイ電圧とベリファイする書き込みレベルに対応するビット線ＢＬ電圧との組み合わせを適宜設定することによって、第５実施形態と同様の効果を得ることが出来、書き込んだデータの信頼性を向上し、且つ書き込み動作を高速化することが出来る。

［６］第６実施形態
第６実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第６実施形態に係る半導体記憶装置１０では、探索読み出しに対して、第１実施形態で説明した複数レベルの一括読み出しを適用する。

［６−１］動作
［６−１−１］探索読み出し及び補正読み出しについて
図１５は、書き込み動作後の“ＥＲ”レベル及び“Ａ”レベルにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布の一例であり、実線が理想的な閾値分布を示し、破線が実際の閾値分布を示している。また、図１５には、半導体記憶装置１０が探索読み出しを実行する場合に使用する読み出し電圧の一例が示されている。

書き込み動作後の閾値分布は、図１５に示すように理想的な閾値分布と異なる場合がある。例えば、書き込み動作後のメモリセルトランジスタＭＴでは、時間経過により電荷蓄積層から電子が抜けることによる閾値電圧の下降や、プログラムディスターブやリードディスターブによる閾値電圧の上昇が発生する可能性がある。このような閾値電圧の変動による閾値分布の広がりが発生した場合、予め設定されている読み出し電圧（例えば読み出し電圧ＡＲ）では、誤読み出しが発生し易くなる。

これに対して半導体記憶装置１０は、読み出し動作におけるエラービット数が所定の数を上回ると、例えば当該ページの再読み出しを実行し、再読み出しにおいてまず探索読み出しを実行する。

探索読み出しは、隣り合う閾値分布の間で最適な読み出し電圧を探索する読み出し動作である。例えば“ＥＲ”レベル及び“Ａ”レベル間における探索読み出しでは、図１５に示すような６つの探索読み出し電圧ＡＲｓ１、ＡＲｓ２、ＡＲｓ３、ＡＲｓ４、ＡＲｓ５、及びＡＲｓ６が使用される。

これらの電圧値は、それぞれ任意の値に設定され、隣り合う探索読み出し電圧との間隔は、例えば略一定に設定される。これらの電圧値の関係は、ＡＲｓ１＜ＡＲｓ２＜ＡＲｓ３＜ＡＲｓ４＜ＡＲｓ５＜ＡＲｓ６である。また、所定の読み出し電圧ＡＲとの関係は、ＡＲｓ１＜ＡＲ＜ＡＲｓ６である。その他の読み出し電圧についても同様に、それぞれ探索読み出し電圧が設定される。

図１６は、読み出し電圧ＡＲ及びＥＲの読み出し動作により１ページのデータが確定し、読み出し電圧ＡＲ及びＥＲのそれぞれに対応する探索読み出しを連続して実行する場合において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示している。

探索読み出しが開始すると、図１６に示すように、まずシーケンサ１７は、読み出し電圧ＡＲに対応する探索読み出し（ＡＲ探索）を実行する。

具体的には、センスアンプモジュール１２は、読み出し対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬにそれぞれ電圧ＶＢＬを印加する。ロウデコーダ１３は、選択されたワード線ＷＬに探索読み出し電圧ＡＲｓ１、ＡＲｓ２、ＡＲｓ３、ＡＲｓ４、ＡＲｓ５、及びＡＲｓ６を順に印加する。

シーケンサ１７は、探索読み出し電圧ＡＲｓ１〜ＡＲｓ６がそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、探索読み出し電圧ＡＲｓ１〜ＡＲｓ６による読み出し結果を、それぞれセンスアンプモジュール１２内のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＡＲｓ１〜ＡＲｓ６による読み出し結果に基づいて、補正読み出し電圧ＡＲｃａｌを算出する。

具体的には、シーケンサ１７は、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるか、“Ａ”レベル以上に含まれるかを判定する読み出し動作において、最もエラービット数が小さくなるように、補正読み出し電圧ＡＲｃａｌを設定する。

より具体的には、シーケンサ１７は、例えば探索読み出し電圧ＡＲｓ１によるオンセル数と、探索読み出し電圧ＡＲｓ２によるオンセル数との差分を計算する。同様に、シーケンサ１７は、探索読み出し電圧ＡＲｓ２及びＡＲｓ３間におけるオンセル数の差分と、探索読み出し電圧ＡＲｓ３及びＡＲｓ４間におけるオンセル数の差分と、探索読み出し電圧ＡＲｓ４及びＡＲｓ５間におけるオンセル数の差分と、探索読み出し電圧ＡＲｓ５及びＡＲｓ６間におけるオンセル数の差分とをそれぞれ計算する。そして、シーケンサ１７は、オンセル数の変化量をある閾値を持って確認することにより、メモリセルトランジスタＭＴの閾値分布の形状を大まかに算出し、この算出結果に基づいて補正読み出し電圧ＡＲｃａｌを設定する。

次に、シーケンサ１７は、読み出し電圧ＥＲに対応する探索読み出し（ＥＲ探索）を実行する。この動作は、読み出し電圧ＡＲに対応する探索読み出しと同様である。

具体的には、ロウデコーダ１３は、選択されたワード線ＷＬに探索読み出し電圧ＥＲｓ１、ＥＲｓ２、ＥＲｓ３、ＥＲｓ４、ＥＲｓ５、及びＥＲｓ６を順に印加する。シーケンサ１７は、探索読み出し電圧ＥＲｓ１〜ＥＲｓ６がそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、探索読み出し電圧ＥＲｓ１〜ＥＲｓ６による読み出し結果を、それぞれセンスアンプモジュール１２内のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＥＲｓ１〜ＥＲｓ６による読み出し結果に基づいて、補正読み出し電圧ＥＲｃａｌを算出する。

以上のように、読み出し電圧ＡＲに対応する補正読み出し電圧ＡＲｃａｌと、読み出し電圧ＥＲに対応する補正読み出し電圧ＥＲｃａｌとがそれぞれ算出されると、次にシーケンサ１７は、例えば補正読み出しを実行する。

補正読み出しは、探索読み出しによって算出された補正読み出し電圧を使用した読み出し動作である。具体的には、例えばセンスアンプモジュール１２は、読み出し対象のビット線ＢＬに電圧ＶＢＬを印加する。ロウデコーダ１３は、選択されたワード線ＷＬに補正読み出し電圧ＡＲｃａｌ及びＥＲｃａｌを順に印加する。シーケンサ１７は、補正読み出し電圧ＡＲｃａｌ及びＥＲｃａｌがそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、補正読み出し電圧ＡＲｃａｌ及びＥＲｃａｌによる読み出し結果を、センスアンプモジュール１２内のラッチ回路に保持する。

以上のように、半導体記憶装置１０が探索読み出しの結果に基づいて補正読み出しを実行すると、当該ページにおけるエラービット数が低下する。つまり、半導体記憶装置１０は、エラービット数の多いページに対して、再読み出しとして探索読み出し及び補正読み出しを実行することによって、当該ページのデータをより正確に読み出すことが出来る。

尚、以上で説明した探索読み出し電圧の電圧値及び数は一例であり、これに限定されない。半導体記憶装置１０は、各読み出し電圧に対応して、任意の電圧値及び数で探索読み出し電圧を設定することが可能である。

また、探索読み出しにおける補正読み出し電圧の算出方法は一例であり、これに限定されない。半導体記憶装置１０は、探索読み出しにおける補正読み出し電圧の算出方法として、その他の方法を使用しても良い。

例えば、半導体記憶装置１０は、探索読み出しにおける読み出し結果を外部のメモリコントローラに転送し、当該メモリコントローラによって補正読み出し電圧が算出されても良い。この場合に半導体記憶装置１０は、メモリコントローラによって指定された読み出し電圧を使用することによって、補正読み出しを実行する。

［６−１−２］複数レベルの一括読み出しを適用した探索読み出しについて
図１７は、第６実施形態に係る半導体記憶装置１０の探索読み出し及び補正読み出しにおいて、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示し、図１６を用いて説明した探索読み出しに対して、第１実施形態で説明した複数レベルの一括読み出しを適用した場合の一例に対応している。

第６実施形態に係る半導体記憶装置１０は、探索読み出しにおいて、読み出し対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬを、例えば６つのグループに分類する。分類された第１〜第６グループにそれぞれ対応するビット線ＢＬの本数は、例えば略同じになるように設定される。尚、ビット線ＢＬをグループ分けする数はこれに限定されず、任意の数に設定することが可能である。

探索読み出しが開始すると、図１７に示すように、まずシーケンサ１７は、読み出し電圧ＡＲに対応する探索読み出し（ＡＲ探索）を実行する。具体的には、センスアンプモジュール１２は、第１グループ、第２グループ、第３グループ、第４グループ、第５グループ、及び第６グループにそれぞれ対応するビット線ＢＬに、それぞれ電圧ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、ＳＲ５、及びＳＲ６を印加する。これらの電圧値の関係は、ＳＲ１＜ＳＲ２＜ＳＲ３＜ＳＲ４＜ＳＲ５＜ＳＲ６であり、且つＳＲ１＜ＶＢＬ＜ＳＲ６である。

具体的には、電圧ＳＲ１と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ６との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ６との差に相当するように設定される。電圧ＳＲ２と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ５との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ５との差に相当するように設定される。電圧ＳＲ３と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ４との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ４との差に相当するように設定される。電圧ＳＲ４と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ３との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ３との差に相当するように設定される。電圧ＳＲ５と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ２との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ２との差に相当するように設定される。電圧ＳＲ６と読み出し電圧ＡＲとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ１との差に相当し、且つ電圧ＶＢＬと探索読み出し電圧ＥＲｓ１との差に相当するように設定される。

ロウデコーダ１３は、選択されたワード線ＷＬに読み出し電圧ＡＲを印加する。シーケンサ１７は、読み出し電圧ＡＲが印加されている間に制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、第１グループのビット線ＢＬに接続されたセンスアンプユニットＳＡＵは、図１６を用いて説明した探索読み出し電圧ＡＲｓ６を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

同様に、第２〜第６グループのそれぞれのビット線ＢＬにそれぞれ接続されたセンスアンプユニットＳＡＵは、それぞれ探索読み出し電圧ＡＲｓ５〜ＡＲｓ１を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＡＲｓ１〜ＡＲｓ６をそれぞれ使用した読み出しと同様の読み出し結果に基づいて、補正読み出し電圧ＡＲｃａｌを算出する。

次に、シーケンサ１７は、読み出し電圧ＥＲに対応する探索読み出し（ＥＲ探索）を実行する。具体的には、ロウデコーダ１３は、選択されたワード線ＷＬに読み出し電圧ＥＲを印加する。シーケンサ１７は、読み出し電圧ＡＲが印加されている間に制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、第１グループのビット線ＢＬに接続されたセンスアンプユニットＳＡＵは、図１６を用いて説明した探索読み出し電圧ＥＲｓ６を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

同様に、第２〜第６グループのそれぞれのビット線ＢＬにそれぞれ接続されたセンスアンプユニットＳＡＵは、それぞれ探索読み出し電圧ＥＲｓ５〜ＥＲｓ１を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＥＲｓ１〜ＥＲｓ６をそれぞれ使用した読み出しと同様の読み出し結果に基づいて、補正読み出し電圧ＥＲｃａｌを算出する。

以上のように、補正後の読み出し電圧ＡＲに対応する補正読み出し電圧ＡＲｃａｌと、補正後の読み出し電圧ＥＲに対応する補正読み出し電圧ＥＲｃａｌとがそれぞれ算出されると、次にシーケンサ１７は、例えば補正読み出しを実行する。図１７に示された第６実施形態に係る半導体記憶装置１０の補正読み出しは、図１６を用いて説明した補正読み出しと同様のため、説明を省略する。

［６−２］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１０は、図１７を用いて説明した探索読み出しにおいて、ビット線ＢＬを任意の数のグループに分類して、それぞれ異なる探索読み出し電圧に対応する一括読み出しを実行する。この場合、各探索読み出し電圧における読み出し結果が、分類されたグループの数に応じて少なくなる。

これに対して、第６実施形態に係る半導体記憶装置１０では、ビット線ＢＬを任意の数のグループに分類した場合に、各グループに対応するメモリセルトランジスタＭＴが形成する閾値分布が分類前の閾値分布と同様になっていると仮定する。

この理由は、各ページに書き込まれているデータは、外部のメモリコントローラによって一般的にランダマイズ処理されていることから、当該ページにおいて各レベルに対応するメモリセルトランジスタＭＴの数は、それぞれ均等に存在していると考えられるからである。

その結果、第６実施形態に係る半導体記憶装置１０は、図１７を用いて説明した探索読み出しにおいて、各探索読み出し電圧に対応する一括読み出しの結果から、読み出し電圧の最適な補正値を算出することが出来る。

つまり、第６実施形態に係る半導体記憶装置１０は、図１７を用いて説明した探索読み出しを実行することによって、印加する電圧の種類及び制御信号ＳＴＢのアサートの回数を、それぞれ図１６を用いて説明した探索読み出しよりも少なくすることが出来る。

これにより、第６実施形態に係る半導体記憶装置１０は、探索読み出しに要する時間を短縮することが出来る。従って、第６実施形態に係る半導体記憶装置１０は、読み出し動作時における再読み出しの時間を短縮することが出来るため、読み出し動作を高速化することが出来る。

［７］第７実施形態
第７実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第７実施形態に係る半導体記憶装置１０では、第６実施形態と同様の探索読み出しを、ワード線ＷＬの電圧を固定して実行する。

［７−１］動作
図１８は、第７実施形態に係る半導体記憶装置１０の探索読み出し及び補正読み出しにおいて、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示し、図１７を用いて説明した探索読み出しに対して、ワード線ＷＬの電圧を固定した場合の一例に対応している。

探索読み出しが開始すると、図１８に示すように、まずシーケンサ１７は、読み出し電圧ＡＲに対応する探索読み出し（ＡＲ探索）を実行する。

具体的には、ロウデコーダ１３は、選択されたワード線ＷＬに読み出し電圧ＶＲＤを印加する。電圧ＶＲＤは、第７実施形態における読み出し動作において基準とされる読み出し電圧であり、任意の電圧に設定することが出来る。電圧ＶＲＤとしては、例えば読み出し電圧ＣＲが使用される。

センスアンプモジュール１２は、第１グループ、第２グループ、第３グループ、第４グループ、第５グループ、及び第６グループにそれぞれ対応するビット線ＢＬに、それぞれ電圧ＳＡＲ１、ＳＡＲ２、ＳＡＲ３、ＳＡＲ４、ＳＡＲ５、及びＳＡＲ６を印加する。これらの電圧値の関係は、ＳＡＲ１＜ＳＡＲ２＜ＳＡＲ３＜ＳＡＲ４＜ＳＡＲ５＜ＳＡＲ６であり、且つＳＡＲ１＜ＶＢＬ＜ＳＡＲ６である。

具体的には、電圧ＳＡＲ１と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ６との差に相当との差に相当するように設定される。電圧ＳＡＲ２と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ５との差に相当との差に相当するように設定される。電圧ＳＡＲ３と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ４との差に相当するように設定される。電圧ＳＡＲ４と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ３との差に相当するように設定される。電圧ＳＡＲ５と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ２との差に相当するように設定される。電圧ＳＡＲ６と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＡＲｓ１との差に相当するように設定される。

シーケンサ１７は、電圧ＳＡＲ１〜ＳＡＲ６がそれぞれ印加されている間に制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、第１グループのビット線ＢＬに接続されたセンスアンプユニットＳＡＵは、図１６を用いて説明した探索読み出し電圧ＡＲｓ６を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＡＲｓ１〜ＡＲｓ６をそれぞれ使用した読み出しと同様の読み出し結果に基づいて、補正電圧ＲＡｃａｌを算出する。補正電圧ＲＡｃａｌは、例えば補正電圧ＲＡｃａｌと電圧ＶＲＤとの差が、図１７を用いて説明した電圧ＶＢＬと補正読み出し電圧ＡＲｃａｌとの差に相当する電圧である。

次に、シーケンサ１７は、読み出し電圧ＥＲに対応する探索読み出し（ＥＲ探索）を実行する。具体的には、センスアンプモジュール１２は、第１グループ、第２グループ、第３グループ、第４グループ、第５グループ、及び第６グループにそれぞれ対応するビット線ＢＬに、それぞれ電圧ＳＥＲ１、ＳＥＲ２、ＳＥＲ３、ＳＥＲ４、ＳＥＲ５、及びＳＥＲ６を印加する。これらの電圧値の関係は、ＳＥＲ１＜ＳＥＲ２＜ＳＥＲ３＜ＳＥＲ４＜ＳＥＲ５＜ＳＥＲ６であり、且つＳＥＲ１＜ＶＢＬ＜ＳＥＲ６である。

具体的には、電圧ＳＥＲ１と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ６との差に相当との差に相当するように設定される。電圧ＳＥＲ２と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ５との差に相当との差に相当するように設定される。電圧ＳＥＲ３と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ４との差に相当するように設定される。電圧ＳＥＲ４と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ３との差に相当するように設定される。電圧ＳＥＲ５と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ２との差に相当するように設定される。電圧ＳＥＲ６と電圧ＶＲＤとの差が、電圧ＶＢＬと探索読み出し電圧ＥＲｓ１との差に相当するように設定される。

シーケンサ１７は、電圧ＳＥＲ１〜ＳＥＲ６がそれぞれ印加されている間に制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、第１グループのビット線ＢＬに接続されたセンスアンプユニットＳＡＵは、図１６を用いて説明した探索読み出し電圧ＥＲｓ６を使用した読み出しと同様の読み出し結果を内部のラッチ回路に保持する。

そして、シーケンサ１７は、探索読み出し電圧ＥＲｓ１〜ＥＲｓ６をそれぞれ使用した読み出しと同様の読み出し結果に基づいて、補正電圧ＲＥｃａｌを算出する。補正電圧ＲＥｃａｌは、例えば補正電圧ＲＥｃａｌと電圧ＶＲＤとの差が、図１７を用いて説明した電圧ＶＢＬと補正読み出し電圧ＥＲｃａｌとの差に相当する電圧である。

以上のように、補正読み出し電圧ＡＲｃａｌに対応する補正電圧ＲＡｃａｌと、補正読み出し電圧ＥＲｃａｌに対応する補正読み出し電圧ＲＥｃａｌとがそれぞれ算出されると、次にシーケンサ１７は、例えば補正読み出しを実行する。

補正読み出しにおいて、ロウデコーダ１３は、選択されたワード線ＷＬに電圧ＶＲＤを印加する。センスアンプモジュール１２は、例えば読み出し対象のビット線ＢＬに補正電圧ＲＡｃａｌ及びＲＥｃａｌを順に印加する。シーケンサ１７は、補正電圧ＲＡｃａｌ及びＲＥｃａｌがそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプモジュール１２は、図１７を用いて説明した補正読み出し電圧ＡＲｃａｌ及びＥＲｃａｌを使用した読み出しと同様の読み出し結果を、センスアンプモジュール１２内のラッチ回路に保持する。

尚、第７実施形態において、探索読み出しで使用する電圧ＶＲＤと、探索読み出しで使用する電圧ＶＲＤとは、異なる電圧を用いても良い。このような場合においても、選択されたワード線ＷＬに印加する電圧と、各グループに対応するそれぞれ印加するビット線ＢＬとの電圧の関係が同様であれば良い。

［７−２］第７実施形態の効果
以上のように、第７実施形態に係る半導体記憶装置１０では、第６実施形態で図１７を用いて説明した探索読み出し及び補正読み出しに対して、選択されたワード線ＷＬに印加する電圧を固定する代わりに、ビット線ＢＬの電圧を変動させている。

このような場合においても、第７実施形態に係る半導体記憶装置１０は、第６実施形態で説明した探索読み出しと同様の読み出し結果を得ることが出来る。つまり、第７実施形態に係る半導体記憶装置１０は、図１８を用いて説明した探索読み出しにおいて、各探索読み出し電圧に対応する一括読み出しの結果から、読み出し電圧の最適な補正値を算出することが出来る。

これにより、第７実施形態に係る半導体記憶装置１０は、第６実施形態に係る半導体記憶装置１０と同様に、探索読み出しに要する時間を短縮することが出来る。従って、第７実施形態に係る半導体記憶装置１０は、第６実施形態に係る半導体記憶装置１０と同様に、読み出し動作時における再読み出しの時間を短縮することが出来るため、読み出し動作を高速化することが出来る。

尚、半導体記憶装置１０は、第６実施形態で図１７を用いて説明した探索読み出しと、第７実施形態において図１８を用いて説明した探索読み出しとを組み合わせて実行しても良い。この場合に、半導体記憶装置１０は、探索読み出しにおいてビット線ＢＬの電圧を固定してワード線ＷＬの電圧を変動させる読み出しを実行し、補正読み出しにおいてワード線ＷＬの電圧を固定してビット線ＢＬの電圧を変動させる読み出しを実行する。

同様に、半導体記憶装置１０は、第７実施形態で図１８を用いて説明した探索読み出しと、第６実施形態において図１７を用いて説明した探索読み出しとを組み合わせて実行しても良い。この場合に、半導体記憶装置１０は、探索読み出しにおいてワード線ＷＬの電圧を固定してビット線ＢＬの電圧を変動させる読み出しを実行し、補正読み出しにおいてビット線ＢＬの電圧を固定してワード線ＷＬの電圧を変動させる読み出しを実行する。

また、半導体記憶装置１０は、補正読み出しにおいて、第５実施形態で図１３を用いて説明したベリファイ動作と同様の読み出し動作を実行しても良い。この場合に、半導体記憶装置１０では、探索読み出しにおいて２種類のワード線ＷＬ電圧と、２種類のワード線ＷＬ電圧にそれぞれ対応する２種類のビット線ＢＬ電圧とが印加される。そして、シーケンサ１７は、これらのワード線ＷＬ電圧とビット線ＢＬ電圧との組がそれぞれ印加されている間に、それぞれ制御信号ＳＴＢをアサートする。

［８］第８実施形態
第８実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第８実施形態に係る半導体記憶装置１０では、第６実施形態で説明した探索読み出しに対して、１つのレベルに対する探索読み出しで得た読み出し電圧の補正値を、他のレベルにおける読み出し電圧の補正値の算出に利用する。

［８−１］動作
図１９は、第８実施形態に係る半導体記憶装置１０の探索読み出し及び補正読み出しにおいて、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示し、図１７を用いて説明した探索読み出しに対して、ＥＲ探索が省略されたものと同様である。

具体的には、図１９に示すように、まずシーケンサ１７は、読み出し電圧ＡＲに対応する探索読み出し（ＡＲ探索）を実行する。この探索読み出しの詳細は、図１７を用いて説明した第６実施形態における探索読み出しと同様であり、その結果、補正読み出し電圧ＡＲｃａｌが算出される。

そして、シーケンサ１７は、補正読み出し電圧ＡＲｃａｌに適用された補正値に基づいて、補正読み出し電圧ＥＲｃａｌを算出する。補正読み出し電圧ＥＲｃａｌに適用される補正値としては、補正読み出し電圧ＡＲｃａｌに適用された補正値と同じ補正値が適用されても良いし、読み出し電圧ＡＲ及びＥＲとの関係に基づいた関数を用いて算出された補正値が適用されても良い。

以上のように、補正後の読み出し電圧ＡＲに対応する補正読み出し電圧ＡＲｃａｌと、補正後の読み出し電圧ＥＲに対応する補正読み出し電圧ＥＲｃａｌとがそれぞれ算出されると、次にシーケンサ１７は、例えば補正読み出しを実行する。この補正読み出しの詳細は、図１７を用いて説明した補正読み出しと同様のため、説明を省略する。

［８−２］第８実施形態の効果
以上のように、第８実施形態に係る半導体記憶装置１０では、第６実施形態で図１７を用いて説明した探索読み出しに対して、１つのレベルに対する探索読み出しの結果から、その他のレベルに対する最適な読み出し電圧の補正値を算出している。

このような場合においても、第８実施形態に係る半導体記憶装置１０は、第６実施形態で説明した探索読み出しと同様の補正値を得ることが出来る。つまり、第８実施形態に係る半導体記憶装置１０は、探索読み出しを実行するレベルが省略された分、探索読み出しの時間を短縮することが出来る。

従って、第８実施形態に係る半導体記憶装置１０は、第６実施形態に係る半導体記憶装置１０よりも読み出し動作時における再読み出しの時間を短縮することが出来るため、第６実施形態に係る半導体記憶装置１０よりも読み出し動作を高速化することが出来る。

［９］第９実施形態
第９実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第９実施形態に係る半導体記憶装置１０では、第７実施形態で説明した探索読み出しに対して、１つのレベルに対する探索読み出しで得たビット線電圧の補正値を、他のレベルにおけるビット線電圧の補正値の算出に利用する。

［９−１］動作
図２０は、第９実施形態に係る半導体記憶装置１０の探索読み出し及び補正読み出しにおいて、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例を示し、図１８を用いて説明した探索読み出しに対して、ＥＲ探索が省略されたものと同様である。

具体的には、図２０に示すように、まずシーケンサ１７は、読み出し電圧ＡＲに対応する探索読み出し（ＡＲ探索）を実行する。この探索読み出しの詳細は、図１８を用いて説明した第７実施形態における探索読み出しと同様であり、その結果、補正電圧ＲＡｃａｌが算出される。

そして、シーケンサ１７は、補正電圧ＲＡｃａｌに適用された補正値に基づいて、補正電圧ＲＥｃａｌを算出する。補正読み出し電圧ＲＥｃａｌに適用される補正値としては、補正電圧ＲＡｃａｌに適用された補正値と同じ補正値が適用されても良いし、読み出し電圧ＡＲ及びＥＲとの関係に基づいた関数を用いて算出された補正値が適用されても良い。

以上のように、補正後の読み出し電圧ＡＲに対応する補正読み出し電圧ＡＲｃａｌと、補正後の読み出し電圧ＥＲに対応する補正読み出し電圧ＥＲｃａｌとがそれぞれ算出されると、次にシーケンサ１７は、例えば補正読み出しを実行する。この補正読み出しの詳細は、図１８を用いて説明した補正読み出しと同様のため、説明を省略する。

［９−２］第９実施形態の効果
以上のように、第９実施形態に係る半導体記憶装置１０では、第８実施形態で図１９を用いて説明した補正読み出しに対して、ビット線ＢＬの電圧を固定して、ワード線ＷＬの電圧を変動させる読み出しを実行する。

このような場合においても、第９実施形態に係る半導体記憶装置１０は、第８実施形態で説明した補正読み出しと同様の読み出し結果を得ることが出来る。つまり、第９実施形態に係る半導体記憶装置１０は、第８実施形態に係る半導体記憶装置１０と同様の効果を得ることが出来、読み出し動作を高速化することが出来る。

［１０］変形例等
実施形態の半導体記憶装置１０は、複数のメモリセル＜図２、ＭＴ＞と、ワード線＜図２、ＷＬ＞と、複数のビット線＜図２、ＢＬ＞と、コントローラ＜図１、１７＞とを含む。複数のメモリセルは、各々が閾値電圧に基づいて複数ビットのデータを記憶する。複数のメモリセルは、複数ビットのデータとして第１データを記憶する場合は第１閾値電圧＜図３、例えば“Ａ”レベル＞を有するように設定され、複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧＜図３、例えば“Ｂ”レベル＞を有するように設定され、複数ビットのデータとして第３データを記憶する場合は第２閾値電圧より高い第３閾値電圧＜図３、例えば“Ｃ”レベル＞を有するように設定される。ワード線は、複数のメモリセルに接続される。複数のビット線は、それぞれ複数のメモリセルに接続される。コントローラは、プログラム動作を含むプログラムループを含む書き込みを実行する。コントローラは、プログラム動作において、ワード線にプログラム電圧＜図６、ＶＰＧＭ＞を印加している間に、第１データを書き込むべきメモリセルに接続されたビット線に第１電圧＜図６、ＰＡ＞を印加し、第２データを書き込むべきメモリセルに接続されたビット線に第１電圧よりも低い第２電圧＜図６、ＰＢ＞を印加し、第３データを書き込むべきメモリセルに接続されたビット線に第２電圧よりも低い第３電圧＜図６、ＰＣ＞を印加する。これにより、半導体記憶装置１０は、書き込み動作を高速化することが出来る。

尚、第２実施形態で説明したＱＰＷ方式の書き込み動作は、１つのメモリセルトランジスタＭＴが３ビット以上のデータを記憶する場合においても適用することが可能である。例えば、第３実施形態で説明したように、書き込み方式としてＴＬＣ方式を適用した場合の書き込み動作において、ＱＰＷ方式を適用することが出来る。この場合に半導体記憶装置１０は、第２実施形態で説明したように、各レベルに対応した“ＶＬ”ベリファイと“ＶＨ”ベリファイとをそれぞれ実行する。そして、半導体記憶装置１０は、これらのベリファイ結果に基づいてビット線ＢＬに印加する電圧を調整することによって、第２実施形態同様に、閾値分布を細くすることが出来る。

尚、第４実施形態で説明したダブルパルス方式の書き込み動作は、閾値電圧が低い方の第１グループのメモリセルトランジスタＭＴに対する書き込み時に、閾値電圧が高い方の第２グループのメモリセルトランジスタＭＴを書き込み対象としても良い。以下に、本変形例について図２１を用いて説明する。

図２１は、第４実施形態の変形例に係る半導体記憶装置１０の書き込み動作において、ワード線ＷＬ及びビット線ＢＬにそれぞれ印加される電圧と、制御信号ＳＴＢの変化との一例が示されている。

図２１に示すように、第４実施形態の変形例における書き込み動作は、図１２を用いて説明した第４実施形態における書き込み動作に対して、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのビット線ＢＬの制御が異なっている。

具体的には、各プログラムループにおいて、ロウデコーダ１３が選択されたワード線ＷＬにプログラム電圧ＶＰＧＭ１を印加している際に、センスアンプモジュール１２が、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのそれぞれのビット線ＢＬに例えば電圧ＶＳＳを印加する。このとき、“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのそれぞれのビット線ＢＬに印加される電圧は異なっていても良く、任意の電圧に設定することが可能である。

このような場合、例えば“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのそれぞれのメモリセルトランジスタＭＴの閾値電圧が低い場合（例えば、１回目のプログラムループ時）には、プログラム電圧ＶＰＧＭ１が印加されることによって、対応するメモリセルトランジスタＭＴの閾値電圧が上昇する。

“Ｅ”書き込み、“Ｆ”書き込み、及び“Ｇ”書き込みのそれぞれのメモリセルトランジスタＭＴの閾値電圧が高い場合には、対応するメモリセルトランジスタＭＴの閾値電圧の上昇は抑制される、又は微小に閾値電圧が上昇する。

第４実施形態の変形例における書き込み動作のその他の動作は、図１２を用いて説明した第４実施形態における書き込み動作と同様のため、説明を省略する。

以上で説明した第４実施形態の変形例における書き込み動作においても、第４実施形態における書き込み動作と同様の効果を得ることが出来る。つまり、第４実施形態の変形例に係る半導体記憶装置１０は、第４実施形態に係る半導体記憶装置１０と同様に、書き込んだデータの信頼性を向上することが出来、且つ書き込み動作を高速化することが出来る。

尚、第６〜第９実施形態では、読み出し電圧ＡＲ及びＥＲの読み出し動作により１ページのデータが確定する場合を例に説明したが、これに限定されない。例えば、以上で説明した読み出し電圧の組み合わせ以外においても探索読み出し及び補正読み出しを実行することが可能である。また、半導体記憶装置１０は、１つの読み出し電圧に対して、探索読み出し及び補正読み出しを実行することも出来る。

尚、第６〜第９実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても半導体記憶装置１０は、各レベルに対応する探索読み出し時に一括読み出しを適用することによって、再読み出しを高速化することが出来る。

尚、上記実施形態において、読み出し動作についてワード線ＷＬの波形を示したタイミングチャートを用いて説明したが、このワード線ＷＬの波形は、例えばロウデコーダ１３に電圧を供給する信号線の波形と同様の波形となる。つまり。上記実施形態においてワード線ＷＬに印加される電圧及びワード線ＷＬに電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。尚、ワード線ＷＬの電圧は、ロウデコーダ１３に含まれた転送トランジスタによる電圧降下によって、対応する信号線よりも低くなることもある。

尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。

尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることが出来る。また、メモリセル間には、エアギャップを形成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＵ…ストリングユニット、ＢＬＫ…ブロック、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ

Claims

各々が閾値電圧に基づいて複数ビットのデータを記憶し、前記複数ビットのデータとして第１データを記憶する場合は第１閾値電圧を有するように設定され、前記複数ビットのデータとして第２データを記憶する場合は第１閾値電圧より高い第２閾値電圧を有するように設定され、前記複数ビットのデータとして第３データを記憶する場合は第２閾値電圧より高い第３閾値電圧を有するように設定される複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
前記複数のメモリセルにそれぞれ接続された複数のビット線と、
プログラムを含むプログラムループを含む書き込みを実行するコントローラと、
を備え、
前記コントローラは、前記プログラムにおいて、
前記ワード線に第１プログラム電圧を印加している間に、
前記第１データを書き込むべきメモリセルに接続されたビット線に第１電圧を印加し、
前記第２データを書き込むべきメモリセルに接続されたビット線に前記第１電圧よりも低い第２電圧を印加し、
前記第３データを書き込むべきメモリセルに接続されたビット線に前記第２電圧よりも低い第３電圧を印加する、半導体記憶装置。
前記コントローラは、前記書き込みにおける最初のプログラムループにおいて、前記プログラムを実行する、
請求項１に記載の半導体記憶装置。
前記プログラムループは、ベリファイをさらに含み、
前記コントローラは、前記ベリファイにおいて、
前記ワード線にベリファイ電圧を印加している間に、
前記第１データを書き込むべき前記メモリセルに接続された前記ビット線に第４電圧を印加し、
前記第２データを書き込むべき前記メモリセルに接続された前記ビット線に前記第４電圧よりも低い第５電圧を印加し、
前記第３データを書き込むべき前記メモリセルに接続された前記ビット線に前記第５電圧よりも低い第６電圧を印加する、
請求項１に記載の半導体記憶装置。
前記コントローラは、前記ベリファイにおいて、
前記第４電圧、前記第５電圧、及び前記第６電圧をそれぞれ印加している間に、前記複数のメモリセルに記憶されたデータを読み出す、
請求項３に記載の半導体記憶装置。
前記コントローラは、
前記ベリファイの結果に基づいて、前記第１データを書き込むべき前記メモリセルを第１及び第２グループに分類し、
前記プログラムにおいて、前記ワード線に前記第１プログラム電圧を印加している間に、前記第１データを書き込むべき前記メモリセルのうち、前記第１グループに対応するビット線に前記第１電圧を印加し、前記第２グループに対応するビット線に前記第４電圧より高い第７電圧を印加する、
請求項３に記載の半導体記憶装置。
前記複数のメモリセルは、前記複数ビットのデータとして第４データを記憶する場合は前記第３閾値電圧より高い第４閾値電圧を有するように設定され、前記複数ビットのデータとして第５データを記憶する場合は前記第４閾値電圧より高い第５閾値電圧を有するように設定され、前記複数ビットのデータとして第６データを記憶する場合は前記第５閾値電圧より高い第６閾値電圧を有するように設定され、前記複数ビットのデータとして第７データを記憶する場合は前記第６閾値電圧より高い第７閾値電圧を有するように設定され、
前記コントローラは、前記プログラムにおいて、
前記ワード線に前記第１プログラム電圧を印加している間に、
前記第４データを書き込むべきメモリセルに接続されたビット線に前記第３電圧よりも低い第４電圧を印加し、
前記第５データを書き込むべきメモリセルに接続されたビット線に前記第４電圧よりも低い第５電圧を印加し、
前記第６データを書き込むべきメモリセルに接続されたビット線に前記第５電圧よりも低い第６電圧を印加し、
前記第６データを書き込むべきメモリセルに接続されたビット線に前記第６電圧よりも低い第７電圧を印加する、
請求項１に記載の半導体記憶装置。
前記プログラムループは、ベリファイをさらに含み、
前記コントローラは、前記ベリファイにおいて、
前記ワード線にベリファイ電圧を印加している間に、
前記第１データを書き込むべき前記メモリセルに接続された前記ビット線に第８電圧を印加し、
前記第２データを書き込むべき前記メモリセルに接続された前記ビット線に前記第８電圧よりも低い第９電圧を印加し、
前記第３データを書き込むべき前記メモリセルに接続された前記ビット線に前記第９電圧よりも低い第１０電圧を印加する、
前記第４データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１０電圧よりも低い第１１電圧を印加し、
前記第５データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１１電圧よりも低い第１２電圧を印加し、
前記第６データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１２電圧よりも低い第１３電圧を印加する、
前記第７データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１３電圧よりも低い第１４電圧を印加する、
請求項６に記載の半導体記憶装置。
前記プログラムループは、ベリファイをさらに含み、
前記コントローラは、前記ベリファイにおいて、
前記ワード線に第１ベリファイ電圧を印加している間に、
前記第１データを書き込むべき前記メモリセルに接続された前記ビット線に第８電圧を印加し、
前記第２データを書き込むべき前記メモリセルに接続された前記ビット線に前記第８電圧よりも低い第９電圧を印加し、
前記第３データを書き込むべき前記メモリセルに接続された前記ビット線に前記第９電圧よりも低い第１０電圧を印加する、
前記ワード線に前記第１ベリファイ電圧より高い第２ベリファイ電圧を印加している間に、
前記第５データを書き込むべき前記メモリセルに接続された前記ビット線に第１１電圧を印加し、
前記第６データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１１電圧よりも低い第１２電圧を印加する、
前記第７データを書き込むべき前記メモリセルに接続された前記ビット線に前記第１２電圧よりも低い第１３電圧を印加する、
請求項６に記載の半導体記憶装置。
前記複数のメモリセルは、前記複数ビットのデータとして第４データを記憶する場合は前記第３閾値電圧より高い第４閾値電圧を有するように設定され、前記複数ビットのデータとして第５データを記憶する場合は前記第４閾値電圧より高い第５閾値電圧を有するように設定され、前記複数ビットのデータとして第６データを記憶する場合は前記第５閾値電圧より高い第６閾値電圧を有するように設定され、
前記コントローラは、前記プログラムにおいて、
前記ワード線に前記第１プログラム電圧よりも高い第２プログラム電圧を印加している間に、
前記第１乃至第３データをそれぞれ書き込むべき前記メモリセルに接続された前記ビット線に前記第１電圧よりも高い第４電圧を印加し、
前記第５データを書き込むべきメモリセルに接続されたビット線に前記第４電圧よりも低い第５電圧を印加し、
前記第６データを書き込むべきメモリセルに接続されたビット線に前記第５電圧よりも低い第６電圧を印加し、
前記第６データを書き込むべきメモリセルに接続されたビット線に前記第６電圧よりも低い第７電圧を印加する、
請求項１に記載の半導体記憶装置。