JP5193830B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP5193830B2 JP5193830B2 JP2008308608A JP2008308608A JP5193830B2 JP 5193830 B2 JP5193830 B2 JP 5193830B2 JP 2008308608 A JP2008308608 A JP 2008308608A JP 2008308608 A JP2008308608 A JP 2008308608A JP 5193830 B2 JP5193830 B2 JP 5193830B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- memory cell
- cell
- selected memory
- sense node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims abstract description 240
- 238000007599 discharging Methods 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 claims 19
- 210000000352 storage cell Anatomy 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 32
- 241000801924 Sena Species 0.000 description 23
- 101150114988 invA gene Proteins 0.000 description 19
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 101100452676 Arabidopsis thaliana INVB gene Proteins 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 230000008859 change Effects 0.000 description 10
- 239000000872 buffer Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000009849 deactivation Effects 0.000 description 6
- 238000011084 recovery Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
本発明の例では、QPWを実行するに当たり、一回のベリファイ読み出しにより、書き込み対象である選択メモリセルの三つの閾値状態を識別する。
まず、本発明の対象となる不揮発性半導体メモリについて、NANDフラッシュメモリを例に説明する。
本発明の例は、QPWを前提とする。
(1) 第一実施例
図15は、第一実施例に係わるセンスアンプを示している。
図17は、第二実施例に係わるセンスアンプを示している。
ベリファイ読み出し後の書き込み動作については、コンベンショナルなQPWと同様に、図12に示すようになる。
第一及び第二実施例では、一つのセンスノードの電位をセル電流の大きさに応じて変化させ、そのセンスノードの電位の検出時期を異ならせることにより、選択読み出し電位を一定値にした状態で、選択メモリセルを三つのグループに分類する。
図19は、第一変形例に係わるセンスアンプを示している。
図21は、第二変形例に係わるセンスアンプを示している。
本発明の例は、多値NANDフラッシュメモリに有効である。
本発明によれば、新たなベリファイ読み出し技術により書き込み動作を高速化できる。
Claims (5)
- 第一及び第二セレクトゲートトランジスタと、前記第一及び第二セレクトゲートトランジスタの間に直列接続される複数のメモリセルと、前記第一セレクトゲートトランジスタに接続されるソース線と、前記第二セレクトゲートトランジスタに接続されるビット線と、前記複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、前記複数のメモリセルのうち前記選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、ベリファイ読み出し時に、前記選択ワード線に選択読み出し電位を印加し、前記非選択ワード線に前記選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、前記選択読み出し電位が第一値であるとき、前記選択メモリセルに流れるセル電流が二つの値により区分される三つの領域のいずれに属するかを判定することにより、前記選択メモリセルの閾値を三つのグループのうちの一つに分類する制御回路とを具備することを特徴とする不揮発性半導体メモリ。
- 前記三つのグループは、前記選択メモリセルの閾値が第一閾値範囲内にある書き込み不足の第一グループと、前記選択メモリセルの閾値が前記第一閾値範囲よりも高い第二閾値範囲内にある書き込み不足の第二グループと、前記選択メモリセルの閾値が前記第二閾値範囲よりも高い第三閾値範囲内にある書き込み完了の第三グループとから構成され、
前記制御回路は、前記ベリファイ読み出し後の書き込み時に、前記選択メモリセルの閾値が前記第一グループに分類されたとき、前記ビット線を第一電位に設定し、前記選択メモリセルの閾値が前記第二グループに分類されたとき、前記ビット線を前記第一電位よりも高い第二電位に設定し、前記選択メモリセルの閾値が前記第三グループに分類されたとき、前記ビット線を第二電位よりも高い第三電位に設定する
ことを特徴とする請求項1に記載の不揮発性半導体メモリ。 - 前記ビット線に接続されるセンスノードと、前記セル電流により前記センスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点での前記センスノードの電位をラッチする第一ラッチ回路と、前記放電開始時から前記第一期間よりも長い第二期間が経過した第二時点での前記センスノードの電位をラッチする第二ラッチ回路とをさらに具備し、
前記制御回路は、前記第一及び第二ラッチ回路にラッチされた電位に基づいて、前記三つの領域のいずれに属するかを判定することを特徴とする請求項1又は2に記載の不揮発性半導体メモリ。 - 前記ビット線に接続され、プリチャージ電位が互いに異なる第一及び第二センスノードと、前記セル電流により前記第一センスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点での前記第一センスノードの電位をラッチする第一ラッチ回路と、前記セル電流により前記第二センスノードの電荷を放電し始める放電開始時から第二期間が経過した第二時点での前記第二センスノードの電位をラッチする第二ラッチ回路とをさらに具備し、
前記制御回路は、前記第一及び第二ラッチ回路にラッチされた電位に基づいて、前記三つの領域のいずれに属するかを判定することを特徴とする請求項1又は2に記載の不揮発性半導体メモリ。 - 前記複数のメモリセルの各々は、三値以上の多値を記憶する多値記憶セルであり、
前記選択読み出し電位としての前記第一値は、前記多値を実現するために予め設定される異なる二つ以上の値のうちから選択される一つの値である
ことを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体メモリ。
Priority Applications (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008308608A JP5193830B2 (ja) | 2008-12-03 | 2008-12-03 | 不揮発性半導体メモリ |
US12/563,296 US8009470B2 (en) | 2008-12-03 | 2009-09-21 | Nonvolatile semiconductor memory |
US13/193,968 US8223543B2 (en) | 2008-12-03 | 2011-07-29 | Nonvolatile semiconductor memory |
US13/490,541 US8477534B2 (en) | 2008-12-03 | 2012-06-07 | Nonvolatile semiconductor memory |
US13/899,843 US8559222B1 (en) | 2008-12-03 | 2013-05-22 | Nonvolatile semiconductor memory |
US14/023,607 US8750039B2 (en) | 2008-12-03 | 2013-09-11 | Nonvolatile semiconductor memory |
US14/263,948 US9384848B2 (en) | 2008-12-03 | 2014-04-28 | Nonvolatile semiconductor memory with dual latch sense amplifier |
US14/886,193 US9514836B2 (en) | 2008-12-03 | 2015-10-19 | Nonvolatile semiconductor memory and verify read operation |
US15/337,592 US10109359B2 (en) | 2008-12-03 | 2016-10-28 | Nonvolatile semiconductor memory including a read operation |
US16/149,862 US10658039B2 (en) | 2008-12-03 | 2018-10-02 | Nonvolatile semiconductor memory including a read operation |
US16/844,258 US11087845B2 (en) | 2008-12-03 | 2020-04-09 | Nonvolatile semiconductor memory including a read operation |
US17/371,568 US11948640B2 (en) | 2008-12-03 | 2021-07-09 | Nonvolatile semiconductor memory including a read operation |
US18/596,753 US20240212757A1 (en) | 2008-12-03 | 2024-03-06 | Nonvolatile semiconductor memory including a read operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008308608A JP5193830B2 (ja) | 2008-12-03 | 2008-12-03 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010134984A JP2010134984A (ja) | 2010-06-17 |
JP5193830B2 true JP5193830B2 (ja) | 2013-05-08 |
Family
ID=42222684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008308608A Active JP5193830B2 (ja) | 2008-12-03 | 2008-12-03 | 不揮発性半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (12) | US8009470B2 (ja) |
JP (1) | JP5193830B2 (ja) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8406048B2 (en) * | 2008-08-08 | 2013-03-26 | Marvell World Trade Ltd. | Accessing memory using fractional reference voltages |
JP5193830B2 (ja) | 2008-12-03 | 2013-05-08 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2011008838A (ja) * | 2009-06-23 | 2011-01-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその書き込み方法 |
JP2011258289A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | メモリセルの閾値検出方法 |
JP2013030552A (ja) * | 2011-07-27 | 2013-02-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013045478A (ja) * | 2011-08-23 | 2013-03-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101775660B1 (ko) | 2011-09-29 | 2017-09-07 | 삼성전자주식회사 | 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치 |
US8830760B2 (en) | 2012-08-16 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2014175033A (ja) * | 2013-03-12 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
JP2014182845A (ja) * | 2013-03-18 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置及びその書き込み方法 |
US9208833B2 (en) | 2013-04-23 | 2015-12-08 | Micron Technology | Sequential memory operation without deactivating access line signals |
JP2014225310A (ja) | 2013-05-16 | 2014-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9183940B2 (en) | 2013-05-21 | 2015-11-10 | Aplus Flash Technology, Inc. | Low disturbance, power-consumption, and latency in NAND read and program-verify operations |
WO2014210424A2 (en) | 2013-06-27 | 2014-12-31 | Aplus Flash Technology, Inc. | Novel nand array architecture for multiple simultaneous program and read |
WO2015004712A1 (ja) | 2013-07-08 | 2015-01-15 | 株式会社 東芝 | ロックアウトモードとノーロックアウトモードを有する半導体記憶装置 |
WO2015004714A1 (ja) | 2013-07-08 | 2015-01-15 | 株式会社 東芝 | 半導体記憶装置 |
KR102122239B1 (ko) | 2013-07-19 | 2020-06-15 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 프로그램 방법 |
WO2015013689A2 (en) | 2013-07-25 | 2015-01-29 | Aplus Flash Technology, Inc. | Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations |
JP2015036998A (ja) * | 2013-08-13 | 2015-02-23 | 株式会社東芝 | 半導体記憶装置 |
US9293205B2 (en) | 2013-09-14 | 2016-03-22 | Aplus Flash Technology, Inc | Multi-task concurrent/pipeline NAND operations on all planes |
KR102090677B1 (ko) | 2013-09-16 | 2020-03-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 동작 방법 |
US8902668B1 (en) | 2013-10-15 | 2014-12-02 | Sandisk Technologies Inc. | Double verify method with soft programming to suppress read noise |
US8908441B1 (en) | 2013-10-15 | 2014-12-09 | Sandisk Technologies Inc. | Double verify method in multi-pass programming to suppress read noise |
WO2015100434A2 (en) | 2013-12-25 | 2015-07-02 | Aplus Flash Technology, Inc | A HYBRID NAND WITH ALL-BL m-PAGE OPERATION SCHEME |
KR102233810B1 (ko) | 2014-02-03 | 2021-03-30 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법 |
US9437302B2 (en) * | 2014-02-06 | 2016-09-06 | Sandisk Technologies Llc | State-dependent lockout in non-volatile memory |
US9165659B1 (en) | 2014-05-08 | 2015-10-20 | Sandisk Technologies Inc. | Efficient reprogramming method for tightening a threshold voltage distribution in a memory device |
FR3021803B1 (fr) * | 2014-05-28 | 2017-10-13 | Stmicroelectronics Rousset | Cellules memoire jumelles accessibles individuellement en lecture |
US9324419B2 (en) | 2014-07-15 | 2016-04-26 | Sandisk Technologies Inc. | Multiple pass programming for memory with different program pulse widths |
US9343141B2 (en) | 2014-07-15 | 2016-05-17 | Sandisk Technologies Inc. | Reprogramming memory with single program pulse per data state |
US9659636B2 (en) | 2014-07-22 | 2017-05-23 | Peter Wung Lee | NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations |
TWI559320B (zh) * | 2014-09-10 | 2016-11-21 | 東芝股份有限公司 | 半導體儲存裝置 |
KR102294352B1 (ko) | 2015-04-20 | 2021-08-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법 |
US20170025179A1 (en) * | 2015-07-24 | 2017-01-26 | Macronix International Co., Ltd. | Non-volatile memory device for reducing bit line recovery time |
US9852795B2 (en) * | 2015-09-24 | 2017-12-26 | Samsung Electronics Co., Ltd. | Methods of operating nonvolatile memory devices, and memory systems including nonvolatile memory devices |
JP6490018B2 (ja) * | 2016-02-12 | 2019-03-27 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2017208152A (ja) | 2016-05-20 | 2017-11-24 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
KR102571192B1 (ko) * | 2016-08-29 | 2023-08-28 | 에스케이하이닉스 주식회사 | 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 |
JP6765313B2 (ja) | 2017-01-23 | 2020-10-07 | キオクシア株式会社 | 半導体記憶装置 |
JP6856400B2 (ja) | 2017-02-20 | 2021-04-07 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
US10121522B1 (en) * | 2017-06-22 | 2018-11-06 | Sandisk Technologies Llc | Sense circuit with two sense nodes for cascade sensing |
JP2019057345A (ja) * | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2020102287A (ja) | 2018-12-21 | 2020-07-02 | キオクシア株式会社 | 半導体記憶装置 |
JP2020149742A (ja) * | 2019-03-12 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
CN110021309B (zh) * | 2019-03-26 | 2020-10-09 | 上海华力集成电路制造有限公司 | Nand型rom |
KR20200136750A (ko) | 2019-05-28 | 2020-12-08 | 삼성전자주식회사 | 페이지 버퍼 및 이를 포함하는 메모리 장치 |
JP2021012752A (ja) * | 2019-07-08 | 2021-02-04 | キオクシア株式会社 | 半導体記憶装置 |
JP2021039807A (ja) * | 2019-09-03 | 2021-03-11 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
JP3153730B2 (ja) * | 1995-05-16 | 2001-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH09320289A (ja) * | 1996-05-30 | 1997-12-12 | Toshiba Corp | 半導体不揮発性メモリ |
JPH09320239A (ja) | 1996-06-03 | 1997-12-12 | Kao Corp | ディスクのレーベル印刷方法及び装置 |
JP3730381B2 (ja) * | 1997-10-21 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
TW475267B (en) * | 1999-07-13 | 2002-02-01 | Toshiba Corp | Semiconductor memory |
JP3863330B2 (ja) * | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
JP4543055B2 (ja) * | 2000-03-08 | 2010-09-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3631463B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
US7196931B2 (en) * | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
EP1543529B1 (en) * | 2002-09-24 | 2009-11-04 | SanDisk Corporation | Non-volatile memory and its sensing method |
JP4270832B2 (ja) * | 2002-09-26 | 2009-06-03 | 株式会社東芝 | 不揮発性半導体メモリ |
JP3889699B2 (ja) * | 2002-11-29 | 2007-03-07 | 株式会社東芝 | 不揮発性半導体記憶装置及びそのデータ書き込み方法 |
JP3913704B2 (ja) * | 2003-04-22 | 2007-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
JP4287235B2 (ja) * | 2003-10-09 | 2009-07-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4322686B2 (ja) * | 2004-01-07 | 2009-09-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4421925B2 (ja) * | 2004-03-30 | 2010-02-24 | 三星電子株式会社 | 不揮発性半導体記憶装置 |
JP4113166B2 (ja) * | 2004-07-20 | 2008-07-09 | 株式会社東芝 | 半導体記憶装置 |
JP4271168B2 (ja) * | 2004-08-13 | 2009-06-03 | 株式会社東芝 | 半導体記憶装置 |
JP4786171B2 (ja) * | 2004-12-10 | 2011-10-05 | 株式会社東芝 | 半導体記憶装置 |
US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
US7193898B2 (en) * | 2005-06-20 | 2007-03-20 | Sandisk Corporation | Compensation currents in non-volatile memory read operations |
EP1966802A2 (en) * | 2005-12-29 | 2008-09-10 | SanDisk Corporation | Methods and device for improved program-verify operations in non-volatile memories |
US7224614B1 (en) * | 2005-12-29 | 2007-05-29 | Sandisk Corporation | Methods for improved program-verify operations in non-volatile memories |
US7310255B2 (en) * | 2005-12-29 | 2007-12-18 | Sandisk Corporation | Non-volatile memory with improved program-verify operations |
US20080158986A1 (en) * | 2006-12-29 | 2008-07-03 | Daniel Elmhurst | Flash memory and associated methods |
US7663928B2 (en) * | 2007-10-09 | 2010-02-16 | Ememory Technology Inc. | Sense amplifier circuit having current mirror architecture |
US7843725B2 (en) * | 2008-06-11 | 2010-11-30 | Micron Technology, Inc. | M+L bit read column architecture for M bit memory cells |
US7800945B2 (en) * | 2008-06-12 | 2010-09-21 | Sandisk Corporation | Method for index programming and reduced verify in nonvolatile memory |
JP5193830B2 (ja) * | 2008-12-03 | 2013-05-08 | 株式会社東芝 | 不揮発性半導体メモリ |
-
2008
- 2008-12-03 JP JP2008308608A patent/JP5193830B2/ja active Active
-
2009
- 2009-09-21 US US12/563,296 patent/US8009470B2/en active Active
-
2011
- 2011-07-29 US US13/193,968 patent/US8223543B2/en active Active
-
2012
- 2012-06-07 US US13/490,541 patent/US8477534B2/en active Active
-
2013
- 2013-05-22 US US13/899,843 patent/US8559222B1/en active Active
- 2013-09-11 US US14/023,607 patent/US8750039B2/en active Active
-
2014
- 2014-04-28 US US14/263,948 patent/US9384848B2/en active Active
-
2015
- 2015-10-19 US US14/886,193 patent/US9514836B2/en active Active
-
2016
- 2016-10-28 US US15/337,592 patent/US10109359B2/en active Active
-
2018
- 2018-10-02 US US16/149,862 patent/US10658039B2/en active Active
-
2020
- 2020-04-09 US US16/844,258 patent/US11087845B2/en active Active
-
2021
- 2021-07-09 US US17/371,568 patent/US11948640B2/en active Active
-
2024
- 2024-03-06 US US18/596,753 patent/US20240212757A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US10658039B2 (en) | 2020-05-19 |
US10109359B2 (en) | 2018-10-23 |
US20190035482A1 (en) | 2019-01-31 |
JP2010134984A (ja) | 2010-06-17 |
US20210335423A1 (en) | 2021-10-28 |
US20100135078A1 (en) | 2010-06-03 |
US20110286268A1 (en) | 2011-11-24 |
US9514836B2 (en) | 2016-12-06 |
US20140010010A1 (en) | 2014-01-09 |
US8223543B2 (en) | 2012-07-17 |
US20170047125A1 (en) | 2017-02-16 |
US20120243327A1 (en) | 2012-09-27 |
US11087845B2 (en) | 2021-08-10 |
US9384848B2 (en) | 2016-07-05 |
US20130250681A1 (en) | 2013-09-26 |
US20200234767A1 (en) | 2020-07-23 |
US20160042801A1 (en) | 2016-02-11 |
US8750039B2 (en) | 2014-06-10 |
US20140233311A1 (en) | 2014-08-21 |
US8009470B2 (en) | 2011-08-30 |
US20240212757A1 (en) | 2024-06-27 |
US8559222B1 (en) | 2013-10-15 |
US11948640B2 (en) | 2024-04-02 |
US8477534B2 (en) | 2013-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5193830B2 (ja) | 不揮発性半導体メモリ | |
KR100458408B1 (ko) | 비휘발성 반도체 기억 장치 | |
JP5198563B2 (ja) | センシング向上のための異なる参照レベルを用いた不揮発性記憶メモリ内の雑/高精度プログラム検証 | |
JP5992983B2 (ja) | 不揮発性半導体記憶装置 | |
JP2010129125A (ja) | 多値不揮発性半導体メモリ | |
JP3961759B2 (ja) | 不揮発性半導体記憶装置 | |
JP4543055B2 (ja) | 不揮発性半導体記憶装置 | |
JP2007141447A (ja) | 不揮発性半導体記憶装置 | |
JP4364207B2 (ja) | 不揮発性半導体記憶装置 | |
JP4550855B2 (ja) | 不揮発性半導体記憶装置 | |
JP3905936B2 (ja) | 不揮発性半導体記憶装置 | |
JP4302117B2 (ja) | 不揮発性半導体記憶装置 | |
JP4302118B2 (ja) | 不揮発性半導体記憶装置 | |
JP4550854B2 (ja) | 不揮発性半導体記憶装置 | |
JP2006228426A (ja) | 不揮発性半導体記憶装置 | |
JP2006196181A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110302 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130204 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5193830 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160208 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |