JP5193830B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、不揮発性半導体メモリのベリファイ読み出し動作に関する。
複数のメモリセルにより一つのセルユニットが構成される不揮発性半導体メモリ、例えば、ＮＡＮＤフラッシュメモリ（例えば、特許文献１を参照）では、動作電圧の低電圧化や、一つのメモリセルに三値以上を記憶させる多値化などにより、書き込み状態のメモリセルの閾値分布の幅を狭くすることが要求されている。
この要求を満たすために、ＱＰＷ(Quick Pass Write)という書き込み手法が提案されている。ＱＰＷは、書き込み後のメモリセルの閾値を、第一閾値範囲内にある書き込み不足の第一グループ、第一閾値範囲よりも高い第二閾値範囲内にある書き込み不足の第二グループ、及び、第二閾値範囲よりも高い第三閾値範囲内にある書き込み完了の第三グループのうちの一つに分類し、再書き込み時に、これら三つの分類に応じて書き込み条件を変える技術である。
例えば、再書き込み時に、第一グループに分類されたメモリセルに対しては、ビット線を第一電位に設定して通常の書き込みを行い、第二グループに分類されたメモリセルに対しては、ビット線を第一電位よりも高い第二電位に設定して、通常書き込みよりも弱い（閾値変動幅が少ない）書き込みを行い、第三グループに分類されたメモリセルに対しては、ビット線を第二電位よりも高い第三電位に設定して書き込みを禁止する。
しかし、ＱＰＷでは、書き込み後のメモリセルの閾値を三つのグループに分類するために、二回のベリファイ読み出し動作が必要になる。
例えば、一回目のベリファイ読み出し時に、選択ワード線に第一ベリファイ読み出し電位を印加して、書き込み後のメモリセルの閾値を読み出し、第一グループに属するか否かを判定する。また、二回目のベリファイ読み出し時に、選択ワード線に第二ベリファイ読み出し電位を印加して、書き込み後のメモリセルの閾値を読み出し、第二及び第三グループのいずれに属するかを判定する。
このように、ＱＰＷでは、二回のベリファイ読み出しが必要になるため、書き込み時間の増加という問題が発生する。特に、多値化された不揮発性半導体メモリでは、さらに、書き込み前にメモリセルのデータロードなどの動作が加わるため、書き込み時間の増加が深刻な問題となっている。
米国特許出願公開第２００４／０１０９３５７明細書
本発明は、書き込み動作を高速化するための新たなベリファイ読み出し技術について提案する。
本発明の例に係る不揮発性半導体メモリは、第一及び第二セレクトゲートトランジスタと、前記第一及び第二セレクトゲートトランジスタの間に直列接続される複数のメモリセルと、前記第一セレクトゲートトランジスタに接続されるソース線と、前記第二セレクトゲートトランジスタに接続されるビット線と、前記複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、前記複数のメモリセルのうち前記選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、ベリファイ読み出し時に、前記選択ワード線に選択読み出し電位を印加し、前記非選択ワード線に前記選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、前記選択読み出し電位が第一値であるとき、前記選択メモリセルに流れるセル電流が二つの値により区分される三つの領域のいずれに属するかを判定することにより、前記選択メモリセルの閾値を三つのグループのうちの一つに分類する制御回路とを備える。
本発明によれば、新たなベリファイ読み出し技術により書き込み動作を高速化できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、ＱＰＷを実行するに当たり、一回のベリファイ読み出しにより、書き込み対象である選択メモリセルの三つの閾値状態を識別する。
具体的には、選択ワード線に印加する選択読み出し電位を一定値とし、この時、選択メモリセルに流れるセル電流が二つの値により区分される三つの領域のいずれに属するかを判定することにより、選択メモリセルの閾値を三つのグループのうちの一つに分類する。
選択メモリセルに流れるセル電流の大きさの判定は、例えば、そのセル電流によりセンスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点でのセンスノードの電位と、放電開始時から第一期間よりも長い第二期間が経過した第二時点でのセンスノードの電位とに基づいて行うことができる。
本発明の例によれば、一回のベリファイ読み出しにより選択メモリセルの閾値を三つのグループに分類できるため、二回のベリファイ読み出しにより選択メモリセルの閾値を分類する場合に比べて、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
２． 不揮発性半導体メモリ
まず、本発明の対象となる不揮発性半導体メモリについて、ＮＡＮＤフラッシュメモリを例に説明する。
図１は、ＮＡＮＤフラッシュメモリを示している。
メモリセルアレイ１１は、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＫｎを有する。複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＫｎの各々は、ＮＡＮＤセルユニットを有する。
データ回路１２は、読み出し／書き込み時にページデータを一時的にラッチする複数のセンスアンプ（ページバッファ）を有する。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｎのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。
ワード線ドライバ１６は、選択されたブロック内の複数のワード線を駆動する。
カラムデコーダ１７は、カラムアドレス信号に基づいて、複数のセンスアンプのうちから所定数を選択し、選択された所定数のセンスアンプをＩ／Ｏバッファ１３に接続する。
ベリファイ回路１８は、書き込み時に、正確にデータが書き込めたか否かを検証する。ベリファイ回路１８は、ベリファイ読み出し時に選択メモリセルから読み出されたデータを書き込みデータと比較し、書き込み完了／未完了を判断する。
電位発生回路１９は、読み出し時に、選択ワード線に選択読み出し電位を印加し、非選択ワード線に選択読み出し電位よりも高い非選択読み出し電位を印加する。
制御回路２０は、データ回路１２、Ｉ／Ｏバッファ１３、アドレスバッファ１４、ロウデコーダ１５、ワード線ドライバ１６、カラムデコーダ１７、ベリファイ回路１８及び電位発生回路１９の動作を制御する。
図２は、メモリセルアレイ内の一つのＮＡＮＤブロックを示している。
ＮＡＮＤセルユニット２１は、ソース線側セレクトゲートトランジスタＳ０１と、ビット線側セレクトゲートトランジスタＳ０２と、これらの間に直列接続されるｉ（ｉは、２以上の自然数）個のメモリセルＭＣ００，ＭＣ０１，ＭＣ０２，…ＭＣ０（ｉ−３），ＭＣ０（ｉ−２），ＭＣ０（ｉ−１）とから構成される。
二本のセレクトゲート線ＳＧＳ，ＳＧＤ及びｉ本のワード線ＷＬ０，ＷＬ１，ＷＬ２，…ＷＬ（ｉ−３），ＷＬ（ｉ−２），ＷＬ（ｉ−１）は、第一方向に延びる。ｊ（ｊは、二以上の自然数）本のビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）は、第一方向に直交する第二方向に延びる。
ソース線側セレクトゲートトランジスタＳ０１は、ソース線ＣＥＬＳＲＣに接続され、ビット線側セレクトゲートトランジスタＳ０２は、ビット線ＢＬ０に接続される。
これらメモリセルアレイは、ウェル領域ＣＰＷＥＬＬ内に配置される。
図３乃至図５は、それぞれ、メモリセルアレイ、ワード線ドライバ及びデータ回路の位置関係を示している。
図３の例では、メモリセルアレイ１１の第一方向の一端にワード線ドライバ１６が配置され、メモリセルアレイ１１の第二方向の両端にそれぞれデータ回路（センスアンプ）１２Ａ，１２Ｂが配置される。
図４の例では、メモリセルアレイ１１の第一方向の両端にそれぞれワード線ドライバ１６Ａ，１６Ｂが配置され、メモリセルアレイ１１の第二方向の一端にデータ回路（センスアンプ）１２が配置される。
図５の例では、メモリセルアレイ１１の第一方向の両端にそれぞれワード線ドライバ１６Ａ，１６Ｂが配置され、メモリセルアレイ１１の第二方向の両端にそれぞれデータ回路（センスアンプ）１２Ａ，１２Ｂが配置される。
これらのレイアウトは、例えば、メモリセルアレイ１１内の全てのビット線を同時に駆動してページデータを読み出すＡＢＬ(All Bit Line)センス方式に適用される。
ここで注意しなければならない点は、本発明の例は、選択ワード線に印加する選択読み出し電位を一定値とし、選択メモリセルに流れるセル電流の大きさに基づいて、選択メモリセルの閾値を分類する、ということに特徴を有する点である。
即ち、データ回路内のセンスアンプは、電流検知タイプであることが必要である。
ＡＢＬセンス方式は、メモリセルアレイ内の複数のビット線を選択ビット線とシールドビット線とに分けるコンベンショナルなセンス方式（電圧検知タイプ）とは異なり、電流検知タイプであるため、この要求に合致する。
３． 本発明の原理
本発明の例は、ＱＰＷを前提とする。
ＱＰＷは、書き込み状態のメモリセルの閾値分布の幅を狭くするために、書き込み後のメモリセル（選択メモリセル）の閾値を三つのグループに分類し、この分類に応じて、再書き込み時の書き込み条件を変える技術である。
三つのグループは、例えば、図６（二値の場合）及び図７（四値の場合）に示すように、選択メモリセルの閾値が第一閾値範囲Ａ内にある第一グループと、選択メモリセルの閾値が第一閾値範囲Ａよりも高い第二閾値範囲Ｂ内にある第二グループと、選択メモリセルの閾値が第二閾値範囲Ｂよりも高い第三閾値範囲Ｃ内にある第三グループとから構成される。
第一グループ内のメモリセルは、その閾値が書き込みの目的である第三閾値範囲から遠い位置にある書き込み不足セルである。また、第二グループ内のメモリセルは、その閾値が書き込みの目的である第三閾値範囲に近い位置にある書き込み不足セル（これを「ＱＰＷセル」と称する）である。さらに、第三グループ内のメモリセルは、その閾値が書き込みの目的である第三閾値範囲内にある書き込み完了セルである。
このため、再書き込み時に、第一グループに分類された書き込み不足セルに対しては、ビット線を第一電位に設定して通常の書き込みを行い、第二グループに分類されたＱＰＷセルに対しては、ビット線を第一電位よりも高い第二電位に設定して、通常書き込みよりも弱い（閾値変動幅が少ない）書き込みを行う。
また、第三グループに分類された書き込み完了セルに対しては、ビット線を第二電位よりも高い第三電位に設定して書き込みを禁止する。
ここで、コンベンショナルなＱＰＷでは、図６及び図７に示すように、ベリファイ読み出し時に選択ワード線に印加する選択読み出し電位として、二つの値（Ｖ１／ＶＬ１，Ｖ２／ＶＬ２，Ｖ３／ＶＬ３）を用いて、二回のベリファイ読み出しを行う。
また、非選択ワード線には、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄを印加する。
図８は、ＡＢＬセンス方式に適用されるコンベンショナルなセンスアンプの第一例を示している。
このセンスアンプＳＡは、クランプ回路３２、プリチャージ回路３３、判別回路(discriminator)３４及びラッチ回路３５から構成される。
クランプ回路３２は、ＮチャネルＭＯＳトランジスタ３６，３７から構成される。プリチャージ回路３３は、ＰチャネルＭＯＳトランジスタ３８から構成される。判別回路３４は、ＰチャネルＭＯＳトランジスタ４０，４１、ＮチャネルＭＯＳトランジスタ４２及びキャパシタ３９から構成される。
ラッチ回路３５は、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３，４４及びＮチャネルＭＯＳトランジスタ４５，４６を有する。ＰチャネルＭＯＳトランジスタ４７及びＮチャネルＭＯＳトランジスタ４８は、ラッチ回路３５の活性化／非活性化を制御するために使用される。
センスアンプＳＡとビット線ＢＬとの間には、クランプ回路としてのＮチャネルＭＯＳトランジスタ３１が接続される。ＮＡＮＤセルユニット２１は、ビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタ４９は、ビット線ＢＬの電荷を放電するために使用される。
図９は、図８のセンスアンプの動作波形を示している。
時刻ｔ１〜ｔ５において、一回目のベリファイ読み出しが行われ、時刻ｔ６〜ｔ１０において、二回目のベリファイ読み出しが行われる。
一回目のベリファイ読み出しでは、選択ワード線に、選択読み出し電位としてＸＶＬ（例えば、ＶＬ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加して、書き込み不足セル（第一グループ）の選別を行う。
センスノードＳＥＮは、予め、プリチャージ電位Ｖｐｒｅに設定される。ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＦＬＴを“Ｈ”にすると、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。
従って、制御信号ＦＬＴを“Ｈ”にしてから一定期間が経過した後、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位がラッチ回路にラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、その閾値が選択読み出し電位よりも低いため、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。このため、ラッチ回路の入力ノードＩＮＶは、“Ｈ”になり、ラッチ回路の出力ノードＬＡＴは、“Ｌ”になる。
この後、ＮチャネルＭＯＳトランジスタ３６がオフになり、センスノードＳＥＮがビット線ＢＬから切断される（ロックアウト動作）。また、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
また、選択メモリセルがＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。このため、ラッチ回路の入力ノードＩＮＶは、“Ｌ”のままであり、ラッチ回路の出力ノードＬＡＴは、“Ｈ”になる。
このようにして、一回目のベリファイ読み出しにより、書き込み不足セル（第一グループ）の選別を行う。
二回目のベリファイ読み出しでは、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄを印加して、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＦＬＴを“Ｈ”にすると、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。
従って、制御信号ＦＬＴを“Ｈ”にしてから一定期間が経過した後、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位がラッチ回路にラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）及びＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低いため、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。このため、ラッチ回路の入力ノードＩＮＶは、“Ｈ”になり、ラッチ回路の出力ノードＬＡＴは、“Ｌ”になる。
この後、ＮチャネルＭＯＳトランジスタ３６がオフになり、センスノードＳＥＮがビット線ＢＬから切断される（ロックアウト動作）。また、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
また、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。このため、ラッチ回路の入力ノードＩＮＶは、“Ｌ”のままであり、ラッチ回路の出力ノードＬＡＴは、“Ｈ”になる。
このようにして、二回目のベリファイ読み出しにより、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
図１０は、ＡＢＬセンス方式に適用されるコンベンショナルなセンスアンプの第二例を示している。
このセンスアンプＳＡは、クランプ回路３２、プリチャージ回路３３、判別回路(discriminator)３４及びラッチ回路３５から構成される。
クランプ回路３２は、ＮチャネルＭＯＳトランジスタ３６，３７，５０から構成される。プリチャージ回路３３は、ＰチャネルＭＯＳトランジスタ３８，５１から構成される。判別回路３４は、ＰチャネルＭＯＳトランジスタ４０，４１、ＮチャネルＭＯＳトランジスタ４２及びキャパシタ３９から構成される。
ラッチ回路３５は、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３，４４及びＮチャネルＭＯＳトランジスタ４５，４６を有する。ＰチャネルＭＯＳトランジスタ４７及びＮチャネルＭＯＳトランジスタ４８は、ラッチ回路３５の活性化／非活性化を制御するために使用される。
センスアンプＳＡとビット線ＢＬとの間には、クランプ回路としてのＮチャネルＭＯＳトランジスタ３１が接続される。ＮＡＮＤセルユニット２１は、ビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタ４９は、ビット線ＢＬの電荷を放電するために使用される。
図１１は、図１０のセンスアンプの動作波形を示している。
時刻ｔ１〜ｔ５において、一回目のベリファイ読み出しが行われ、時刻ｔ６〜ｔ１０において、二回目のベリファイ読み出しが行われる。
一回目のベリファイ読み出しでは、選択ワード線に、選択読み出し電位としてＸＶＬ（例えば、ＶＬ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加して、書き込み不足セル（第一グループ）の選別を行う。
センスノードＳＥＮは、予め、プリチャージ電位Ｖｐｒｅに設定される。ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＨＨ０を“Ｌ”にし、かつ、制御信号ＶＢを“Ｈ”にすると、センスノードＳＥＮの電位は、容量カップリングにより上昇する。
この後、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。
従って、制御信号ＨＨ０を“Ｌ”にしてから一定期間が経過した後、制御信号ＸＸ０を“Ｌ”にし、かつ、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位がラッチ回路にラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、その閾値が選択読み出し電位よりも低いため、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。このため、ラッチ回路の入力ノードＩＮＶは、“Ｈ”になり、ラッチ回路の出力ノードＬＡＴは、“Ｌ”になる。
また、選択メモリセルがＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。このため、ラッチ回路の入力ノードＩＮＶは、“Ｌ”のままであり、ラッチ回路の出力ノードＬＡＴは、“Ｈ”になる。
このようにして、一回目のベリファイ読み出しにより、書き込み不足セル（第一グループ）の選別を行う。
二回目のベリファイ読み出しでは、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄを印加して、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＨＨ０を“Ｌ”にし、かつ、制御信号ＶＢを“Ｈ”にすると、センスノードＳＥＮの電位は、容量カップリングにより上昇する。
この後、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。
従って、制御信号ＨＨ０を“Ｌ”にしてから一定期間が経過した後、制御信号ＸＸ０を“Ｌ”にし、かつ、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位がラッチ回路にラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）及びＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低いため、選択メモリセルにセル電流が流れ、センスノードＳＥＮの電位は、低下する。このため、ラッチ回路の入力ノードＩＮＶは、“Ｈ”になり、ラッチ回路の出力ノードＬＡＴは、“Ｌ”になる。
また、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位は、変化しない。このため、ラッチ回路の入力ノードＩＮＶは、“Ｌ”のままであり、ラッチ回路の出力ノードＬＡＴは、“Ｈ”になる。
このようにして、二回目のベリファイ読み出しにより、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
図１２は、ベリファイ読み出し後の書き込み時の電位関係を示している。
ベリファイ読み出し後の書き込み時に、選択メモリセルの閾値が第一グループ（書き込み不足セル）に分類されたとき、ビット線ＢＬを第一電位（例えば、接地電位Ｖｓｓ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。
この場合、まず、この第一電位は、ビット線ＢＬから選択メモリセルのチャネルに転送される。また、選択ワード線に書き込み電位Ｖｐｇｍを印加した状態においても、ビット線側セレクトゲートトランジスタは、オンであり、チャネルは、第一電位に固定される。
従って、選択メモリセルに対しては、選択ワード線とチャネル（半導体基板）との間に高電圧が印加され、通常の書き込みが行われる。
また、選択メモリセルの閾値が第二グループ（ＱＰＷセル）に分類されたとき、ビット線ＢＬを第一電位よりも高い第二電位（例えば、Ｖｂｌ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。
この場合、まず、この第二電位は、ビット線ＢＬから選択メモリセルのチャネルに転送される。また、選択ワード線に書き込み電位Ｖｐｇｍを印加した状態においても、ビット線側セレクトゲートトランジスタは、オンであり、チャネルは、第二電位に固定される。
従って、選択メモリセルに対しては、選択ワード線とチャネル（半導体基板）との間に通常書き込み時よりも低い電圧が印加され、通常の書き込みよりも弱い（閾値変動幅が少ない）書き込みが行われる。
さらに、選択メモリセルの閾値が第三グループ（書き込み完了セル）に分類されたとき、ビット線ＢＬを第二電位よりも高い第三電位（例えば、Ｖｉｎｈｉｂｉｔ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。
この場合、まず、この第三電位は、ビット線ＢＬから選択メモリセルのチャネルに転送される。また、選択ワード線の電位を上昇し始めると、容量カップリングによりチャネルが第三電位よりも少し上昇し、ビット線側セレクトゲートトランジスタは、カットオフする。このため、選択ワード線が書き込み電位Ｖｐｇｍに到達した時点では、チャネルは、Ｖｉｎｈｉｂｉｔ＋α（αは、容量カップリングによる電位の変化量）となる。
従って、選択メモリセルに対しては、選択ワード線とチャネル（半導体基板）との間に書き込みに必要な高電圧が印加されず、書き込みが禁止される。
図１３及び図１４は、本発明の例に係わるベリファイ読み出しの原理を示している。図１３は、図６に対応し、図１４は、図７に対応する。
本発明の例では、ＱＰＷを実行するに当たり、一回のベリファイ読み出しにより、書き込み対象である選択メモリセルの三つの閾値状態を識別する。
具体的には、選択ワード線に印加する選択読み出し電位を一定値（例えば、Ｖ１）とし、この時、選択メモリセルに流れるセル電流Ｉｃｅｌｌが二つの値Ｘ，Ｙにより区分される三つの領域（領域１／領域２／領域３）のいずれに属するかを判定することにより、選択メモリセルの閾値を、図６及び図７における第一乃至第三グループのうちの一つに分類する。
例えば、選択読み出し電位がＶ１のとき、第一グループ内のメモリセル（書き込み不足セル）に流れるセル電流は、Ｉｃｅｌｌ１となり、第二グループ内のメモリセル（ＱＰＷセル）に流れるセル電流は、Ｉｃｅｌｌ２となり、第三グループ内のメモリセル（書き込み完了セル）に流れるセル電流は、Ｉｃｅｌｌ３となる。
但し、Ｉｃｅｌｌ１＞Ｉｃｅｌｌ２＞Ｉｃｅｌｌ３である。
コンベンショナルなＱＰＷでは、選択読み出し電位として二つの値を使用し、それぞれの値について、選択メモリセルに流れるセル電流の有無を検出する。これは、コンベンショナルなＱＰＷでは、セル電流の有無を検出していたため、二回のベリファイ読み出しが必要であった、と言い換えることができる。
そこで、本発明の例では、セル電流の有無ではなく、セル電流の大きさを判定することにより、一回のベリファイ読み出しで、選択メモリセルの閾値を三つのグループに分類する方法を提案する。
選択メモリセルに流れるセル電流の大きさ判定は、例えば、予めセンスノードを充電しておき、この後、選択メモリセルに流れるセル電流によりセンスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点でのセンスノードの電位と、放電開始時から第一期間よりも長い第二期間が経過した第二時点でのセンスノードの電位とに基づいて行うことができる。
本発明の例によれば、一回のベリファイ読み出しにより選択メモリセルの閾値を分類できるため、二回のベリファイ読み出しにより選択メモリセルの閾値を分類する場合に比べて、選択ワード線の電位を変えるためのセットアップ期間や、ロックアウト動作後のビット線のリカバリー期間などが不要となる。
従って、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
４． 実施例
(1) 第一実施例
図１５は、第一実施例に係わるセンスアンプを示している。
このセンスアンプＳＡは、ＡＢＬセンス方式に適用され、図８のコンベンショナルなセンスアンプの改良例である。
センスアンプＳＡは、クランプ回路３２、プリチャージ回路３３、判別回路(discriminator)３４及びラッチ回路３５Ａ，３５Ｂから構成される。
クランプ回路３２は、ＮチャネルＭＯＳトランジスタ３６，３７から構成される。プリチャージ回路３３は、ＰチャネルＭＯＳトランジスタ３８から構成される。判別回路３４は、ＰチャネルＭＯＳトランジスタ４０，４１、ＮチャネルＭＯＳトランジスタ４２，５２，５３及びキャパシタ３９から構成される。
ラッチ回路３５Ａは、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３Ａ，４４Ａ及びＮチャネルＭＯＳトランジスタ４５Ａ，４６Ａを有する。ＰチャネルＭＯＳトランジスタ４７Ａ及びＮチャネルＭＯＳトランジスタ４８Ａは、ラッチ回路３５Ａの活性化／非活性化を制御するために使用される。
センスノードＳＥＮの電位は、ＮチャネルＭＯＳトランジスタ５２を介してラッチ回路３５Ａにラッチされる。ラッチ回路３５Ａにラッチされたデータは、センスノードＳＥＮをビット線から強制的に切断するロックアウト動作に使用しない。
ラッチ回路３５Ｂは、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３Ｂ，４４Ｂ及びＮチャネルＭＯＳトランジスタ４５Ｂ，４６Ｂを有する。ＰチャネルＭＯＳトランジスタ４７Ｂ及びＮチャネルＭＯＳトランジスタ４８Ｂは、ラッチ回路３５Ｂの活性化／非活性化を制御するために使用される。
センスノードＳＥＮの電位は、ＮチャネルＭＯＳトランジスタ５３を介してラッチ回路３５Ｂにラッチされる。ラッチ回路３５Ｂにラッチされたデータは、センスノードＳＥＮをビット線から強制的に切断するロックアウト動作に使用する。
センスアンプＳＡとビット線ＢＬとの間には、クランプ回路としてのＮチャネルＭＯＳトランジスタ３１が接続される。ＮＡＮＤセルユニット２１は、ビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタ４９は、ビット線ＢＬの電荷を放電するために使用される。ＮチャネルＭＯＳトランジスタ４９のオン／オフは、ラッチ回路３５Ｂにラッチされたデータに基づいて決定される。
図１６は、図１５のセンスアンプの動作波形を示している。
まず、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加する。
センスノードＳＥＮをプリチャージ電位Ｖｐｒｅに充電し、かつ、ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＦＬＴを“Ｈ”にすると、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位が低下する速度は、遅くなる。
そこで、まず、制御信号ＬＳＡを“Ｈ”にし、図１５のＮチャネルＭＯＳトランジスタ５２をオンにする。また、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ３から第一期間が経過した第一時点ｔ４、即ち、制御信号ＦＬＴを“Ｈ”にしてから第一期間が経過した時点で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位が図１５のラッチ回路３５Ａにラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が大きいため、選択メモリセルに大きなセル電流が流れる。このため、センスノードＳＥＮの電位は、急速に低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達し、時刻ｔ４において、センスノードＳＥＮが“Ｌ”になる。
従って、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｈ”になり、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｌ”になる。但し、この時点で、センスノードＳＥＮをビット線ＢＬから強制的に切断し、ビット線ＢＬを放電するロックアウト動作は行わない。
また、選択メモリセルがＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が小さいため、選択メモリセルに小さなセル電流が流れる。このため、センスノードＳＥＮの電位は、緩やかに低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達せず、時刻ｔ４において、センスノードＳＥＮは、“Ｈ”のままとなる。
従って、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｌ”になり、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｈ”になる。
さらに、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電位は、非常に緩やかに低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達せず、時刻ｔ４において、センスノードＳＥＮは、“Ｈ”のままとなる。
従って、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｌ”になり、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｈ”になる。
このようにして、まず、書き込み不足セル（第一グループ）の選別を行う。
この後、制御信号ＬＳＡを“Ｌ”にし、図１５のＮチャネルＭＯＳトランジスタ５２をオフにする。
次に、制御信号ＬＳＢを“Ｈ”にし、図１５のＮチャネルＭＯＳトランジスタ５３をオンにする。また、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ３から第一期間よりも長い第二期間が経過した第二時点ｔ７、即ち、制御信号ＦＬＴを“Ｈ”にしてから第二期間が経過した時点で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位が図１５のラッチ回路３５Ｂにラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、センスノードＳＥＮの電位は、急速に低下し、既に、電位降下量は、時刻ｔ４に達する前にｄＶに達しているため、時刻ｔ７においても、センスノードＳＥＮは“Ｌ”である。
従って、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｈ”になり、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｌ”になる。
この後、ＮチャネルＭＯＳトランジスタ３６がオフになり、センスノードＳＥＮがビット線ＢＬから切断される（ロックアウト動作）。また、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
また、選択メモリセルがＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が小さいため、選択メモリセルに小さなセル電流が流れる。このため、センスノードＳＥＮの電位は、緩やかに低下し、電位降下量は、時刻ｔ７に達する前にｄＶに達し、時刻ｔ７において、センスノードＳＥＮは、“Ｌ”になる。
従って、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｈ”になり、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｌ”になる。
この後、ＮチャネルＭＯＳトランジスタ３６がオフになり、センスノードＳＥＮがビット線ＢＬから切断される（ロックアウト動作）。また、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
さらに、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電位は、非常に緩やかに低下し、電位降下量は、時刻ｔ７に達する前にｄＶに達せず、時刻ｔ７においても、センスノードＳＥＮは、“Ｈ”のままとなる。
従って、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｌ”になり、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｈ”になる。
このようにして、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
表１は、二つのラッチ回路にラッチされるデータＩＮＶＡ，ＩＮＶＢと三つのグループとの関係を示している。
Figure 0005193830
ＩＮＶＡ及びＩＮＶＢが共に“Ｈ”のときは、選択メモリセルは、第一グループ（図１３及び図１４の領域１）に属すると判定され、書き込み不足セルと認識される。
ＩＮＶＡが“Ｌ”、ＩＮＶＢが“Ｈ”のときは、選択メモリセルは、第二グループ（図１３及び図１４の領域２）に属すると判定され、ＱＰＷセルと認識される。
ＩＮＶＡ及びＩＮＶＢが共に“Ｌ”のときは、選択メモリセルは、第三グループ（図１３及び図１４の領域３）に属すると判定され、書き込み不足セルと認識される。
以上、説明したように、第一実施例によれば、選択メモリセルに流れるセンス電流の大きさの違いを利用することにより、一回のベリファイ読み出しにより選択メモリセルの閾値を三つのグループに分類できる。
従って、図１６の波形図から明らかなように、選択ワード線の電位を変えるためのセットアップ期間や、ロックアウト動作後のビット線のリカバリー期間などが不要であり、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
(2) 第二実施例
図１７は、第二実施例に係わるセンスアンプを示している。
このセンスアンプＳＡは、ＡＢＬセンス方式に適用され、図１０のコンベンショナルなセンスアンプの改良例である。
センスアンプＳＡは、クランプ回路３２、プリチャージ回路３３、判別回路(discriminator)３４及びラッチ回路３５Ａ，３５Ｂから構成される。
クランプ回路３２は、ＮチャネルＭＯＳトランジスタ３６，３７，５０から構成される。プリチャージ回路３３は、ＰチャネルＭＯＳトランジスタ３８，５１から構成される。判別回路３４は、ＰチャネルＭＯＳトランジスタ４０，４１、ＮチャネルＭＯＳトランジスタ４２，５２，５３及びキャパシタ３９から構成される。
ラッチ回路３５Ａは、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３Ａ，４４Ａ及びＮチャネルＭＯＳトランジスタ４５Ａ，４６Ａを有する。ＰチャネルＭＯＳトランジスタ４７Ａ及びＮチャネルＭＯＳトランジスタ４８Ａは、ラッチ回路３５Ａの活性化／非活性化を制御するために使用される。
センスノードＳＥＮの電位は、ＮチャネルＭＯＳトランジスタ５２を介してラッチ回路３５Ａにラッチされる。
ラッチ回路３５Ｂは、フリップフロップ接続された二つのインバータ、即ち、ＰチャネルＭＯＳトランジスタ４３Ｂ，４４Ｂ及びＮチャネルＭＯＳトランジスタ４５Ｂ，４６Ｂを有する。ＰチャネルＭＯＳトランジスタ４７Ｂ及びＮチャネルＭＯＳトランジスタ４８Ｂは、ラッチ回路３５Ｂの活性化／非活性化を制御するために使用される。
センスノードＳＥＮの電位は、ＮチャネルＭＯＳトランジスタ５３を介してラッチ回路３５Ｂにラッチされる。
センスアンプＳＡとビット線ＢＬとの間には、クランプ回路としてのＮチャネルＭＯＳトランジスタ３１が接続される。ＮＡＮＤセルユニット２１は、ビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタ４９は、ビット線ＢＬの電荷を放電するために使用される。ＮチャネルＭＯＳトランジスタ４９のオン／オフは、ラッチ回路３５Ｂにラッチされたデータに基づいて決定される。
図１８は、図１７のセンスアンプの動作波形を示している。
まず、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加する。
センスノードＳＥＮをプリチャージ電位Ｖｐｒｅに充電し、かつ、ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＨＨ０を“Ｌ”にし、かつ、制御信号ＶＢを“Ｈ”にすると、センスノードＳＥＮの電位は、容量カップリングにより上昇する。
この後、センスノードＳＥＮの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電位が低下する速度は、遅くなる。
そこで、まず、制御信号ＬＳＡを“Ｈ”にし、図１５のＮチャネルＭＯＳトランジスタ５２をオンにする。また、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ３から第一期間が経過した第一時点ｔ４で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位が図１５のラッチ回路３５Ａにラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が大きいため、選択メモリセルに大きなセル電流が流れる。このため、センスノードＳＥＮの電位は、急速に低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達する。
ここで、制御信号ＳＴＢを“Ｌ”にする前に、ＰチャネルＭＯＳトランジスタ４１がセンスノードＳＥＮの電位変化を検出できるように、時刻ｔ４’において、制御信号ＶＢを“Ｌ”にし、容量カップリングにより、センスノードＳＥＮの電位を引き下げる。
これにより、時刻ｔ４において、センスノードＳＥＮのレベルが“Ｌ”になる。
従って、ＰチャネルＭＯＳトランジスタ４１がオンとなり、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｈ”、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｌ”になる。
また、選択メモリセルがＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が小さいため、選択メモリセルに小さなセル電流が流れる。このため、センスノードＳＥＮの電位は、緩やかに低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達しない。
即ち、時刻ｔ４’において、制御信号ＶＢを“Ｌ”にし、容量カップリングにより、センスノードＳＥＮの電位を引き下げても、時刻ｔ４において、センスノードＳＥＮのレベルは、“Ｈ”のままである。
従って、ＰチャネルＭＯＳトランジスタ４１がオフとなり、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｌ”、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｈ”になる。
さらに、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電位は、非常に緩やかに低下し、電位降下量は、時刻ｔ４に達する前にｄＶに達しない。
即ち、時刻ｔ４’において、制御信号ＶＢを“Ｌ”にし、容量カップリングにより、センスノードＳＥＮの電位を引き下げても、時刻ｔ４において、センスノードＳＥＮのレベルは、“Ｈ”のままである。
従って、ＰチャネルＭＯＳトランジスタ４１がオフとなり、ラッチ回路３５Ａの入力ノードＩＮＶＡは、“Ｌ”、ラッチ回路３５Ａの出力ノードＬＡＴＡは、“Ｈ”になる。
このようにして、まず、書き込み不足セル（第一グループ）の選別を行う。
この後、制御信号ＬＳＡを“Ｌ”にし、図１５のＮチャネルＭＯＳトランジスタ５２をオフにする。
次に、制御信号ＬＳＢを“Ｈ”にし、図１５のＮチャネルＭＯＳトランジスタ５３をオンにする。また、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ３から第一期間よりも長い第二期間が経過した第二時点ｔ７で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮの電位が図１５のラッチ回路３５Ｂにラッチされる。
例えば、選択メモリセルが書き込み不足セル（第一グループ）であるときは、センスノードＳＥＮの電位は、急速に低下し、既に、電位降下量は、時刻ｔ４に達する前にｄＶに達しているため、時刻ｔ６において、制御信号ＶＢを“Ｈ”にし、時刻ｔ７’において、制御信号ＶＢを“Ｌ”にした後、時刻ｔ７においても、センスノードＳＥＮは、“Ｌ”である。
従って、ＰチャネルＭＯＳトランジスタ４１がオンとなり、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｈ”、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｌ”になる。この後、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
また、選択メモリセルがＱＰＷセル（第二グループ）であるときは、その閾値が選択読み出し電位よりも低く、かつ、両者の差が小さいため、選択メモリセルに小さなセル電流が流れる。このため、センスノードＳＥＮの電位は、緩やかに低下し、電位降下量は、時刻ｔ７に達する前にｄＶに達する。
このため、時刻ｔ６において、制御信号ＶＢを“Ｈ”にし、時刻ｔ７’において、制御信号ＶＢを“Ｌ”にした後、時刻ｔ７においては、センスノードＳＥＮは、“Ｌ”になる。
従って、ＰチャネルＭＯＳトランジスタ４１がオンとなり、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｈ”、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｌ”になる。この後、ＮチャネルＭＯＳトランジスタ４９がオンになり、ビット線ＢＬが放電される。
さらに、選択メモリセルが書き込み完了セル（第三グループ）であるときは、その閾値が選択読み出し電位よりも高いため、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電位は、非常に緩やかに低下し、電位降下量は、時刻ｔ７に達する前にｄＶに達しない。
即ち、時刻ｔ６において、制御信号ＶＢを“Ｈ”にし、時刻ｔ７’において、制御信号ＶＢを“Ｌ”にした後、時刻ｔ７においても、センスノードＳＥＮのレベルは、“Ｈ”のままである。
従って、ＰチャネルＭＯＳトランジスタ４１がオフとなり、ラッチ回路３５Ｂの入力ノードＩＮＶＢは、“Ｌ”、ラッチ回路３５Ｂの出力ノードＬＡＴＢは、“Ｈ”になる。
このようにして、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
尚、二つのラッチ回路にラッチされるデータＩＮＶＡ，ＩＮＶＢと三つのグループとの関係は、第一実施例と同様に、表１に示すようになる。
以上、説明したように、第二実施例によれば、選択メモリセルに流れるセンス電流の大きさの違いを利用することにより、一回のベリファイ読み出しにより選択メモリセルの閾値を三つのグループに分類できる。
従って、図１８の波形図から明らかなように、選択ワード線の電位を変えるためのセットアップ期間や、ロックアウト動作後のビット線のリカバリー期間などが不要であり、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
(3) その他
ベリファイ読み出し後の書き込み動作については、コンベンショナルなＱＰＷと同様に、図１２に示すようになる。
選択メモリセルの閾値が第一グループ（書き込み不足セル）に分類されたとき、ビット線ＢＬを第一電位（例えば、接地電位Ｖｓｓ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。選択メモリセルに対しては、通常の書き込みが行われる。
また、選択メモリセルの閾値が第二グループ（ＱＰＷセル）に分類されたとき、ビット線ＢＬを第一電位よりも高い第二電位（例えば、Ｖｂｌ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。選択メモリセルに対しては、通常の書き込みよりも弱い（閾値変動幅が少ない）書き込みが行われる。
さらに、選択メモリセルの閾値が第三グループ（書き込み完了セル）に分類されたとき、ビット線ＢＬを第二電位よりも高い第三電位（例えば、Ｖｉｎｈｉｂｉｔ）に設定した後、選択ワード線に書き込み電位Ｖｐｇｍを印加する。選択メモリセルに対しては、書き込みが禁止される。
５． 変形例
第一及び第二実施例では、一つのセンスノードの電位をセル電流の大きさに応じて変化させ、そのセンスノードの電位の検出時期を異ならせることにより、選択読み出し電位を一定値にした状態で、選択メモリセルを三つのグループに分類する。
これに対し、変形例では、プリチャージ電位が異なる二つのセンスノードを設け、二つのセンスノードの電位をセル電流の大きさに応じて別々に変化させることにより、選択メモリセルの閾値を三つのグループに分類する技術について説明する。
(1) 第一変形例
図１９は、第一変形例に係わるセンスアンプを示している。
第一変形例は、第一実施例の変形例である。
第一変形例が第一実施例と異なる点は、判別回路３４の構成のみである。その他の点については、第一実施例と同じであるため、ここでは、判別回路について説明する。
判別回路３４は、ＰチャネルＭＯＳトランジスタ４０Ａ，４０Ｂ，４１Ａ，４１Ｂ、ＮチャネルＭＯＳトランジスタ４２Ａ，４２Ｂ，５４Ａ，５４Ｂ及びキャパシタ３９Ａ，３９Ｂから構成される。
即ち、判別回路３４は、二つのセンスノードＳＥＮＡ，ＳＥＮＢを有する。
センスノードＳＥＮＡは、ＮチャネルＭＯＳトランジスタ５４Ａを介してビット線ＢＬに接続され、センスノードＳＥＮＢは、ＮチャネルＭＯＳトランジスタ５４Ｂを介してビット線ＢＬに接続される。
センスノードが二つあるため、図１５におけるＮチャネルＭＯＳトランジスタ５２，５３が不要である反面、ＮチャネルＭＯＳトランジスタ５４Ａ、５４Ｂが必要になる。
また、二つのセンスノードＳＥＮＡ，ＳＥＮＢのプリチャージ電位を異ならせるため、キャパシタ３９Ａ，３９Ｂの容量を互いに異ならせる。
図２０は、図１９のセンスアンプの動作波形を示している。
まず、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加する。
また、センスノードＳＥＮＡをプリチャージ電位Ｖｐｒｅ１に充電し、センスノードＳＥＮＢをプリチャージ電位Ｖｐｒｅ２に充電する。但し、Ｖｐｒｅ１＞Ｖｐｒｅ２である。
そして、ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＦＬＴを“Ｈ”にし、選択信号ＳＳＡを“Ｈ”にすると、センスノードＳＥＮＡの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮＡの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮＡの電位が低下する速度は、遅くなる。
具体的には、選択信号ＳＳＡが“Ｈ”になると、図１９のＮチャネルＭＯＳトランジスタ５４Ａがオンになる。また、センスノードＳＥＮＡの電荷を放電し始める放電開始時ｔ３から第一期間が経過した第一時点ｔ４で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮＡの電位が図１９のラッチ回路３５Ａにラッチされる。
即ち、選択メモリセルが書き込み不足セル（第一グループ）であるときは、第一時点ｔ４において、電位降下量は、図１９のＰチャネルＭＯＳトランジスタ４１Ａの閾値を下回るｄＶ１に達し、センスノードＳＥＮＡは、“Ｌ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ａがオンになり、ＩＮＶＡは、“Ｈ”、ＬＡＴＡは、“Ｌ”になる。
また、選択メモリセルがＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）であるときは、第一時点ｔ４において、電位降下量は、ｄＶ１に達せず、センスノードＳＥＮＡは、“Ｈ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ａがオフになり、ＩＮＶＡは、“Ｌ”、ＬＡＴＡは、“Ｈ”になる。
このようにして、まず、書き込み不足セル（第一グループ）の選別を行う。
この後、選択信号ＳＳＡを“Ｌ”にし、図１９のＮチャネルＭＯＳトランジスタ５４Ａをオフにする。
次に、選択信号ＳＳＢを“Ｈ”にすると、センスノードＳＥＮＢの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮＢの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮＢの電位が低下する速度は、遅くなる。
具体的には、選択信号ＳＳＢが“Ｈ”になると、図１９のＮチャネルＭＯＳトランジスタ５４Ｂがオンになる。また、センスノードＳＥＮＢの電荷を放電し始める放電開始時ｔ６から第二期間が経過した第二時点ｔ７で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮＢの電位が図１９のラッチ回路３５Ｂにラッチされる。
ここで、センスノードＳＥＮＢのプリチャージ電位Ｖｐｒｅ２は、センスノードＳＥＮＡのプリチャージ電位Ｖｐｒｅ１よりも低い。
このため、例えば、選択メモリセルが書き込み不足セル（第一グループ）及びＱＰＷセル（第二グループ）であるときは、第二時点ｔ７において、電位降下量は、図１９のＰチャネルＭＯＳトランジスタ４１Ｂの閾値を下回るｄＶ２に達し、センスノードＳＥＮＢは、“Ｌ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ｂがオンになり、ＩＮＶＡは、“Ｈ”、ＬＡＴＡは、“Ｌ”になる。
また、選択メモリセルが書き込み完了セル（第三グループ）であるときは、第二時点ｔ７において、電位降下量は、ｄＶ２に達せず、センスノードＳＥＮＢは、“Ｈ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ｂがオフになり、ＩＮＶＡは、“Ｌ”、ＬＡＴＡは、“Ｈ”になる。
このようにして、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
尚、上述の第一期間と第二期間とは同じであることが好ましい。
以上の第一変形例においては、プリチャージ電位が異なる二つのセンスノードを設け、二つのセンスノードの電位をセル電流の大きさに応じて別々に変化させることにより、選択メモリセルの閾値を三つのグループに分類する。
従って、第一変形例においても、第一実施例と同様に、選択ワード線の電位を変えるためのセットアップ期間や、ロックアウト動作後のビット線のリカバリー期間などが不要となり、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
(2) 第二変形例
図２１は、第二変形例に係わるセンスアンプを示している。
第二変形例は、第二実施例の変形例である。
第二変形例が第二実施例と異なる点は、判別回路３４の構成のみである。その他の点については、第二実施例と同じであるため、ここでは、判別回路について説明する。
判別回路３４は、ＰチャネルＭＯＳトランジスタ４０Ａ，４０Ｂ，４１Ａ，４１Ｂ、ＮチャネルＭＯＳトランジスタ４２Ａ，４２Ｂ，５４Ａ，５４Ｂ及びキャパシタ３９Ａ，３９Ｂから構成される。
即ち、判別回路３４は、二つのセンスノードＳＥＮＡ，ＳＥＮＢを有する。
センスノードＳＥＮＡは、ＮチャネルＭＯＳトランジスタ５４Ａを介してビット線ＢＬに接続され、センスノードＳＥＮＢは、ＮチャネルＭＯＳトランジスタ５４Ｂを介してビット線ＢＬに接続される。
センスノードが二つあるため、図１７におけるＮチャネルＭＯＳトランジスタ５２，５３が不要である反面、ＮチャネルＭＯＳトランジスタ５４Ａ、５４Ｂが必要になる。
また、二つのセンスノードＳＥＮＡ，ＳＥＮＢのプリチャージ電位を異ならせるため、キャパシタ３９Ａ，３９Ｂの容量を互いに異ならせる。
さらに、キャパシタ３９Ａの一端には、制御信号ＶＢＡを与え、キャパシタ３９Ｂの一端には、制御信号ＶＢＢを与える。
図２２は、図２１のセンスアンプの動作波形を示している。
まず、選択ワード線に、選択読み出し電位としてＸＶ（例えば、Ｖ１）を印加し、非選択ワード線に、選択読み出し電位よりも高い非選択読み出し電位Ｖｒｅａｄ（例えば、５〜７Ｖ）を印加する。
また、センスノードＳＥＮＡをプリチャージ電位Ｖｐｒｅ１に充電し、センスノードＳＥＮＢをプリチャージ電位Ｖｐｒｅ２に充電する。但し、Ｖｐｒｅ１＞Ｖｐｒｅ２である。
ビット線ＢＬを一定電位（例えば、０．５Ｖ）に固定した状態で、制御信号ＨＨＬを“Ｌ”にし、かつ、制御信号ＶＢを“Ｈ”にすると、二つのセンスノードＳＥＮＡ，ＳＥＮＢの電位は、容量カップリングにより上昇する。
そして、選択信号ＳＳＡを“Ｈ”にすると、センスノードＳＥＮＡの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮＡの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮＡの電位が低下する速度は、遅くなる。
具体的には、選択信号ＳＳＡが“Ｈ”になると、図２１のＮチャネルＭＯＳトランジスタ５４Ａがオンになる。また、センスノードＳＥＮＡの電荷を放電し始める放電開始時ｔ３から第一期間が経過した第一時点ｔ４で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮＡの電位が図２１のラッチ回路３５Ａにラッチされる。
即ち、選択メモリセルが書き込み不足セル（第一グループ）であるときは、時刻ｔ３において、制御信号ＶＢＡを“Ｈ”にし、時刻ｔ４’において、制御信号ＶＢＡを“Ｌ”にした後、第一時点ｔ４において、電位降下量は、図２１のＰチャネルＭＯＳトランジスタ４１Ａの閾値を下回るｄＶ１に達する。
従って、センスノードＳＥＮＡは、“Ｌ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ａがオンになり、ＩＮＶＡは、“Ｈ”、ＬＡＴＡは、“Ｌ”になる。
また、選択メモリセルがＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）であるときは、時刻ｔ３において、制御信号ＶＢＡを“Ｈ”にし、時刻ｔ４’において、制御信号ＶＢＡを“Ｌ”にした後、第一時点ｔ４において、電位降下量は、ｄＶ１に達しない。
従って、センスノードＳＥＮＡは、“Ｈ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ａがオフになり、ＩＮＶＡは、“Ｌ”、ＬＡＴＡは、“Ｈ”になる。
このようにして、まず、書き込み不足セル（第一グループ）の選別を行う。
この後、選択信号ＳＳＡを“Ｌ”にし、図２１のＮチャネルＭＯＳトランジスタ５４Ａをオフにする。
次に、選択信号ＳＳＢを“Ｈ”にすると、センスノードＳＥＮＢの電位は、選択メモリセルの閾値に応じて以下のようになる。
即ち、選択メモリセルの閾値が選択読み出し電位よりも低いときは、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮＢの電位が低下する速度は、速くなる。また、選択メモリセルの閾値が選択読み出し電位よりも高いときは、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮＢの電位が低下する速度は、遅くなる。
具体的には、選択信号ＳＳＢが“Ｈ”になると、図２１のＮチャネルＭＯＳトランジスタ５４Ｂがオンになる。また、センスノードＳＥＮＢの電荷を放電し始める放電開始時ｔ６から第二期間が経過した第二時点ｔ７で、制御信号ＳＴＢを“Ｌ”にすると、センスノードＳＥＮＢの電位が図２１のラッチ回路３５Ｂにラッチされる。
ここで、センスノードＳＥＮＢのプリチャージ電位Ｖｐｒｅ２は、センスノードＳＥＮＡのプリチャージ電位Ｖｐｒｅ１よりも低い。
このため、例えば、選択メモリセルが書き込み不足セル（第一グループ）及びＱＰＷセル（第二グループ）であるときは、時刻ｔ６において、制御信号ＶＢＢを“Ｈ”にし、時刻ｔ７’において、制御信号ＶＢＢを“Ｌ”にした後、第二時点ｔ７において、電位降下量は、図２１のＰチャネルＭＯＳトランジスタ４１Ｂの閾値を下回るｄＶ２に達する。
従って、センスノードＳＥＮＢは、“Ｌ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ｂがオンになり、ＩＮＶＡは、“Ｈ”、ＬＡＴＡは、“Ｌ”になる。
また、選択メモリセルが書き込み完了セル（第三グループ）であるときは、時刻ｔ６において、制御信号ＶＢＢを“Ｈ”にし、時刻ｔ７’において、制御信号ＶＢＢを“Ｌ”にした後、第二時点ｔ７において、電位降下量は、ｄＶ２に達しない。
従って、センスノードＳＥＮＢは、“Ｈ”になる。その結果、ＰチャネルＭＯＳトランジスタ４１Ｂがオフになり、ＩＮＶＡは、“Ｌ”、ＬＡＴＡは、“Ｈ”になる。
このようにして、ＱＰＷセル（第二グループ）及び書き込み完了セル（第三グループ）の選別を行う。
尚、上述の第一期間と第二期間とは同じであることが好ましい。
以上の第二変形例においては、プリチャージ電位が異なる二つのセンスノードを設け、二つのセンスノードの電位をセル電流の大きさに応じて別々に変化させることにより、選択メモリセルの閾値を三つのグループに分類する。
従って、第二変形例においても、第二実施例と同様に、選択ワード線の電位を変えるためのセットアップ期間や、ロックアウト動作後のビット線のリカバリー期間などが不要となり、ベリファイ読み出し時間の短縮による書き込み動作の高速化を実現できる。
６． 適用例
本発明の例は、多値ＮＡＮＤフラッシュメモリに有効である。
図７及び図１４は、四値の例について示している。
メモリセルの閾値が最も低い状態が消去状態（“０”−状態）であり、書き込み状態は、三つ（“１”−状態、“２”−状態、“３”−状態）存在する。
メモリセルの閾値が最も高い状態が“３”−状態であり、“２”−状態のメモリセルの閾値は、“３”−状態のメモリセルの閾値よりも低く、“１”−状態のメモリセルの閾値は、“２”−状態のメモリセルの閾値よりも低い。
メモリセルの初期状態は、消去状態である。
“１”−書き込み時において、ベリファイ読み出しに使用する選択読み出し電位は、Ｖ１であり、“２”−書き込み時において、ベリファイ読み出しに使用する選択読み出し電位は、Ｖ２であり、“３”−書き込み時において、ベリファイ読み出しに使用する選択読み出し電位は、Ｖ３である。
但し、Ｖ１＜Ｖ２＜Ｖ３である。
これら選択読み出し電位は、例えば、０〜４Ｖの範囲内の値から選択できる。
本発明の例は、多値ＮＡＮＤフラッシュメモリ以外の不揮発性半導体メモリ全般に適用可能である。
７． むすび
本発明によれば、新たなベリファイ読み出し技術により書き込み動作を高速化できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤフラッシュメモリを示す図。 一つのＮＡＮＤブロックを示す図。 メモリセルアレイ、ワード線ドライバ及びデータ回路の位置関係を示す図。 メモリセルアレイ、ワード線ドライバ及びデータ回路の位置関係を示す図。 メモリセルアレイ、ワード線ドライバ及びデータ回路の位置関係を示す図。 メモリセルの閾値分布を示す図。 メモリセルの閾値分布を示す図。 コンベンショナルなセンスアンプを示す図。 図８のセンスアンプの動作波形を示す図。 コンベンショナルなセンスアンプを示す図。 図１０のセンスアンプの動作波形を示す図。 書き込み時の電位関係を示す図。 本発明の原理を示す図。 本発明の原理を示す図。 第一実施例に係わるセンスアンプを示す図。 図１５のセンスアンプの動作波形を示す図。 第二実施例に係わるセンスアンプを示す図。 図１７のセンスアンプの動作波形を示す図。 第一変形例に係わるセンスアンプを示す図。 図１９のセンスアンプの動作波形を示す図。 第二変形例に係わるセンスアンプを示す図。 図２１のセンスアンプの動作波形を示す図。
符号の説明
１１： メモリセルアレイ、 １２： データ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： ワード線ドライバ、 １７： カラムデコーダ、 １８： ベリファイ回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１： ＮＡＮＤセルユニット。

Claims (5)

  1. 第一及び第二セレクトゲートトランジスタと、前記第一及び第二セレクトゲートトランジスタの間に直列接続される複数のメモリセルと、前記第一セレクトゲートトランジスタに接続されるソース線と、前記第二セレクトゲートトランジスタに接続されるビット線と、前記複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、前記複数のメモリセルのうち前記選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、ベリファイ読み出し時に、前記選択ワード線に選択読み出し電位を印加し、前記非選択ワード線に前記選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、前記選択読み出し電位が第一値であるとき、前記選択メモリセルに流れるセル電流が二つの値により区分される三つの領域のいずれに属するかを判定することにより、前記選択メモリセルの閾値を三つのグループのうちの一つに分類する制御回路とを具備することを特徴とする不揮発性半導体メモリ。
  2. 前記三つのグループは、前記選択メモリセルの閾値が第一閾値範囲内にある書き込み不足の第一グループと、前記選択メモリセルの閾値が前記第一閾値範囲よりも高い第二閾値範囲内にある書き込み不足の第二グループと、前記選択メモリセルの閾値が前記第二閾値範囲よりも高い第三閾値範囲内にある書き込み完了の第三グループとから構成され、
    前記制御回路は、前記ベリファイ読み出し後の書き込み時に、前記選択メモリセルの閾値が前記第一グループに分類されたとき、前記ビット線を第一電位に設定し、前記選択メモリセルの閾値が前記第二グループに分類されたとき、前記ビット線を前記第一電位よりも高い第二電位に設定し、前記選択メモリセルの閾値が前記第三グループに分類されたとき、前記ビット線を第二電位よりも高い第三電位に設定する
    ことを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記ビット線に接続されるセンスノードと、前記セル電流により前記センスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点での前記センスノードの電位をラッチする第一ラッチ回路と、前記放電開始時から前記第一期間よりも長い第二期間が経過した第二時点での前記センスノードの電位をラッチする第二ラッチ回路とをさらに具備し、
    前記制御回路は、前記第一及び第二ラッチ回路にラッチされた電位に基づいて、前記三つの領域のいずれに属するかを判定することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 前記ビット線に接続され、プリチャージ電位が互いに異なる第一及び第二センスノードと、前記セル電流により前記第一センスノードの電荷を放電し始める放電開始時から第一期間が経過した第一時点での前記第一センスノードの電位をラッチする第一ラッチ回路と、前記セル電流により前記第二センスノードの電荷を放電し始める放電開始時から第二期間が経過した第二時点での前記第二センスノードの電位をラッチする第二ラッチ回路とをさらに具備し、
    前記制御回路は、前記第一及び第二ラッチ回路にラッチされた電位に基づいて、前記三つの領域のいずれに属するかを判定することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  5. 前記複数のメモリセルの各々は、三値以上の多値を記憶する多値記憶セルであり、
    前記選択読み出し電位としての前記第一値は、前記多値を実現するために予め設定される異なる二つ以上の値のうちから選択される一つの値である
    ことを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
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