JP2010129125A - 多値不揮発性半導体メモリ - Google Patents

Abstract

【課題】ワード線セットアップ期間の工夫により読み出し動作を高速化する。
【解決手段】本発明の例に係る多値不揮発性半導体メモリは、第一及び第二セレクトゲートトランジスタと、第一及び第二セレクトゲートトランジスタの間に直列接続され、各々が三値以上を記憶する複数のメモリセルと、複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、複数のメモリセルのうち選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、読み出し時に、選択ワード線に選択読み出し電位を印加し、非選択ワード線に選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、異なる二つ以上の読み出し電位のうちの一つを選択読み出し電位とし、選択読み出し電位の値に応じてワード線セットアップ期間を異ならせる制御回路とを備える。
【選択図】図１６

Description

本発明は、多値不揮発性半導体メモリの読み出し動作に関する。

複数のメモリセルにより一つのセルユニットが構成される不揮発性半導体メモリ、例えば、ＮＡＮＤフラッシュメモリ（例えば、特許文献１を参照）では、メモリセルアレイの高集積化が進むにつれて、一つのセルユニット内の複数のワード線の配線抵抗と、これら複数のワード線間の寄生容量とに起因するいくつかの問題が発生している。

そのうちの一つに、読み出し時におけるワード線セットアップ期間の長期化がある。

ここで、本明細書において、ワード線セットアップ期間とは、選択ワード線に選択読み出し電位を印加し始めてからセンスを開始するまでの期間のことである。

また、選択読み出し電位とは、読み出し対象となる選択メモリセルのデータに応じてそのメモリセルのオン／オフが決まる電位のことである。センスを開始するとは、ビット線の電位を選択メモリセルのデータに応じた値にし始めること、又は、センスアンプによりメモリセルのデータをセンスし始めることである。

さらに、単に読み出しと言ったときは、通常読み出しとベリファイ読み出しの双方を含むものとする。通常読み出しとは、チップ外部にメモリセルのデータを出力することであり、ベリファイ読み出しとは、書き込み時に正確にデータが書き込めたか否かを検証するための読み出しを行うことである。

メモリセルアレイの高集積化が進むと、一つのセルユニット内の複数のワード線は、細く、かつ、長くなり、配線抵抗が増大する。また、これら複数のワード線間の幅が狭くなり、寄生容量が増大する。

このような状況の下では、非選択読み出し電位が、非選択ワード線の一端（ワード線ドライバに最も近い端部）から他端（ワード線ドライバに最も遠い端部）まで、完全に伝わるには一定時間を要する、即ち、非選択ワード線の他端の電位の立ち上がり波形が緩やかになる。

また、非選択読み出し電位は、読み出し対象とならない非選択メモリセルの閾値によらずそのメモリセルをオンにする電位のことであり、選択ワード線に印加する選択読み出し電位よりも大きい。

このため、非選択ワード線の他端の電位の立ち上がりに起因して、選択ワード線の他端の電位は、選択ワード線と隣接した非選択ワード線との容量カップリングにより、非選択読み出し電位付近まで上昇する。

また、上述のように、非選択ワード線の他端の電位の立ち上がり波形が緩やかなために、選択ワード線の一端に選択読み出し電位を印加した後においても、選択ワード線の他端の電位は、非選択ワード線の他端の電位の影響を受けて、非選択読み出し電位付近の電位を維持する。

従って、選択ワード線の電位が、非選択読み出し電位付近から低下し、最終的に選択読み出し電位に落ち着くまでには、非常に長い時間を要する。

一方で、センスの開始は、誤読み出しを防止するため、選択ワード線の他端の電位が、選択読み出し電位になってからでないと行うことはできない。

このようなことから、ワード線セットアップ期間が長期化する。

特に、一つのメモリセルに三値以上を記憶させる多値不揮発性半導体メモリでは、選択ワード線に印加する選択読み出し電位の値は、二つ以上存在する。即ち、一つのメモリセルに記憶させるデータ数が大きくなるにつれて、非選択読み出し電位の値と選択読み出し電位の最も低い値との差が大きくなる。

このため、選択読み出し電位が最も低い値のとき、選択ワード線の他端の電位が、非選択読み出し電位付近から選択読み出し電位になるまでの期間が最も長くなる。

また、ワード線セットアップ期間は、選択読み出し電位の値にかかわらず、上述の最も長い期間に固定される。

従って、多値不揮発性半導体メモリでは、メモリセルアレイの高集積化によるワード線セットアップ期間の長期化が特に顕著となる。

このようなワード線セットアップ期間の長期化は、読み出し動作の高速化の阻害要因となる。
米国特許出願公開第２００４／０１０９３５７明細書

本発明は、読み出し動作を高速化するためのワード線セットアップ期間の設定技術について提案する。

本発明の例に係る多値不揮発性半導体メモリは、第一及び第二セレクトゲートトランジスタと、前記第一及び第二セレクトゲートトランジスタの間に直列接続され、各々が三値以上を記憶する複数のメモリセルと、前記複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、前記複数のメモリセルのうち前記選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、読み出し時に、前記選択ワード線に選択読み出し電位を印加し、前記非選択ワード線に前記選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、異なる二つ以上の読み出し電位のうちの一つを前記選択読み出し電位とし、前記選択読み出し電位の値に応じてワード線セットアップ期間を異ならせる制御回路とを備える。

本発明によれば、ワード線セットアップ期間の設定を工夫することにより読み出し動作を高速化できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
本発明の例では、一つのメモリセルが三値以上を記憶する多値不揮発性半導体メモリにおいて、ワード線セットアップ期間を選択読み出し電位の値に応じて異ならせる。

多値不揮発性半導体メモリでは、選択ワード線に印加する選択読み出し電位の値が二つ以上存在し、かつ、選択読み出し電位の値に応じて、選択ワード線の他端（ワード線ドライバに最も遠い端部）の電位が、非選択読み出し電位付近から選択読み出し電位に落ち着くまでの期間が異なる。

この点に着目し、本発明の例では、ワード線セットアップ期間を選択読み出し電位の値に応じて異ならせる。

具体的には、選択読み出し電位の値が大きくなるに従い、選択ワード線の他端の電位が、非選択読み出し電位付近から選択読み出し電位に落ち着くまでの期間が短くなるため、これに合わせて、ワード線セットアップ期間も短くする。

これにより、ワード線セットアップ期間が固定であった従来に比べて、本発明の例によれば、読み出し動作を高速化することができる。

２． 多値不揮発性半導体メモリ
まず、本発明の前提となる多値不揮発性半導体メモリについて、多値ＮＡＮＤフラッシュメモリを例に説明する。

図１は、多値ＮＡＮＤフラッシュメモリを示している。

メモリセルアレイ１１は、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊを有する。複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、ＮＡＮＤセルユニットを有する。

データ回路１２は、読み出し／書き込み時にページデータを一時的にラッチする複数のラッチ回路（ページバッファ）を有する。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。

ワード線ドライバ１６は、選択されたブロック内の複数のワード線を駆動する。

カラムデコーダ１７は、カラムアドレス信号に基づいて、複数のラッチ回路のうちから所定数を選択し、選択された所定数のラッチ回路をＩ／Ｏバッファ１３に接続する。

ベリファイ回路１８は、書き込み時に、正確にデータが書き込めたか否かを検証する。ベリファイ回路１８は、ベリファイ読み出し時に選択メモリセルから読み出されたデータを書き込みデータと比較し、書き込み完了／未完了を判断する。

電位発生回路１９は、読み出し時に、選択ワード線に選択読み出し電位を印加し、非選択ワード線に選択読み出し電位よりも高い非選択読み出し電位を印加する。

制御回路２０は、データ回路１２、Ｉ／Ｏバッファ１３、アドレスバッファ１４、ロウデコーダ１５、ワード線ドライバ１６、カラムデコーダ１７、ベリファイ回路１８及び電位発生回路１９の動作を制御する。

図２は、メモリセルアレイ内の一つのＮＡＮＤブロックを示している。

ＮＡＮＤセルユニット２１は、ソース線側セレクトゲートトランジスタＳ０１と、ビット線側セレクトゲートトランジスタＳ０２と、これらの間に直列接続されるｉ（ｉは、２以上の自然数）個のメモリセルＭＣ００，ＭＣ０１，ＭＣ０２，…ＭＣ０（ｉ−３），ＭＣ０（ｉ−２），ＭＣ０（ｉ−１）とから構成される。

２本のセレクトゲート線ＳＧＳ，ＳＧＤ及びｉ本のワード線ＷＬ０，ＷＬ１，ＷＬ２，…ＷＬ（ｉ−３），ＷＬ（ｉ−２），ＷＬ（ｉ−１）は、第一方向に延びる。ｊ（ｊは、２以上の自然数）本のビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）は、第一方向に直交する第二方向に延びる。

ソース線側セレクトゲートトランジスタＳ０１は、ソース線ＣＥＬＳＲＣに接続され、ビット線側セレクトゲートトランジスタＳ０２は、ビット線ＢＬ０に接続される。

これらメモリセルアレイは、ウェル領域ＣＰＷＥＬＬ内に配置される。

３． 本発明の原理
本発明の原理について、上述の図１及び図２の多値ＮＡＮＤフラッシュメモリを例に説明する。

以下の説明に当たっては、簡単のため、四値を前提とする。

図３に示すように、メモリセルの閾値が最も低い状態を消去状態（“０”−状態）とし、書き込み状態は、三つ（“１”−状態、“２”−状態、“３”−状態）存在するものとする。メモリセルの閾値が最も高い状態を“３”−状態とし、“２”−状態のメモリセルの閾値は、“３”−状態のメモリセルの閾値よりも低く、“１”−状態のメモリセルの閾値は、“２”−状態のメモリセルの閾値よりも低いものとする。

メモリセルの初期状態は、消去状態とする。

また、図２において、選択ワード線を、ＷＬ０とし、非選択ワード線を、ＷＬ１，ＷＬ２，…ＷＬ（ｉ−３），ＷＬ（ｉ−２），ＷＬ（ｉ−１）とする。選択ワード線ＷＬ０に接続される範囲Ｘ内のｊ個のメモリセルＭＣ００，ＭＣ１０，…ＭＣ（ｊ−１）０を、選択メモリセルとする。

センス開始時点の電位関係は、図２に示すようになる。

通常読み出し時においては、選択ワード線ＷＬ０は、選択読み出し電位Ｖｃｇｒに設定され、非選択ワード線ＷＬ１，ＷＬ２，…ＷＬ（ｉ−３），ＷＬ（ｉ−２），ＷＬ（ｉ−１）は、非選択読み出し電位Ｖｒｅａｄに設定される。

但し、Ｖｒｅａｄ（例えば、５〜７Ｖ）＞Ｖｃｇｒ（例えば、０〜４Ｖ）である。

また、Ｖｃｇｒの値は、図３に示すように、三つの値Ｖｃｇｒ１，Ｖｃｇｒ２，Ｖｃｇｒ３のうちから選択される一つとなる（四値の場合）。

二本のセレクトゲート線ＳＧＳ，ＳＧＤは、これらをオンにするセレクトゲート電位Ｖｓｇ（例えば、３．５〜７Ｖ）に設定される。ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬは、接地電位Ｖｓｓに設定され、ビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）は、例えば、プリチャージ電位Ｖｂｌに設定される。

この後、ビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）の電位は、選択メモリセルＭＣ００，ＭＣ１０，…ＭＣ（ｊ−１）０の閾値に応じて変化する。

ベリファイ読み出し時においては、選択ワード線ＷＬ０は、選択読み出し電位Ｖｃｇｖに設定され、非選択ワード線ＷＬ１，ＷＬ２，…ＷＬ（ｉ−３），ＷＬ（ｉ−２），ＷＬ（ｉ−１）は、非選択読み出し電位Ｖｒｅａｄに設定される。

但し、Ｖｒｅａｄ（例えば、５〜７Ｖ）＞Ｖｃｇｖ（例えば、０〜４Ｖ）である。

また、Ｖｃｇｖの値は、図３に示すように、三つの値Ｖｃｇｖ１，Ｖｃｇｖ２，Ｖｃｇｖ３のうちから選択される一つとなる（四値の場合）。

二本のセレクトゲート線ＳＧＳ，ＳＧＤは、これらをオンにするセレクトゲート電位Ｖｓｇ（例えば、３．５〜７Ｖ）に設定される。ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬは、接地電位Ｖｓｓに設定され、ビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）は、例えば、プリチャージ電位Ｖｂｌに設定される。

この後、ビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）の電位は、選択メモリセルＭＣ００，ＭＣ１０，…ＭＣ（ｊ−１）０の閾値に応じて変化する。

ここで、選択ワード線ＷＬ０にＶｃｇｖ１及びＶｃｇｖ３を印加するときのメモリセルアレイ内のＡ点及びＢ点の電位波形について考える。

図２に示すように、Ａ点は、選択ワード線ＷＬ０の最もワード線ドライバに近い点（具体的には、最もワード線ドライバに近い選択メモリセルＭＣ００のコントロールゲート電極）であり、Ｂ点は、選択ワード線ＷＬ０の最もワード線ドライバから遠い点（具体的には、最もワード線ドライバから遠い選択メモリセルＭＣ（ｊ−１）０のコントロールゲート電極）である。

図４は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第一例である。

第一例では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点の波形変化を表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点の波形変化を表している。

まず、時刻ｔ１において、ビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）は、Ｖｓｇに上昇し始める。

この後、時刻ｔ２において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、Ｖｒｅａｄに上昇し始め、時刻ｔ３において、選択ワード線ＷＬ０の電位は、Ｖｃｇｖ１に上昇し始める。

また、時刻ｔ４において、ビット線ＢＬの電位は、プリチャージ電位Ｖｂｌに上昇し始める。さらに、ビット線ＢＬの全体がプリチャージ電位Ｖｂｌになった後、ビット線ＢＬをフローティング状態にする。

ここで、ビット線ＢＬは、図２における全てのビット線ＢＬ０〜ＢＬ（ｊ−１）であってもよいし、これらビット線ＢＬ０〜ＢＬ（ｊ−１）のうちから選択される複数本のビット線であってもよい。

そして、時刻ｔ５において、センスを開始する。

具体的には、ソース線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＳの電位）を、Ｖｓｇにする。

この時、選択メモリセルの閾値がＶｃｇｖ１よりも低ければ、その選択メモリセルはオン状態であり、ビット線ＢＬの電位は、プリチャージ電位Ｖｂｌから低下する。一方、選択メモリセルの閾値がＶｃｇｖ１よりも高ければ、その選択メモリセルはオフ状態であり、ビット線ＢＬの電位は、プリチャージ電位Ｖｂｌを維持する。

この電位変化をセンスアンプによりセンスする。

最後に、時刻ｔ６において、全てのワード線ＷＬ０〜ＷＬ（ｉ−１）及び２本のセレクトゲート線ＳＧＳ，ＳＧＤの電位を立ち下げ、接地電位Ｖｓｓにする。ビット線ＢＬの電位は、イコライズした後に、時刻ｔ７において、接地電位に低下させる。

図５は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第二例である。

第二例では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点及びＢ点の波形変化を比較して表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点及びＤ点の波形変化を比較して表している。

Ｂ点及びＤ点の波形図は、時刻ｔ２〜ｔ５の範囲内においてＡ点及びＣ点の波形図と異なる。点線は、Ａ点及びＣ点の波形図を表し、実線は、Ｂ点及びＤ点の波形図を表している。

時刻ｔ２において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の一端に非選択読み出し電位Ｖｒｅａｄが印加されると、最もワード線ドライバに近いＣ点では、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、急峻に立ち上がり、直ちにＶｒｅａｄに到達する。

これに対し、最もワード線ドライバから遠いＤ点では、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、配線抵抗及び配線容量の影響により緩やかに立ち上がる。

時刻ｔ３において、選択ワード線ＷＬ０の一端に選択読み出し電位Ｖｃｇｖ１が印加されると、Ａ点では、選択ワード線ＷＬ０の電位は、直ちにＶｃｇｖ１になるが、Ｂ点では、Ｖｃｇｖ１がＡ点からＢ点に伝わるまでに相当の時間を要するため、直ちにＶｃｇｖ１になることはない。

一方で、非選択ワード線ＷＬ１のＤ点の電位は、配線抵抗及び配線容量の影響により緩やかに立ち上がるため、選択ワード線ＷＬ０のＢ点の電位は、選択ワード線ＷＬ０と非選択ワード線ＷＬ１との容量カップリングにより、Ｖｒｅａｄ付近までオーバーシュートする。

従って、センスの開始は、誤読み出しを防止するため、Ｂ点の電位が、Ｖｒｅａｄ付近からＶｃｇｖ１に低下してからでないと行うことはできない。つまり、選択ワード線ＷＬ０にＶｃｇｖ１を印加し始めてからセンス開始するまでのワード線セットアップ期間ｔｗ（ｆｉｘ）が必要になる。

ここで、Ｂ点の電位がＶｃｇｖ１になる時点を安定点（Stable point）と称することにする。Ｂ点の電位がＶｃｇｖ１になるとは、Ｂ点の電位がＶｃｇｖ１±αの範囲内に収まることを意味するものとする。αの値は、例えば、Ｖｃｇｖ１の値の１０％とする。仮にＶｃｇｖ１を０．５Ｖとすると、αは、０．０５Ｖとなる。

図６は、選択ワード線ＷＬ０にＶｃｇｖ３を印加するときの波形図である。

この波形図では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点及びＢ点の波形変化を比較して表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点及びＤ点の波形変化を比較して表している。

Ｖｃｇｖ１は、選択読み出し電位の最も低い値であるのに対し、Ｖｃｇｖ３は、選択読み出し電位の最も高い値である。

この波形図から分かることは、選択読み出し電位の値が大きくなるに従い、安定点(Stable point)が時刻ｔ３（選択ワード線の選択読み出し電位を印加し始める時点）に近づくことにある。

しかし、従来においては、同図に示すように、ワード線セットアップ期間ｔｗ（ｆｉｘ）は、選択読み出し電位の値にかかわらず、選択読み出し電位がＶｃｇｖ１のときの最も長い期間に固定される。

このようなことから、本発明では、選択読み出し電位の値に応じて、ワード線セットアップ期間を異ならせることを提案する。

即ち、選択読み出し電位の値が大きくなるに従い、ワード線セットアップ期間を短くする。例えば、選択読み出し電位がＶｃｇｖ３のときのワード線セットアップ期間をｔｗ’とすれば、時刻ｔ５を、時刻ｔ５’に早めることができ、読み出し動作の高速化に貢献できる。

以上、本発明の原理について説明したが、同様のことは、以下の読み出し波形についても言える。

図７は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第三例である。

第三例では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点の波形変化を表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点の波形変化を表している。

この波形図の特徴は、図４の波形図と比べると、ソース線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＳの電位）を立ち上げるタイミングと、ビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）を立ち上げるタイミングとが、逆になっていることにある。

即ち、時刻ｔ１において、ソース線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＳの電位）は、Ｖｓｇに上昇し始め、時刻ｔ５において、ビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）は、Ｖｓｇに上昇し始める。

その他の点は、図４の波形図と同じである。

ここで、図４の波形図と図７の波形図とを組み合わせることも可能である。

例えば、ＷＬ０を選択ワード線とするときに、図７の波形図を採用し、ＷＬ１〜ＷＬ（ｉ−１）のうちの１本を選択ワード線とするときに、図４の波形図を採用してもよい。

また、ＷＬ０〜ＷＬ（ｉ−１）のソース線側半分の複数のワード線のうちの１本を選択ワード線とするときに、図７の波形図を採用し、ＷＬ０〜ＷＬ（ｉ−１）のビット線側半分の複数のワード線のうちの１本を選択ワード線とするときに、図４の波形図を採用してもよい。

図８は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第四例である。

第四例では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点の波形変化を表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点の波形変化を表している。

この波形図の特徴は、図４の波形図と比べると、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位を、複数ステップ（例えば、二ステップ）で、非選択読み出し電位Ｖｒｅａｄまで立ち上げることにある。

即ち、時刻ｔ０において、ビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）は、Ｖｓｇに上昇し始める。また、時刻ｔ１において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、接地電位Ｖｓｓから中間電位Ｖｍに上昇し始め、さらに、時刻ｔ２において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、中間電位Ｖｍから非選択読み出し電位Ｖｒｅａｄに上昇し始める。

その他の点は、図４の波形図と同じである。

図９は、センスアンプの例を示している。

センスアンプＳＡは、ＡＢＬ(All Bit Line)センシング方式に適用される。

ＮＡＮＤセルユニット２１は、クランプ回路３１を介してセンスアンプＳＡに接続される。クランプ回路３１は、ゲートに制御信号ＢＬＣが入力されるＮチャネルＭＯＳトランジスタから構成される。

センスアンプＳＡは、電圧クランプ回路３２、プリチャージ回路３３、ディスクリミネート回路(discriminator)３４及びラッチ回路３５から構成される。

電圧クランプ回路３２は、電源端子Ｖｄｄとビット線ＢＬとの間に直列接続されるＮチャネルＭＯＳトランジスタ３６，３７から構成される。ＭＯＳトランジスタ３６のゲートは、ラッチ回路３５の出力端子に接続され、ＭＯＳトランジスタ３７のゲートには、制御信号ＢＬＸが入力される。

プリチャージ回路３３は、ゲートに制御信号ＦＬＴが入力されるＰチャネルＭＯＳトランジスタ３８から構成される。プリチャージ回路３３は、センスノードＳＥＮをプリチャージする。

ディスクリミネート回路３４は、キャパシタ３９、ＰチャネルＭＯＳトランジスタ４０，４１及びＮチャネルＭＯＳトランジスタ４２から構成される。ＭＯＳトランジスタ４０のゲートには、制御信号ＳＴＢが入力され、ＭＯＳトランジスタ４２のゲートには、制御信号ＲＳＴが入力される。

ＭＯＳトランジスタ４１のゲートは、センスノードＳＥＮに接続される。

ラッチ回路３５は、ＰチャネルＭＯＳトランジスタ４３，４４，４７及びＮチャネルＭＯＳトランジスタ４５，４６，４８とから構成される。ＭＯＳトランジスタ４３，４４，４５，４６は、フリップフロップ接続された二つのインバータを構成する。ＭＯＳトランジスタ４７のゲートには、制御信号ＲＳＴが入力され、ＭＯＳトランジスタ４８のゲートには、制御信号ＳＴＢが入力される。

図１０は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第五例である。

第五例では、図９のセンスアンプを用いたＡＢＬセンシング方式を採用する。

選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点の波形変化を表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点の波形変化を表している。

まず、時刻ｔ１において、ソース線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＳの電位）及びビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）は、Ｖｓｇに上昇し始める。

この後、時刻ｔ２において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、Ｖｒｅａｄに上昇し始め、時刻ｔ３において、選択ワード線ＷＬ０の電位は、Ｖｃｇｖ１に上昇し始める。

また、時刻ｔ４において、センスノードＳＥＮを充電し始める。即ち、図９の制御信号ＦＬＴを“Ｌ”にし、センスノードＳＥＮを、Ｖｓｅｎに充電する。

そして、時刻ｔ５において、制御信号ＦＬＴを“Ｈ”にすると共に、制御信号ＳＴＢを“Ｈ”にし、制御信号ＲＳＴを“Ｌ”にする。

この時、選択メモリセルの閾値が選択読み出し電位Ｖｃｇｖ１よりも低いと、図９のＮＡＮＤセルユニット２１内の選択メモリセルは、オン状態になる。

このため、センスノードＳＥＮは、放電され、図９のＭＯＳトランジスタ４１がオン状態になる。即ち、ラッチ回路３５には、“Ｈ”がラッチされ、ＮチャネルＭＯＳトランジスタ４９によりビット線ＢＬが放電される。

また、選択メモリセルの閾値が選択読み出し電位Ｖｃｇｖ１よりも高いと、図９のＮＡＮＤセルユニット２１内の選択メモリセルは、オフ状態になる。

このため、センスノードＳＥＮは、Ｖｓｅｎを維持し、図９のＭＯＳトランジスタ４１は、オフ状態を維持する。即ち、ラッチ回路３５には、“Ｌ”がラッチされる。

最後に、時刻ｔ６において、制御信号ＦＬＴを“Ｌ”にし、ソース線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＳの電位）を立ち下げる。

また、時刻ｔ７において、全てのワード線ＷＬ０〜ＷＬ（ｉ−１）及びビット線側セレクトゲートトランジスタのゲート電位（セレクトゲート線ＳＧＤの電位）を立ち下げ、接地電位Ｖｓｓにする。

図１１は、選択ワード線ＷＬ０にＶｃｇｖ１を印加するときの波形図の第六例である。

第六例では、図９のセンスアンプを用いたＡＢＬセンシング方式を採用する。

第六例では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点及びＢ点の波形変化を比較して表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点及びＤ点の波形変化を比較して表している。

Ｂ点及びＤ点の波形図は、時刻ｔ２〜ｔ５の範囲内においてＡ点及びＣ点の波形図と異なる。点線は、Ａ点及びＣ点の波形図を表し、実線は、Ｂ点及びＤ点の波形図を表している。

時刻ｔ２において、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の一端に非選択読み出し電位Ｖｒｅａｄが印加されると、最もワード線ドライバに近いＣ点では、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、急峻に立ち上がり、直ちにＶｒｅａｄに到達する。

これに対し、最もワード線ドライバから遠いＤ点では、非選択ワード線ＷＬ１〜ＷＬ（ｉ−１）の電位は、配線抵抗及び配線容量の影響により緩やかに立ち上がる。

時刻ｔ３において、選択ワード線ＷＬ０の一端に選択読み出し電位Ｖｃｇｖ１が印加されると、Ａ点では、選択ワード線ＷＬ０の電位は、直ちにＶｃｇｖ１になるが、Ｂ点では、Ｖｃｇｖ１がＡ点からＢ点に伝わるまでに相当の時間を要するため、直ちにＶｃｇｖ１になることはない。

一方で、非選択ワード線ＷＬ１のＤ点の電位は、配線抵抗及び配線容量の影響により緩やかに立ち上がるため、選択ワード線ＷＬ０のＢ点の電位は、選択ワード線ＷＬ０と非選択ワード線ＷＬ１との容量カップリングにより、Ｖｒｅａｄ付近までオーバーシュートする。

従って、センスの開始は、誤読み出しを防止するため、Ｂ点の電位が、Ｖｒｅａｄ付近からＶｃｇｖ１に低下してからでないと行うことはできない。つまり、選択ワード線ＷＬ０にＶｃｇｖ１を印加し始めてからセンス開始するまでのワード線セットアップ期間ｔｗ（ｆｉｘ）が必要になる。

ここで、Ｂ点の電位がＶｃｇｖ１になる時点は、上述のように、安定点（Stable point）と称される。Ｂ点の電位がＶｃｇｖ１になるとは、Ｂ点の電位がＶｃｇｖ１±αの範囲内に収まることを意味するものとする。αの値は、例えば、Ｖｃｇｖ１の値の１０％とする。仮にＶｃｇｖ１を０．５Ｖとすると、αは、０．０５Ｖとなる。

図１２は、選択ワード線ＷＬ０にＶｃｇｖ３を印加するときの波形図である。

この波形図は、図９のセンスアンプを用いたＡＢＬセンシング方式に関する。

この波形図では、選択ワード線ＷＬ０については、メモリセルアレイ内のＡ点及びＢ点の波形変化を比較して表し、非選択ワード線ＷＬ１については、メモリセルアレイ内のＣ点及びＤ点の波形変化を比較して表している。

Ｖｃｇｖ１は、選択読み出し電位の最も低い値であるのに対し、Ｖｃｇｖ３は、選択読み出し電位の最も高い値である。

この波形図から分かることは、選択読み出し電位の値が大きくなるに従い、安定点(Stable point)が時刻ｔ３（選択ワード線の選択読み出し電位を印加し始める時点）に近づくことにある。

しかし、上述のように、従来においては、ワード線セットアップ期間ｔｗ（ｆｉｘ）は、選択読み出し電位の値にかかわらず、選択読み出し電位がＶｃｇｖ１のときの最も長い期間に固定される。

このようなことから、本発明では、ＡＢＬセンシング方式においても、選択読み出し電位の値に応じて、ワード線セットアップ期間を異ならせることを提案する。

即ち、選択読み出し電位の値が大きくなるに従い、ワード線セットアップ期間を短くする。例えば、選択読み出し電位がＶｃｇｖ３のときのワード線セットアップ期間をｔｗ’とすれば、時刻ｔ５を、時刻ｔ５’に早めることができ、読み出し動作の高速化に貢献できる。

４． 実施例
(1) 第一実施例
第一実施例は、通常読み出し動作に関する。

図１３は、選択ワード線の読み出し電位とセットアップ期間との関係を示している。

一つのメモリセルは、ｎ（ｎは、三以上の自然数）値を記憶するものとする。

この場合、選択読み出し電位Ｖｃｇｒの数は、（ｎ−１）個となる。これを、Ｖｃｇｒ１，Ｖｃｇｒ２，Ｖｃｇｒ３，…Ｖｃｇｒ（ｎ−１）とする。但し、Ｖｃｇｒ１＜Ｖｃｇｒ２＜Ｖｃｇｒ３＜…Ｖｃｇｒ（ｎ−１）である。

また、選択読み出し電位Ｖｃｇｒ１，Ｖｃｇｒ２，Ｖｃｇｒ３，…Ｖｃｇｒ（ｎ−１）に対応するワード線セットアップ期間を、ｔｗ１，ｔｗ２，ｔｗ３，…ｔｗ（ｎ−１）とする。本発明の例によれば、ｔｗ１＞ｔｗ２＞ｔｗ３＞…ｔｗ（ｎ−１）となる。

図１４は、選択読み出し電位の値が大きくなるに従い、ワード線セットアップ期間が短くなる様子を示している。

この波形図内の時刻ｔ２〜ｔ５は、図４〜図７及び図１０〜図１２の波形図内の時刻ｔ２〜ｔ５に対応する。

例えば、選択読み出し電位が最も低い値Ｖｃｇｒ１のときのワード線セットアップ期間ｔｗ１を基準にすると、選択読み出し電位の値が１レベル上になるごとに、ワード線セットアップ期間は、約１μｓｅｃ短縮される。

従って、本発明の例は、多値化が進むほど（一つのメモリセルに記憶させるデータ数が増加するほど）、効果が顕著に表れる。

このように、選択読み出し電位Ｖｃｇｒの値に応じて、ワード線セットアップ期間ｔｗを異ならせることにより、読み出し動作の高速化に貢献できる。

(2) 第二実施例
第二実施例は、ベリファイ読み出し動作に関する。

図１５は、選択ワード線の読み出し電位とセットアップ期間との関係を示している。

一つのメモリセルは、ｎ（ｎは、三以上の自然数）値を記憶するものとする。

この場合、選択読み出し電位Ｖｃｇｖの数は、（ｎ−１）個となる。これを、Ｖｃｇｖ１，Ｖｃｇｖ２，Ｖｃｇｖ３，…Ｖｃｇｖ（ｎ−１）とする。但し、Ｖｃｇｖ１＜Ｖｃｇｖ２＜Ｖｃｇｖ３＜…Ｖｃｇｖ（ｎ−１）である。

また、選択読み出し電位Ｖｃｇｖ１，Ｖｃｇｖ２，Ｖｃｇｖ３，…Ｖｃｇｖ（ｎ−１）に対応するワード線セットアップ期間を、ｔｗ１，ｔｗ２，ｔｗ３，…ｔｗ（ｎ−１）とする。本発明の例によれば、ｔｗ１＞ｔｗ２＞ｔｗ３＞…ｔｗ（ｎ−１）となる。

図１６は、選択読み出し電位の値が大きくなるに従い、ワード線セットアップ期間が短くなる様子を示している。

この波形図内の時刻ｔ２〜ｔ５は、図４〜図７及び図１０〜図１２の波形図内の時刻ｔ２〜ｔ５に対応する。

例えば、選択読み出し電位が最も低い値Ｖｃｇｖ１のときのワード線セットアップ期間ｔｗ１を基準にすると、選択読み出し電位の値が１レベル上になるごとに、ワード線セットアップ期間は、約１μｓｅｃ短縮される。

従って、本発明の例は、多値化が進むほど（一つのメモリセルに記憶させるデータ数が増加するほど）、効果が顕著に表れる。

また、多値化が進むほど、ベリファイ回数が多くなる傾向にあるため、本発明の例は、このようなベリファイ回数の増大に対しても非常に有効である。

このように、選択読み出し電位Ｖｃｇｖの値に応じて、ワード線セットアップ期間ｔｗを異ならせることにより、読み出し動作の高速化に貢献できる。

５． 適用例
本発明の例は、多値ＮＡＮＤフラッシュメモリに有効である。また、本発明の例は、一つのメモリセルが三値以上を記憶する多値不揮発性半導体メモリ全般に適用可能である。

６． むすび
本発明によれば、ワード線セットアップ期間の設定を工夫することにより読み出し動作を高速化できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

多値ＮＡＮＤフラッシュメモリを示す図。 一つのＮＡＮＤブロックを示す図。 メモリセルの閾値分布を示す図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 選択ワード線にＶｃｇｖ３を印加するときの波形図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 ＡＢＬセンシング方式が適用されるセンスアンプを示す図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 選択ワード線にＶｃｇｖ１を印加するときの波形図。 選択ワード線にＶｃｇｖ３を印加するときの波形図。 選択読み出し電位とセットアップ期間との関係を示す図。 選択読み出し電位の値に応じてセットアップ期間が変化する様子を示す図。 選択読み出し電位とセットアップ期間との関係を示す図。 選択読み出し電位の値に応じてセットアップ期間が変化する様子を示す図。

符号の説明

１１： メモリセルアレイ、 １２： データ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： ワード線ドライバ、 １７： カラムデコーダ、 １８： ベリファイ回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１： ＮＡＮＤセルユニット。

Claims (5)

1. 第一及び第二セレクトゲートトランジスタと、前記第一及び第二セレクトゲートトランジスタの間に直列接続され、各々が三値以上を記憶する複数のメモリセルと、前記複数のメモリセルのうち読み出し対象となる選択メモリセルに接続される選択ワード線と、前記複数のメモリセルのうち前記選択メモリセル以外の非選択メモリセルに接続される非選択ワード線と、読み出し時に、前記選択ワード線に選択読み出し電位を印加し、前記非選択ワード線に前記選択読み出し電位よりも高い非選択読み出し電位を印加する電位発生回路と、異なる二つ以上の読み出し電位のうちの一つを前記選択読み出し電位とし、前記選択読み出し電位の値に応じてワード線セットアップ期間を異ならせる制御回路とを具備することを特徴とする多値不揮発性半導体メモリ。
2. 前記制御回路は、前記選択読み出し電位の値が大きくなるに従い、前記ワード線セットアップ期間を短くすることを特徴とする請求項１に記載の多値不揮発性半導体メモリ。
3. 前記電位発生回路は、前記非選択ワード線に、接地電位よりも高く、前記非選択読み出し電位よりも低い中間電位を印加した後に、前記非選択読み出し電位を印加することを特徴とする請求項１に記載の多値不揮発性半導体メモリ。
4. 前記第１セレクトゲートトランジスタは、ソース線に接続され、前記第２セレクトゲートトランジスタは、ビット線に接続され、前記第１セレクトゲートトランジスタをオンにした後に前記第２セレクトゲートトランジスタをオンにすることを特徴とする請求項１に記載の多値不揮発性半導体メモリ。
5. 前記第１セレクトゲートトランジスタは、ソース線に接続され、前記第２セレクトゲートトランジスタは、ビット線に接続され、前記第１及び第２セレクトゲートトランジスタを同時にオンにすることを特徴とする請求項１に記載の多値不揮発性半導体メモリ。

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