JPH10208490A

JPH10208490A - 不揮発性半導体メモリ装置

Info

Publication number: JPH10208490A
Application number: JP960098A
Authority: JP
Inventors: Shouoku Boku; 鐘 ▲ウォク▼ 朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-01-21
Filing date: 1998-01-21
Publication date: 1998-08-07
Anticipated expiration: 2018-01-21
Also published as: KR19980066245A; TW358208B; US5982663A; KR100259972B1; JP3784163B2

Abstract

(57)【要約】【課題】メモリセルアレイ内で局部的に単一ビットセ
ル動作と多重ビットセル動作とを遂行することのできる
不揮発性メモリ装置を提供する。【解決手段】同一基板上に主データを貯蔵するための
フィールド領域と、この主フィールド領域の欠陥セルと
それらのアドレスマッピングと関連するデバイス情報と
を貯蔵するための冗長フィールド領域とを具備し、主フ
ィールド領域ではセル当り２ビットのデータを貯蔵さ
せ、冗長フィールド領域ではセル当り１ビットのデータ
を貯蔵させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に係り、より具体的には、１つの基板上のセルア
レイに貯蔵される情報の特性に従って、１つのメモリセ
ルに１ビットのデータを貯蔵する単一ビットセル動作と
１つのメモリセルに複数のビットのデータを貯蔵する多
重ビットセル動作とを遂行することができるフラッシュ
メモリ装置に関する。

【０００２】

【従来の技術】コンピュータシステム、ディジタルハン
ディターミナル等で不揮発性半導体メモリ装置は重要な
構成要素になっている。高密度不揮発性メモリ装置、特
にそれらの中でも、フラッシュＥＥＰＲＯＭ装置は高い
プログラミング速度と低い電力消費等の長所を持つの
で、ディジタルカメラ、個人用コンピュータ（ＰＣ）用
集積回路カード（ＩＣカード）等で大量貯蔵用媒体と
して、また、ハードディスクの代替品として使用されて
いる。

【０００３】フラッシュメモリセルは制御ゲート、フロ
ーティングゲート、ソース及びドレインを具備する１つ
の電界効果トランジスタ（ＦＥＴ）から構成される。フ
ローティングゲート上の電荷量を変化させ、フラッシュ
セルのスレショルド電圧を変化させてフラッシュセルに
情報を貯蔵させる。ワードラインを通じて制御ゲートに
選択電圧を印加することによりフラッシュセルの読出動
作が遂行される。選択電圧が印加される時、フラッシュ
セルを通じて流れる電流の量はフラッシュセルのスレシ
ョルド電圧により決定される。

【０００４】典型的なフラッシュセル、すなわち、セル
当り１ビットのデータを貯蔵するセルは２つの状態、す
なわち、消去された状態とプログラムされた状態とを持
ち、各状態はスレショルド電圧の範囲に対応する。２つ
の可能な状態を区分するため、状態の間のスレショルド
電圧の範囲、すなわち、分離範囲により２つの状態は分
離される。フラッシュセルの読出動作が遂行される時、
フラッシュセルのスレショルド電圧は基準電圧、すなわ
ち、基準フラッシュセルのスレショルド電圧（この電圧
は分離範囲内の任意の電圧である）と比較される。

【０００５】選択されたフラッシュセルがプログラムさ
れると、フローティングゲート上に電子がトラップさ
れ、セルのスレショルド電圧が増加するようになる。こ
れで、選択されたセルのソース・ドレインを通じて流れ
る電流は基準セルを通じて流れる電流より小さくなる。
このように、セルがプログラムされた状態を通常’論理
０’で表示する。選択されたフラッシュセルが消去され
ると、フローティングゲート上にほとんど電子が存在し
ないようになり、セルのスレショルド電圧が減少するよ
うになるので、選択されたセルを通じて流れる電流が基
準セルを通じて流れる電流より多くなる。このように、
セルが消去された状態を通常’論理１’で表示する。

【０００６】フラッシュＥＥＰＲＯＭ装置は、メモリセ
ル構造の観点で、一般的にＮＡＮＤ構造になった装置と
ＮＯＲ構造になった装置とに区分される。ＮＯＲ構造メ
モリはセル各々が独立的にビットラインとワードライン
とに連結される構造を持つので、あるセルの書込動作や
読出動作の間に該当セルが他のセルによりあまり干渉を
受けない長所を持つ。しかし、このＮＯＲ構造メモリは
各セルとそれに対応するビットラインとにそれらを相互
連結するためのコンタクトを必要とするので、集積度の
観点で、複数のセルが直列に連結された１つのユニット
すなわち、ストリング当り１つのコンタクトだけを必要
とするＮＡＮＤ構造メモリと比較する時不利となる。従
って、高集積フラッシュメモリ装置は主にＮＡＮＤ構造
を採用している。

【０００７】大量貯蔵用装置の重要な必須要件はビット
当りの値段を低くしなければならないことである。フラ
ッシュメモリ装置の集積度向上のために１つのメモリセ
ルに複数のビットのデータを貯蔵する技術として、多重
ビットフラッシュＥＥＰＲＯＭ技術に関する研究が活発
に行なわれている。多重ビットＥＥＰＲＯＭは多重レベ
ル、あるいは多重状態ＥＥＰＲＯＭと呼ばれることもあ
る。

【０００８】フラッシュＥＥＰＲＯＭ装置のビット当り
の値段を画期的に減らすことができる技術が文献「１９
９５年２月、ＩＥＥＥ、ＩＳＳＣＣＤｉｇｅｓｔｏ
ｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、ｐｐ．１３２−
１３３」に、Ｍ．Ｂａｕｅｒ等により、“ＡＭｕｌｔ
ｉｌｅｖｅｌーＣｅｌｌ３２ＭｂＦｌａｓｈＭｅｍ
ｏｒｙ”というタイトルで掲載されたことがある。文献
に開示されたフラッシュメモリ装置はＮＯＲ構造のセル
アレイを持つ装置であり、セルのサイズが減少するとと
もに、セル当り２ビット、あるいは４つの状態の貯蔵能
力を持つ構造が開示されている。

【０００９】文献に開示されたフラッシュメモリ装置に
おいて、２ビット当り４状態に該当するデータを２進法
で示すと、“００”、“０１”、“１０”、“１１”に
なり、各データには特定なスレショルド電圧レベル、例
えば、データ“００”に対しては２．５Ｖ、“０１”に
対しては１．５Ｖ、“１０”に対しては０．５Ｖ、そし
て、“１１”に対してはー３Ｖのスレショルド電圧レベ
ルが各々与えられる。各メモリセルが４レベルのスレシ
ョルド電圧中、特定な１つのスレショルド電圧レベルを
持つことにより、００，０１，１０，１１の２進データ
中、特定スレショルド電圧に該当する１つの２進データ
が各メモリセルに貯蔵される。このように、多重状態フ
ラッシュメモリ装置は通常２つ以上のスレショルド電圧
分布と各々のスレショルド電圧（Ｖｔ）に対応する状態
とを持つ。

【００１０】文献に開示された多重状態（あるいは、多
重ビット）フラッシュメモリ装置は１６メガビット（Ｍ
ｂ）の物理的なセルアレイを持つが、多重ビットセル動
作モードでは３２Ｍｂの仮想的なセルアレイを持つ。す
なわち、多重状態フラッシュメモリ装置はモード選択信
号によりセルアレイ全体が選択的に単一あるいは多重ビ
ットセル動作モードになり、１６Ｍｂあるいは３２Ｍｂ
の容量を持つ。

【００１１】以上のような多重ビットフラッシュメモリ
装置では、１つのセルに貯蔵することができるデータの
数が従来の単一ビットメモリ装置に比べて２倍、３倍に
増加することにより、その作製費用は１／２、１／３に
線形的な比率で減少するようになる。

【００１２】一般的に、フラッシュメモリ装置のセルア
レイは、周知のように、多くは３つの領域、すなわち、
主アレイと、冗長アレイ及び冗長フィールドアレイに区
分される。主アレイは通常のデータを貯蔵する領域であ
り、冗長アレイは主アレイと関連して配置され、主アレ
イ内の欠陥セルの代替として機能する領域である。図１
に示すように、主アレイと冗長アレイとは主データのア
レイとして構成され、主データの貯蔵のための複数のメ
モリセクター、すなわち、主フィールドアレイ１０に該
当する。冗長フィールドアレイは各メモリセクタに対す
る情報、例えば、ベッドセクタに対する情報、該当メモ
リ装置のデータフォーマットのためのアドレスマッピン
グ情報等のようなディバイスデータを貯蔵する領域１２
として、通常的にワードライン当り１６バイトが提供さ
れる。

【００１３】

【発明が解決しようとする課題】隣接する多重状態セル
間のウィンドウは一般セル（すなわち、単一ビットセ
ル）のウィンドウに比べてその幅が狭く、（例えば、４
状態セルの場合には、約０．６Ｖ程度）、そして、読出
動作の間に選択されたワードラインに印加される電圧と
スレショルド分布の縁との間のマージンはウィンドウの
半分（例えば、約０．３Ｖ程度）になる。従って、多重
ビット（あるいは、多重状態）セルアレイは工程変化や
選択されたワードラインの電圧レベル、動作電圧、温度
等の変化による無効感知や選択されたワードラインの電
圧レベル、動作電圧、温度等の変化による無効感知の可
能性が単一ビットセルアレイよりもっと高い。従って、
多重ビットフラッシュメモリ装置は音声情報、画像情報
等のように、大量の連続的な情報中、１つのビットある
いは幾つかのビット情報の貯蔵失敗が発生したとして
も、大きな問題がない情報の貯蔵のための大容量の装置
として使用するのには適するが、バイオス（ｂａｓｉｃ
ｉｎｐｕｔ／ｏｕｔｐｕｔｓｙｓｔｅｍ；ＢＩＯ
Ｓ）情報、フォント（ｆｏｎｔ）情報等のように、優秀
な保存特性が要求される情報の貯蔵のための装置として
使用するには不適当である。

【００１４】このように、多重ビットセルアレイの特性
上、そこに貯蔵されるデータが不安定になる可能性が高
いので、多重ビットメモリ装置で、デバイス情報は単一
ビットセルアレイに貯蔵することが必要である。なぜな
らば、冗長フィールドアレイで欠陥セルが発生し、デー
タの無効感知が発生すると、該当セクタの全体データが
無効データとなってしまうからである。

【００１５】これを解決するために、１つの多重ビット
メモリ装置に多重ビット動作のための制御回路と単一ビ
ット動作のための制御回路とを備えるようにすることが
考えられる。しかし、これは集積化の観点で深刻な制限
要素として作用するだけでなく、その制御と作製工程が
非常に複雑になるという問題が発生する。

【００１６】本発明の目的は、１つのメモリセルアレイ
内で局部的に単一ビットセル動作と多重ビットセル動作
とを遂行することのできる不揮発性メモリ装置を提供す
ることである。

【００１７】本発明の他の目的は、主データの貯蔵のた
めの主アレイに対しては多重ビットセル動作が遂行さ
れ、メモリセルと関連するデバイス情報の貯蔵のための
冗長フィールドアレイに対しては単一ビットセル動作を
遂行させるフラッシュメモリ装置を提供することであ
る。

【００１８】本発明の他の目的は、メモリセル当り２つ
以上の貯蔵状態を持つ不揮発性半導体メモリ装置で、セ
ル当り２つの状態に対応するデータの書込及び読出動作
とセル当り２つ以上の状態に対応するデータの書込及び
読出動作全てを遂行することができる感知回路を提供す
ることである。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の一つの特徴によると、１つの基板上にロー
とカラムとのマトリックスで形成された複数のメモリセ
ルを具備する不揮発性半導体メモリ装置は、主データを
貯蔵するための第１貯蔵手段と、第１貯蔵手段の欠陥セ
ルとそれらのアドレスマッピングと関連されたデバイス
情報とを貯蔵するための第２貯蔵手段を含み、各セルは
少なくとも４つの可能な状態に各々対応するスレショル
ド電圧中の１つを持ち、第１貯蔵手段はセル当り少なく
とも２ビットデータの貯蔵能力を持ち、第２貯蔵手段は
セル当り１ビットデータの貯蔵能力を持つ。

【００２０】本発明による新規な不揮発性半導体メモリ
装置は主フィールドアレイと関連して多重ビットセル動
作を遂行させ、安定された動作特性が要求される冗長フ
ィールドアレイと関連しては単一ビットセル動作を遂行
する。

【００２１】本発明の他の特徴によると、不揮発性半導
体メモリ装置は一つの基板上にローとカラムとのマトリ
ックスで形成された複数のメモリセルのアレイを有し、
各メモリセルは少なくとも４つの可能な状態に各々対応
するスレショルド電圧中の１つを持ち、セルアレイは主
データを貯蔵するための主アレイと、主アレイの欠陥セ
ルとそれらのアドレスマッピングと関連されたデバイス
データとを貯蔵するためのリダンダントアレイとを具備
し、主アレイに対する書込及び読出動作を遂行する第１
手段と、冗長アレイに対する書込及び読出動作を遂行す
る第２手段と、セル当り少なくとも４つの可能な状態を
表示するデータを書込、読出するように第１手段を制御
し、セル当り少なくとも４つの可能な状態中の２つを表
示するデータを書込し、読出するように第２手段を制御
する第３手段とを含む。第３手段の動作タイミングは第
１手段の動作タイミングと同一である。

【００２２】本発明の他の特徴によると、不揮発性半導
体メモリ装置は、基板上に形成されたローとカラムとを
定義するメモリセルのアレイを有し、各メモリセルは少
なくとも４つの可能な状態に各々対応するスレショルド
電圧中の１つを持ち、セルアレイは主データを貯蔵する
ための主アレイと、主アレイの欠陥セルとそれらのアド
レスマッピングと関連するデバイスデータとを貯蔵する
ためのリダンダントアレイとを具備し、各ローに従って
伸張する複数のワードラインと、各カラムに従って伸張
する複数のビットラインと、各々が主アレイ上の少なく
とも２つのビットラインに対応し、書込動作の間に少な
くとも２つのビットライン中の選択された１つと関連す
るセルに少なくとも４つの可能な状態を表示する主デー
タを書込し、読出動作の間に選択されたビットラインに
関連するセルから主データを読出する複数の第１ページ
バッファと、各々が冗長アレイ上の少なくとも２つのビ
ットラインに対応し、書込動作の間に少なくとも２つの
ビットライン中の選択された１つと関連するセルに、少
なくとも４つの可能な状態中の２つを表示させるデバイ
スデータを書込み、読出動作の間に選択されたビットラ
インに関連するセルからデバイスデータを読出する複数
の第２ページバッファを含む。

【００２３】本発明の他の目的、特徴、そして、長所は
添付された図面と以下の詳細な説明から自明となるであ
ろう。

【００２４】

【発明の実施の形態】ここでは、各々が２つ以上の可能
な状態を持つ複数のメモリセルを具備する不揮発性半導
体メモリ装置を開示する。図２は本発明による不揮発性
半導体メモリのセルアレイ及びその周辺回路を概略的に
示すブロック図である。図２で、参照番号１００はセル
アレイを示す。セルアレイ１００の周辺には周知のよう
にローデコーダ２００とページバッファ３００及びカラ
ムデコーダ４００が配置される。セルアレイ１００はそ
こに貯蔵されるデータの特性により、２つの領域、すな
わち、主フィールドアレイ１０２と冗長フィールドアレ
イ１０４とに区分される。主フィールドアレイ１０２は
主データ（あるいは一般的なデータ）を貯蔵するための
主アレイと、主アレイの欠陥セルを救済するための冗長
アレイとで構成される。冗長フィールドアレイ１０４に
は主フィールドのベッドセクタに対する情報、アドレス
マッピング情報等のようなデバイスデータが貯蔵され
る。

【００２５】次に、本発明の実施例について詳細に説明
する。ここでは、説明の便宜上、セル当り２ビットすな
わち、４つの可能な状態を持つＮＡＮＤ構造フラッシュ
ＥＥＰＲＯＭ装置を実施例として開示するが、本発明は
それに限定されるものではないことに注意しなければな
らない。本明細書で、便宜上“プログラミング及びプロ
グラミング検証動作”という用語を使用しているが、こ
れは“書込及び書込検証動作”と同一な意味を持つ。ま
た、添付図面において、同一又は類似な構成要素は同一
又は類似な参照番号及び符号を用いて表示されている。

【００２６】第１実施例図３は本発明の一実施例に係る多重ビットフラッシュＥ
ＥＰＲＯＭ装置の冗長フィールドアレイ及びその周辺回
路の構成を示している。図３に示された各メモリセル
は、一般的なデータを貯蔵するための主アレイ（図示さ
れていない）のそれと同一で２つ以上の可能な状態を持
つ。図面には示されていないが、主アレイ及びそれに対
応するページバッファ回路はこの技術分野ですでによく
知られている多重ビットセル動作を可能にする構造にな
っている。

【００２７】図３を参照すると、ローとカラムとを定義
する基板上には、ローに従って伸張する複数のワードラ
インＷＬ１〜ＷＬｍと、カラムに従って伸張する複数の
ビットラインＢＬ１〜ＢＬｎと、複数のメモリセルのア
レイ１０４とが形成されている。メモリセルアレイ１０
４はＮＡＮＤ構造になっており、対応するメモリブロッ
クあるいはセクタと関連するデバイスデータを貯蔵する
ための冗長フィールドアレイを有する。このアレイ１０
４の構造は主アレイのそれと同一である。

【００２８】図３に示すように、冗長フィールドアレイ
１０４は、主アレイ（図示されない）と同じように複数
のビットラインＢＬ１〜ＢＬｎに各々対応する複数のセ
ルストリング１１０を具備している。アレイ１０４のロ
ーに従っては、ストリング選択ラインＳＳＬと共通ソー
スライン及び複数のワードラインＷＬ１〜ＷＬｍが伸張
し、それらのカラムに従ってはメモリストリングに各々
対応するように複数のビットラインＢＬ１〜ＢＬｎが伸
張する。各ストリング１１０はＮー型金属酸化物電界効
果半導体トランジスタ（Ｎ−ＭＯＳＦＥＴ）からなる２
つの選択トランジスタＳＴ１及びＳＴ２と、この選択ト
ランジスタＳＴ１及びＳＴ２の間に各々のソース・ドレ
インチャンネルすなわち、電流通路が直列に連結される
と共に、各々はフローティングゲートとコントロールゲ
ートとを持つ複数のセルトランジスタＭ１〜Ｍｍとから
構成される。各ストリング１１０のストリング選択トラ
ンジスタＳＴ１の電流通路は対応するビットラインとセ
ルトランジスタＭ１の電流通路と連結され、接地選択ト
ランジスタＳＴ２の電流通路は仮想接地ラインである共
通ソースラインＣＳＬとセルトランジスタＭｍの電流通
路との間に連結される。各ストリング１１０のストリン
グ選択トランジスタＳＴ１のゲート、メモリセルトラン
ジスタＭ１〜Ｍｍのコントローラゲート及び接地選択ト
ランジスタＳＴ２のゲートは各々ストリング選択ライン
ＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソース
ラインＣＳＬに連結される。

【００２９】ここに、開示されるメモリセルストリング
の構造は一例に過ぎないので、この技術分野の通常の知
識を持つ者はストリングは多様な構造を持つことができ
ることをよく理解しなければならない。

【００３０】再び、図３を参照すると、セルアレイ１０
４の左側には、ストリング選択ラインＳＳＬ、ワードラ
インＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬと連
結されるよく知られたローデコーダー回路２００が配
置されている。又、メモリセルアレイ１０４の下部に
は、複数のビットラインＢＬ１〜ＢＬｎに連結される選
択されたセルに対する書込動作及び読出動作を遂行する
ページバッファ回路３００ａが配置されている。

【００３１】ページバッファ回路３００ａは外部から与
えられたデータをラッチした後、プログラミング動作の
間に対応するビットラインＢＬ１あるいはＢＬ２にラッ
チした情報に該当する電圧を供給するページバッファと
して、プログラミング検証動作の間にプログラミングが
正しく行なわれたかを判断するための検証回路として、
読出動作の間には対応するビットライン上の情報を感知
し、増幅する感知回路として各々動作する。図示の便宜
上、図３には一対のビットラインＢＬ１及びＢＬ２に対
応する１つのページバッファだけを図示した。

【００３２】図３に示されたように、ページバッファは
交差するように接続された２つのインバータで構成され
るラッチ回路３２０を具備している。ページバッファ３
００ａには、一対のビットラインＢＬ１及びＢＬ２と関
連して、２つの空乏型（ＭＯＳＦＥＴ）３０４及び３０
４ａと２つのＮーＭＯＳＦＥＴ３１０及び３１０ａが提
供される。空乏型トランジスタ３０４の電流通路とトラ
ンジスタ３１０の電流通路とはビットラインＢＬ１とノ
ード３０８との間に直列接続され、空乏型トランジスタ
３０４ａの電流通路とトランジスタ３１０ａの電流通路
とはビットラインＢＬ２とノード３０８ａとの間に直列
接続される。

【００３３】トランジスタ３０４と３０４ａとのゲート
には制御信号ＢＬＳＨＦが印加され、トランジスタ３１
０及び３１０ａのゲートにはアドレス信号Ａ_i／バー及
びＡｉが各々印加される。このトランジスタ３０４，３
０４ａ，３１０及び３１０ａは一対のビットライン中、
ある１つを選択する機能をする。

【００３４】トランジスタ３０４と３１０との接続ノー
ド３０２と電源電圧との間にはＮ−ＭＯＳＦＥＴ３０６
の電流通路が接続され、トランジスタ３０４ａと３１０
ａとの接続ノード３０２ａと電源電圧との間にはＮ−Ｍ
ＯＳＦＥＴ３０６ａの電流通路が接続される。トランジ
スタ３０６と３０６ａとのゲートには制御信号Ｉｎｈｉ
ｂｉｔ１及びＩｎｈｉｂｉｔ２が印加される。このトラ
ンジスタ３０６及び３０６ａはプログラミング動作の間
に非選択されたビットラインに所定のプログラミング防
止電圧を供給する機能を有する。

【００３５】ノード３０８には読出動作の間、選択され
たビットラインにロード電流を供給するための電流源３
１２が接続される。ノード３０８とラッチ回路３２０の
１つの入出力ノード３１４及び対応する入出力ライン１
０の間にはＮ−ＭＯＳＦＥＴ３１６の電流通路が接続さ
れる。トランジスタ３１６のゲートには読出動作の初期
にラッチ回路３２０をリセットさせ、プログラミング動
作の間、ラッチ回路３２０のデータを選択されたビット
ラインに伝達させる制御信号ＰＧＭが印加される。

【００３６】又、ページバッファ回路３００ａには、ノ
ード３０８と接地との間に接続された電流通路を持つＮ
−ＭＯＳＦＥＴ３３８が提供される。このトランジスタ
３３８は読出動作の間に制御信号ＤＣＢに応答してトラ
ンジスタ３１６とともに、ラッチ回路３２０を初期化さ
せる機能をする。

【００３７】ラッチ回路３２０の他の入出力ノード３１
８と接地電圧との間にはＮ−ＭＯＳＦＥＴ３２６及び３
２８の電流通路が直列に接続される。トランジスタ３２
６のゲートにはタイミング制御回路３３０の出力信号Ｌ
ＡＴＣＨが印加され、トランジスタ３２８のゲートはノ
ード３０８あるいは電流源３１２と接続される。ＬＡＴ
ＣＨ信号は読出、消去検証、そして、プログラミング検
証動作の間、ラッチ回路３２０が選択されたビットライ
ン上のデータをラッチするように動作する。

【００３８】タイミング制御回路３３０はＮＯＲゲート
３３２及び３３６インバータ３３４で構成される。ＮＯ
Ｒゲート３３２の入力端子には制御信号ＲＤ３，ＥＶＦ
及びＰＧＶＦ２が各々印加され、インバータ３３４の入
力端子には制御信号ＬＲＤＶＦが印加される。ここで、
ＲＤ３信号は周知の多重ビットＮＡＮＤフラッシュメモ
リ装置の３段階読出動作中で、３番目読出区間を定義す
る信号である。ＥＶＦ信号は消去検証のための読出区間
（例えば、図５の区間ＥＶ１及びＥＶ２）を定義する信
号である。ＰＧＶＦ２信号は多重ビットフラッシュメモ
リ装置の２つ番目プログラミングサイクル（図６のＢ参
照）のプログラミング検証区間を定義する信号である。
ＬＲＤＶＦ信号は、読出動作や、消去検証及びプログラ
ミング検証動作の各読出サイクルで感知が完了する時点
で発生するパルス信号である。上記信号の波形は図面に
示されている。これらに対しては後に、詳細に説明す
る。

【００３９】ＮＯＲゲート３３２の出力とインバータ３
３４の出力とはＮＯＲゲート３３６の入力端子に各々印
加される。ＮＯＲゲート３３６からはＬＡＴＣＨ信号が
出力される。

【００４０】次に添付された図３ないし図１０を参照し
て本実施例によるフラッシュメモリ装置の動作、特に、
冗長フィールドアレイ１０４に関連する動作について詳
細に説明する。

【００４１】図４及び図５は本実施例によるフラッシュ
メモリ装置の消去及び消去検証動作のタイミングを各々
示している。本発明による冗長フィールドアレイ１０４
と関連する消去及び消去検証動作は多重ビットモードの
主アレイ１０２のそれと同一のタイミングで遂行され
る。

【００４２】消去動作はメモリセクタを単位として遂行
される。消去動作の間には、図４に示すように、ストリ
ング選択ラインＳＳＬ及び接地選択ラインＧＳＬが各々
フローティングされ、選択されたセクタのワードライン
ＷＬ１〜ＷＬｍには接地電圧、すなわち、０Ｖが印加さ
れる。選択された複数のワードラインＷＬ１〜ＷＬｍに
連結されたメモリセルＭ１〜Ｍｍは同時に消去される。
この時、メモリセルが形成されている基板には消去電圧
（Ｖｅｒｓ）（通常的に１８Ｖ〜２４Ｖ）が印加され
る。これで、各セルのフローティングゲートと基板との
間には高電界が形成される。従って、フローティングゲ
ートに貯蔵されていた電子は高電界によるＦ−Ｎトンネ
リング（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍＴｕｎｎｅ
ｌｉｎｇ）によりフローティングゲートから基板に流出
される。これにより、各々の選択されたメモリセルのス
レショルド電圧は負の値に移動する。

【００４３】このような消去動作は消去検証動作と共に
反復的に遂行され、各々の選択されたメモリセルが所望
のスレショルド電圧に到達すると、消去動作は終了す
る。

【００４４】再び、図４を参照すると、消去動作の間、
基板に高い消去電圧Ｖｅｒｓが印加され、ストリング選
択トランジスタＳＴ１のソースＰーＮ接合が順方向バイ
アスされ該当ビットラインの電圧レベルも消去電圧（Ｖ
ｅｒｓ）くらいに上昇する。この消去動作の間、ビット
ライン選択信号であるアドレス信号Ａｉ、Ａｉ／バーは
接地電圧レベルに、そして、空乏型トランジスタ３０４
及び３０４ａの制御信号ＢＬＳＨＦは所定のバイアスレ
ベル（例えば、６Ｖ）に各々維持される。

【００４５】図５を参照すると、消去検証動作の初期に
はＰＧＭ及びＤＣＢ信号によりラッチ回路３２０が初期
化される。この時、ラッチ回路３２０はローレベルの出
力Ｑとハイレベルの出力Ｑ／バーを持つ。多重ビット消
去動作は選択されたセクタ内の全てのビットラインＢＬ
１〜ＢＬｎに対して同時に遂行される。従って、奇数番
目ビットラインに対する消去検証と偶数番目ビットライ
ンに対する消去検証とが全て遂行されなければならな
い。その結果、図５に示されたように、各ビットライン
対に対する消去検証のために、２回の読出動作が遂行さ
れる。これに対して具体的に説明すると次のようであ
る。

【００４６】本実施例では、消去検証動作の間、奇数番
目ビットラインに関連するセルに対して消去検証がまず
遂行され、次に偶数番目ビットラインに関連するセルに
対して消去検証が遂行される。勿論、これとは反対に遂
行することもできる。

【００４７】１番目の消去検証区間ＥＶ１では、選択信
号Ａｉ／バーによりビットラインＢＬ１が選択され、ス
トリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに
は６Ｖの電圧が印加され、選択されたセクタの全てのワ
ードラインＷＬ１〜ＷＬｍには接地電圧が印加される。

【００４８】以後、選択されたビットラインＢＬ１と関
連するセルに対する感知動作、すなわち、読出動作が始
まる。万一、ビットラインＢＬ１に連結されたストリン
グ内の全てのセルＭ１〜Ｍｍが消去された状態（すなわ
ち、“論理１”）であると、各ワードラインの電圧が０
Ｖである時、ストリング内の全てのセルＭ１〜Ｍｍはタ
ンーオンされる。従って、ノード３０２はローレベルに
なる。このような状態は一般的に消去パス状態と呼ばれ
る。一方、ストリング内にある１つのセルでもても完全
に消去されなかったら、すなわち、“論理０”である
と、ノード３０２はハイレベルになる。この時、制御信
号（ＬＡＴＣＨ）がイネーブルされた時、ラッチ回路３
２０の出力Ｑがハイレベルに変わり、消去失敗状態が表
示される。

【００４９】以上のような消去動作はハイレベルのアド
レス信号ＡｉによりビットラインＢＬ２が選択された場
合にも同一に遂行される。

【００５０】次にメモリセルのプログラミング（あるい
は書込）及びプログラミング検証（あるいは書込検証）
動作について説明する。図６はビットラインＢＬ１に関
連するメモリセルのプログラミング及びプログラミング
検証動作を示すタイミング図であり、図７はビットライ
ンＢＬ２と関連するメモリセルのプログラミング及びプ
ログラミング検証動作を示すタイミング図である。

【００５１】図６及び図７を参照すると、各プログラミ
ングサイクルは選択されたメモリセルのフローティング
ゲート上に電子を捕獲するプログラミング区間と、プロ
グラムされたメモリセルが所望の適正スレショルド電圧
に到達したか否かを検証するプログラミング検証区間と
からなる。プログラミングとプログラミング検証動作と
は選択された全てのメモリセル各々が所望のスレショル
ド電圧に到達する時まで反復的に遂行され、プログラミ
ング及びその検証動作はあらかじめ定められたプログラ
ミング反復回数の範囲内で遂行される。

【００５２】Ｆ−Ｎトンネリングを利用して選択された
メモリセルをプログラミングするためには、該当セルの
ゲートに所定のプログラム電圧Ｖｐｇｍ（例えば、１４
Ｖ〜１９Ｖ）を各々印加し、該当セルのチャンネルに接
地電圧を各々印加する。従って、プログラムされるセル
のフローティングゲートとチャンネルとの間には高い電
界が印加される。このような電界によりチャンネルの電
子がフローティングゲートとチャンネルとの間の酸化膜
を通過するトンネリングが発生し、該当セルのフローテ
ィングゲートに電子が蓄積され、このようなフローティ
ングゲートの電子の蓄積によりプログラムされるセルの
スレショルド電圧が上昇する。

【００５３】複数のメモリセルからなるフラッシュメモ
リ装置で、プログラミング動作により各メモリセルがプ
ログラミングされる程度には差がある。従って、選択さ
れた各メモリセルに対する１回のプログラミング動作が
遂行された後、各セルが所望の状態に到達したか否かの
可否を検証し、すでに所望の状態に到達したセルには影
響を与えないようにしながら、所望の状態に到達しない
残りのセルに対して再びプログラミング動作を遂行させ
なければならない。このようなプログラミング及びプロ
グラミング検証動作は選択された全てのメモリセルが所
望のスレショルド電圧に到達するまで、反復的に遂行さ
れる。

【００５４】本実施例のフラッシュメモリ装置は、選択
されたワードラインに連結されたセル中の半分だけがプ
ログラムされる構造を持つ。すなわち、選択信号Ａｉ、
Ａｉ／バーにより一対のビットラインＢＬ１，及びＢＬ
２中１つのビットライン、例えば、ＢＬ１が選択される
場合、選択されていない他のビットラインＢＬ２には、
対応するプログラミング防止信号（Ｉｎｈｉｂｉｔ２）
により供給される電源電圧が印加され、非選択されたビ
ットラインＢＬ２の選択されたワードラインに連結され
たセルがプログラミングされることが防止される。これ
の反対の場合にも同一でる。

【００５５】一方、プログラミング動作の間、外部から
与えられるプログラミングデータは毎２つのビットライ
ンと連結されるラッチ回路３２０に提供される。図３に
示された本実施例のフラッシュメモリ装置には、プログ
ラムされているあるセルのスレショルド電圧Ｖｔのレベ
ルが所定の基準電圧レベル（例えば、１．３Ｖ）より少
し高くなると、ラッチ回路３２０の出力Ｑがハイレベル
に変わる。これにより、プログラミングが完了されたメ
モリセルが連結されたビットラインはページバッファ３
００ａからプログラム防止電圧によりチャージされるこ
とにより、まだ十分にプログラムされていないセルのた
めのプログラミング動作が継続的に進行されるとして
も、すでにプログラミングが完了された各セルのスレシ
ョルド電圧は影響を受けない。

【００５６】図６及び図７に示すように、本実施例によ
る冗長フィールドアレイ１０４のプログラミング及びプ
ログラミング検証動作はマルチビットセル動作のタイミ
ングをそのまま利用するので、主アレイ１０のプログラ
ミング及びプログラミング検証動作と同じように、３つ
のフェーズあるいはサイクルからなる。各サイクルはプ
ログラミング区間とプログラミング検証区間とからな
る。各サイクルはパスされるまで、該当メモリ装置の設
計時、定められた回数（例えば、１６回）くらい反復さ
れ、各プログラミングサイクルで次のプログラミングサ
イクルに進行しながら、プログラミング電圧は設計時、
定められた電圧（例えば、０．２Ｖ）くらいずつ増加す
る。

【００５７】次に、図６を参照して、ビットラインＢＬ
１に関連するセルのプログラミング及びその検証動作を
説明する。

【００５８】図６に示すように、サイクルＡの間に選択
信号Ａｉ／バーがハイレベルに遷移されビットラインＢ
Ｌ１が選択されるが、ＰＧＭ信号がローレベルに維持さ
れるので、プログラミングは遂行されない。また、この
サイクルの間には、タイミング制御回路３３０からＬＡ
ＴＣＨ信号が発生されないので、プログラミング検証も
遂行されない。

【００５９】サイクルＢの間には、ＰＧＭ信号がハイレ
ベルに維持されるので、ラッチ回路３２０の出力Ｑによ
りセルがプログラムされ、ＬＡＴＣＨ信号が発生される
ので、プログラミング検証が遂行される。この時、ＰＧ
Ｍ信号のタイミングは多重ビット動作を遂行する主アレ
イ１０２のプログラミング検証動作の２番目サイクルで
選択されたビットラインと対応するラッチ回路を電気的
に連結するための制御信号のタイミングと同一である。

【００６０】ここで、本実施例に対する理解のため、主
アレイ１０２と関連するページバッファについて簡略に
説明すると次のようである。セルに対して多重ビット動
作を遂行する主アレイ１０２のページバッファは一対の
ビットラインに対応する２つのラッチ回路を具備してい
る。３つの所定の制御信号ＰＧＶＦ１，ＰＧＶＦ２及び
ＰＧＶＦ３により選択されたビットラインとそれに対応
するラッチ回路とは相互間電気的に連結され、対応する
ラッチセルにプログラムされる。制御信号ＰＧＶＦ１は
サイクルＡのプログラミング区間の間にハイレベルにな
り、プログラミングを遂行し、ＰＧＶＦ２信号はサイク
ルＢのプログラミング区間の間、そして、ＰＧＶＦ３信
号はサイクルＣのプログラミング区間の間に各々ハイレ
ベルになり、プログラミングを遂行する。

【００６１】再び図６を参照して、サイクルＢでは、プ
ログラミングパスが検証されるまで所定回数プログラミ
ングが反復的に遂行される。

【００６２】サイクルＣの間には、サイクルＡと同じよ
うに、ＰＧＭ信号がローレベルに維持され、ＬＡＴＣＨ
信号が発生しないので、プログラミング及びプログラミ
ング検証は遂行されない。

【００６３】以上のように、本実施例による冗長フィー
ルドアレイ１０４のプログラミング及びプログラミング
検証は多重ビットセル動作が遂行される主アレイ１０２
と関連するプログラミング及びプログラム検証タイミン
グの２番目プログラミングサイクルＢで有効に遂行され
る。従って、プログラムされたセルは１．３Ｖより少し
高いスレショルド電圧をもつようになる。

【００６４】図１０（Ａ）には本実施例によるプログラ
ミング検証動作のための選択されたワードライン電圧レ
ベルが図示されている。マルチビットセル動作で、選択
されたワードラインには０．３Ｖ、１．３Ｖ、そして、
２．３Ｖが順次に印加される。選択されたワードライン
に１．３Ｖの電圧が印加される時、本実施例による単一
ビットセルプログラミング検証動作が遂行される。この
時、選択されたワードライン及び選択されたビットライ
ンＢＬ１に連結されたセルが’論理０’のデータを持っ
て、ビットラインＢＬ１がハイレベルになると、プログ
ラミングはパスになる。

【００６５】図７を参照すると、ビットラインＢＬ２と
関連するメモリセルのプログラミング及びプログラミン
グ検証動作も、ビットラインＢＬ１と関連するメモリセ
ルのプログラミング及びプログラミング検証動作と同じ
ように、多重ビットセル動作が遂行される主アレイ１０
２の２番目プログラミングサイクルＢで有効に遂行に遂
行されることがわかる。

【００６６】上述のような冗長フィールドアレイ１０４
のプログラミング及びプログラミング検証動作で、万
一、プログラムされるセルのスレショルド電圧分布をよ
り広くさせようとすれば、図３のタイミング制御回路３
３０にＰＧＶＦ２信号の代わりにＰＧＶＦ３信号を印加
するようにし、ＰＧＭ信号がサイクルＣでハイレベルに
すれば良い。

【００６７】次に、図８を参照して、ビットラインＢＬ
１と関連するメモリセルの読出動作を説明する。この読
出動作もマルチビットセル動作タイミングをそのまま利
用する。本実施例による単一ビットセル読出動作はマル
チビットセル読出動作の３番目の読出サイクル５で遂行
される。図８に示したように、区間１で、制御信号ＤＣ
Ｂ及びＰＧＭに各々応答してターン・オンされるトラン
ジスタ３１６及び３３８によりラッチ回路３２０はリセ
ットされる。以後、選択ラインＳＳＬ及びＧＳＬ、非選
択されたワードラインには６Ｖが各々印加され、選択さ
れたワードラインには２Ｖが印加される時点２で感知動
作が始まる。

【００６８】選択されたワードラインに接続されたセル
が消去されたセル（あるいは、’オンーセル（ｏｎ−ｃ
ｅｌｌ）’である時、選択されたセルは負のスレショル
ド電圧（例えば、ー２．７Ｖ）を持つので、ビットライ
ンＢＬ１は３つの読出サイクル３，４，５の間０Ｖに維
持される。一方、選択されたワードラインに接続された
セルがプログラムされたセル（あるいは、’オフーセル
（ｏｆｆーｃｅｌｌ）’）である時、選択されたセルは
約１．３Ｖのスレショルド電圧を持つので、ビットライ
ンＢＬ１は２番目の読出サイクル４で空乏型トランジス
タ３０４のシャット・オフ電圧まで昇圧される。

【００６９】ＬＲＤＶＦ及びＲＤ３信号が活性化される
３番目の読出サイクル５で、読出動作が遂行され、ビッ
トラインＢＬ１と接続されたセルからのデータがラッチ
回路３２０に伝達される。この時、選択されたセルがオ
ンーセルであると、ラッチ回路３２０はリセット状態に
維持され、選択されたセルがオフーセルであると、ラッ
チ回路３２０はハイレベルのデータＱとローレベルのデ
ータＱ／バーとを持つ。

【００７０】図１０（Ｂ）には本実施例によるワードラ
インＢＬ１と関連する読出動作のための選択されたワー
ドライン電圧レベルが図示されている。選択されたワー
ドラインには２Ｖ、１Ｖ、そして、０Ｖが順次印加され
る。選択されたワードラインの電圧が０Ｖである時、ビ
ットラインＢＬ１上の電圧が感知される。この時、ビッ
トラインＢＬ１がローレベルであると、’論理１’のセ
ルデータが読出され、ビットラインＢＬ１がハイレベル
であると、’論路０’のセルデータが読出される。

【００７１】図９はビットラインＢＬ２と関連するメモ
リセルの単一ビットセル読出動作を示すタイミング図で
ある。この単一ビットセル読出動作もマルチビットセル
動作タイミングをそのまま利用して、マルチビットセル
読出動作の３番目の読出サイクル５で遂行される。図９
に示すように、選択されたワードラインに接続されたセ
ルが消去されたセル（あるいは、’オンーセル’）であ
る時、選択されたセルは負のスレショルド電圧を持つの
で、ビットラインＢＬ２が３つの読出サイクル３，４，
５の間０Ｖに維持される。一方、選択されたワードライ
ンに接続されたセルがプログラムされたセル（あるい
は、’オフーセル’）である時、選択されたセルは約
１．３Ｖのスレショルド電圧を持つので、ビットライン
ＢＬ２は２番目の読出サイクル４で空乏型トランジスタ
３０４ａのシャット・オフ電圧まで昇圧される。

【００７２】ＬＲＤＶＦ及びＲＤ３信号が活性化される
３番目の読出サイクル５で読出動作が遂行される。図９
に示されたように、選択されたワードラインに接続され
たセルが消去されたセル（あるいは、’オンーセル’）
である時、選択されたセルは負のスレショルド電圧を持
つので、ビットラインＢＬ２が３つの読出サイクル３，
４，５の間０Ｖに維持される。一方、選択されたワード
ラインに接続されたセルがプログラムされたセル（ある
いは、’オフーセル’）である時、選択されたセルは約
１．３Ｖのスレショルド電圧を持つので、ビットライン
ＢＬ２は２番目の読出サイクル４で空乏型トランジスタ
３０４ａのシャット・オフ電圧まで昇圧される。

【００７３】ＬＲＤＶＦ及びＲＤ３信号が活性化される
３番目の読出サイクル５で、読出動作が遂行され、ビッ
トラインＢＬ２と接続されたセルからのデータがラッチ
回路３２０に伝達される。

【００７４】図１０（Ｃ）には本実施例によるビットラ
インＢＬ２と関連する読出動作のための選択されたワー
ドライン電圧レベルが図示されている。選択されたワー
ドラインには２Ｖ、１Ｖそして、０Ｖが順次印加され
る。選択されたワードラインの電圧が０Ｖである時、ビ
ットラインＢＬ２上の電圧が感知される。この時、ビッ
トラインＢＬ２がローレベルであると、’論理１’のデ
ータが読出され、ビットラインＢＬ２がハイレベルであ
ると、’論理０’のデータが読出される。

【００７５】以上のような読出動作で、選択されたセル
から読出されたデータは３番目の読出サイクル５だけで
ラッチ回路３２０に伝達されるので、１．３Ｖの読出マ
ージンを確保することができるようになる。０．３Ｖの
読出マージンを持つ多重ビットセル読出動作と比較する
と、本実施例による単一ビットセル読出動作は非常に大
きな読出マージンを持つ。

【００７６】この実施例では、２つのビットラインに１
つのページバッファが対応しているが、セル当り２ビッ
ト以上の貯蔵能力を持つメモリ装置の場合、１つのペー
ジバッファを２つ以上のビットラインと対応されられる
ことをこの技術分野の通常的な知識を持った者はよく理
解することができる。

【００７７】第２実施例図１１は本実施例による多重ビットフラッシュＥＥＰＲ
ＯＭ装置の冗長フィールドアレイ及びその周辺回路の構
成を示している。図１１に示された各メモリセルは第１
の実施例と同様に２つ以上の可能な状態を持つ。図１１
には図示されていないが、フラッシュメモリ装置の主ア
レイ及びそれに対応するページバッファ回路は多重ビッ
トセル動作を可能にさせる構造になっている。

【００７８】図１１を参照すると、ローとカラムとを定
義する基板上には、ローに従って伸張する複数のワード
ラインＷＬ１〜ＷＬｍと、カラムに従って伸張する複数
のビットラインＢＬ１〜ＢＬｎと、複数のメモリセルの
アレイ１０４が形成されている。メモリセルアレイ１０
４はＮＡＮＤ構造になっており、対応するメモリブロッ
クあるいはセクタと関連するデバイスデータを貯蔵する
ための冗長フィールドアレイを有する。このアレイ１０
４の構造は第１の実施例のそれと同一である。従って、
説明の重複を避けるため、ここではアレイ１０４の構成
に関する説明は省略する。

【００７９】セルアレイ１０４の左側には、ストリング
選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、
共通ソースラインＣＳＬと連結される周知のローデコー
ダ２００が配置されている。又、メモリセルアレイ１０
４の下部には、複数のビットラインＢＬ１〜ＢＬｎに連
結された選択されたセルに対する書込動作及び読出動作
を遂行するページバッファ回路３００ｂが配置されてい
る。

【００８０】ページバッファ回路３００ｂは外部から与
えられたデータをラッチした後、プログラミング動作の
間に対応するビットラインＢＬ１（あるいはＢＬ２）に
ラッチした情報に該当する電圧を供給するページバッフ
ァとして、読出動作の間には対応するビットライン上の
情報を感知し、増幅する感知回路として各々動作する。
図示の便宜上、図１１には一対のビットラインＢＬ１及
びＢＬ２に対応する１つのページバッファだけを図示し
た。

【００８１】図１１に示したように、ページバッファ３
００ｂは２つのラッチ回路３５４及び３７６を具備して
いる。ページバッファ３００ｂには、一対のビットライ
ンＢＬ１及びＢＬ２と関連して、２つの空乏型Ｎ−ＭＯ
ＳＦＥＴ３０４及び３０４ａと２つのＮ−ＭＯＳＦＥＴ
３４２及び３６４が提供される。空乏型トランジスタ３
０４の電流通路とトランジスタ３４２の電流通路とはビ
ットラインＢＬ１とノード３４０との間に直列に接続さ
れ、空乏型トランジスタ３０４ａの電流通路とトランジ
スタ３６４の電流通路とはビットラインＢＬ２とノード
３６２との間に直列に接続される。

【００８２】トランジスタ３０４と３０４ａのゲートに
は制御信号（ＢＬＳＨＦ）が印加され、トランジスタ３
４２及び３６４のゲートにはアドレス信号Ａｉ／バー及
びＡｉが各々印加される。このトランジスタ３０４，３
０４ａ，３４２及び３６４は一対のビットライン中のあ
る１つを選択する機能を有する。トランジスタ３０４及
び３４２の接続ノード３０２と電源電圧との間にはＮ−
ＭＯＳＦＥＴ３０６の電流通路が接続され、トランジス
タ３０４ａ及び３６４の接続ノード３０２ａと電源電圧
との間にはＮ−ＭＯＳＦＥＴ３０６ａの電流通路が接続
される。トランジスタ３０６と３０６ａのゲートには制
御信号Ｉｎｈｉｂｉｔ１及びＩｎｈｉｂｉｔ２が各々印
加される。このトランジスタ３０６及び３０６ａはプロ
グラミング動作の間に非選択されたビットラインに所定
のプログラム防止電圧を供給する機能をする。

【００８３】ノード３４０には電流源３４４が接続さ
れ、ノード３６２には電流源３６６が接続される。又、
ノード３４０と接地電圧との間にはＮ−ＭＯＳＦＥＴ３
５０の電流通路が接続され、ノード３６２と接地電圧と
の間にはＮ−ＭＯＳＦＥＴ３７２の電流通路が接続され
る。トランジスタ３５０及び３７２のゲートには制御信
号ＤＣＢが印加される。ノード３４０とラッチ３５４の
一つの入出力ノード３４６との間にはＮ−ＭＯＳＦＥＴ
３４８の電流通路が接続され、ノード３６２とラッチ回
路３７６の一つの入出力ノード３６８との間にはＮ−Ｍ
ＯＳＦＥＴ３７０の電流通路が接続される。トランジス
タ３４８及び３７０のゲートには制御信号ＰＧＭ１及び
ＰＧＭ２が各々印加される。制御信号ＰＧＭ１及びＰＧ
Ｍ２は各々読出動作の初期に対応するラッチ回路をリセ
ットさせ、プログラミング動作の間に対応するラッチ回
路のデータを対応するビットラインに伝達させる。ノー
ド３４６には入出力ラインＩ０２が連結され、ノード３
６８には入出力ラインＩ０２が接続される。

【００８４】ラッチ回路３５４の他の１つの入出力ノー
ド３５２と接地電圧との間にはＮ−ＭＯＳＦＥＴ３５
６，３５８及び３６０の電流通路が順次直列に接続さ
れ、ラッチ回路３７６の他の１つの入出力ノード３７４
と接地電圧との間にはＮ−ＭＯＳＦＥＴ３７８，３８０
及び３８２の電流通路が順次直列に接続される。トラン
ジスタ３５６及び３７８のゲートには選択信号Ａｉ及び
Ａｉ／バーが各々印加される。トランジスタ３５８及び
３８０のゲートは電流源３４４及び３６６に各々接続さ
れる。トランジスタ３６０及び３８２のゲートにはタイ
ミング制御回路３８４の出力信号ＬＡＴＣＨが印加され
る。ＬＡＴＣＨ信号は読出、消去検証、そして、プログ
ラミング検証動作の間にラッチ回路３５４及び３７６中
の選択されたビットラインに対応する一つが選択された
ビットライン上のデータをラッチさせる。

【００８５】タイミング制御回路３８４はＮＯＲゲート
３８６及び３９０とインバータ３８８とで構成される。
ＮＯＲゲート３８６の入力端子には制御信号ＲＤ３，Ｅ
ＶＦ、ＰＧＶＦ２及びＰＧＶＦ３が各々印加され、イン
バータ３８８の入力端子には制御信号ＬＲＤＶＦが印加
される。ここで、ＲＤ３信号は周知の多重ビットＮＡＮ
Ｄフラッシュメモリ装置の３段階読出動作中で３番目読
出区間を定義する信号である。ＥＶＦ信号はセルの消去
後、消去検証のための読出区間を定義する信号である。
ＥＶＦ信号はセルの消去後、消去検証のための読出区
間、例えば、図５の区間ＥＶ１及びＥＶ２を定義する信
号である。ＰＧＶＦ２及びＰＧＶＦ３信号は多重ビット
ビットフラッシュメモリ装置の３段階プログラミング動
作中の２番目及び３番目プログラミングサイクル（図１
４のＢ及びＣ参照）のプログラミング検証区間を各々定
義する信号である。ＬＲＤＶＦ信号は、読出動作や消去
検証及びプログラミング検証動作の各読出サイクルで感
知が完了される時点で発生されるパルス信号である。上
記の信号の波形は添付された図面に図示されている。こ
れに対しては後に詳細に説明する。

【００８６】ＮＯＲゲート３８６の出力とインバータ３
８８の出力とはＮＯＲゲート３９０の入力端子に各々印
加される。ＮＯＲゲート３９０からはＬＡＴＣＨ信号が
出力される。

【００８７】次に添付された図１１ないし図１８を参照
して本実施例によるフラッシュメモリ装置の冗長フィー
ルドアレイ１０４と関連する動作について詳細に説明す
る。本実施例によるメモリ装置の主フィールドアレイ１
０２と関連する動作のタイミングは、前述の第１の実施
例と同様で、周知のマルチビットセル動作のタイミング
と同一である。

【００８８】図１２及び図１３は本実施例によるフラッ
シュメモリ装置の単一ビット消去及び消去検証動作のタ
イミングを示している。本発明による冗長フィールドア
レイ１０４と関連する消去及び消去検証動作は多重ビッ
トモードの主アレイ１０２のそれと同一のタイミングで
遂行される。

【００８９】図１２を参照すると、消去動作の間に、基
板に高い消去電圧Ｖｅｒｓが印加されると、ストリング
選択トランジスタＳＴ１のソースのＰ−Ｎ接合が順方向
バイアスされ、該当ビットラインの電圧レベルも消去電
圧Ｖｅｒｓくらいに上昇する。この消去動作の間に、ビ
ットライン選択信号であるアドレス信号Ａｉ、Ａｉ／バ
ーは接地電圧レベルに、そして、空乏型トランジスタ３
０４及び３０４ａの制御信号ＢＬＳＨＦは所定のバイア
スレベル（例えば、６Ｖ）に各々維持される。

【００９０】図１３を参照すると、消去検証動作の初期
にはＰＧＭ１，ＰＧＭ２及びＤＣＢ信号によりラッチ回
路３５４及び３７６が各々初期化される。この時、ラッ
チ回路３５４はローレベルの出力Ｑ１とハイレベルの出
力Ｑ１／バーとを持ち、ラッチ回路３７６はローレベル
の出力Ｑ２とハイレベルの出力Ｑ２／バーとを持つ。多
重ビット消去動作は選択されたセクタ内の全てのビット
ラインＢＬ１〜ＢＬｎに対して同時に遂行される。従っ
て、奇数番目ビットラインに対する消去検証と偶数番目
ビットラインに対する消去検証が全て遂行されなければ
ならない。その結果、図１３に示されたように、各ビッ
トライン対に対する消去検証のため、２回の読出動作が
遂行される。これに対して具体的に説明すると次のよう
である。

【００９１】本実施例でも、前の実施例と同じように、
消去検証動作の間に、奇数番目ビットラインに関連する
セルに対する消去検証がまず遂行され、次に偶数番目ビ
ットラインに関連するセルに対する消去検証が遂行され
る。勿論、これとは反対に遂行することもできる。

【００９２】１番目の消去検証区間ＥＶ１では、選択信
号Ａｉ／バーによりビットラインＢＬ１が選択され、ス
トリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに
は６Ｖの電圧が印加され、選択されたセクタの全てのワ
ードラインＷＬ１〜ＷＬｍには接地電圧が印加される。

【００９３】以後、選択されたビットラインＢＬ１と関
連するセルに対する動作、すなわち、読出動作が始ま
る。万一、ビットラインＢＬ１に連結されたストリング
内の全てのセルＭ１〜Ｍｍが消去された状態（すなわ
ち、“論理１”）であると、各ワードラインの電圧が０
Ｖである時、ストリング内の全てのセルＭ１〜Ｍｍはタ
ン−オンされる。従って、ノード３０２はローレベルに
なり、消去パスが検証される。一方、ストリング内にあ
る一つのセルでも完全に消去されなければ、すなわち、
“論理０”であると、ノード３０２はハイレベルにな
る。従って、この時には、制御信号ＬＡＴＣＨがイネー
ブルされた時、ラッチ回路３５４の出力Ｑ１がハイレベ
ルに変わって消去失敗が検証される。

【００９４】以上のような消去検証動作はハイレベルの
アドレス信号ＡｉによりビットラインＢＬ２が選択され
た場合にも同様に遂行される。

【００９５】次には本実施例に従う単一ビットセルプロ
グラミング及びプログラミング検証動作について説明す
る。図１４はビットラインＢＬ１に関連するメモリセル
のプログラミング及びプログラミング検証動作を示すタ
イミング図であり、図１５はビットラインＢＬ２に関連
するメモリセルのプログラミング及びプログラミング検
証動作を示すタイミング図である。

【００９６】フラッシュメモリ装置で、プログラミング
動作により各メモリセルがプログラムされる程度には差
がある。従って、選択された各メモリセルに対する一回
のプログラミング動作が遂行された後、各セルが所望の
状態に到達したかの可否を検証してすでに所望の状態に
到達したセルには影響を与えないようにしながら所望の
状態に到達しない残りのセルに対してプログラミング動
作が遂行されるようにする。このようなプログラミング
検証動作は選択された全てのメモリセルが所望のスレシ
ョルド電圧に到達するまで、反復的に遂行される。

【００９７】本実施例のフラッシュメモリ装置は、選択
されたワードラインに連結されたセル中の半分だけがプ
ログラムされる構造を持つ。すなわち、選択信号Ａｉ、
Ａｉ／バーにより一対のビットラインＢＬ１及びＢＬ２
中一つのビットライン、例えば、ＢＬ１が選択される場
合、選択されない他のビットラインＢＬ２には、対応す
るプログラミング防止信号（Ｉｎｈｉｂｉｔ２）により
供給される電源電圧が印加され、非選択されたビットラ
インＢＬ２の選択されたワードラインに連結されたセル
がプログラミングされることを防止する。この反対の場
合にも同様である。

【００９８】一方、プログラミング動作の間、外部から
与えられるプログラミングデータは各ビットラインと連
結されるラッチ回路に提供される。本実施例のフラッシ
ュメモリ装置は、プログラムされているあるセルのスレ
ショルド電圧Ｖｔのレベルが所定の基準電圧レベル（例
えば、２．４Ｖ）より少し高くなると、該当ラッチ回路
の出力ノード３４６あるいは３６８がハイレベルに変わ
る。これにより、プログラミングが完了されたメモリセ
ルが連結されたビットラインはページバッファ３００ｂ
からプログラム防止電圧によりチャージされ、まだ十分
にプログラムされないセルのためのプログラミング動作
が継続的に進行するとしても、すでにプログラミングが
完了した各セルのスレショルド電圧は影響を受けない。

【００９９】図１４及び図１５に示すように、本実施例
に従う冗長フィールドアレイ１０４のプログラミング及
びプログラミング検証動作はマルチビットセル動作のタ
イミングをそのまま利用するので、主アレイ１０２のプ
ログラミング及びプログラミング検証動作と同じよう
に、３つのサイクルからなる。各サイクルはプログラミ
ング区間とプログラミング検証区間とからなる。各サイ
クルはパスされる時まで該当メモリ装置の設計する時に
定められた回数（例えば、１６回）くらい反復され、各
プログラミングサイクルから次のプログラミングサイク
ルに進行しながらプログラミング電圧は設計する時、予
め定められた電圧くらいずつ増加する。

【０１００】次に、図１４を参照しながら、ビットライ
ンＢＬ１に関連するセルのプログラミング及びその検証
動作を説明する。

【０１０１】サイクルＡの間に、選択信号Ａｉ／バーが
ハイレベルに遷移することにより、ビットラインＢＬ１
が選択され、図１４に示すように、ＰＧＭ１信号がハイ
レベルに遷移する。従って、この時、ラッチ回路３５４
の出力Ｑ１によりセルがプログラムされる。その結果、
ビットラインＢＬ１に接続されたセルのスレショルド電
圧が上昇するようになる。この時、ＰＧＭ１信号のタイ
ミングは多重ビット動作を遂行する主アレイ１０２のプ
ログラミング及びプログラミング検証動作の１番目サイ
クルで、選択されたビットラインに対応するラッチ回路
を電気的に連結するための制御信号のタイミングと同一
である。

【０１０２】しかし、このサイクルの間には、タイミン
グ制御回路３８４からＬＡＴＣＨ信号が発生されないの
で、プログラミング検証は遂行されない。

【０１０３】次にサイクルＢの間には、ＰＧＭ１信号が
ローレベルに維持されるので、プログラミングは遂行さ
れない。一方、この時には、ＬＡＴＣＨ信号が発生され
ないので、プログラミング検証を遂行することはできな
い。しかし、プログラミングが遂行されないので、プロ
グラミング検証は実質的に無意味である。後に説明する
が、この時、発生されるＬＡＴＣＨ信号はビットライン
ＢＬ２のプログラミング検証のためのものである。

【０１０４】最後にサイクルＣの間には、サイクルＡか
らと同じように、ＰＧＭ１信号が再びハイレベルに維持
されると共に、ＬＡＴＣＨ信号も発生されるので、プロ
グラミング及びプログラミング検証が遂行される。この
ように、本実施例による冗長フィールドアレイ１０４の
プログラミング及びプログラミング検証は多重ビットセ
ル動作が遂行される主アレイ１０２の３番目のプログラ
ミングサイクルＣで有効に遂行される。従って、ビット
ラインＢＬ１に関連するプログラムされたセルは２．３
Ｖより少し高いスレショルド電圧を持つようになる。

【０１０５】図１８（Ａ）には本実施例によるプログラ
ミング検証動作のための選択されたワードライン電圧レ
ベルが図示されている。マルチビットセル動作で、選択
されたワードラインに０．３Ｖ、１．３Ｖ、そして、
２．３Ｖが順次印加される。選択されたワードラインに
２．３Ｖの電圧が印加される時、ビットラインＢＬ１に
関連する単一ビットセルプログラミング検証動作が遂行
される。この時、選択されたワードライン及び選択され
たビットラインＢＬ１に連結されたセルは‘論理０’の
データを持って、ビットラインＢＬ１がハイレベルにな
ると、プログラミングはパスされる。

【０１０６】上述したように、本実施例では、一対のビ
ットライン中のある一つと関連するプログラムされたセ
ルのスレショルド電圧分布が他の一つと関連するプログ
ラムされたセルのスレショルド電圧分布と非対称的であ
る。即ち、奇数番目ビットラインＢＬ１に関連するプロ
グラムされたセルは２．３Ｖより少し高いスレショルド
電圧を持ち、偶数番目ビットラインＢＬ２に関連するプ
ログラムされたセルは１．３Ｖより少し高いスレショル
ド電圧を持つ。

【０１０７】次に図１５を参照して、ビットラインＢＬ
２に関連するセルの単一ビットプログラミング及びその
検証動作を説明する。

【０１０８】サイクルＡの間に、選択信号Ａｉがハイレ
ベルに遷移することによりビットラインＢＬ２が選択さ
れるが、図１５に示すように、ＰＧＭ２信号がローレベ
ルに維持されるので、プログラミングは遂行されない。
又、このサイクルの間には、タイミング制御回路３８４
からＬＡＴＣＨ信号が発生されないので、プログラミン
グ検証も遂行されない。

【０１０９】サイクルＢの間には、ＰＧＭ２信号がハイ
レベルに維持されるので、ラッチ回路３７６の出力Ｑ２
によりセルがプログラムされ、ＬＡＴＣＨ信号が発生す
るので、プログラミング検証が遂行される。この時、Ｐ
ＧＭ２信号のタイミングは多重ビット動作を遂行する主
アレイ１０２のプログラミング及びプログラミング検証
動作の２番目のサイクルで選択されたビットラインに対
応するラッチ回路を電気的に連結するための制御信号の
タイミングと同一である。

【０１１０】このサイクルＢで、プログラミングパスが
検証されるまで、所定回数プログラミングは反復的に遂
行される。

【０１１１】最後にサイクルＣの間には、サイクルＡと
同じように、ＰＧＭ２信号がローレベルに維持されるの
で、プログラミングは遂行されない。一方、この時ＬＡ
ＴＣＨ信号が発生しても、プログラミング検証は無意味
となる。言い換えれば、このサイクルからのプログラミ
ング検証結果はサイクルＢのそれと同一な結果をもたら
す。

【０１１２】以上説明したように、本実施例では、冗長
フィールドアレイ１０４の奇数番目ビットラインに対す
るプログラミング及びプログラミング検証動作は多重ビ
ットセルプログラミング動作の３番目のサイクルで有効
に遂行され、偶数番目ビットラインに対するプログラミ
ング及びプログラミング検証動作は多重ビットセルプロ
グラミング動作の２番目のサイクルで有効に遂行され
る。

【０１１３】再び、図１０（Ａ）を参照して、マルチビ
ットセル動作に従って、選択されたワードライン０．３
Ｖ、１．３Ｖ、そして、２．３Ｖが順次に印加される。
選択されたワードラインに１．３Ｖの電圧が印加される
時、ビットラインＢＬ２に関連する単一ビットセルプロ
グラミング検証動作が遂行される。この時、選択された
ワードライン及び選択されたビットラインＢＬ２に連結
されたセルが‘論理０’のデータを持って、ビットライ
ンＢＬ２がハイレベルになると、プログラミングはパス
される。

【０１１４】勿論、上とは反対に、奇数番目ビットライ
ンに対するプログラミング及びプログラミング検証動作
は多重ビットセルプログラミング動作の２番目のサイク
ルで有効に遂行し、偶数番目のビットラインに対するプ
ログラミング及びプログラミング検証動作は多重ビット
セルプログラミング動作の３番目サイクルで有効に遂行
するようにできることは言うまでもない。

【０１１５】次に図１６を参照して、ビットラインＢＬ
１に関連するメモリセルの読出動作を説明する。この読
出動作もマルチビットセル動作タイミングをそのまま利
用する。本実施例による単一ビットセル読出動作はマル
チビットセル読出動作の３番目の読出サイクル５で遂行
される。図１６に示されたように、区間１で、制御信号
ＰＧＭ１，ＰＧＭ２及びＤＣＢに各々応答してタン−オ
ンされるトランジスタ３４８，３７０，３５０及び３７
２によりラッチ回路３５４及び３７６はリセットされ、
選択信号Ａｉ／バーによりビットラインＢＬ１が選択さ
れる。以後、選択ラインＳＳＬ及びＧＳＬ、非選択され
たワードラインには６Ｖが各々印加され、そして、選択
されたワードラインに２Ｖが印加される時点２で感知動
作が始まる。

【０１１６】選択されたワードラインに接続されたセル
が消去されたセル（あるいは、オン−セル）である時、
選択されたセルは負のスレショルド電圧（例えば、−
２．７Ｖ）を持つので、ビットラインＢＬ１は３つの読
出サイクル３，４，５の間０Ｖに維持される。一方、選
択されたワードラインに接続されたセルがプログラムさ
れたセル（あるいは、‘オフ−セル（ｏｆｆ−ｃｅｌ
ｌ）’）である時、選択されたセルは約２．３Ｖのスレ
ショルド電圧を持つので、ビットラインＢＬ１は１番目
の読出サイクル３で空乏型トランジスタ３０４のシャッ
ト・オフ電圧まで昇圧される。

【０１１７】ＬＲＤＶＦ及びＲＤ３信号が活性化される
３番目の読出サイクル５で、読出動作が遂行され、ビッ
トラインＢＬ１に接続されたセルからデータがラッチ回
路３５４に伝達される。この時、選択されたセルがオン
−セルであると、ラッチ回路３５４はリセット状態に維
持され、選択されたセルがオフ−セルであると、ラッチ
回路３５４はハイレベルのデータＱ１とローレベルのデ
ータＱ１／バーとを持つ。

【０１１８】図１８（Ｂ）には本実施例によるビットラ
インＢＬ１に関連する読出動作のための選択されたワー
ドライン電圧レベルが図示されている。選択されたワー
ドラインには２Ｖ、１Ｖ、そして、０Ｖが順次印加され
る。選択されたワードラインの電圧が０Ｖである時、ビ
ットラインＢＬ１上の電圧が感知される。この時、ビッ
トラインＢＬ１がローレベルであると、‘論理１’のセ
ルデータが読出され、ビットラインＢＬ１に関連する読
出動作のための選択された印加ライン電圧レベルが図示
されている。選択されたワードラインには、２Ｖ、１
Ｖ、そして、０Ｖが順次印加される。選択されたワード
ラインの電圧が０Ｖである時、ビットラインＢＬ１上の
電圧が感知される。この時、ビットラインＢＬ１がロー
レベルであると、‘論理１’のセルデータが読出され、
ビットラインＢＬ１がハイレベルであると、‘論理０’
のデータが読出される。

【０１１９】図１７はビットラインＢＬ２に関連するメ
モリセルの単一ビットセル読出動作を示すタイミング図
である。単一ビットセル読出動作もマルチビットセル動
作タイミングをそのまま利用し、マルチビットセル読出
動作の３番目の読出サイクル５で遂行される。図１７に
示すように、選択されたワードラインに接続されたセル
が消去されたセル（あるいは、‘オン−セル’）である
時、選択されたセルは負のスレショルド電圧を持つの
で、ビットラインＢＬ２が３つの読出サイクル３，４，
５の間０Ｖに維持される。一方、選択されたワードライ
ンに接続されたセルがプログラムされたセル（あるい
は、‘オフ−セル’）である時、選択されたセルは約
１．３Ｖのスレショルド電圧を持つので、ビットライン
ＢＬ２は２番目読出サイクル４で空乏型トランジスタ３
０４ａのシャット・オフ電圧まで昇圧される。

【０１２０】ＬＲＤＶＦ及びＲＤ３信号が活性化される
３番目の読出サイクル５で、読出動作は遂行され、ビッ
トラインＢＬ２と接続されたセルからのデータがラッチ
回路３７６に伝達される。

【０１２１】図１８（Ｃ）には本実施例によるビットラ
インＢＬ２に関連する読出動作のための選択されたワー
ドライン電圧レベルに図示されている。選択されたワー
ドラインには、２Ｖ、１Ｖそして、０Ｖが順次印加され
る。選択されたワードラインの電圧が０Ｖである時、ビ
ットラインＢＬ２上の電圧が感知される。この時、ビッ
トラインＢＬ２がローレベルであると、‘論理１’のデ
ータが読出され、ビットラインＢＬ２がハイレベルであ
ると、‘論理０’のデータが読出される。

【０１２２】以上のような読出動作で、読出されたデー
タは３番目読出サイクル５だけで、ラッチ回路３２０に
伝達されるので、１．３Ｖの読出マージンを確保するこ
とができるようになる。０．３Ｖの読出マージンだけを
持つ多重ビットセル読出動作と比較すると、本実施例に
よる単一ビットセル読出動作は非常に大きな読出マージ
ンを持つことがわかる。

【０１２３】又、第１の実施例のフラッシュメモリ装置
が選択されたワードラインに連結されたセルの数の半分
に対応するデータを同時に読出することができる構造を
持つのに比べて、本実施例のメモリ装置は選択されたワ
ードラインに連結されたセルの数の半分に対応するデー
タを同時に読出することができる構造を持つ。

【０１２４】この実施例では、２つのビットラインに１
つのページバッファが対応するが、セル当り２ビット以
上の貯蔵能力を持つメモリ装置の場合、１つのページバ
ッファを２つ以上のビットラインに対応させることがで
きることはこの技術分野の通常の知識を持つ者はよく理
解できる。

【０１２５】

【発明の効果】本発明によると、制御回路の構成及び作
製工程の複雑さがなく、単一基板上にセル当り１ビット
の貯蔵能力を持つセルアレイとセル当り複数のビットの
データを貯蔵するセルアレイとを具備する不揮発性半導
体メモリ装置を得ることができる。このような構造の不
揮発性メモリ装置は大量貯蔵容量と優秀な保存特性とを
合わせ持つようになるので、その適用範囲はより拡大さ
れる。

【図面の簡単な説明】

【図１】不揮発性半導体メモリ装置のセルアレイの概略
図。

【図２】不揮発性半導体メモリ装置の概略的ブロック
図。

【図３】本発明による不揮発性半導体メモリ装置の第１
実施例の回路図。

【図４】第１実施例によるメモリ装置の消去動作のタイ
ミング図。

【図５】第１実施例によるメモリ装置の消去検証動作の
タイミング図。

【図６】第１実施例によるメモリ装置の奇数番目のビッ
トラインに関連するメモリセルのプログラミング及びプ
ログラミング検証動作のタイミング図。

【図７】第１実施例によるメモリ装置の偶数番目ビット
ラインに関連するメモリセルのプログラミング及びプロ
グラミング検証動作のタイミング図。

【図８】第１実施例によるメモリ装置の奇数番目ビット
ラインに関連するメモリセルの読出動作のタイミング
図。

【図９】第１実施例によるメモリ装置の偶数番目ビット
ラインに関連するたメモリセルの読出動作のタイミング
図。

【図１０】（Ａ）は第１実施例によるメモリ装置でプロ
グラミング検証する時の選択されたワードラインの電圧
レベルを示す図、（Ｂ）は第１実施例によるメモリ装置
で奇数番目ビットラインに関連する読出をする時のデー
タ状態と選択されたワードラインの電圧レベルとを示す
図、（Ｃ）は第１実施例によるメモリ装置で偶数番目の
ビットラインに関連する読出をする時のデータ状態と選
択されたワードラインの電圧レベルとを示す図。

【図１１】本発明による不揮発性半導体メモリ装置の第
２実施例の回路図。

【図１２】第２実施例によるメモリ装置の消去動作のタ
イミング図。

【図１３】第２実施例によるメモリ装置の消去検証動作
のタイミング図。

【図１４】第２実施例によるメモリ装置の奇数番目ビッ
トラインに関連するメモリセルのプログラミング及びプ
ログラミング検証動作のタイミング図。

【図１５】第２実施例によるメモリ装置の偶数番目ビッ
トラインに関連するメモリセルのプログラミング及びプ
ログラミング検証動作のタイミング図。

【図１６】第２実施例によるメモリ装置の奇数番目ビッ
トラインに関連するメモリセルの読出動作のタイミング
図。

【図１７】第２実施例によるメモリ装置の偶数番目ビッ
トラインに関連するメモリセルの読出動作のタイミング
図。

【図１８】（Ａ）は第２実施例によるメモリ装置でプ
ログラミング検証する時の選択されたワードラインの電
圧レベルを示す図、（Ｂ）は第２実施例によるメモリ装
置で奇数番目ビットラインに関連する読出をする時のデ
ータ状態と選択されたワードラインの電圧レベルとを示
す図、（Ｃ）は第２実施例によるメモリ装置で偶数番目
ビットラインに関連する読出をする時のデータ状態と選
択されたワードラインの電圧レベルとを示す図。

【符号の説明】

１００セルアレイ１０２主フィールドアレイ１０４冗長フィールドアレイ２００ローデコーダ３００ページバッファ４００カラムデコーダ

Claims

【特許請求の範囲】

【請求項１】基板上に形成され、ローとカラムとを定
義するメモリセルのアレイを有し、前記各メモリセルは少なくとも４つの可能な状態に各々
対応するスレショルド電圧中の１つを持ち、前記セルア
レイは主データを貯蔵するための主アレイと、主アレイ
欠陥セルとそれらのアドレスマッピングと関連するデバ
イスデータとを貯蔵するための冗長アレイとを具備し、前記各ローに従って伸張する複数のワードラインと、前記各カラムに従って伸張する複数のビットラインと、各々が前記主アレイ上の少なくとも２つのビットライン
に対応し、書込動作の間に少なくとも２つのビットライ
ン中の選択された１つと関連するセルに少なくとも４つ
の可能な状態を表示させる主データを書込し、読出動作
の間に選択されたビットラインに関連するセルから前記
主データを読出する複数の第１ページバッファと、各々が前記冗長アレイ上の少なくとも２つのビットライ
ンに対応し、書込動作の間に少なくとも２つのビットラ
イン中の選択された１つに関連するセルに少なくとも４
つの可能な状態中の２つを表示させるデバイスデータを
書込み、読出動作の間に選択されたビットラインに関連
するセルから前記デバイスデータを読出する複数の第２
ページバッファとを含むことを特徴とする不揮発性半導
体メモリ装置。
【請求項２】前記第２ページバッファは前記第１ペー
ジバッファの動作タイミングに同期して動作することを
特徴とする請求項１に記載の不揮発性半導体メモリ装
置。
【請求項３】前記セルアレイの読出動作の間に選択さ
れたワードラインに階段波形の電圧を印加することを特
徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】前記階段波形の電圧は最大レベルから最
小レベルまで所定の間隔で順次変化し、少なくとも３つ
のレベルを持つことを特徴とする請求項３に記載の不揮
発性半導体メモリ装置。
【請求項５】前記第２ページバッファは前記選択され
たワードラインに前記最小レベルの電圧が印加される
時、選択されたビットライン上のデータを受け入れるこ
とを特徴とする請求項４に記載の不揮発性半導体メモリ
装置。
【請求項６】前記第２ページバッファは前記選択され
たワードラインに０〜１Ｖの範囲を持つ所定の電圧が印
加される時、選択されたビットライン上のデータを受け
入れることを特徴とする請求項４に記載の不揮発性半導
体メモリ装置。
【請求項７】前記セルアレイの書込動作は、所定の時
間間隔をおいて進行され、選択されたセルのスレショル
ド電圧を変化させる少なくとも３つの書込サイクル及
び、前記各書込サイクルが完了した時点で、少なくとも
３つの所定の基準電圧中の対応する１つと前記選択され
たセルのスレショルド電圧とを比較し、前記書込動作が
完了する時まで、前記各書込サイクルを反復的に遂行さ
せる少なくとも３つの書込サイクルを含むことを特徴と
する請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】前記第２ページバッファは書込サイクル
中の１つとそれに対応する書込検証サイクルの間、前記
冗長アレイの書込動作を遂行することを特徴とする請求
項７に記載の不揮発性半導体メモリ装置。
【請求項９】前記対応する書込検証サイクルの間、選
択されたワードラインに０．３Ｖ〜２．３Ｖの範囲を持
つ所定の電圧を印加することを特徴とする請求項８に記
載の不揮発性半導体メモリ装置。
【請求項１０】前記第２ページバッファ各々は１ビッ
トデータの貯蔵能力を持つラッチを具備することを特徴
とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１１】前記第２ページバッファは書込サイク
ル中の２番目サイクルとそれに対応する書込検証サイク
ルとの間だけに、前記冗長アレイの書込動作を遂行する
ことを特徴とする請求項７に記載の不揮発性半導体メモ
リ装置。
【請求項１２】前記対応する書込検証サイクルの間に
選択されたワードラインに０．７〜１．３Ｖの範囲を持
つ所定の電圧を印加することを特徴とする請求項１０に
記載の不揮発性半導体メモリ装置。
【請求項１３】前記第２ページバッファ各々は対応す
る少なくとも２つのビットライン中、選択された１つに
関連する書込サイクル中の１つとそれに対応する書込検
証サイクルの間に遂行し、前記対応するビットライン中
の残りの少なくとも１つに関連する書込動作を前記書込
サイクル中の他の１つとそれに対応する書込検証サイク
ルの間に遂行することを特徴とする請求項７に記載の不
揮発性半導体メモリ装置。
【請求項１４】前記第２ページバッファ各々は対応す
る少なくとも２つのビットライン中、選択された１つに
関連する書込動作を前記書込サイクル中の３番目サイク
ルとそれに対応する書込検証サイクルの間に遂行し、前
記対応するビットライン中の残りの少なくとも１つに関
連する書込動作を前記書込サイクル中の２番目サイクル
とそれに対応する書込検証サイクルの間に遂行すること
を特徴とする請求項７に記載の不揮発性半導体メモリ装
置。
【請求項１５】前記２番目の書込検証サイクルの間に
選択されたワードラインに０．７〜１．３Ｖの範囲を持
つ所定の電圧を印加し、前記３番目の書込サイクルの間
に選択されたワードラインに１．７〜２．３Ｖの範囲を
持つ所定の電圧を印加することを特徴とする請求項１３
に記載の不揮発性半導体メモリ装置。
【請求項１６】前記第２ページバッファ各々は１ビッ
トデータの貯蔵能力を持つ２つのラッチを具備し、各ラ
ッチは各ビットラインに対応することを特徴とする請求
項７に記載の不揮発性半導体メモリ装置。
【請求項１７】前記メモリセルアレイはＮＡＮＤフラ
ッシュＥＥＰＲＯＭセルアレイであることを特徴とする
請求項１に記載の不揮発性半導体メモリ装置。
【請求項１８】１つの基板上にローとカラムとのマト
リックスで形成された複数のメモリセルのアレイを有
し、前記各メモリセルは少なくとも４つの可能な状態に各々
対応するスレショルド電圧中の１つを持ち、前記セルア
レイは主データを貯蔵するための主アレイと、前記主ア
レイの欠陥セルと、それらのアドレスマッピングと、関
連するデバイスデータとを貯蔵するための冗長アレイと
を具備し、前記主アレイに対する書込及び読出動作を遂行する第１
手段と、前記冗長アレイに対する書込及び読出動作を遂行する第
２手段と、セル当り少なくとも４つの可能な状態を表示するデータ
を書込し、読出するように前記第１手段を制御し、セル
当り少なくとも４つの可能な状態中の２つを表示するデ
ータを書込し、読出するように前記第２手段を制御する
第３手段とを含むことを特徴とする不揮発性半導体メモ
リ装置。
【請求項１９】前記第３手段の動作タイミングは前記
第１手段の動作タイミングと同一であることを特徴とす
る請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２０】前記メモリセルアレイはＮＡＮＤフラ
ッシュＥＥＰＲＯＭセルアレイであることを特徴とする
請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２１】１つの基板上にローとカラムとのマト
リックスで形成された複数のメモリセルを具備する不揮
発性半導体メモリ装置において、主データを貯蔵するための第１貯蔵手段と、前記第１貯蔵手段の結合セルとそれらのアドレスマッピ
ングと関連されたデバイス情報とを貯蔵するための第２
貯蔵手段とを含み、前記各セルは少なくとも４つの可能な状態に各々対応す
るスレショルド電圧中の１つを持ち、前記第１貯蔵手段
はセル当り少なくとも２ビットデータの貯蔵能力を持
ち、前記第２貯蔵手段はセル当り１ビットデータの貯蔵
能力を持つことを特徴とする不揮発性半導体メモリ装
置。
【請求項２２】前記第１手段と前記第２手段とはＮＡ
ＮＤフラッシュＥＥＰＲＯＭセルアレイを具備すること
を特徴とする請求項２０に記載の不揮発性半導体メモリ
装置。